KR100235819B1 - 3진 신호로부터 2진 비트 스트림을 재생하기 위한 방법 및 회로 - Google Patents

Abstract

1. 3진 신호로부터 2진 비트스트림을 재생하는 방법 및 회로.

2. 1. 독일 특허출원 P 40 41 717에서, 비트 스트림 재생기의 신호 대잡음비 개선은 비터비 검파에 비해 단순화된 회로를 이용하여 얻어진다. 본 발명의 목적은 상기 회로에서 PR4 신호의 사용 및 전송 신뢰도를 향상시키기 위한 것이다.

2. 2. 두 개의 값 계열은 3원 PR4 신호의 주사치를 다중 송신함에 의해 형성될 수 있고 이러한 것은 중심선에 대하여 정 및 부를 교대로 나타나는 임펄스 신호에 해당한다. 두 개의 주사치 계열은 선원출원에 해당하는 회로의 시분할 다중 송신에서 처리된다(제9도 및 제10도).

2. 3. 특히 본 발명은 디지탈 비디오 레코더에서 비트 재생을 위한 것이다.

Description

3진 신호로부터 2진 비트 스트림을 재생하기 위한 방법 및 회로

제1도는 전체 회로의 블록 다이어그램.

제2도는 테이프 주사 및 비트 재생을 나타내는 신호를 설명한 파형도.

제3도는 본 발명에 따른 회로의 블록 다이어그램.

제4도는 제3도의 일부를 추출한 회로도.

제5도는 제3도 및 제4도에 따른 회로의 동작을 설명하는 파형도.

제6도, 제7도, 제8도는 소위 PR4 신호의 발생에 관한 설명도.

제9도는 PR4 신호의 발생을 위한 본 발명의 개선된 회로도.

제10도는 제9도의 일부를 추출한 회로도.

표 1은 제3도에 이용한 A/D 컨버터용 코드표.

* 도면의 주요부분에 대한 부호의 설명

A : 주사치의 량 M : 자기트랙

P : 등가회로 G : 회로구간

E : 3진 신호 MSB : 최상위 비트

T : 정임펄스 D : 8, 9의 출력

PLL : 클록 재생회로 PR3 : 부분응답 IV 급 신호

1 : A/D 컨버터 2 : 저역통과필터

3, 4 : 비교기 5 : 레지스터

6, 7, 8, 9, 18, 20 : 게이트 10 : 보정레지스터

11, 14 : 시프트 레지스터 15, 19 : D-플립플롭

12 : EXOR 게이트 13 : AND 게이트

17 : OR 게이트 21 : 논리게이트

22 : 플립플롭 23 : 변화스위치

본 발명은 2진 기록 트랙을 주사함에 의해 발생되고 중심선에 대하여 교대로 정 및 부의 극성을 갖는 임펄스로 구성되는 3진 신호(E)로부터 2진 비트 스트림을 재생하여 재생된 비트 타이밍(클럭 펄스)에서 동작되는 A/D 컨버터(1)에 의하여 임펄스로 부터 주사치가 얻어지며, 정 및 부의 임펄스의 주사치에 대해 각각의 임계치(S)가 존재하는 방법에 관한 것이다. 예컨대, 상기 방법은 “비터비(Viterbi) 검파기”에 사용되며 “IEEE Transaction on Communications”, vol. Com 34, No. 5, May 1986, pp. 454 through 461 에 더 상세히 기재되어 있다. 상기 공지된 비트 재생으로, 순 임계치 검파기를 갖는 회로에 비해 에러율의 감소 또는 각각 1~3db정도의 신호 대 잡음비의 개선이 얻어진다.

본 발명의 목적은, 통상의 공지된 재생과 같이, 임계치 검파기에 대해 증가된 신호 대 잡음비를 나타내지만, 간단한 회로를 이용하여 실현될 수 있는 2진 신호의 재생방법을 제공하는데 있다.

상기 목적은, 정 및 부 임펄스의 주사치에 대한 각각의 임계치(S)가 있고, 예정된 시간에 비교하여 임계치가 초과될 때 대수 신호부호가 다른 값만큼 매번 임계치는 초과되며, 상기 초과는 2진 비트 스트림의 최초의 레벨전이로 간주되고, 그리고 임계치가 동일한 대수 부호를 가진 값만큼 계속하여 몇번 초과될 때 최대양 만큼 임계치를 초과하는 주사치가 레벨 전이의 마지막 위치를 결정하는 것을 특징으로 하는 3진 신호로부터 2진 비트 스트림을 재생하는 방법에 의해 해결된다. 상기 방법을 실행하기 위한 유리한 회로는 후속 청구항에 기재되었다.

따라서, 본 발명에 의한 방법은 에러율 또는 신호 대 잡음비 각각에 대하여 공지된 비터 비 검파의 장점을 가지면서도 더 적은 회로 비용으로 동작하는 회로를 가능하게 한다.

공지된 비터비 검파 및 본 발명은 다음의 도면에 의하여 설명된다.

제1도는 자기매체에 기록된 비트 스트림을 검색하기 위한 회로의 블록 다이어그램이고 제2도는 관련된 신호의 진행파를 도시한다. 자기트랙(M)은 부호 N(N 극) 및 S(S 극)로 표시된 것과 같은 2진 형식 즉 대향하는 자화 영역 형태의 비트 패턴을 포함한다. 재생헤드에서, 재생전압은 N 및 S 및 N 영역 사이에서 자속의 변화에 의해 유도된다. 상기 전압은 구별된 비트 패턴을 개략적으로 나타낸다. 자화 전이에 의해 발생된 임펄스는 좁혀지고 또는 각각 등화회로(P)에서 이웃하는 비트의 영향을 받지않는다. 최초의 비트 스트림은 PLL 회로 재생된 비트 타이밍(클럭)을 이용하여 여러 방법 예컨대, 적분, 영교차 검파 및 주사와 같은 방법으로 회로부(G)에서 등가화된 신호(E)로부터 얻어질 수 있다. 상기 방법의 장점은 3진 신호(E)로 부터의 적분에 의해, 영교차 검파를 이용한 평가가 근본적으로 레벨에 무관한 신호가 발생된다는 점이다. 2진 신호가 저주파 스펙트럼 성분 및 큰 실행길이 값을 포함하는 한에는, 레벨 결정자를 이용하여 3진신호(E)를 직접 평가하는 것이 유리하다. 예컨대 슈미트 트리거는 정 및 부 임펄스를 교대로 기록한 레벨 결정자로서 활용될 수 있다. 그러나 최적 트리거점을 유지하기 위해, 3진 신호(E)에는 자동증폭 조절이 필요하다. 슈미트 트리거로부터 2진 출력신호는 레벨 전이의 마지막 위치를 결정하기 위해 재생된 비트 클럭을 이용하여 주사된다. 간섭 제거는 전술한 3진 신호(E)의 비터비 검파를 이용한 신호평가에 의해 개선될 수 있다. 상기 공지된 회로에 있어서, 신호는 2개의 회로지선에서 처리되는 것이 바람직하며, 이를 위해 신호는 2개의 A/D 컨버터에 의해 교대로 주사된다. A/D 컨버터는 별도로 하고, 각 지선은 여러 가지의 레지스터, 비교기, 가산기 및 번지 지정 설비를 가진 램(RAM)로 포함한다.

다음에는 3진 신호로부터 비트 스트림을 재생하기 위한 회로가 설명되는데, 사익 회로는 또한 간단한 레벨 결정자에 비교하여 증가된 간섭 제거를 가지나 회로 비용은 상당히 낮다. A/D 컨버터는 별도로 하고, 단지 몇 개의 레지스터 및 두 개의 비교기가 요구된다.

제3도는 상기 비트 스트림 발생기의 블록 다이어그램을 도시하고 제5도는 이것과 관련된 신호 파형을 도시한다. 등가화된 3진 신호(E)는 재생된 비트 클럭에 의해 A/D 컨버터(1)에서 주사된다. 주사 시간은 클럭재생회로(PLL)의 위상 편이제어에 의해 신호(E)의 임펄스 피크로 대강 설정된다.

표 1은 여기서 이용된 A/D 컨버터의 디지탈 출력코드의 표를 발취형으로 도시한다. 이 경우에서, 남아있는 n-1 비트가 주사치의 량(A)을 나타내는 동안 MSB는 대수 신호를 나타낸다. A/D 컨버터의 입력에서 바이어스전압 조절을 위해 MSB(최상위 비트)를 이용한 것이 실용적이며 이를 위해 MSB의 평균치에서 발생하여 증폭된 전압은 저역통과필터(2)를 통해 A/D 컨버터의 입력으로 귀환된다. 이곳에서 셋팅은 “0”과 “1”이 대충같은 주파수를 가진 MSB로 나타나도록 배열된다.

비교기(3,4)는 단지 주사치의 량(A)을 항상 검파한다. 상기 과정에서, 비교기(3)는 주사치(A)가 예정된 임계치(S)를 초과하는지 않는지에 따라 설치된다. 비교기(4)는 임계치가 반대의 대수 부호를 가지고 초과하는 다음 시간까지 최대 주사치를 결정하기 위해 제공된다. 결정된 각각의 최대치는 레지스터(5)에 저장된다.

임계치가 초과될 때마다, 게이트(6,7)의 출력은, 대수 부호(MSB)에 따라, 부 임펄스를 게이트(8,9)에 의해 형성된 RS 플림-플롭 입력중 하나에 공급한다. 플립플롭 (8,9)으로부터의 출력신호(D)는 간단한 임계치 검출기에서 재생된 신호에 해당한다. 임계치가 첫 번째 시간에서 변경된 대수 부호를 가지고 초과될 때, 신호(D)의 레벨 전이가 나타난다. 간섭없는 신호(E)에 있어서, 임계치의 계속된 초과든 교번의 대수 부호를 가지면, 즉, 임계치(S)를 초과하는 각 주사치(A)는 최초의 비트 스트림의 레벨 전이에 속한다. 같은 대수 부호를 가진 임계치의 계속된 초과에 따라 최대 진폭을 가진 주사치는, 높은 확률을 가지고서, 실제 레벨전이에 해당할 것이다. 임계치를 초과하는 나머지 값은 간섭으로서 고려될 것이다. 제3도에 따른 회로는 신호 결함에 따른 보정 레벨전이를 결정하는데 사용된다. 보정 레지스터(10)는 비트 스트림(D)의 후 보정을 가능하게 한다.

비트 스트림(D)은 D-플립플롭(15)을 지나 보정 레지스터(10)에서 판독된다. 보정 레지스터(10)에 대한 하나의 배열이 제4도에 도시되어 있다. 필요할 지도 모르는 레벨 전이의 변위가 실제 레벨 전이 사이의 거리를 초과하지 않기 때문에 두 개의 시프트 레지스터(11,14)의 길이는 신호의 최대 실행길이에 해당한다. 주사된 비트 스트림의 마지막 m 비트의 항상 포함하는 시트프 레지스터(11)에서 비트의 운동을 필요하다면 비트 스트림 구간의 반전을 가능하게 하는 EXOR 게이트(12)를 지나 이동된다. 레지스터(14)는 클럭 동기방법으로 1차로 결정된 단계적으로 설정된다. 시프트 레지스터( 11)에서 비트의 반전은 AND 게이트(13)를 지나 시프트 레지스터(14)에서 설정된 단계에 따라 트리거될 수 있다.

신호(D)의 모든 레벨전이는 EXOR 게이트 출력에서 정의펄스(T)인 1비트를 길게 발생한다. OR 게이트(17)가 동작되므로 레지스터(5)는 주사치 증분의 설정에서 뿐만아니라 신호(D)의 모든 레벨전이에서 현재 주사치로 단지 부하가 걸리지 않는다.

게이트(18)가 레벨전이에 접속되지 않는 주사치 증분의 설정에서 동작하므로 순차 비트반전은 시프트 레지스터(10)로 이동된다. 이것을 위해 필요한 신호(C)는 D-플립플롭(19)에 의하여 일시적으로 매칭한 1비트에 의해 지연된다.

게이트(20)가 동작되므로 보정회로(10)의 레지스터(14)는 신호 보정을 위해 수행되는 모든 레벨전이 변위에서 또는 모든 레지전이(T)에서 재설정된다.

임계치(S)는 신호레벨 및 신호 특성에 자동적으로 매칭될 수 있는 것이 가능하다. 임펄스(CO)의 발생주파수의 증가는 임계치(S)가 너무 낮게 설정됨을 의미한다. 너무 높이 설정된 임계치(S)는 얼마간의 레벨전이가 더 이상 기록되지 않는 효과를 가진다. 그에따라 신호의 실행길이 통계량을 변경하는 것은 더 높은 실행길이 값 또는 각각 한정된 실행길이에서 신호의 최대 실행길이가 초과되기 위한 것이다. 상기 정보는 논리회로(21)에 유용한 자동 최적임계치(S)에 이용될 수 있다. A/D 컨버터의 기준전압( VRef)은 상기 논리회로를 통해 또한 조정될 수 있다. 그것으로서 적절하다면 입력신 호(E)에 대한 자동이득 안정화는 생략되어질 수 있다.

상기 기재된 회로에 대하여, 고장에 의한 값(A)이 인접한 레벨전이의 값 보다 더클 때 단지 비트에러가 발생하거나 또는 고장의 결과로서 임계치의 초과에 따라 임계치가 반대의 대수 신호를 제외한 고정의 결과로서 다시 초과된다. 임계치의 최적화는 비교적 나타나지 않는 상기 과정을 다룬다. 결과적으로 회로는 간단한 임계치 검출기에 대한 간섭 제거를 개선하게 된다.

제3도에서 A/D 컨버터(1), 두 개의 비교기(3,4) 및 레지스터(5)로 구성된 회로부는 아날로그회로로서 또한 조합될 수 있다. 이런 경우 A/D 컨버터 및 레지스터(5)는 주사 및 유지회로로 재배치되고, 두 개의 비교기는 2진 출력을 가진 아날로그 비교기로 재배치된다. 3진 신호(E)가 전파정류기를 지나 형성된 값을 보내지는 동안 추가의 비교기는 주사치의 대수 신호를 결정하는데 사용될 수 있다. 회로의 나머지 부분은 전과 같다.

제3도~제5도에서, 기재된 회로는 비트 스트림 재생을 가진 간섭 제거의 개선을 초래한다. 전술한 바와같이, 간섭제거의 개선은 비터비검파를 이용하여 얻어지며 사실상 부분응답 IV급 신호(PR4)에 관계된다.

제3도에 이용된 신호(E)에 대해 높은 주파수가 현저히 강하게 올라가는 동안, PR4 신호에 있어서 특히 중간 주파수가 상승되며 그것에 의하여 특히 양호한 간섭제거가 얻어진다. PR4 신호의 발생은 제6도와 제7도에 개략적으로 도시되었다. 제3도의 신호(E)는 전송기능(1-D)을 통해 비트 스트림(Din)으로부터 발생된 신호에 해당한다. 이것에 의한 D는 1비트의 지연신호이다. 그 다음 전송기능(1+D)을 이용한 곱셈은 PR4 신호를 발생시킨다(제6도 및 제7도에 도시). PR4 신호는 신호(E)보다 더 좁은 대역폭을 가진 것을 볼 수 있다.

PR4 신호는 제6도에서 오른쪽에 도시된 전송기능(1-D2)의 회로를 직접 이용하여 발생될 수 있다. PR4 신호는 레벨치 1, 0, -1을 가진 3진신호이다. 2진신호(P)는 형성한 값을 통해 상기 신호로부터 얻어질 수 있다. 신호(P)는 제8도의 오른쪽에 도시된 회로를 이용한 신호(Din)로부터 발생되는 신호에 해당한다. 상기 신호에서 입력신호(Din)는 두 개의 비트 사이클에 의해 지연된 신호를 가진 EXOR 게이트에 결합된다. 상기 수정한 신호는 제8도의 왼쪽에 도시된 회로(제7도에서 Dout)에 의한 프리코딩을 통해 취소될 수 있다.

제3도에 따른 회로에서는 에러보정에 이용된 신호(E)의 정 및 부 임펄스는 항상 교대로 나타나는 것이 특별한 특징이다. 제7도에 도시된 바와 같이 그것은 PR4 신호의 경우에는 안 그렇다. 1비트의 직접 연속인 반파길이가 2진 입력신호(Din)의 평평한 모양일 때 상기 규칙에서 일탈이 발생한다. 그러나 또한 제7도는 PR4 신호가 전술한 규칙에 해당하는 두 개의 임펄스시퀀스로 구성되는 시분할 멀티플렉스에 연결된다는 것이 설명된다. 제7도에서 “1”로 나타난 모든 비트의 연속에서 뿐만 아니라 “2”로 나타난 모든 비트의 연속에서 부 및 정 임펄스는 또한 번갈아 나타난다. 이것에 있어서, 제3도에 따른 보정회로에 의해 PR4 신호를 처리하는 것이 또한 가능하게 된다. 이것을 위해, PR54 신호는 A/D 컨버터의 전후에서 디멀티플렉싱되고, 비터비 검파기와 같이 제3도~제5도에 따른 두개의 병렬지선에서 처리된다. 후에 신호는 멀티플렉서를 이용하여 재어셈블리된다.

제9도 및 제10도에 따른 회로를 이용하여 PR4 신호는 또한 시분할 멀티플렉스에서 직접 처리된다. 그 다음에, 신호(E)에 의한 처리회로에서의 나머지 소비는 단지 다음을 포함한다 ; RS-플립플롭(6~9)은 2개가 있다. 레지스터(5) 뿐만 아니라 점 15 및 19에서 지연은 각각 2비트 사이클이다. 즉 각 신호통로에 대해 직렬로 접속된 비트 클럭에서 동작하는 2개의 D-플립플롭이 있다. 플립플롭(22)은 변환된 전압(U)을 발생한다. RS 플립플롭(8,9 및 8',9')의 전압이 추가 처리회로에서 변화스위치(23)을 지나 비트와 같이 번갈아 되돌아가게 상기 U는 계속해서 일어난다.

단지 시프트 레지스터(11)의 모든 두 번째 단계가 EXOR 게이트를 지나 다음 단계로 결합하므로 보정레지스터(10)에 있어서, 그 소비는 감소된다. 비슷하게 레지스터 (14)에 있어서 모든 두번째 단계는 동시에 재설정된다.

제10도에서 설명된 보정 레지스터(10)은 세개의 보정 단계를 가진다. 따라서 4배의 비트 즉 8비트의 실행길이로 반파신호를 보정할 수 있다. 제7도에 예시한 신호는 실행길이에서의 증가가 주차시 PR4 신호의 우수 또는 각각 기수에서 형성된 부분적인 신호에서 발생할 수 있다는 것을 도시한다. 그러나 보정 레지스터의 길이를 증가하는 것이 절대적이므로 필요한 것은 아니다. 보정되어질 레벨전이 변위의 대부분이 단지 몇 개의 비트를 가질 때 양호한 보정효과는 비교적 짧은 보정 레지스터를 이용하여 이미 얻어질 수 있다.

PR4 신호의 두 개의 부분적 신호(1,2)에서 상호 펄스기간(제7도)은 고장 결정 결과로서 에러전파의 지속기간을 결정한다. 모든 경우에 있어서, 다음에 에러전파 단부는 레벨전이를 정확히 인식한다.

제9도 및 제10도에 따른 회로는 예컨대 기록매체에서 비트 패턴의 재생을 트리거한다. 상기 비트 패턴이 예컨대 제8도의 왼쪽 도면에 따른 프리코딩에 의해 발생된다면, 그 다음에는 첫번째 비트패턴은 추가의 코드변환(제8도의 오른쪽 도면에 따른)을 통해 재생되어야 한다. 제10도에 도시된 파형과 같이 상기 코드 변환 회로는 보정 레지스터에 결합되어질 수 있다.

제8도의 오른쪽 도면에 따른 코드변환은 결점비트로부터 단지 두배의 비트를 발생하고 그것에 의해서 에러전파는 실질적으로 발생되지 않는다. 따라서 제9도 및 제10도에 따른 회로는 프리코딩된 신호 및 프리코딩되지 않는 신호 모두에 적합하다. 그것에 비교하여, PR4 신호에 대해 공지된 검파기 회로는 신호(Din)로부터 신호(P)를 발생한다. 신호(Din)를 얻기 위하여, 제8도의 왼쪽에 도시된 코드 변환 회로는 검파기 회로의 하류에 접속되어야 한다. 그러나 상기 회로는 단지 하나의 비트 에러를 가진 무제한 에러전파를 이미 야기시킨다. 따라서 종래에는 신호전송보다 중요한 프리코딩으로 상기 코드변환을 조정하였다. PR4 검파를 가진 공지된 신호 전송설비를 상기 프리코딩에 필요하다. 이것과 비교하여 제9도 및 제10도에 따른 PR4 검파 방법은 프리코딩에 관계없다.

Claims (15)

1. 2진 기록 트랙을 주사함에 의해 발생되고 중심선에 대하여 교대로 정 및 부의 극성을 갖는 임펄스로 구성되는 3진 신호(E)로부터 2진 비트 스트림을 재생하여 재생된 비트 타이밍(클럭 펄스)에서 동작되는 A/D 컨버터(1)에 의하여 임펄스로부터 주사치가 얻어지며, 정 및 부의 임펄스의 주사치에 대해 각각의 임계치(S)가 존재하는 방법에 있어서, 임계치가 초과했었던 이전 시간과 비교했을 때 대수부호가 다른 값만큼 임계치가 초과할 때마다, 상기 초과진 2진 비트 스트림의 레벨 전이로서 평가되며, 임계치가 동일한 대수 부호를 가진 값만큼 계속하여 여러번 초과될 때 최대 양만큼 임계치를 초과하는 주사치는 레벨전이의 최종 위치를 결정하는 것을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 A/D 컨버터(1)의 출력코드에 있어서의 최상위 비트(MSB)는 대수 부호를 나타내며, 나머지 비트는 주사치의 양을 나타내는 것(표 1)을 특징으로 하는 방법.
3. 제1항 또는 제2항에 있어서, 상기 A/D 컨버터(1)의 아날로그 입력에서 바이어스 전압은 정 및 부 주사치가 거의 동일한 주파수에서 발생하도록 최상위비트(MSB)에 의해 조절되는 것을 특징으로 하는 방법.
4. 제1항에 있어서, 신호 그자체가 중심선에 대해 교대로 정 및 부의 극성을 가진 임펄스에 대응하는 1비트의 지속시간 만큼 서로에 대해 어긋나있는 2개의 등가신호(E)를 가산함에 의해 발생된 신호에 대응하는 3진 신호(PR4)로부터 2진 비트 스트림을 재생하기위해, 일련의 두 개의 값은 3진신호(PR4)의 주사치의 디멀티플렉싱 연산에 의해 발생되며, 각각의 일련의 값은 제1항에 따른 방벙에 따라 처리되며 단일 신호는 멀티플렉싱 장치에 의해 요약되는 것을 특징으로 하는 방법.
5. 제1항에 있어서, 신호 그자체가 중심선에 대해 교대로 정 및 부의 극성을 가진 임펄스에 대응하는 1비트의 지속시간 만큼 서로에 대해 어긋나있는 2개의 등가신호(E)를 가산함에 의해 발생된 신호에 대응하는 3진 신호(PR4)로부터 2진 비트 스트림을 재생하기 위해, 제1항에 따른 방법에 대응하는 일련의 두 개의 값의 주사치에 대한 처리는 시분할 멀티플렉싱에 의해 수행되는 것을 특징으로 하는 방법.
6. 중간 간섭레벨을 대해 양 및 음의 극성 편위를 가진 아날로그 3진 신호로부터 유도된 2진 비트 스트림을 처리하기 위한 장치에 있어서, 샘플링된 데이터 비트 스트림을 포함하고 비트 코딩된 2진 디지털 신호로 상기 아날로그 신호를 변화하고, 비트율로 동작하며, 상기 아날로그 신호의 출력 2진 디지털 데이터 샘플을 제공하는 아날로그-디지털 컨버터를 포함하는데, 상기 각각의 출력 2진 디지털 데이터 샘플은 아날로그 신호 샘플의 극성과 상기 아날로그 신호 샘플의 진폭을 나타내는 지정된 비트를 가지며; 비트 스트림 레벨 전이를 지시하는 출력신호를 제공하기 위해 상기 아날로그-디지털 컨버터로부터의 신호에 응답하는 센서회로와; 비트 스트림 처리회로와; 기준 임계치를 제공하는 소오스와; 상기 임계치가 레벨전이와 연관된 다른 극성샘플만큼 초과되기 전에 도달되는 최대 샘플값을 결정하도록, 현재 진폭표시샘플을 상기 임계치에 비교하고(제1비교)상기 임계치를 초과하는 현재 진폭표시샘플을 상기 임계치를 초과하는 앞선 샘플과 비교하기 위해(제2비교), 상기 임계치에 응답하는 상이 전이 지시신호와 상기 컨버터로부터의 디지털 샘플에 출력신호를 제공하는 비교기 네트워크와; 상기 비트 스트림 처리회로에 상기 비교기 네트워크 입력신호를 접속하기 위한 수단을 포함하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
7. 제6항에 있어서, 상기 장치(1) 상기 임계치가 상기 임계치를 초과한 앞선 샘플에 대해 다른 극성을 나타내는 샘플만큼 초과될 때의 레벨 전이와,(2) 상기 임계치의 유사한 극성의 샘플의 수배정도 연속적으로 초과될 때 가장 큰값만큼 상기 임계치를 초과하는 샘플과 연관된 레벨전이를 나타내는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
8. 제6항에 있어서, 상기 지정된 비트 최상위 비트(MSB)는 상기 극성을 나타내며, 나머지 비트는 진폭을 나타내는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
9. 제6항에 있어서, 양 및 음의 극성 샘플은 동일한 주파수로 발생하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
10. 제6항에 있어서, 상기 비교기 네트워크는, 상기 제1비교를 수행하기 위해 디지털 샘플과 상기 임계치에 응답하는 제1비교기 회로와; (a) 레벨전이없이 증가된 값을 가진 샘플의 발생과 (b) 레벨전이의 발생에 응답하여 현재 샘플값을 저장하기 위해 디지털 샘플과 상기 전이표시신호에 응답하는 기억장치와; 현재 샘플값을 상기 기억장치에 저장된 값과 비교하기 위해 상기 디지털 샘플과 상기 기억장치로부터의 출력신호에 응답하는 제2비교기 회로를 포함하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
11. 제10항에 있어서, 상기 비트 스트림 처리회로는 상기 전이표시신호와 상기 제2비교기로부터의 출력신호의 함수로서 보정된 출력 비트 스트림을 제공하기 위해 상기 제1비교기로부터의 일시적인 비트 스트림 신호에 응답하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
12. 제10항에 있어서, 상기 제1비교기로부터의 상기 비트 스트림 신호의 레벨전이의 발생에 응답하는 전이표시신호를 발생시키기 위해 상기 제1비교기로부터의 출력 비트 스트림 신호에 응답하는 검출기 회로를 더 포함하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
13. 제11항에 있어서, 상기 비트 스트림 처리회로는 시프트 레지스터를 포함하는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
14. 제13항에 있어서, 상기 레지스터는 비트 스트림 데이터 성분의 최대 실행길이에 근접한 길이를 나타내며, 상기 비트율로 클럭되는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.
15. 제11항에 있어서, 상기 비트 스트리 처리회로는, 상기 제1비교기로부터의 일시적인 비트 스트림 신호, 상기 전이표시 신호로부터 유도된 제어신호 및 상기 제2비교기로부터의 출력신호에 응답하며 상기 비트율로 클럭되는 제1시프트 레지스터와; 상기 제1시프트 레지스터의 기억요소에 대응하는 기억요소를 가지며 상기 비트율로 클럭되는 제2병렬 시프트 레지스터를 포함하며, 상기 제2레지스터는 레벨전이와 동시발생하는 상기 임계값을 초과하는 샘플값을 나타내는 신호에 응답하여 리세트되며, 상기 제2레지스터는 리세트되며, 상기 제1레지스터에 의해 저장된 비트는 동시에 레벨전이없이 증가된 샘플값을 나타내는 신호에 응답하여 반전되는 것을 특징으로 하는 2진 비트 스트림을 처리하기 위한 장치.