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KR100203057B1 - 수직동기신호 발생회로 - Google Patents

수직동기신호 발생회로 Download PDF

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KR100203057B1
KR100203057B1 KR1019960023495A KR19960023495A KR100203057B1 KR 100203057 B1 KR100203057 B1 KR 100203057B1 KR 1019960023495 A KR1019960023495 A KR 1019960023495A KR 19960023495 A KR19960023495 A KR 19960023495A KR 100203057 B1 KR100203057 B1 KR 100203057B1
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enable signal
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Abstract

본 발명은 커서기능이 추가된 RAMDAC 에 관한 것으로서, 특히 CRT 콘트롤러로부터 인가되는 별도의 포트를 통해 수직동기신호를 입력하지 않고, RAMDAC 내부에서 디스플레이 인에이블신호와 화소클럭을 이용하여 자체적으로 수직동기신호를 발생할 수 있는 수직동기신호 발생회로에 관한 것이다.
본 발명의 수직동기신호 발생회로는 외부로부터 화소클럭신호에 의해 외부로부터 인가되는 디스플레이 인에이블신호를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호 내지 제3딜레이된 디스플레이 인에이블신호를 발생하는 디스플레이 인에이블신호 딜레이부와, 디스플레이 인에이블신호 딜레이부로부터 제1내지 제3딜레이된 디스플레이 인에이블신호를 입력하여 리세트신호를 발생하는 리세트신호 발생부와, 외부로부터 인가되는 화소클럭신호를 카운트하여 소정의 출력신호를 출력하고 상기 리세트신호 발생부의 리세트신호에 의해 리세트되는 화소클럭 카운팅부와, 화소클럭 카운팅부의 출력과, 디스플레이 인에이블신호 딜레이부로부터 제1 및 제3딜레이된 디스플레이 인에이블신호 그리고 화소클럭신호를 입력하고, 화소클럭 카운팅부가 화소클럭을 카운팅하여 소정값이 되면 그 다음 화소클럭신호가 인가될 대 수직동기신호를 발생하는 수직동기신호 발생부를 포함한다.

Description

수직동기신호 발생회로(vertical synchronous signal generation circuit)
제1도(a)-(c)는 CRT 모니터에 사용되는 일반적인 수직동기신호, 수평동기 신호 및 디스플레이 인에이블신호의 파형도.
제2도는 본 발명의 실시예에 따른 수직동기신호 발생회로의 블럭도.
제3도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 디스플레이 인에이블부의 상세도.
제4도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 리세트신호 발생부의 상세도.
제5도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 화소클럭 카운팅부의 상세도.
제6도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 수직 동기신호 발생부의 상세도.
제7도(a)-(f)는 제2도의 수직동기신호 발생회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 디스플레이 인에이블신호 딜레이부 20 : 리세트신호 발생부
30 : 화소클럭 카운팅부 40 : 수직동기신호 발생부
21, 25, 43 : 인버터 22, 23, 24, 42 : 낸드 게이트
41 : 오아 게이트 11, 13, 15 : 딜레이수단
12, 14, 16, 44 : D 플립플롭 31a-311 : 카운터
[산업상 이용분야]
본 발명은 커서기능이 추가된 RAMDAC 에 관한 것으로서, 특히 외부로부터 별도의 포트를 통해 수직동기신호를 받아들이지 않고 내부에서 자체적으로 수직동기신호를 발생할 수 있는 수직동기신호 발생회로에 관한 것이다.
컴퓨터용 모니터와 같은 CRT 는 수평동기신호인 HSYNC 와 수직동기 신호인 VSYNC 에 의해 디스플레이위치를 결정하여 화면을 디스플레이하게 된다. 수평동기신호에 의해 화면의 가로로 디스플레이되는 시작과 끝을, 그리고 수직동기신호에 의해 화면의 세로로 디스플레이되는 시작과 끝을 결정하여 화면을 구성하는 것이다.
그러므로, CRT 를 조정하는 CRT 콘트롤러는 수직동기신호와 수평동기신호를 만들어 CRT로 인가하고, 두 동기신호의 타이미에 맞추어 디스플레이될 데이타를 CRT로 보내야만 정상적인 화면을 얻을 수 있게 된다.
RAMDAC 소자는 CRT 콘트롤러에서 CRT로 전송되는 데이타를 CRT가 받아들일 수 있도록 아날로그 형태로 변환하여 CRT로 보내는 역할을 한다. 최근에는 이러한 RAMDAC 은 고유의 기능에 커서 기능의 추가가 보편화되었다. 이때, 이 커서는 화면의 좌표를 계산하는 기능을 가져야만 한다.
따라서, 커서가 화면의 좌표를 계산하기 위해서는 화면의 가로와 세로의 시작과 끝을 알아야 하면, RAMDAC 은 화면의 가로와 세로의 시작과 끝을 알기 위하여 CRT 콘트롤러가 발생하는 수직동기신호와 수평동기신호를 받아서 화면의 가로와 세로의 시작과 끝을 인식하여 커서의 위치를 결정하게 된다.
그러나, 이러한 커서기능이 추가된 RAMDAC 을 IC 화함에 있어서, RAMDAC 은 CRT 콘트롤러로부터 인가되는 수직동기신호와 수평동기신호를 입력하기 위한 포트의 수가 별도로 추가되어야 한다. 이러한 수직동기신호와 수평동기신호를 입력하기 위한 포트가 추가됨에 따라 핀의 수가 늘어나게 된다. 또한, 핀의 수의 증가에 따라 IC의 면적이나 핀의 갯수의 제한등의 문제를 야기시키게 되는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 제안된 것으로서, CRT 콘트롤러로부터 인가되는 별도의 포트를 통해 수직동기신호를 입력하지 않고, 내부에서 디스플레이 인에이블신호와 화소클럭을 이용하여 자체적으로 수직동기신호를 발생할 수 있는 RAMDAC의 수직동기신호 발생회로를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 화면의 세로의 위치를 검출하기 위한 수직동기신호를 내부에서 자체적으로 발생함으로써 CRT 콘트롤러로부터 수직동기신호를 입력하기 위한 추가 포트가 요구되지 않는 RAMDAC의 수직동기신호 발생회로를 제공하는 데 있다.
[발명의 구성]
상시 목적을 달성하기 위하여 본 발명의 수직동기신호 발생회로는 외부로부터 화소클럭신호에 의해 외부로부터 인가되는 디스플레이 인에이블신호를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호 내지 제3딜레이된 디스플레이 인에이블신호를 발생하는 디스플레이 인에이블신호 딜레이부와, 디스플레이 인에이블신호 딜레이부로부터 제1내지 제3딜레이된 디스플레이 인에이블신호를 입력하여 리세트신호를 발생하는 리세트신호 발생부와, 외부로부터 인가되는 화소클럭신호를 카운트하여 소정의 출력신호를 출력하고 상기 리세트신호 발생부의 리세트신호에 의해 리세트되는 화소클럭 카운팅부와, 화소클럭 카운팅부의 출력과, 디스플레이 인에이블신호 딜레이부로부터 제1 및 제3딜레이된 디스플레이 인에이블신호 그리고 화소클럭신호를 입력하고, 화소클럭 카운팅부가 화소클럭을 카운팅하여 소정값이 되면 그 다음 화소클럭신호가 인가될 때 수직동기 신호를 발생하는 수직동기신호 발생부를 포함하는 것을 특징으로 한다.
상기 수직동기신호 발생회로에 있어서, 디스플레이 인에이블신호 딜레이부는 화소클럭신호에 의해 디스플레이 인에이블신호를 지연시켜 제1딜레이된 디스플레이 인에이블신호를 발생하는 제1딜레이수단과, 화소클럭신호에 의해 제1딜레이된 디스플레이 인에이블신호를 지연시켜 제2딜레이된 디스플레이 인에이블신호를 발생하는 제2디리레이수단과, 화소클럭신호에 의해 제2딜레이된 디스플레이 인에이블신호를 지연시켜 제3딜레이된 디스플레이 인에이블신호를 발생하는 제3딜레이수단으로 이루어지는 것을 특징으로 한다.
상기 수직동기신호 발생회로에 있어서, 디스플레이 인에이블신호 딜레이부의 제1딜레이수단은 화소클럭신호가 클럭단자에 인가되고 입력단자에디스플레이 인에이블신호가 인가되어, 화소클럭신호의 상승에지에서 출력단을 통해 제1딜레이된 디스플레이 인에이블신호를 출력하는 제1D 플립플롭으로 구성되고, 제2딜레이수단은 화소클럭신호가 클럭단자에 인가되고 입력단자에 제1디스플레이 인에이블신호가 인가되어, 화소클럭신호의 상승에지에서 출력단을 통해 제2딜레이된 디스플레이 인에이블신호를 출력하는 제2D 플립플롭으로 구성되며, 제3딜레이수단은 화소클럭신호가 클럭단자에 인가되고 입력단자에 제2디스플레이 인에이블신호가 인가되어, 화소클럭신호의 상승에지에서 출력단을 통해 제3딜레이된 디스플레이 인에이블신호를 출력하는 제3D 플립플롭으로 구성되는 것을 특징으로 한다.
상기 수직동기신호 발생회로에 있어서, 리세트신호 발생부는 디스플레이 인에이블신호 딜레이부로부터 인가되는 제2딜레이된 디스플레이 인에이블신호를 반전시켜 주기 위한 제1인버터와, 상기 제1인버터를 통해 반전된 제2딜레이된 디스플레이 인에이블신호와 디스플레이 인에이블신호 딜레이부로부터 인가되는 제1딜레이된 디스플레이 인에이블신호를 입력하여 논리낸드하기 위한 제1낸드 게이트와, 상기 제1인버터를 통해 반전된 제2딜레이된 디스플레이 인에이블신호와 디스플레이 인에이블신호 딜레이부로부터 인가되는 제3딜레이된 디스플레이 인에이블신호를 입력하여 논리 낸드하기 위한 제2낸드 게이트와, 상기 제1낸드 게이트와 제2낸드 게이트의 출력신호를 입력하여 논리 낸드하기 위한 제3낸드 게이트와, 상기 제3낸드 게이트의 출력신호를 반전시켜 화소클럭 카운팅부에 리세트신호로서 발생하는 제2인버터로 구성되는 것을 특징으로 한다.
상기 수직동기신호 발생회로에 있어서, 화소클럭 카운팅부는 외부로부터 각각 클럭단자에 인가되는 화소클럭신호를 카운팅하여 소정의 출력신호를 각각 출력하고 리세트단자에 인가되는 리세트신호 발생부로부터 리세트신호에 의해 각각 리세트되는 제1 내지 제12카운터로 구성되는 것을 특징으로 한다.
상기 수직동기신호 발생회로에 있어서, 수직동기신호 발생부는 디스플레이 인에이블신호 딜레이부로부터 출력되는 제1딜레이된 디스플레이 인에이블신호와 제3딜레이된 디스플레이 인에이블신호를 입력하여 논리 노아하기 위한 노아 게이트와, 상기 노아 게이트의 출력신호와 화소클럭 카운팅부의 출력신호를 입력하여 논리 낸드하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전시켜 주기 위한 인버터와, 클럭단자에 화소클럭신호가 인가 되고 입력단자에 상기 인버터의 출력신호가 인가되어, 화소클럭 카운팅부에서 소정의 출력신호가 출력될 때 그 다음 클럭신호의 상승에지에서 출력단자를 통해 수직동기신호를 발생하는 D 플립플롭으로 구성되는 것을 특징으로 한다.
[발명의 작용]
본 발명의 수직동기신호 발생회로는 디스플레이 인에이블신호(CDE)의 로우레벨구단(디스에이블상태)이 정상적으로 디스플레이 인에이블신호(CDE)가 발생될 때의 주기보다 클 경우, 이를 검출하여 수직동기신호를 발생함으로써, CRT 콘트롤러로부터 인가되는 별도의 포트를 통해 수직동기신호를 입력하지 않고도 내부에서 자체적으로 수직동기신호를 발생하게 된다.
따라서, RAMDAC 내부에서 화면의 세로의 위치를 검출하기 위한 수직동기신호를 내부에서 자체적으로 발생함으로써 CRT 콘트롤러로부터 수직동기신호를 입력하기 위한 포트를 별도로 추가할 필요가 없으며, 이에 따라 면적 및 핀수의 증가에 대한 문제점을 해결할 수 있다.
[실시예]
제4도에 도시된 바와같은 본 발명의 신규한 수직동기신호 발생회로는 제1도의 디스플레이 인에이블신호(CDE)의 로우레벨구간(디스에이블상태)이 정상적으로 디스플레이 인에이블신호(CDE)가 발생될 때의 주기보다 클 경우, 이를 검출하여 즉 수직동기신호의 하이레벨인 구간임을 감지하여 수직동기신호(VSYNC′)를 발생하게 된다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도(a)-(c)는 일반적으로 CRT 에 사용되는 수평동기신호(HSYN C)와 수직동기신호(VSYNC) 및 디스플레이 인에이블신호(CDE)의 파형도를 도시한 것이다. 제1도를 참조하면, 수평동기신호(HSYNC)는 하이레벨에서 수평동기를 맞추도록 되어있고, 또한 수직동기신호(VSYNC)도 하이레벨에서 수직동기를 맞추도록 되어있다. CRT 모니터에서의 디스플레이는 디스플레이 인에이블신호(CDE)가 하이레벨구간에서 이루어지는 데, 제1도를 참조하면 디스플레이 인에이블신호(CDE)가 하이레벨인 구간에서는 수직동기신호(VSYNC) 및 수평동기신호(HSYNC)가 모두 로우레벨을 유지하는 구간이다.
수직동기신호(VSYNC) 및 수평동기신호(HSYNC)의 주기와 폭은 CRT 모니터의 사양에 따르며, 수직동기신호(VSYNC) 및 수평동기신호(HSYNC)보다 주기와 폭이 크다. 즉, 제1도를 참조하면, 수직동기신호(VSYNC)가 하이레벨인 구간에서는 디스플레이 인에이블신호(CDE)가 로우레벨로 되어 화면상에 디스플레이가 이루어지지 않음을 보여준다.
따라서, 이러한 점을 이용하게 되면 수직동기신호(VSYNC)가 발생하는 순간을 검출할 수 있다. 다시 말하면 제1도(a) 및 (c)의 파형도를 참조하면, 디스플레이 인에이블신호(CDE)가 디스에이블상태인 로우레벨구간이 디스플레이 인에이블신호(CDE)가 정상적으로 발생하는 주기보다 클 때가 수직동기신호가 발생되어 수직동기구간입을 간접적으로 알 수 있게 된다.
제2도는 본 발명의 실시예에 따른 수직동기신호 발생회로의 블럭도를 도시한 것이다. 제2도에 도시된 본 발명의 수직동기신호 발생회로는 제1도에서 설명한 바와같이 디스플레이 인에이블신호(CDE)가 로우레벨구간이 디스플레이 인에이블신호(CDE)가 정상적으로 발생하는 주기보다 클 때를 수직동기순간으로 검출하여 수직동기신호(VSYNC′)를 발생하는 회로이다.
제2도를 참조하면, 본 발명의 수직동기신호 발생회로는 외부로부터 화소클럭신호(PCLK)에 의해 외부로부터 인가되는 디스플레이 인에이블신호(CDE)를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생하는 디스플레이 인에이블신호 딜레이부(10)와, 제1내지 제3딜레이된 디스플레이 인에이블신호(CDE1-CDE3)를 입력하여 리세트신호(RST#)를 발생하는 리세트신호 발생부(20)와, 외부로부터 인가되는 화소클럭(PCLK)을 카운트하여 소정의 출력(OUT)을 출력하고 상기 리세트신호 발생부(20)의 리세트신호(RST)에 의해 리세트되는 화소클럭 카운팅부(30)와, 화소클럭 카운팅부(30)의 출력(OUT)과 제1딜레이된 디스플레이 인에이블신호(CDE1) 및 제3딜레이된 디스플레이 인에이블신호(CDE3)그리고 화소클럭(PCLK)을 입력하고, 화소클럭 카운팅부(30)가 화소클럭(PCLK)을 카운팅하여 소정값이 되면 그 다음 화소클럭(PCLK)이 인가될 때 수직동기신호(VSYNC′)를 발생하는 수직동기신호 발생부(40)를 포함한다.
제2도의 수직동기 발생회로의 동작을 개략적으로 살펴보면 다음과 같다.
외부로부터 디스플레이 인에이블신호(CDE)가 인가되면 디스플레이 인에이블신호 딜레이부(10)는 외부로부터 인가되는 화소클럭신호(PCLK)에 따라서 디스플레이 인에이블신호(CDE)를 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생한다.
리세트신호 발생부(20)는 디스플레이 인에이블신호 딜레이부(10)로부터 제1내지 제3딜레이된 디스플레이 인에이블신호(CDE1-CDE3)를 입력하여 화소클럭 카운팅부(30)의 카운팅동작을 리세트시켜 시켜주기 위한 리세트신호(RST#)를 발생한다.
화소클럭 카운팅부(30)는 리세트신호 발생부(20)로부터 인가되는 리세트신호(RST#)가 하이상태에서 로우상태로 되면 리세트되어 초기화되고, 리세트신호(RST#)가 로우상태에서 다시 하이상태로되면 화소클럭신호(PCLK)를 카운팅하여 소정의 출력(OUT)을 출력한다. 즉, 화소클럭 카운팅부(30)는 제1딜레이된 디스플레이 인에이블신호(CDE1)와 제3딜레이된 디스플레이 인에이블신호(CDE3)가 로우레벨일 때 화소클럭신호(PCLK)를 카운팅하여 그의 출력(OUT)이 소정값이 되면, 리세트신호 발생부(20)로부터 인가되는 로우상태의 리세트신호(RST)에 의해 리세트되어 초기화된다.
수직동기신호 발생부(40)는 제1딜레이된 디스플레이 인에이블신호(CDE1)와 제3딜레이된 디스플레이 인에이블신호(CDE3)가 로우레벨일 때 화소클럭 카운팅부(30)로부터 소정값을 갖는 출력(OUT)이 인가되면 그 다음 화소클럭신호(PCLK)에 의해 하이상태의 수직동기신호(VSYNC′)가 발생된다.
제3도 내지 제6도는 본 발명의 실시예에 따른 수직동기신호 발생회로의 상세도를 도시한 것이다.
제3도는 제2도의 수직동기신호 발생회로의 디스플레이 인에이블신호 딜레이부(10)의 상세도를 도시한 것이다. 제3도를 참조하면, 디스플레이 인에이블신호 딜레이부(10)는 화소클럭신호(PCLK)에 의해 디스플레이 인에이블신호(CDE)를 지연시켜 제1딜레이된 디스플레이 인에이블신호(CDE1)를 발생하는 제1딜레이수단(11)과, 화소클럭신호(PCLK)에 의해 제1딜레이된 디스플레이 인에이블신호(CDE1)를 진연시켜 제2딜레이된 디스플레이 인에이블신호(CDE2)를 발생하는 제2딜레이수단(13)과, 화소클럭신호(PCLK)에 의해 제2딜레이된 디스플레이 인에이블신호(CDE2)를 진연시켜 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생하는 제3딜레이수단(15)으로 이루어졌다.
제1딜레이수단(11)은 화소클럭신호(PCLK)가 클럭단자(CK)에 인가되고 입력단자(D)에 디스플레이 인에이블신호(CDE)가 인가되어, 화소클럭신호(PCLK)의 상승에지에서 출력단(Q)을 통해 제1딜레이된 디스플레이 인에이블신호(CDE1)를 출력하는 제1D 플립플롭(12)으로 구성된다.
제2딜레이수단(13)은 화소클럭신호(PCLK)가 클럭단자(CK)에 인가되고 입력단자(D)에 제1딜레이된 디스플레이 인에이블신호(CDE1)가 인가되어, 화소클럭신호(PCLK)의 상승에지에서 출력단(Q)을 통해 제2딜레이된디스플레이 인에이블신호(CDE1)를 출력하는 제1D 플립플롭(12)으로 구성된다.
제2딜레이수단(13)은 화소클럭신호(PCLK)가 클럭단자(CK)에 인가되고 입력단자(D)에 제1딜레이된 디스플레이 인에이블신호(CDE1)가 인가되어, 화소클럭신호(PCLK)의 상승에지에서 출력단(Q)을 통해 제2딜레이된 디스플레이 인에이블신호(CDE1)를 출력하는 제1D 플립플롭(12)으로 구성된다.
제2딜레이수단(13)은 화소클럭신호(PCLK)가 클럭단자(CK)에 인가되고 입력단자(D)에 제1딜레이된 디스플레이 인에이블신호(CDE1)가 인가되어, 화소클럭신호(PCLK)의 상승에지에서 출력단(Q)을 통해 제2딜레이된 디스플레이 인에이블신호(CDE2)를 출력하는 제2D 플립플롭(14)으로 구성된다.
제3딜레이수단(15)은 화소클럭신호(PCLK)가 클럭단자(CK)에 인가되고 입력단자(D)에 제2딜레이된 디스플레이 인에이블신호(CDE2)가 인가되어, 화소클럭신호(PCLK)의 상승에지에서 출력단(Q)을 통해 제3딜레이된 디스플레이 인에이블신호(CDE3)를 출력하는 제3D 플립플롭(16)으로 구성된다.
제4도는 제2도의 수직동기신호 발생회로의 리세트신호 발생부(20)의 상세도를 도시한 것이다. 제4도를 참조하면, 리세트신호 발생부(20)는 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3디스플레이 인에이블신호(CDE3)를 논리 게이트를 통해 논리조합하여 화소클럭 카운팅부(30)에 리세트신호(RST#)를 발생하게 된다.
즉, 리세트신호 발생부(20)는 디스플레이 인에이블신호 딜레이부(10)로 부터 인가되는 제2딜레이된 디스플레이 인에이블신호(CDE2)를 반전시켜 주기 위한 제1인버터(21)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이 인에이블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제1딜레이된 디스플레이 인에이블신호(CDE1)를 입력하여 논리 낸드하기 위한 제1낸드 게이트(22)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이 인에이블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 낸드하기 위한 제2낸드 게이트(23)로 이루어졌다.
또한, 리세트신호 발생부(20)는 상기 제1낸드 게이트(22)와 제2낸드 게이트(23)의 출력신호를 입력하여 논리 낸드하기 위한 제3낸드 게이트(24)와, 상기 제3낸드 게이트(24)의 출력신호를 반전시켜 화소클럭 카운팅부(30)에 리세트신호로서 발생하는 제2인버터(25)로 구성된다.
제5도는 제2도의 수직동기신호 발생회로의 화소클럭 카운팅부(30)의 상세도를 도시한 것이다. 제5도를 참조하면, 화소클럭 카운팅부(30)는 외부로부터 화소클럭신호(PCLK)가 각각 클럭단자(CK)에 인가되고 리세트단자(/R)에 리세트신호 발생부(20)의 제2인버터(25)로부터 리세트신호(RST#)가 각각 인가되어, 화소클럭신호(PCLK)가 인가될 때마다 1씩 증가하는 출력신호(OUTa-OUTl)를 출력하는 제1내지 제12카운터(31a-31l)로 구성된다.
본 발명의 실시예에 따른 화소클럭 카운팅부(30)는 모니터의 해상도가 1024x768 일 경우, 10비트 카운터로 구성되어도 동작가능하지만, 실제 모니터보다 해상도가 큰 것을 이용하여 디스플레이 인에이블신호이 발생되지 않는 순간이 매우 길음을 검출하여 수직동기신호를 발생하기 위하여 12비트 카운터로 구성한 것이다.
제6도는 제2도의 수직동기신호 발생회로의 수직동기신호 발생부(40)의 상세도를 도시한 것이다. 제6도를 참조하면, 수직동기신호 발생부(40)는 디스플레이 인에이블신호 딜레이부(10)의 제1딜레이수단(11)으로부터 출력되는 제1딜레이된 디스플레이 인에이블신호(CDE1)와 제3딜레이수단(13)으로부터 출력되는 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 노아하기 위한 노아 게이트(41)와, 상기 노아 게이트(41)의 출력신호와 화소클럭 카운팅부(30)의 카운터(31a-31l)로부터 출력되는 출력신호(OUTa-OUTl)를 입력하여 논리 낸드하기 위한 낸드 게이트(42)와, 낸드 게이트(42)의 출력신호를 반전시켜 주기 위한 인버터(43)와, 클럭단자(CK)에 화소클럭신호(PCLK)가 인가되고 입력단자(D)에 상기 인버터(43)의 출력신호가 인가되어 출력단자(Q)를 통해 수직동기신호(VSYNC′)를 발생하는 D 플립플롭(44)으로 구성된다.
상기한 바와같은 구성을 갖는 본 발명의 수직동기신호 발생회로의 동작을 제7도의 파형도를 참조하여 상세히 설명하면 다음과 같다.
모니터의 최대 해상도가 1024x768 인 경우, X-축으로 최대 1024, Y-축으로 최대 768의 해상도를 갖는다. 따라서, X-축 화소를 카운트하게 되면 210=1024 이므로, 화소클럭 카운팅부(30)는 10비트 카운터로 구성하여도 충분하다. 본 발명에서는 화소클럭신호(PCLK)를 카운팅하기 위한 카운터를 실제 모니터의 해상도보다 크게 12 비트카운터로 구성하여, 디스플레이 인에이블신호가 발생되지 않은 순간이 매우 긴 시점을 포착하여 수직동기신호(VSYNC′)를 발생하도록 하였다.
따라서, 제5도의 화소 카운팅부(30)에서는 카운터로서 12비트 카운터를 사용하므로 최대 4096 화소까지 카운트가 가능하다. 본 발명에서 클럭신호로 사용하는 화소클럭신호(PCLK)는 화소가 하나씩 디스플레이되는 주기로 발생하는 것으로서, 카운터 및 D 플립플롭의 클럭신호로서 이용된다.
제7도 (a) 및 (b)에 도시된 바와같은 화소클럭신호(PCLK)와 디스플레이 인에이블신호(CDE)가 디스플레이 인에이블신호 딜레이부(10)에 인가되면, 화소클럭신호(PCLK)에 다라서 디스플레이 인에이블신호(CDE)를 제1 내지 제3딜레이수단(11, 13, 15)을 통해 각각 순차 딜레이시켜 제7도(c)-(e)와 같은 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생한다.
이 딜레이된 디스플레이 인에이블신호(CDE1-CDE3)는 리세트신호 발생부(20)에 인가되어 제7도(f)와 같은 리세트신호를 발생하고, 이 리세트신호(RST)는 화소클럭 카운팅부(30)에 인가된다. 따라서, 화소클럽카운팅부(30)의 카운터(31a-31l)는 리세트신호(RST)가 하이상태에서 로우상태로 될때 리세트되고, 다시 로우상태에서 하이상태로 되면 화소 클럭신호(PCLK)가 인가될 때마다 1씩 증가하는 카운팅동작을 수행하게 된다.
즉, 디스플레이 인에이블신호(CDE)가 하이레벨인 구간 뿐만 아니라 로우레벨인 구간에서도 화소클럭 카운팅부(30)의 카운터(31a-31l)는 정상적으로 동작을 하게 된다.
따라서, 수직동기신호 발생부(40)는 제1딜레이된 디스플레이 인에이블신호(CDE1)와 제3딜레이된 디스플레이 인에이블신호(CDE3)가 모두 로우레벨인 디스플레이 인에이블신호(CDE)의 로우레벨구간에서 화소클럭 카운팅부(30)의 카운터(31a-31l)가 동작하여 그의 출력(OUTa-OUTl)이 모두 하이상태일 때 즉, 화소클럭 카운팅부(30)에서 카운팅된 값이 2048로 되는 순간에 제1낸드 게이트(42)의 출력은 로우레벨로 된다.
낸드 게이트(42)의 출력을 입력하는 인버터(43)의 출력은 하이레벨로되어 D 플립플롭(44)의 입력단(D)에는 하이상태의 신호가 인가된다. 그러므로, 수직동기신호 발생부(40)에서는 다음 인가되는 화소클럭신호(PCLK)의 상승에지에서 D 플립플롭(44)의 출력단(Q)을 통해 하이상태의 수직동기신호(VSYNC′)를 발생하게 된다.
즉, 디스플레이 인에이블신호(CDE)가 정상적으로 디스플레이 인에이블신호로 발생되는 주기보다 길게 로우상태를 유지하는 것을 감지하여 수직동기신호가 인가됨을 검출함으로써, 내부에서 자체적으로 하이상태의 수직동기신호를 발생하여 수직동기구간임을 알려주게 된다.
[발명의 효과]
상기한 바와같은 본 발명에 따르면, CRT 콘트롤러로부터 인가되는 별도의 포트를 통해 수직동기신호를 입력하지 않고, RAMDAC 내부에서 디스플레이 인에이블신호와 화소클럭을 이용하여 자체적으로 수직동기신호를 발생함으로써, RAMDAC 에 추가 포트가 요구되지 않으며, 이에 따라 회로의 면적 및 핀수의 증가에 따른 제한을 해결할 수 있는 이점이 있다.

Claims (5)

  1. 화소클럭신호(PCLK)에 의해 인가되는 디스플레이 인에이블신호(CDE)를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생하는 디스플레이 인에이블신호 딜레이부(10)와, 디스플레이 인에이블신호 딜레이부(10)로부터 제1내지 제3딜레이된 디스플레이 인에이블신호(CDE1-CDE3)를 입력하여 리세트신호(RST#)를 발생하는 리세트신호 발생부(20)와, 외부로부터 인가되는 화소클럭신호(PCLK)를 카운트하여 소정의 출력신호(OUT)를 출력하고 상기 리세트신호 발생부(20)의 리세트신호(RST#)에 의해 리세트되는 화소클럭 카운팅부(30)와, 화소클럭 카운팅부(30)의 출력(OUT)과, 디스플레이 인에이블신호 딜레이부(10)로부터 제1 및 제3딜레이된 디스플레이 인에이블신호(CDE1), (CDE3) 그리고 화소클럭신호(PCLK)를 입력하고, 화소클럭 카운팅부(30)가 화소클럭신호(PCLK)를 카운팅하여 소정값이 되면 그 다음 화소클럭신호(PCLK)가 인가될 때 수직동기신호(VSYNC′)를 발생하는 수직동기신호 발생부(40)를 포함하는 것을 특징으로 하는 수직동기신호 발생회로.
  2. 제1항에 있어서, 디스플레이 인에이블신호 딜레이부(10)는 화소클럭신호(PCLK)에 의해 디스플레이 인에이블신호(CDE)를 지연시켜 제1딜레이된 디스플레이 인에이블신호(CDE1)를 발생하는 제1딜레이수단(11)과, 화소클럭신호(PCLK)에 의해 제1딜레이된 디스플레이 인에이블신호(CDE1)를 지연시켜 제2딜레이된 디스플레이 인에이블신호(CDE2)를 발생하는 제2딜레이수단(13)과, 화소클럭신호(PCLK)에 의해 제2딜레이된 디스플레이 인에이블신호(CDE2)를 지연시켜 제3딜레이된 디스플레이 인에이블신호(CDE 3)를 발생하는 제3딜레이수단(15)으로 이루어지는 것을 특징으로 하는 수직동기신호 발생회로.
  3. 제1항에 있어서, 리세트신호 발생부(20)는 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제2딜레이된 디스플레이 인에이블신호(CDE2 )를 반전시켜 주기 위한 제1인버터(21)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이 인에이블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제1딜레이된 디스플레이 인에이블신호(CDE1)를 입력하여 논리 낸드하기 위한 제1낸드 게이트(22)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이 인에이블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 낸드하기 위한 제2낸드 게이트(23)와, 상기 제1낸드 게이트(22)와 제2낸드 게이트(23)의 출력신호를 입력하여 논리 낸드하기 위한 제3낸드 게이트(24)와, 상기 제3낸드 게이트(24)의 출력신호를 반전시켜 화소클럭 카운팅부(30)에 리세트신호로서 발생하는 제2인버터(25)로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.
  4. 제1항에 있어서, 화소클럭 카운팅부(30)는 외부로부터 각각 클럭단자(CK)에 인가되는 화소클럭신호(PCLK)를 카운팅하여 소정의 출력신호(OUTa-OUTl)를 각각 출력하고 리세트단자(/R)에 인가되는 리세트신호 발생부(20)로부터 리세트신호(RST)에 의해 각각 리세트되는 제1 내지 제12카운터((31a-31l)로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.
  5. 제1항에 있어서, 수직동기신호 발생부(40)는 디스플레이 인에이블신호 딜레이부(10)로부터 출력되는 제1딜레이된 디스플레이 인에이블신호(CD E1)와 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 노아하기 위한 노아 게이트(41)와, 상기 노아 게이트(41)의 출력신호와 화소클럭 카운팅부(40)의 출력신호(OUT)를 입력하여 논리 낸드하기 위한 낸드 게이트(42)와, 낸드 게이트(42)의 출력신호(43)를 반전시켜 주기 위한 인버터(43)와, 클럭단자(CK)에 화소클럭신호(PCLK)가 인가되고 입력단자(D)에 상기 인버터(43)의 출력신호가 인가되어, 화소클럭 카운팅부(30)에서 소정의 출력신호가 출력될 때 그 다음 클럭신호의 상승에지에서 출력단자(Q)를 통해 수직동기신호(VSYNC′)를 발생하는 D 플립플롭(44)으로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.
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