KR100201977B1 - 아날로그/디지탈 변환기 - Google Patents

Abstract

국부 D/A 변환기로서 전류스위치회로(102)를 사용한 오버샘플링형 A/D 변환기에서, 전압/전류 변환회로(101)와 전류 스위치 회로의 각 출력 전류 Isig, Iq의 차분을 한쪽끝이 직류전위 VB에 접지된 커패시터(105)로 적분하도록 하고, 또 전류 사위치 회로(102)를 다비트화해서 신호전류 Isig와 귀환 전류 신호 Iq 의 차분전류를 작게 하고 상기 전압/전류 변환회로(101)자체의 레벨 시프트 기능에 의해 내부 발생직류 전압을 직류 바이어스 전압으로 하는 입력 아날로그 신호 Vsig에서 이 직류 성분을 외관상 감소시켜 전류 직분에 의한 커패시터의 극판간 전압 변화를 감소시키는 것이다.

이것에 의해 입력 전압/전류 변환회로 및 국부 D/A변환회로를 구상하는 정전류원 MOS트랜지스터의 안정 동작을 가능하게 하여 A/D 변환기의 저전원전압화, 저소비전력화를 달성함과 동시에 변환 정밀도를 높게할 수가 있다.

Description

아날로그/디지탈 변환기

제1도는 본 발명의 1 실시예에 관한 오버 샘플링형 A/D 변환기의 기본 구성도.

제2도는 각종 오버 샘플링형 A/D 변환기의 전달함수를 도시한 설명도.

제3도는 제2도에 도시된 각종 A/D 변환형식에 대응하는 아날로그 회동구성용 수동 소자와 디지털회로의 종류를 도시한 1 예의 실명도.

제4도는 본 발명의 1 실시예에 관한 델타엠형 오버 샘플링 A/D 변환기의 블록도.

제5도는 제4도에 도시된 A/D 변환기의 1예의 동작설명도.

제6도는 본 발명의 1 실시예에 관한 델타 시그마형 오버샘플링 A/D변환기의 블록도.

제7도는 제6도에 도시된 A/D 변환기의 1 예의 동작설명도.

제8도는 본 발명의 1실시예에 관한 보간형 A/D 변환기의 블록도.

제9도는 제8도에 도시된 A/D 변환기의 1 예의 동작설명도.

제10도는 본 발명의 1 실시예에 관한 다른 보간형 A/D 변환기의 블록도.

제11도는 제10도에 도시된 A/D 변환기의 1예의 동작설명도.

제12도는 제6도에 도시된 델타시그마형 오버샘플링 A/D 변환기의 더욱 구체적인 실시예의 회로도.

제15도는 제14도에 도시된 디지털 적분회로의 1예의 회로도.

제16도는 제14도에 도시된 전류스위치회로에 공급되는 디지털 와 귀환전류 Iq의 관계를 도시한 설명도.

제17도는 제10도에 도시된 보간형 A/D 변환기의 또 다른 구체적인 실시예의 회로도.

제18도는 샘플링 펄스 생성회로의 1실시예의 회로도.

제19도는 제18도에 도시된 샘플링 펄스 생성회로의 1 예의 동작 설명도,

제20도는 본 발명의 또다른 실시예에 관한 A/D 변환회로에 포함되는 전압/전류 변환회로 및 국부 D/A 변환회로의 설명도.

제21도는 제20도에 도시된 전류스위치회로에 공급되는 디지털 신호와 귀환전류 Iq의 관계를 도시한 설명도.

제22도는 제20도의 입력전압/전류변환회로 및 국부 D/A변환회로를 적용한 본 발명에 관한 오버 셈플링형 A/D 변환기의 실시예의 설명도.

제23도는 제22도에 도시된 A/D 변환기의 1예의 동작설명도.

제24도는 본 발명에 관한 전류스위치회로의 1 실시예의 회로도.

제25도는 제24도의 전류스위치회로에 적용되는 전류 인입단위셀의 1예의 회로도.

제26도는 본 발명에 관한 전류스위치회로의 그 밖의 실시예의 회로도.

제27도는 제26도의 전류스위치회로에 적용되는 전류인입단위셀의 1예의 회로도.

제28도는 또 다른 전류스위치회로의 실시예의 설명도.

제29도는 본 발명에 관한 A/D 변환기를 탑재해서 이루어지는 휴대통신단말장치의 1예의 블록도.

본 발명은 아날로그 전압신호를 대응하는 디지털 신호로 변환하는 아날로그/디지털(이하 A/D라 한다.)변환기, 더 나아가서는 반도체직접회로로 실현하는데 적합한 오버샘플링 방식의 A/D 변환기 및 이 A/D 변환기의 최적한 샘플링 펄스 생성회로에 관한 것이다. 또, 출력 전류 값이 다수 비트의 디지털신호에 의해 제어되는 전류스위치회로 및 그 전류스위치 회로를 국부 디지털/아날로그(이하 D/A라 한다.) 변환회로로 하는 A/D 변환기, 특히 전류값에 높은 정밀도를 요하는 일없이 고정밀도의 변환특성을 실현할 수 있는 전류적분형의 오버샘플링 A/D 변환기에 관한 것이다.

A/D 변환기의 1방식으로서 아날로그 입력신호의 주파수 대역에 대하여 수십배에서 수백배의 샘플링 주파수를 사용하는 오버 샘플링 방식이 있다. 오버 샘플링 A/D 변환기는 그 회로구성에 의해 몇 개의 형으로 분류되고, 예를 들면 제 1의 문헌인 ISSCC '85, Digest of technical papers' pp8081(Feb1985)에 기재된 델타 시그마(△)형이나, 제2의 문헌인 ISSCC '86, Digest of technical papers' pp180181(Feb1986)에 기재된 보간형등이 있다. 이들 오버 샘플링방식은 다른 비오버샘플링 방식에 비하면, 고속동작이 필요한 대신에 아날로그 그 회로의 필요한 소자의 정밀도가 크게 완화되므로, 반도체집적회로에 의한 고정밀도, 변환특성이 비교적 용이하게 실현되는 특징이 있다. 또, 입력신호에 포함된 고역잡음성분의 샘플링에 의한 대역내 반사를 방지하기 위해 통상적으로 모든 A/D 변환기의 전단에 마련되는 프리필터를 소형이며, 또한 이완된 소자정밀도로 실현할 수 있는 특징도 있다.

그러나 종래의 오버샘플링형 A/D 변환기의 실시예의 대부분에는 입력 아날로그 신호와 귀한 아날로그 참조 신호의 오차전압을 적분하기 위한 적분회로부에 연산증폭기가 사용되어 있고, 이 연산 증폭기에 대한 고속동작의 필요성으로 A/D 변환기를 저소비전력화하는데는 한계가 있었다. 반대로 연산증폭기의 고속화는, 가령 그 소비전력을 증가시켜도 한계가 있으므로, 샘플링 주파수를 높게 해서 더욱 더 높은 변환 정밀도를 얻는 것도 곤란하다. 또, 종래 실현하고 있는 오버샘플링 A/D 변환기에는 5V 또는 그 이상의 전원전압이 사용되고 있지만, 최근 개발이 한창인 페이저(통칭 포켓벨), 코드 레스 전화기, 자동차 전화기 등의 소형휴대통신단말장치에 오버샘플링 A/D 변환기를 적용하고자한 경우에는 소형 전지에서의 동작, 즉 저전압전원동작이 필요로 되지만, 이 경우에도 연산증폭기의 고속동작의 요구 조건으로 필요한 변환정밀도의 실현이 더욱 곤란하게 되는 것이 본 발명자의 검토에 의해 명확하게 되었다.

한편, 상기한 문제점에 해결을 시험한 회로방식으로서 아날로그 적분회로부에 연산증폭기를 필요로 하지않는 회로방식이 제 3의 공지된 문헌인 IEEE JOURNAL OF SILID-STATE CIRCUITS, SC-21 (DEC. 1986) pp.10031010에서 제안되어 있다.

이것은 입력 아날로그 전압신호를 전압/전류 변환회로를 사용해서, 전류신호로 변환하고, 동시에 국부 D/A 변환회로를 1비트의 전류 스위치회로로 구성하는 것에 의해 입력신호와 귀환신호의 차분 전류를 한쪽 끝이 직류전위에 접지된 커패시트를 아날로그 적분회로로서 충전적분하는 것이고, △형으로 된다. 상기 입력신호의 전압/전류 변환회로도에서는 어느 정도의 선형정밀도를 확보하기 위해 연산증폭기가 필요하지만, 이 연산증폭기는 목적으로 하는 입력신호의 주파수대역에 대해서 어느 정도의 이득이 확보되면 좋으며, 또한 이 연산증폭기로 구동되지 않으면 안되는 부하는 전류원에 접속되는 단순한 MOS 트랜지스터와 같은 트랜지스터의 게이트 전극 뿐이고, 이것에 의해 저소비전력을 실현하고자 하고 있다.

또한, A/D, D/A변환기에 관한 일반적인 기술 내용에 대래서는, 예를 들면 닛키이 일렉트로닉스 지, 제447호(1988년) p.165175, 동 제 452호(1988) p.277285, 동 제 453호(1988)p.211221, 동 제 454호(1988) p.277285, ICASS p85. Proceedings, 36.7.136.7.4(1985) p.14001403 및 일본국 특허공개공보 소화 61-65626호에서 거론되고 있다.

그러나, 상기 제3의 공지된 문헌에 기재된 종래의 회로구성에서는 다음의 문제점이 있는 것이 본 발명자의 검토에 의해 명확하게 되었다. 국부 D/A 변환기가 1비트구성인 것 등에 기인해서 차분 전류가 크게 된다. 이것에 의해 전류원을 구성하는 트랜지스터의 선형구성이 저하해서 바라는 변환특성을 실현하는 것이 곤란하게 된다 또, 양자화잡음을 저감시키는 수단으로서 적분커패시터의 전압을, 또 연산증폭기를 사용한 제2의 전압/전류 변환회로를 사용해서 2중으로 적분하는 회로구성이 사용되고 있다. 결과로서, 이와같은 △형의 A/D변환기는 저전압전원동작에 대한 고려가 되어 있지 않다. 또, 상기 문헌에서 저항 및 커패시터소자의 제조값 변동에 대한 문제는 제기되어 있지만, 구체적인 해결책은 제시되어 있지 않고, 전류적분형의 A/D 변환기에는 실용화에 대하여 여러 가지 과제가 남겨져 있는 것이 본 발명자에 의해 명확하게 되었다.

또, 본 발명자는 상기 전류적분형식의 오버샘플링 A/D 변환기에 이용하는 전류스위치회로로서 2의 누승으로 가중된 전류를 디지털 신호에 따라 흐르게 하기 위한 다수의 정전류원 회로를 마련하고, 모든 정전류원회로의 전류 경로를 도중에서 공동 접속하여 그 접속 노드로 흐르는 전류를 전류 미러회로에서 반사하고 이 반사된 전류의 단일경로를 상기 전압/전류 변환회로와 아날로그 그 적분회로의 접속점에 분류점으로서 결합하는 구성을 검토하였다. 이와같은 구성에서 각각의 정전류원회로는 바이어스된 정전류원 MOS트랜지스터에 디지털신호에 의해 스위치제어되는 스위치 MOS트랜지스터가 직력접속되어서 구성된다. 그러나 정전류원 MOS 트랜지스터로 흐르는 전류는 그 드레인, 소스간전압에 의존하므로 각각의 정전류원회로의 끝점을 공통접속하고, 그 공통접속점에 전류미러회로와 같은 부하가 결합되면 이 전류미러회로에 흐르는 전류값에 의해 그 공통접속점의 전위가 변동하고 그 결과 공통접속점으로 흐르는 전류값에 따라 정전류원 트랜지스터의 콘덕턴스가 변화해서 분류점에서의 인입전류값과 디지털 신호 사이에 오차가 발생해서 선형 특성을 얻을 수 없게 되는 것이 명백하게 되었다. 특히 아날로그 적분회로를 사용해서 높은 변환 정밀도 또는 높은 S/N 특성을 얻도록한 오버샘플링 A/D 변환기에서 국부 D/A 변환회로에서의 인입전류값에 비교적 높은 선형특성이 없으면 아날로그 적분회로를 체용해도 필요한 고환정밀도를 보증할 수 없다.

본 발명의 첫째조건은 저전원 전압동작을 포함하는 광범위한 전원전압조건에 대해서 저소비전력이며, 또한 소자의 제조값변동에 대해서도 안정된 변환특성의 실현이 가능한 오버샘플링형 A/D 변환기를 제공하는 것이다.

본 발명의 두 번째목적은 1칩이 아날로그 디지털 혼합 대규모 반도체집적회로로서 대규모의 논리회로와 함께 온칩화했을 때 논리회로에서의 디지털 잡음 혼입에 의한 변환특성저하가 적은 오버샘플링형 A/D 변환기를 제공하는 것이다.

본 발명의 셋째목적은 상기 목적을 손상하는 일없이 종래이상의 오버샘플링화에 의한 고변환정밀도화 및 변환신호의 광대역화가 가능한 오버샘플링형 A/D 변환기를 제공하는 것이다.

본 발명의 넷째 목적은 그들 오버샘플링형 A/D 변환기에 최적한 샘플링펄스 생성회로를 제공하는 것이다.

본 발명의 다섯째 목적은 디지털 신호로 제어되는 출력전류값의 선형특성을 고정밀도와 할 수 잇는 전류스위치회로를 제공하는 것이다.

본 발명이 여섯째 목적은 국부 D/A 변환회로로서 전류 스위치회로를 이용하여 입력전압신호를 전류신호로 변환하고, 이 전류 신호와 상기 전류스위치회로에서 생성한 귀환전류 신호의 차전류를 아날로구 적분회로에서 적분하는 형식에 의해 저소비저력화를 도모한 오버샘플링형 A/D 변환기에서 그 변환정밀도를 높게 하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 국부 D/A 변환용 전류 스위치회로를 다수비트구성으로 하고, 전압/전류변환회로와 국부 D/A 변환용 전류스위치의 각 출력 전류의 차분을 한쪽 끝이 직류전위에 접지된 아날로그 적분회로에서 적분하고, 그 적분에 의해 얻어지는 전압을 전압비교기에 의해 소정의 임계값전압과 비교해서 논리신호로 변환하고, 그 결과를 다수비트의 2의 보수표시신호(2의 누승의 디지털 신호)로 변환하여 이 디지털신호의 적분값을 A/D 변환결과로서 출력함과 동시에 상기 국부 D/A 변환용 전류스위치 회로의 구동용 디지털 신호로 하도록 해서 A/D 변환기를 구성한다.

상기 A/D 변환기를 보간형으로 구성하는데는 상기 아날로그 적분회로로서 상기 전압/전류 변환회로의 출력점과 상기 전류 스위치회로의 출력점의 공통접속점과 소정의 직류전위점 사이에 커패시터를 접속해서 구성하고, 또는 커패시터 및 저항을 직렬접속해서 구성할 수가 있다.

또, △M 형의 A/D 변환기를 구성하는 경우에는 국부 D/A 변환용 전류스위치회로를 다수비트구성으로 하고, 전압/직류 변환회로와 국부 D/A 변환용 직류스위치 회로의 각 출력전류의 차분을 한쪽 끝이 직류전위에 접지된 저항소자로 흐르게 하고, 이것에 의해 얻어지는 전압을 전압비교기에 의해 소정의 임계값전압과 비교해서 논리신호로 변환하고, 그 결과를 다수비트의 2의 누승의 디지털신호로 변환하여 이 디지털 신호의 적분값을 A/D 변환결과로서 출력함과 동시에 이 적분값으로 상기 국부 D/A 변환용 전류 스위치 회로를 구동하도록 한다.

상기 양자화회로의 감도를 용이하게 최적화하는데는 상기 전압/전류 변환회로를 구성하는 연산증폭회로의 반전입력단자에 저항소자 또는 이것과 등가의 회로를 통해서 상기 입력 아날로그 전압 신호를 인가함과 동시에 그증폭회로의 비반전 입력단자에는 상기 입력아날로그 전압신호에 중첩된 직류바이어스전압값보다 낮은 직류전압을 공급해서 입력아날로그 신호의 직류 레벨 시프트기능을 갖게 하고, 상기 증폭회로의 출력 단자에 결합되는 제 1의 N 채널형 MOS 트랜지스터의 소스 및 드레인 전위를 내려 상기 양자화회로를 구성하는 비교회로에 상기 직류 바이어스 전압과 대략같은 전압을 중심으로 하는 전압을 인가할 수 있게 하면 좋다.

상기 전압/전류 변환회로나 전류스위치회로의 과도응답동작이 상기 아날로그 적분회로의 전류적분 동작에 바라지 않는 영향을 주지 않지 않게하는데는 상기 전압/전류변환회로의 출력점과 상기 전류스위치회로의 출력점의 결합노드와 상기 아날로그 적분회로 사이에 샘플링펄스 신호에 의해 스위치 제어되는 스위치소자를 마련하면 좋다. 또는, 전압/전류변환회로 및 전류스위치회로를 샘플링 펄스신호에 따라 주기적으로 동작시키하면 좋다.

이 샘플링 펄스 신호와의 관계에 있어서, 보간형 A/D 기를 고정밀도 및 동작의 안정화를 도모하는데는 샘플링펄스신호의 펄스폭()를 아날로그적분회로의 시정수 cR과 대략 같게 하는 것이 바람직하다.

상기= cR의 조건을 커페시터 및 저항소자의 변동에 따라 그 펄스폭으로 소거해서 실현하는데는 기준전압을 전류값으로 변환하는 전압/전류 변환회로, 이 변환회로에서의 전류를 A/D 변환기와 동일주파수의 클릭펄스에 의해 샘플링해서 적분하기 위한 스위치 및 커페시터, 이 커페시터의 적분전압을 소정의 임계값과 비교해서 논리레벨의 출력을 발생하는 전압비교회로, 이 비교회로의 논리출력에 의해 상기 클럭펄스에서 바라는 펄스폭을 발생시키기 위한 논리회로, 상기 적분커페시터의 전하를 방전시키기 위한 리세트 회로로 이루어지는 샘플링펄스 생성회로를 채용하여 상기 샘플링 펄스신호의 펄스폭()를 결정할 수가 있다.

상기 전류적분형의 A/D 변환기에서의 국부 D/A 변환회로로서의 전류스위치회로로서는 정전류원 트랜지스터로 흐르는 전류가 전류미러회로를 거쳐 반사되는 다수의 전류 출력 경로를 마련하고, 각 전류 출력경로를 출력단자에 공통접속함과 동시에 디지털 신호에 의한 스위치 제어상태에 따라 상기 전류출력경도로 전류를 흐르게 하는가 아닌가를 결정하기 위한 스위치소자를 마련하는 것에 의해 상기 출력단자의 출력전류값을 상기 디지털 신호에 의해 제어하도록 구성할 수가 있다.

또, 정전류원 트랜지스터를 전류미러회로를 거쳐 전류출력 경로와 1대1 대응으로 마련하는 경우에는 상기 스위치소자를 정전류원 트랜지스터에 직접 배치할 수가 있다. 이와같이해서 전류출력경로마다 구성되는 회로를 전류출력단위셀로서 파악하고, 예를 들면 디지털신호에 따라 그 2의 누승으로 무게가중된 전류를 흐르게 하기위해 필요한 수의 상기 전류출력단위셀을 1단위회로로서 그 단위회로마다 상기 스위치소자를 공통신호로 스위치 제어할 수 있게 구성하는 것에 의해 해당 전류스위치회로는 2진수의 디지털신호를 아날로그전류신호로 변환하는 D/A 변환회로로서 작용시킬 수가 있다.

또, 정전류원 트랜지스터를 전류미러회로를 거쳐 각각의 전류출력경로로 공통이용해서 트랜지스터수를 줄이는 데는 상기 스위치소자를 각각의 전류출력경로에 배치할 수가 있다. 이와같이해서 전류출력경로마다 구성되는 회로를 전류출력단위셀로서 파악하고, 예를 들면 디지털 신호에 따라 그 2의 누승으로 무게가중된 전류를 흐르게 하기 위해 필요한 수의 상기 전류 출력단위셀을 1단위회로로서 그 단위회로마다 상기 스위치소자를 공통신호로 스위치 제어할 수 있게 구성하는 것에 의해 상기 전류스우치 회로는 2진수의 디지털 신호를 아날로그 전류 신호로 변환하는 D/A 변환회로로서 작용시킬 수 있다.

또, 전류스위치회로로서 2의 누승으로 무게가중된 전류를 디지털 신호로 제어되어서 흐르게 하기 위한 다수의 정전류원회로를 마련하고, 모든 정전류원회로의 전류 경로를 공통접속하여 그 접속노드로 흐르는 전류를 전류미러회로에서 반사하고, 이 반사된 전류의 단위경로를 출력단자에 결합하는 구조를 주로할때에는 가변저항수단으로서 작용하는 트랜지스터를 상기 정전류원회로에 포함되는 정전류원 트랜지스터에 직렬 배치하고, 그 정전류원 트랜지스터에 바이어스 전압을 공급하기 위한 바이어스용 트랜지스터에 대한 상기 정전류원 트랜지스터의 콘덕턴스의 변화를 상쇄하도록 상기 가변저항수단으로서 작용하는 트랜지스터의 콘덕턴스를 제어하는 구성을 채용할 수 있다.

상기한 수단에 의하면 전류적분형 A/D 변환기에 국부 D/A 변환회로의 전류스위치회로를 다비트화하는 것은 입력신호전류와 귀환전류신호의 차분전류를 작게하도록 작용한다. 또, 전압/전류변환회로자체의 레벨시프트기능은 내부발생직류전압을 직류바이어스전압으로 하는 입력 아날로그 신호에서 이 직류 성분을 감소시키고, 이것은 전류직분에 의한 커페시터의 국판간 전류변화를 감소시키도록 작용한다. 이러한 것은 상기 입력전압/전류 변환회로 및 국부 D/A 변환회로를 구성하는 정전류원 MOS 트랜지스터의 안정동작을 가능하게 하고, 결과로서 A/D 변환기의 저전원전압화, 저소비전력화를 달성한다.

또, 국부 D/A 변환회로로서의 전류스위치회로의 다비트화는 양자화잡음전력을 저감하도록 작용하고, 이것이 바라는 변환정밀도를 얻기위한 샘플링주파수를 더욱 낮게할 수 있게하여 회로동작의 저속화에 기여한다. 이것은 저소비전력화를 더욱 촉진할 수 있게 한다. 동시에 커패시터, 저항, 전류원 트랜지스터등의 소요소자 정밀도를 크게 완화하게도 작용한다.

그리고, 직류전위점에 결합된 수동소자로 이루어지는 아날로그 적분회로는 논리회로에서의 디지털잡음의 혼합을 원리적으로 가장 받기 쉬운 가상접지형이 아니라 접지형으로 되어, 이것이 전원전압의 변동이나 디지털잡음에 대해서 동작특성이 안정된 A/D 변환기의 실현에 기여한다.

상기 A/D 변환기의 국부 D/A 변환회로등으로서 이용되는 전류스위치회로에서, 출력단자에 공통접속된 각각의 전류출력경로에는 정전류원회로에 대하여 이것에 흐르는 전류의 반사전류가 전류미러회로를 거쳐 흐르고, 이것은 상기 출력단자에서의 전류값의 대소에 관계없이 정전류원 회로를 구성하는 정전류원 트랜지스터의 콘덕턴스에 변화를 주지않도록 작용한다. 따라서 여러 가지 값을 갖는 디지털 신호에 의해 출력단자의 출력전류값이 제어될 때 그 출력전류값에는 디지털 신호의 값에 따른 저정밀도의 선형특성을 얻는다.

또, 이와같이 작용하는 전류스위치회로를 아날로그 적분형식의 오버샘플링형 A/D 변환기에서의 국부 D/A 변환회로로서 채용하는 경우 이 전류스위치회로의 출력전류값이 입력전압/전류변환수단으로 변환된 전류신호와의 차전류를 형성하게 되고, 상기 차전류값이 디지털신호에 따라 고정밀도로 제어된다는 점에서 이 오버샘플링형 A/D 변환기의 변환정밀도를 높게 한다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제1도에는 본 발명에 의한 오버 샘플링형 A/D 변환기의 기본 구성도가 도시되어있다. 도면에서, 전압/전류변환회로(1)은 아날로그 입력신호 Vin을 적류값도 포함해서 비례적으로 전류신호 Iin으로 변환한다. 전류스위치(2)는 국부 D/A 변환기로서 1샘플전까지의 입력신호의 A/D 변환결과에 대응한 양자화된 귀환전류신호 Iq를 출력한다. 이 2개의 전류신호의 차분점에는 한쪽 끝이 교류적으로 접지된 커패시터, 저항소자 또는 커패시터와 저향소자로 구성된 아날로그 회로(3)이 접속되어 있다. 양자화회로(4)의 입력임피던스는, 예를 들면 메탈 옥사이드 실리콘(MOS)형 또는 접합형 전계효과 트랜지스터 기술을 이용하면 충분하게 높은 값을 얻을 수가 있다. 따라서 각 샘플링시에 차분전류 Id(Iin-Iq)는 모두 적분회로(3)으로 흘러 적분된다. 비샘플링시간동안은 양 전류신호 Iin, Iq 모두 차단상태로 되는 것에 의해 양전류신호의 차분점은 하이 임피던스로 되기 때문에 적분회로는 홀드상태로 된다. 이 홀드 직전, 또는 홀드 시간중의 적분회로의 전압 Vc는 전압비교회로를 갖는 양자회회로(4)에서 1비트 또는 다수 비트의 디지털신호로 변환되지만, 이 디지털 신호를 디지털회로(5)를 거쳐 출력하는 것에 의해 A/D 변환결과를 얻는다.이와같이 이 실시예의 아날로그 적분회로(3)은 저항소자 r 과 커패시터 c 등의 수동소자에 의해 구성되어 있고, 트랜지스터 등의 능동소자는 사용되고 있지않다. 또, 연산증폭기를 사용하지 않고서 아날로그 적분회로(3)에 구성되어 있다. 또한, 디지털회로(5)의 출력 Dout는 도시하지 않은 데시메이터 또는 빼내기회로에 의해 소정주기마다 평균값이 취해지고, 이것에 의해 다비트화된다.

제2도에서는 △M 형, △형, 보간형1, 보간형2의 각종 오버샘플링 A/D 변환기의 전달함수가 도시되어 있다. 아날로그 적분회로 및 디지털 적분회로의 각 전달함수 F(z) 및 G(z)는 샘플링된 신호를 취급하기 위해 통상 z 함수[z=exp(jｗT)]로 나타낸다. 여기서 z=exp( )는 지수함수, jw는 복소각주파수, T는 1샘플링주기이다. 예를 들면, z-¹은 신호위상의 1샘플링주기의 지연, 1/(1-z^-¹)은 적분, (1-z^-1)은 미분을 나타낸다. 단, 적분회로에 대응하는 F(z) 또는 G(z)에 포함되는 신호위상의 1샘플주기의 지연성분(z^-1)은 설명의 형편상 각각의 회로로 정리해서 배분하고 있을뿐이고, 실제로는 후술하는 바와같이 루프내의 각 회로부분으로 분산해서 발생된다. 또, 루프지연은 2샘플주기분이상 있어도 특히 변환정밀도에는 지장이 없다.

△M(델타 엠)형은 아날로그적분회로를 사용하지 않고, 디지털적분회로(5)만으로 구성된 것이다. 따라서, F(z)=1, G(z)=z^-1/(1-z^-1)로 해서 입력전압신호 Vin 및 출력디지털신호 Dout의 각 z 함수표시된 X(z)와 Y(z)사이의 전달함수를 구하면 식1이 얻어진다. 단, N(z)는 양자화에 의해 발생하는 양자화잡음(또는 양자화오차)을 나타낸 것이다.

△(델타 시그마)형은 상기 △M 형과는 반대로 디지털적분회로(5)를 사용하지 않고, 아날로그적분회로(3)만으로 구성한 것이다. 따라서 F(z)=1/(1-z^-1), G(z) =z^-1로 해서 전달함수를 구하면 다음의 식2가 얻어진다.

한편, 보간형은 아날로그 적분회로(3)과 디지털적분회로(5)의 양쪽을 사용한 방식이다. 따라서 보간형은 루프내에 신호위상의 지연을 발생시키는 적분회로가 2개 존재하므로 최악의 경우 차분점에 의한 부귀환이 정귀환으로 되어서 발진이 발생할 위험성이 있다. 그래서 각 적분회로의 적어도 한쪽에 위상진행을 갖게하는 등의 연구가 필요하다. 예를 들면, F(z)=(2-z^-1)/(1-z^-1), G(z)=z^-1/(1-z^-1)로 해서 보간형1에 대응하는 식3을 얻을 수 있고, 또 F(z)=1/(1-z^-1), G(z)=z^-1 (2-z^-1)/(1-z^-1) 로해서 보간형2에 대응하는 식4를 얻을 수가 있다.

여기서 식2, 식3, 식4가 나타나는 바와같이 아날로그 적분회로(3)을 갖는 △형과 보간형에는 양자화잡음 N(z) 에 미분의 계수 (1-z^-1)이 곱해지고 있다. 이것은 양자화잡음이 저주파수에서 크게 감쇄되는 것을 의미한다. 따라서 △형과 보간형에는 원리상 △M형에 비해서 보다 높은 변환정밀도 또는 고 S/N(신호대양자화잡음전력비)특성을 얻을 수가 있다.

제3도에는 제2도에 도시된 각종 A/D 변환형식에 대응하는 아날로그적분회로구성용 수동소자의 종류나 디지털회로의 종류가 도시되어있다.

제4도에는 본 발명에 의한 △M형과 A/D 변환기의 1실시예가 도시되어 있다. 여기서, 특히 제한되지 않지만 전압/전류변환회로(1)의 변환계수를 1/R(즉 Iin =Vin/R)로 한다. 또, 전류스위치회로(2)에 대해서도 기준전압 VREF는 임의 의 값이 가능하지만, 여기서는 설명을 간단히 하기 위해 압력전압신호의 최대진폭값 Vin(max)과 근사적으로 같은 값으로 하고, 출력전류의 최대값 Iq(max)에 대한 변환계수를 전압/전류변환회로(1)과 같이 1/R로 한다. 이하 마찬가지이다.

△M형은 상기한 바와같이 아날로그적분회로를 사용하지 않는 방식이므로 아날로그회로(3)은 저항소자(저항값 r로 한다)만으로 구성된다. 제5도에는 제4도에 도시된 A/D 변환기의 동작을 설명하기 위해 각부의 전류 또는 전압파형의 1예가 도시되어 있다. 단, t는 시각을 나타낸다. 입력전류신호 Iin과 귀환전류신호 Iq는 모두 샘플링주기 T 중의 시간동안만 샘플링되어서 출력된다. 따라서 차분 전류 Id는 각 샘플링주기중의 시간만 저항소자(3)으로 흐르고,이외의 시간에서는 제로로 되므로 아날로그회로(3)의 저항소자 r의 전압 Vc는 제5도에 도시한 바와 같이 된다. 지금, 샘플링시간종료직전의 시각 t=n-에서의 저항소자 r의 전압 Vc를 Vc(n)으로하면, Vc(n)은 식5와 같이 나타낼 수 있다. 단, 여기서 X(z), Y(z)는 입력전압신호 Vin 및 디지털출력신호 Dout를 z함수로 나타낸 것이다.

한편,디지탈회로(5)를 전달함수 G(z)=z^-1/(1-z^-1)의 디지털적분회로로 하면 식(6)을 얻을 수 있고, 식 5는 식 6에 대입해서 정리하면 식 7을 얻을 수 있다. 따라서, 식 7에서 r=R로 하면 식8을 얻는다.

이 식8은 상기 식1과 같은 것이므로 제4도의 구성이 △M 형을 실현하는 것이 명백하다. 또한, 이 △M 형에서는 디지털적분회로(5)의 비트구성에 대응한 다비트수의 전류스위치회로(2)가 사용하므로 귀환전류신호 Iq의 진폭은 입력신호 Iin의 진폭에 가까운 값으로 되고, 따라서 차분전류 Id는 비교적 작은 진폭으로 된다.

제6도에서는 △형 A/D 변환기의 1예가 도시되어 있다. 제4도의 △M 형에 대해서 아날로그회로(3)을 한쪽끝이 접지된 커패시터(용량값 c)에 의한 적분회로로서 디지털회로(5)를 G(z)=z^-1의 지연회로로 한점이 다른 것 이외에 이것을 대응해서 전류스위치회로(2)가 통상 1비트 구성으로 실현된다. 따라서 귀환전류신호 Iq의 진폭은 입력전류신호 Iin의 진폭과 직접적으로 대응하지 않는Iq(max)의 2 값으로 되므로 차분전류 Id 도 비교적 큰진폭으로 된다.이 경우 차분전류 Id 는 커패시터(3) 에 의해 적분되므로 차분점의 전압Vc는제 7도에 도시한 파형으로 되고,지금 샘플링 시간종료 직전의 시각 t=n-(또는 홀드시간 중 t=n에서 t=n+1-까지의 적당한 시각이라도 좋다)에서의 아날로그적분회로(3)의 전압을 Vc(n)으로 하면 다음의식 9와같이된다.

지금 ,입력전류신호 Iin, 또는 차분전류신호 Id 의 시간내의 변화가 적어 Id(n-)≒d(n)이라하면, 홀드기간중에서는 Vc(n-)≒c(n-1)이므로 식9는 다음의 식 10과 같이 리라이트 할수 가 있다.실제로 오버샘블링 주파수가 비교적 높은경우에는 이 가정이 성립된다. 식 10을 z변환한 식으로 나타내면 식11과 같이 된다. 이때 식12가 성립되므로 식11을 식12에 대입해서 정리하면 식13을 얻는다. 따라서=cR로하면 다음의 식 14가 된다.이식14는 상기식 2와 같고 제 6도의 구성이 △형 A/D변환기를 실현하고 있는 것이 명백하다

다음에 제 8도에는 본 발명에 의한 보간형 A/D변환기의 제1 실시예가 도시되어 있다. 제4도의 △M 형에 형에 대해서 아날로그회의 (3)이 한쪽끝이접지된 커패시터(용랑값 c) 와 저항소자 (저항값 r)의 직렬접속회로로 이루어지는 적분회로로 되어있는점이 다르지만 그밖의 구성은 같다. 이 저항소자는 루프내의 신호지연에 따르는 회로동작의 불안정성을 보상하는 것이다. 이 경우 차분전류 Id는 아날로그 회로(3)의 커패시터 c 에 의해 적분됨과 동시에 저항소자에도 전압을 발생시키므로 차분점의 전압 Vc의 파형은 제 9도와 같이되고, 이것을 식으로 나타내면 식 15와 같이된다.

지금,입력전류 신호 Iin, 또는 차분전류신호 Id의 시간내의 변화가 적어 Id(n-)≒Id(n)이라하면 식 15는 다음의식 16과 같이 리라이트할수 있다. 실제로 오버샘블링 주파수가 비교적 높은경우에는 이 가정이 성립된다. 식 16은 z변환한 식으로 나타내면 식17과 같이 된다.

한편,식 18이 성립되므로 이것을 상기식 17에 대입해서 정리하면 식19를 얻는다. 따라서 r=R 및=cr 로하면 다음의 식 20으로된다.

이 식 20은 상기 식 3과 같고, 제8도의 구성이 보간형 A/D 변환기를 실현하고 있는것이 명백하다. 이 실시예의 아날로그적분회로(3)은 수동소자로서 동작하는 저항소자와 용량소자에 의해 구성되어 있고, 능동소자로서 작용시키기위한 회로수단은 포함되어 있지않다. 또, 이적분회로는 연산증폭기를 사용하지 않고 구성되어 있다.

제10도는 본 발명에 관한 보간형 A/D 변환기의 제2실시예가 도시되어 있다. 제8도의 보간형의 제1실시예에 대해서 아날로그회로(3)이 한쪽끝이 접지된 커패시터(용량값 c)로 구성된 적분회로, 디지털회로(5)가 G(z)=(2-z^-1)/(1-z^-1)의 전달함수를 갖는 디지털적분회로인점이 다르지만 그밖의 구성은 같다.

따라서 이경우의 차분전류 Id에 의한 차분점의 전압 Vc의 파형은 제11도에 도시한 바와같이 되고, 식으로 나타내면 상기식 11과 동일한 다름의 식 21로 된다.

한편, 식22가 성립되므로 식22를 식21에 대입해서 정리하면 식23을 얻는다. 이 식23에서=cR 로하면 다음의 식 24로 된다.

이 식24는 상기 식 4와 같고, 제10도의구성이 보간형 A/D 변환기를 실현하고 있는것이 명백하다.

제12도에는 제6도의 △형 A/D 변환의 실현을 위한 구체적인 회로예가 도시되고, 제13도에는 제12도에 도시된 회로의 동작을 설명하기 위한 각부파형이 도시되어 있다. 제12도에서 전압/전류변환회로(1)은 입력전압신호 Vin에 비례한 전류를 발생시키는 제1의 전원전압 VDD에 접속된 전압제어전류원(11)(전류값 Iin)과 샘플링필스 Ps로 제어되는 스위치 S1로 구성되어 있다. 아날로그회로(3)은 한쪽끝이 바이어스 직류전류 VB에 접지된 커패시터 c로 구성되고, 아날로그 적분회로로서 동작한다. 양자화회로(4)는 전압비교기와 그 비교결과를 논리회로를 동작시킬 수 있는 전압레벨까지 증폭하며, 또한 그 논리 출력이, 예를 들면 펄스래치펄스 PL의 상승에지에서 변화하는 래치회로(도면에는 특별히 도시하지 않음)로 구성되어 있다. 디지털회로(5)는 양자화회로(4)의 출력을, 예를 들면 PG의 상승에지까지 지연시키기 위한 래치회로이다. 전류스위치회로(2)는 한쪽끝이 제2의 전원전압 Vss에 접속되고, 기준전압을 상기 전압/전류변환회로(1)와 같은 회로에 의해 전류로 변환해서 얻어지는 정전류회로(21)(전류값을 Io로 한다) 및 (22)(전류값을 2Io로 한다)와 상기 샘플링 펄스 Ps로 제어되는 스위치 S2, 논리회로(20) 및 이는 논리회로(20)의 출력으로 제어되는 스위치 S3으로 구성되어 있다. 이상의 구성에서 신호전류원(11)의 전류값 Iin은 직류 2Io를 중심으로Isig(단, Isig의최대값은 Io)의 진폭으로 변화하지만, 지금은 설명을 간단히 하기 위해 Isig≒0(즉 Iin≒2Io)으로 한다.

스위치 S1, S2는 제13도에 도시한 바와같이 각 샘플링주기 T 내에 각 시각 t=n-1-,t=n-,t=n+1-, 로 상승하고, t=n-1, t=n, t=n+1, 로 하강하는 샘플링펄스 Ps에 의해 시간동안만 동시에 ON으로 된다. 지금, 시각 t=n-1-에서 디지털신호(5)의 출력 V5가 저논리레벨이라고 하면 논리회로(20)의 출력도 저논리레벨이고, 스위치 S3은 OFF이다. 따라서 귀환전류는 Iq=Io이고, 신호전류원인(11)의 전류 Iin≒2Io이므로 시각 t=n-1-에서 t=n-1까지 대략 Io와 같은 차분전류 Id 가 커패시터 c를 충전한다. 양자회로(4)는 특히제한되지 않지만, 시각 t=n-1 직전, t=n-1-의 시점에서의 아날로그 적분커패시터 c의 전압 Vc(n-1)을 바이어스 직류전류 VB와 그 대소관계를 비교하지만, 지금 Vc(n-1)VB라고 하면 출력 V4는 저논리레벨로 된다. 이 결과, 시각 t=n-1+에서의 디지털회로(5)의 출력 V5도 저논리레벨이다.

다음의 샘플링시각 t=n-에서 t=n 까지도 전회와 마찬가지로 스위치 S3은 OFF이므로 귀환전류 Iq=Io 이고, 신호전류원인(11)의 전류 Iin≒2*Io이다. 따라서 대략 Io와 같은 차분전류 Id가 커패시터 c를 충전한다. 그 결과, 시각 t=n 직전, 즉 t=n-의 시점에서의 아날로그적분커패시터 c의 전압 Vc(n)이 Vc(n)VB 로 되면 양자화회로(4)의 출력 V4는 고논리레벨로 되고, 시각 t=n+1+에서의 디지털회로(5)의 출력 V5도 고논리레벨로 된다.

다음의 샘플링 시각 t=n+1-에서 t=n+1까지는 전회와 달리 스위치 S1, S2, S3은 모두 ON으로 되므로 귀환전류 Iq=3Io로 된다. 따라서 신호전류원(11)의 전류 Iin≒2Io에 대하여 대략 -Io와 같은 차분전류 Id가 커패시터 c를 방전한다. 그결과, 시각 t=n+1 직전, 즉 t=n+1-의 시점에서의 아날로그 적분커패시터 c의 전압 Vc(n+1)VB로 되면 양자화회로(4)의 출력 V4는 저논리레벨로 되고, 시각 t=n+에서의 디지털회로(5)의 출력 V5도 저논리레벨로 된다.

이상의 반복에서의 디지털회로(5)의 출력V5가 △형A/D 변환기의 출력이고, 이 경우 2진디지탈신호의 조밀변조파로 된다. 또한, 이상에서는 전류스위치회로(2)를 Io, 2Io 의 전류값을 갖는 2개의 정전류원만으로 구성했지만 본 발명은 이것에 한정되지않는다. 즉, 특히 회로도는 도시하지 않았지만 다수 개의 양자화회로를 사용해서 차분점의 전압 Vc를 다수비트로 양자화하고, 이것에 대응하여 전류스위치회로(2)를 2의 누승으로 무게가중된 전류값을 갖는 다수의 정전류원으로 구성해도 좋다. 또, 상기 각 스위치는 고논리레벨에서 ON, 저논리레벨에서 OFF로서 설명했지만 서로역의 관계라도 지장이 없다. 또, 각 논리회로는 클릭펄스의 상승에지에서 출력의 상태변화가 발생하도록 설명했지만 특히 제한된 것은 아니다. 다음의 설명에서도 마찬가지이다.

제14도에는 제8도에도시한 본 발명에 관한 보관형 A/D변환기의 제1실시예에 대응하는 구체적인 회로예가 도시되어 있다. 동일도면에서, 전압/전류변환회로(1)은 입력전압신호 Vin 에 비례한 전류를 발생시키는 제1의 전원전위 VDD에 접속한 전압제어전류원 (11)(전류값 Iin)과 샘플링펄스 Ps로 제어되는 스위치 S1 로 구성되어 있다. 전류값Iin은 직류2Io를 중심으로Isig(단, Isig의 최대값은 Io)의 진폭에서 변화한다. 아날로그회로(3)은 한쪽끝이 직류전위VB 에 접지된 커패시터C와 지항소자 r의 직렬접속회로로 구성되고, 아날로그적분회로로서 동작한다. 양자화회로(4)는 전압비교기와 그 비교결과를 논리회로를 동작시킬수 있는 전압레벨까지 증폭하며, 또한 그 논리출력이, 예를들면 래치펄스PL의 상승에지에서 변화하는 래치회로(도면에는 특별히 도시하지 않음)으로 구성되어 있다. 디지털회로(5)는 양자화회로(4)의 출력을 적분연산에 적합한2의 보수표현으로 변환하기 인버터(51), 병렬가산회로(52), 래치회로(53)으로 이루어지는 디지털적분회로이다. 이 디지털적분회로(5)의 보다 상세한회로구성에(단, 3비트의경우)를 제15에 도시한다. 한편, 제14도에서 전류스위치회로(2)는 상기 샘플링펄스PS로 제어되는 스위치S2,S6,이들스위치와 제2의전원전위VSS사이에 마련된 정전류원(21)(전류값Io),(25)(전류값Io/S),상기 디지털회로(5)의 3비트구성에 대응한 논리회로(20),이 논리회로 (20)의 출력으로 제어되며, 상기스위치 S2와 정전류원(21)에 병렬로 접속된 스위치S3,S4,S5 및 정전류회로(22)(전류값Io),(23)(전류값Io/2),(24)(전류값Io/4)로 구성되어있다. 이상의 구성에서 클릭펄스PS,PL,PG의 타이밍은 제13도에 도시한 것과 동일하다. 또 귀환전류신호Iq, 차분전류Id,아날로그회로(3)의 차분점Vc의 파형은 각각 제9도에 도시한것과 마찬가지이다.

제14도 및 제15도에서,상기 아날로그 적분회로(3)의 전압Vc가 클릭펄스PL의 상승에지 시점에서 VcVB 이면 양자화회로(4)의 출력 V4는 고논리레벨(이후1로 표기한다), 역으로 VcVB 이면 양자화회로(4)의 출력 V4는 저논리레벨(이후0으로 표기한다)로 된다. 따라서 디지털가산회로(52)또는 (52-1),(52-2),(52-3)의 각 입력은 상기VCVB 및 VCVB의 각 상태에 대응해서 차례로1또는 111로 된다. 이들 신호가 연속 또는 교대로 입력되면 디지털적분회로(5)의 출력 (B0 B1 B2)에는 제16도에 도시된 8종류의 패턴이 얻어지고, 이들이 본 A/D 변환기의 출력 Dout 로 된다. 한편, 귀환전류신호 Iq도 2Io를 중심으로 이 디지털출력패턴에 대응한 제16도의 8레벨(정측4레벨, 부측 4레벨)의 진폭이 출력된다.

제17에는 제10도에 도시한 본 발명에 관한 보간현 A/D 변환기의 제2실시예에 대응하는 구체적인 회로예가 도시되어 있다. 상기 제14도에 도시한 제1의 실시예에 의한 구체적인 회로예와는 아날로그적분회로(3)과 디지털적분회로(5)의 구성이 다르지만, 그 이외는 같은 구성이다. 또, 클럭펄스 Ps, PL, PG의 타이밍은 제13도에 도시한 것과 동일하고, 귀환전류신호 Iq, 차분전류 Id, 아날로그회로(3)의 차분점 Vc의 파형은 각각 제11도에 도시한 것과 동일하다. 또한, 디지털적분회로(5)의 구체적인 상세한 회로는 제14도에 대한 제15도의 구체적인 상세한 회로와 마찬가지로해서 용이하게 실현할 수 있다.

또한, 여기서 상세한 것은 생략하지만, 제14도에 도시한 본 발명에 의한 보간형 A/D 변환기의 제1실시예에 의한 구체적인 회로예에 있어서, 아날로그회로(3)을 저항소자만으로 구성하면 제4도의 델타엠형 A/D 변환기의 구체적인 실현회로로 되는 것은 용이하게 알 수 있다. 또, 상기한 각 A/D 변환기의 디지털적분회로(5)는 여기서 설명한 적분회로 이외에도, 예를 들면 쌍방향 시프트 레지스터회로나 업다운 카운터등을 사용해도 실현할 수 있다. 또, 본 발명에 의한 각 A/D 변환기는 상기 설명한 단독구성이외에 차분점의 전압을 다음단의 A/D 변환기의 입력신호로 하는 것에 의해 다단종속접속하여, 더욱 높은 변환정밀도의 A/D 변환기를 실현할 수가 있다.

그런데 이상으로 설명한 아날로그적분회로를 갖는 델타시그마형(제6도), 보간형(제8도, 제10도, 제12도, 제14도, 제17도)을 고정밀도이고 안정되게 실현하기 위해서는 상기한 각 식 14, 식 20, 식 24의 성립조건인=cR, 즉 샘플링펄스 Ps의 펄스폭를 아날로그적분회로의 시정수 cR과 같게할 필요가 있다. 그러나 종래의 반도체 집적회로기술로는 커패시터 및 저항소자의 절대값을 변동없이, 또한 경제적으로 실현하는 것은 곤란하다.

그래서 본 발명에서는 전압/전원변환회로, 이 변환회로에서의 전류를 상기 A/D 변환기와 동일주파수의 클럭펄스에 의해 샘플링해서 적분하기 위한 스우치 및 커패시터, 이 커패시터의 적분전압을 소정의 임계값과 비교해서 논리레벨의 출력을 발생하는 전압비교회로, 이 비교회로의 논리출력에 의해 상기 클럭펄스에서 바라는 펄스폭을 발생시키기 위한 논리회로, 상기 적분커패시터의 전하를 방전시키기 위한 리세트회로로 이루어지는 셈플링펄스 생성회로와 조합하여 A/D 변환기에서의 소자값의 변동을 펄스폭으로 소거시키는 것에 의해 상기조건(=cR)을 실현할 수 있게 하였다.

제18도는 상기 목적을 달성하기 위해 이루어진 본 발명에 관한 샘플링펄스 생성회로의 실시예를, 그리고 제19도는 제18도의 동작을 설명하기 위한 각부파형을 도시한 것이다. 제18도에서, 전압전류변환회로(17-1)은 상기한 각 A/D 변환기에 적용되는 것과 같은 회로구성을 갖고, 한쪽끝이 제1의 전원전위 VDD에 접속되고, 기준전압 VREF 와 전류원전류 IREF의 변환함수를 1/R(즉 IREF=VREF/R)로 하는 전압제어전류원, 반복주기 T의 클럭 PCLK로 제어되는 스위치 S1로 구성된다. 리세트 회로(17-2)는 한쪽끝이 제2의 전원전위 Vss에 접속되고, 상기 클럭 PCLK로 제어되는 스위치 S2로 구성된다. 적분회로(17-3)을 구성하는 커패시터(용량값 c로 한다)는 상기 스위치 S1, S2의 접속점과 제3의 전원진위 VB 사이에 접속된다.

지금, 제19도에 도시한 바와 같이 시각 t=tl 직전에서는 클럭펄스 PCLK가 저 논리레벨이라고 하면, 스위치 S1은 OFF, 스위치 S2는 ON이고, 적분커패시터의 전위 Vc는 제 2의 전원전위 Vss(=0으로 한다)로, 따라서 전압비교회로(17-4)의 출력 VCOMP 및 논리회로(17-5)의 출력 Ps는 모두 저논리레벨이다. 다음에 시각 t=tl에서 클럭펄스 PCLK가 고논리레벨로 되면 논리회로(17-5)의 출력 Ps는 고논리레벨로 반전하고, 동시에 스위치 S1이 ON, 스위치 S2가 OFF로 되므로 상기 전류원 전류 IREF가 실선과 같이 적분커패시터로 흘러 커패시터의 전위 vc는 상승한다. 시각 t=t3에서 이 커패시터의 적분전압이 임계값(여기서는 VB로 한다)보다 높게 되면 전압비교회로(17-4)의 출력 VCOMP 는 반전해서 고논리레벨로 되므로 논리회로(17-5)의 출력 Ps는 재차 저논리레벨로 반전한다. 다음에 시각 t=t5에서 클럭펄스 PCLK가 저논리레벨로 변환하면 스위치 S1은 OFF, 스위치 S2는 ON으로 되므로 적분커패시터의 전위 VC는 제2의 전원전위 Vss(=0)로 향해서 방전되어, 최초의 상태 즉 전압비교회로(17-4)의 출력 VCOMP 및 논리회로(17-5)의 출력 Ps는 모두 저논리레벨로 된다. 이상의 반복에 의해 얻어지는 샘플링펄스 Ps의 펄스폭는 다음의 식 25에 의해 나타낸다. 그러므로 VREF=VB로 하면 목적의=cR, 즉 아날로그적분회로의 시정수와 같으며, 또한 반도체 제조조건이나 사용환경조건의 변동에 대해서 안정된 펄스폭을 가진 샘플링펄스 Ps를 생성할 수 있다. 이 상태를 제19도에서 설명한다.

제19도의 Vc 및 VCOMP 중 실선은 상기 변동조건의 중심값(TYP로 표시)을 나타내지만 적분커패시터 c가 작게된 경우 또는 전압제어전류원의 변환계수를 R이 작게 되어서 전류 IREF가 크게된 경우 (HIGH 로 표시)커패시터의 전위 Vc는 1점쇄선과 같이 되고, 이 경우의 샘플링펄스 Ps(HIGH)의 펄스폭는 상기변동에 비례한 좁은값으로 된다. 한편, 상기아 반대로 적분커패시터 c가 크게된 경우 또는 전압제어전류원의 변환계수 R이 크게 되어서 전류 IREF 가 작게된 경우 (LOW로 표시)적분커패시터의 전위 Vc는 파선과 같이되고, 이 경우의 샘플링펄스Ps(LOW)의 펄스폭는 상기 변동에 비례한 넓은 값으로 된다.

1예로서 본 발명의 각종 A/D 변환기의 샘플링주파수로서 1.024MHz를 사용하는 경우 상기 제18도 및 제19도의 클럭펄스 PCLK 의 주기는 T≒976ns이다. 따라서 듀티비를 50%로 하면 제18도에서의 커패시터 c의 최대충전시간은 T/2≒488ns 이다. 지금, 설명을 간단히 하기 위해 전압/전류변환회로(17-1)의 변환계수 R의 변동은 없는 것으로하고, 커패시터 c가 최대30%의 변동을 갖는 것이라고 하면, 샘플링펄스 Ps의 변동에 의한 최장펄스폭가=1.3cR 488ns의 조건을 충족시키도록 커패시터의 실계중심값 c 및 변환계수 R을 설정하면 된다. 즉, c=10pF로 하면 R≒37.5, c=100pF로 하면 R≒3.75으로 되고, 이때의 샘플링펄스 Ps의 변동중심펄스폭은≒375ns, 변동에 의한 최단펄스폭'(=0.7)≒263ns이다.

따라서 제18도에서 생성한 샘플링펄스 Ps는 상기 조건변동에 비례한 펄스폭으로 되므로 이 샘플링펄스 생성회로를 상기한 각종의 A/D 변환기와 동일 반도체기판상에 직접화하는 것으로 A/D 변환기의 동작을 안정하게 유지할 수가 있다.

제 20도에는 본 발명에 관한 A/D 변환기중 보간형 2에 대응하는 또다른 실시예가 도시되어 있다. 동일도면에는 그중 특히 아날로그회로 부분만이 도시되어 있다. (101)은 입력아날로그전압신호의 직류레벨시프트기능을 구비한 입력전압/전류 변환회로, (102)는 극성을 포함해서 5비트 구성된 국부 D/A 변환기용의 전류스위치 회로, (104)는 상기 입력전압/전류변환회로(101)과 국부 D/A 변환용 전류스위치회로(102)의 각 출력전류의 차분을 샘플링하는 스위치(105)는 한쪽끝이 내부발생직류전위에 접지된 적분커패시터이다.

입력단자 Vin에는 단일전원에서의 동작을 가능하게하기 위해 내부발생시킨 직류바이어스전압 VB 에 중첩된 입력아날로그전압신호 Vsig가 인가되고, 저항소자 Rin(저항값도 Rin으로 한다)을 거쳐 연산증폭기(103)의 반전입력단자(노드 NI2)에 공급된다. 직류 바이어스 인가단자 VB에는 바이어스전압 VB가 인가되고, 저항소자 RB(저항값도 RB로 한다)를 거쳐 상기 연산증폭기(103)의 비반전 입력단자(노드 NI1)에 공급된다. 상기 노드 NI1에는 게이트전극에 바이어스 전압 VGN이 인가된 N 채널 MOS 형 트랜지스터 MI1과 이 트랜지스터 MI1과 접지전위 Vss 사이에 직렬접속되고, 게이트 전극에 정의 전원집합 VDD가 인가된 N 채널 MOS형 트랜지스터 MR1이 접속되어 있다. 한편, 상기연산증폭기(103)의 출력에는 소스전극이 상기 연산증폭기(103)의 반전입력단자(노드 NI2)에 접속된 N 채널 MOS형 트랜지스터 MI3의 게이트전극이 접속되고, 이 트랜지스터 MI3의 드레인 전극과 소스전극에는 각각 게이트전극에 바이어스 전압 VGP, VGN이 인가된 P채널형 트랜지스터 MI2 및 N 채널 MOS형 트랜지스터 MI4의 드레인 전극이 접속되고, 이 트랜지스터 MI4의 소스전극과 접지전위 Vss 사이에는 게이트전극에 정의전원전압 VDD가 인가된 N 채널 MOS 형 트랜지스터 MR2가 접속되어 있다.

여기서 상기 트랜지스터 MR1, MR2는 모두 ON 상태이고, 각 트랜지스터 MI1,MI2, MI4에는 정전류 I1, I2, I4(단, I2와 I4에 대해서는 I4=I2+IB, IB는 후술하는 정전류로서, 신호 Vsig=0 일때는 전류 Iin에 해당한다)가 각각 흐르도록 설정되어 있다. 그 결과, 예를 들면 노드 NI1의 전위는 특히 제한되지 않지만, 직류 전위 VB/2 로 설정되고, 연산증폭회로(103)은 이 전압을 가상 접지전위로서 동작한다. 단, 이 노드 NI1의 전위 VB/2는 저항소자 RB, 트랜지스터 MI1, MR1을 사용하지 않고 별도로 발생시킨 전류원에서 직접 인가해도 좋다.

이상의 입력전압/직류변환회로(1)에 있어서, 저항소자 Rin으로 흐르는 전류 Iin은 다음의 식 26과 같이 된다. 단, 식 26에서 IB=VB/2Rin, Isig=Vsig/Rin

1예로서 입력전압신호의 최대진폭을 Vsig=VB/2로 하면 Isig=IB로 된다. 한편, 트랜지스터 MI2, MI4에는 입력신호 Vsig의 값에 관계없이 정전류가 흐른다. 따라서 Vsig=+VB/2 일 때 (케이스1)는 Iin=2IB로 되고, 이때 상기트랜지스터 MI3을 흐르는 전류 I3은 I3=I2-IB로 되므로 결국, 스위치(104)가 ON일 때 I2 와 I3의 차분전류 IB에 의해 적분 커패시터(105)는 전원전위 VDD의 방향으로 충전된다. 다음에 Vsig=0일 때 (케이스 2)는 Iin=IB 이므로 I3=I2이고, I2와 I3의 차분전류는 0으로 되어서 적분커패시터(105)는 충전되지 않는다. 또, Vsig=-VB/2일 때 (케이스3)는 Iin=0으로 되므로 I3=I2+IB 로 된다. 이 경우 I2와 I3의 차분전류 IB는 케이스1의 경우와 역방향으로 되므로 스위치(104)가 ON일 때 적분커패시터(105)는 접지전위의 방향으로 적분된다.

이와같은 작용에 있어서, 노드 NI1의 레벨은 아날로그접지점위 VB보다 낮은 전위, 예를 들면 VB/2로 되는 것에 의해 트랜지스터 MI3의 소스전위는 상기 전압 VB보다 낮게된다. 따라서 VC를 VB근방의 전압으로 바이어스 할 수 있게 되어 아날로그접지전위 VB를 기준으로 하는 전압 비교기(106)의 동작감도는 최대로된다. 만일, 노드 NI1의 레벨을 아날로그 접지전위 VB와 동일레벨로 하면 트랜지스터 MI3의 소스전위가 VB로 되고, 이 트랜지스터 MI3이 ON 동작할 때 Vc의 레벨은 아날로그접지전위 VB보다 높게 되어 전압비교기(106)에 의한 비교동작의 감도가 저하한다. 그렇다고 해서 전압 비교기(106)의 기준을 전압 VB이외로 설정하는 것은 용이하지 않으며, 또 특별한 회로로 필요하게된다.

한편, 국부 D/A 변환회로로서의 전류스위치회로(102)는 상기 트랜지스터 MI2와 병렬로 마련하고, 게이트전극의 상기 바이어스 전압 VGP에 의해 각각 정전류 16Io, Io, Io가 흐르도록 설정된 p채널형 트랜지스터 MP1, MP7, MP8과 각 드레인 전극이 상기 노드 Vc에 병렬접속된 N채널형 트랜지스터 MN1MN8과 이 MN1MN8의 각 소스전극과 접지전위 Vss 사이에 접속된 N채널형 트랜지스터 MS1MS8로 구성되고, 상기 트랜지스터 MN1MN8 은 트랜지스터 MN1MN8 이 제어신호에 의해 ON으로 되었을 때 각 게이트 전극의 상기 바이어스 전압 VGN 에 의해 각각 제21도의 정전류가 흐르도록 설정되어 있다.

즉, 트랜지스터 MN1MN5는 트랜지스터 MS1MS5가 각 게이트전극에 인가되는 A/D 변환결과의 디지털신호에서 생성된 제어신호 B1(통상은 극성정보를 나타내는 최상위 비트에 대응)B5(최하위 비트에 대응)에 의해 ON으로 되었을 때 2진하중의 정전류 16Io, 8Io, 4Io, 2Io, Io가 각각 흐르도록 설정되어 있다.

트랜지스터 MN6 과 MS6 에는 상기 제어신호 B1B5에 의한 트랜지스터 MN1MN5 및 트랜지스터 MN1MN5 의 전환동작에 동기한 클럭펄스 CO에 의해 정전류 Io/2가 흐르게 된다.

트랜지스터 MN7가 MS7은 후술하는 바와같이 A/D 변환기를 구성하는 루프중에 2차 또는 그 이사의 적분요소가 존재하는 경우의 안정동작을 확보하기 위해 마련한 전류스위치회로이고, 상기 트랜지스터 MP7의 정전류 Io와 조합한Io를 적분커패시터(105)의 신호진폭전압의 정부를 판정하는 전압비교기의 출력에 따라 전환된다.

트랜지스터 MN8과 MS8은 일정주기의 디서신호를 인가시키기 위한 전류스위치회로이고, 정전류 2Io가 흐르도록 설정되어 상기 트랜지스터 MP8의 정전류 Io와 조합해서 교대로Io를 발생시킨다. A/D 변환기의 최소분해기능을 향상시키는 효과가 있지만, 단, 이 디서신호인가의 필요성은 설계문제이고 상기 전류값에는 특히 제한되지 않는다. 또, 본 회로의 구비에 의해 특히 본 발명을 제한하는 일도 없다. 따라서 다음에는 특히 이 디서신호의 취급에 대해서의 설명을 생략한다. 또한, 이 디서신호에 대해서는 IEEE Journal of solid-state circuits, sc-14, P. 2537(FEB. 1979)에 상세히 기술되어 있다.

이상의 국부 D/A 변환기(102)에서 공급되는 귀환전류 Iq와 스위치 제어신호의 관계는 제21도에 도시된다 .동일도면에서 1은 고논리레벨, 0은 저논리레벨이다.

제20도에서, 샘플링스위치(104)는 특히 제한되지 않지만, p 채널형 트랜지스터 MS9와 N 채널형 트랜지스터 MS10을 병렬접속해서 구성하고, 제18도에서 설명한 바와 같은 펄스 생성회로에서 공급되는 샘플링펄스로 ON, OFF가 제어된다. 이 샘플링스위치(104)가 ON 상태로 되면 상기 입력전류신호 Isig 와 국부 D/A 변환기에서의 귀환신호전류 Iq의 차분전류 Id가 적분커패시터(105)에 적분된다.

또한, 상기한 것에서 p 채널형 트랜지스터 MP1 은 MP7과 동일크기의 트랜지스터를 16개 병렬로 접속해서 구성해도 좋다. 또, MP1, MP7 및 MP8은 1개의 트랜지스터로 구성할 수 있는 것은 물론이다. 그리고, 그들 트랜지스터를 각각으로 구성한 경우의 게이트 인가전압은 트랜지스터 치수에 대응해서 상기 VGP 와는 다른 값을 사용할 수가 있다. 마찬가지로 상기한 것에서는 국부 D/A 변환회로로서의 상기 전류 스위치회로(102)를 2진하중의 전류값을 갖는 트랜지스터 MN1MN8로 설명했지만, 예를 들면 MN5 및 MS5는 MN6 및 MS6과 동일크기의 트랜지스터를 각 2개, MN4 및 MS4 는 MN6 및 MS6 과 동일크기의 트랜지스터 각각 4개, 마찬가지로 해서 MN1 및 MS1은 MN6 및 MS6과 동일크기의 트랜지스터를 각각 32개를 병렬로 접속해서 구성해도좋다.

제22도에는 제20도에 도시된 입력전압/전류변환회로(101)., 국부 D/A 변환용 전류스위치회로(102), 샘플링 스위치(104) 및 적분커팻터(105)의 구성을 적용해서 실천한 본 발명에 의한 보간형 오버 샘플링 A/D 변환기의 전체구성을 도시한 것이다. 도면에서(106)은 래치기능을 가진 전압비교기, (107)은 디지털 적분회로, (108)은 논리인터페이스회로, (109)는 기준전압발생회로, (110)은 각부 동작에 필요나 제어펄스를 외부에서 입력되는 마스터 클럭 MCLK를 기준으로 분주해서 발생시키는 펄스회로이다.

제23도에는 제22도에 도시된 각부의 동작타이밍과 파형이 1예가 도시되어 있다 .동일도면에서 t=t01의 시각에 제어펄스 PD가 고논리레벨로 되면 입력신호의 앞의 샘플값의 A/D 변환결과 D1D5 및 적분커패시터(105)의 극성데이타 DO가 상기 국부 A/D 변환용 전류스위치회로(102)에 인가되고, 대응한 귀환전류 Iq가 국부 D/A 변환용 전류스위치회로도(102)에서 출력된다. 다음에 t=t02에서 샘플링펄스 PS 가 고논리레벨로 되면 스위치(104)가 ON으로 되고, 어때의 입력전압/전류변환회로(101)의 출력신호전류 Isig와 상기 귀환전류 Iq의 차분전류 Id에 의해 적분 커패시터(105)가 충전된다. 지금, 적분 커패시터(105)의 상부 전극전압이 내부발생직류접지전위 VB 보다 낮고, 또한 isigIq, 즉 Id0 이라고 하면 적분커패시터(105)의 상부 전극전압은 도면과 같이 상승한다. 여기서 샘플링펄스 PS 는 기본펄스 PCLK 의 상승에지(시각 t=t02)를 기준으로 하여 커패시터, 저항소자 및 트랜지스터의 임계값전압등의 제조변동이나 사용중의 전원 및 주위온동변동에 의한 충전시정수의 변동에 비례한 펄스폭을 갖는 펄스로서, 특히 제한되지 않지만 제17도에 도시된 회로에 의해 형성할 수가있다. 즉, 제23도에 도시한 바와같이 적분커패시터(105)의 제조값이 중심값보다 작게 되거나 정전류원의 전류값이 크게된 경우에는 적분 시정수가 작게 되어 빨리 충전되게 되지만, 이때의 샘플링펄스 PS는 좁은 펄스폭을 갖도록 발생된다. 역으로 적분커패시터가 크게되거나 정전류원의 전류값이 작게된 경우에는 적분시정수가 크게되어 늦게 충전되게 하지만, 이때는 샘플링펄스 PS의 펄스폭이 넓게 된다. 따라서 적분커패시터(105)의 상부전극전위 Vc를 제조값이 중심값과 같은 값으로 안정화할 수가 있다.

다음에 시각 t=t03에서 샘플링이 종료된 후 t=t04일 때 펄스 PD가 저논리레벨로 됨과 동시에 래치기능을 가즌 전압비교기(106)의 비교동작이 개시되고, 그 결과는 t=t05의 시점의 펄스 PL 의 하강에지에서 래치된다. 제23도에서의 t=t04의 시점에서는 전압비교기의 출력은 저논리레벨(0)이다. 이 결과, 디지털적분회로(107)에서의 연산을 위해 2의 보수표시의 5비트신호 (11111)로 변환되지만 이 변환은 상기 비교기 출력레벨을 인버터(171)에서 반전하여 이것을 상위 4비트신호로 하고, 동시에 제5비트째 신호로서 고정적으로 1을 부가하는 것에 의해 얻어진다. 아날로그 신호레벨에서 -1에 대응하는 상기 5비트 신호는 5비트 구성의 병렬래치(173)에 기억된 전회까지의 결과와 전 가산기(172)에 의해 가산되고, 그 결과는 t=t06에서의 펄스 PL의 상승에지에서 상기 병렬래치(173) 및 논리인터페이스회로(108)의 5비트 병렬래치(181)에 래치된다. 단, 본 실시예의 경우 상기 래치(181)의 출력 D1D5가 A/D 변환결과로 되고, 본 도면에 도시하지 않는 빼내기필터와의 인터페이스 융통성을 위해 상기(173)과는 별개로(181)을 마련했지만, (173)과 (181)은 똑같은 데이터를 기억하므로 겸용할 수 있다. 이때 동시에 상기 인버터(171)의 출력이 래치(182)에 기억된다. 래치(181)의 출력 및 래치(182)의 출력은 논리게이트(183)을 통해서 전류스위치회로(102)에 공급된다.

다음의 시각 t=t11일 때 펄스 PD가 고논리레벨로 되면 상기한 새로운 A/D 변환결과 D1D5 및 적분커패시터(105)의 극성데이타 DO 가 상기 국부 D/A 변환용 전류스위치회로(102)에 인가되어 대응한 귀환전류 Iq가 출력된다. 이때 귀환전류 Iq 분전회의 전류값보다 2Io만큼 증가한 값으로 된다. 이하 이상과 마찬가지로 동작하지만 시각 t=t15에서의 전압비교기(106)의 출력은 고논리레벨로 된다. 이 경우 디지털적분기(107)에서의 전가산기(172)의 입력데이타는 아날로그값의 +1에 대응한 2의 보수표시 5비트신호(00001)로 되고, 그 결과 t=t21의 시각에 출력되는 귀환전류 Iq는 전회보다 2Io만큼 감소한다.

또한, 이상에 있어서 제20도에 전압/전류변환회로(101)에 저항소자 RB, Rin을 사용했지만, 이것을 스위치된 커패시터의 등가저항으로 치환해도 실현이 가능하다. 또, 제22도에서 전압비교기(106)을 다수개 병렬로 마련하고, 적분전압의 극성뿐만 아니라 그 전압레벨을 동시에 판정해서 다수비트의 양자화를 실행하고, 그 레벨에 따라 귀환신호를 적응적으로 가변하도록 해서 더욱 변환정밀도의 향상을 도모할 수도 있다. 그리고, 상기와 마찬기지로 전압비교기(106)을 다수개 별렬로 마련해서 다수비트의 양자화를 실행하고, 그 출력신호로 직접적으로 상기 국부 D/A 변환회로(102)를 구동하는 것에 의해 디지털적분호로 및 루프 안정화를 위한 회로를 불필요하게 할수도 있다. 이 경우는 즉 상기한 디지털형으로 된다.

제24도에는 상기 전류적분형의 A/D 변환기에 적용되는 전류스위치회로의 다른 실시예가 도시되어있다. 동일도면에 도시된 전류스위치회로(302)는 상기 전압/전류변환회로의 출력점에 결합되는 1개의 출력단자로서의 전류입인단자 A를 갖고, 상기단자 A에 공통접속되어 각각 2의 누승으로 무게가중된 전류 I, 2I,4I,8I,16I,32I를 흐르게 할 수 있는 회로유닛(311)(316)을 갖는다. 각 회로유닛(311)(316)에는, 예를들면 고레베측의 전원전압 VDD 및 바이어스 전압 Vr이 공통으로 부여되며, 또한 디지털신호의 대응비트가 공급된다. 본 실시예에서 디지털 신호는 6비트 D0D5로 되고, 각각의 회로유닛(311)에서 (316)에는 대응비트가 부여된다.

상기 바이어스 전압 Vr에는 특히 제한되지 않지만, 반전입력 단자에 기준전압 Vref를 받는 연산증폭기(317)의 출력에 의해 공급되지만, 상기 연산증폭기(317)은 그 출력이 p채널형 MOSFET(318)의 게이트전극에 결합되고, 이 MOSFET(318)의 드레인전극이 비반전 입력단자에 결합되어서 부귀환회로를 구성한다. 즉, 연산증폭기(317)의 출력전압 Vr은 기준전압 Vref 와 저항소자 (319)에 의해서 결정되는 전류가 MOSFET (318)로 흐르는 것에 의해 결정되고, 이때 MOSFET(318)의 드레인전압은 기준전압 Vref 와 같게 된다.

제25도에는 상기 회로 유닛(311)의 1예가 도시되어 있다. 회로유닛(311)에서, (320)은 상기 바이어스 전압 Vr은 게이트전극에서 받는 p 채널형 정전류원 MOSFET, (321)은 정전류원 MOSFET 에 직렬접속된과 동시에 상기 디지털신호의 비트 DO를 게이트전극에서 받아서 스위치제어되는 N 채널형 스위치 MOSFET(322)는 상기 전류인입단자 A에 공통접속되는 전류출력경로로서의 전류인입경로이고, 상기 정전류원 MOSFET(320) 및 스위치 MOSEFT (321)을 거쳐서 흐르는 전류는 전류미러회로(323)을 거쳐서 전류인입경로(322)에 반사되도록 되어있다. 이 전류미러회로(323)은 게이트전극이 공통접속된 1쌍의 MOSFET(324),(325)를 포함하고, 한쪽의 MOSEFT(324)는 게이트전극과 드레인전극이 결합된 소위다이오드접속형태를 취한다. 또, (326)은 스위치 MOSEFT(321)에 대응해서 전류인입경로(322)에 배치된 N 채널형 더미 MOSFET이다.

이 회로유닛(311)에서 정전류원 MOSFET(320)의 동작상태는 상기MOSFET(318)의 동작상태와 같게되고, MOSFET(302) 상기 MOSFET(321)의 결합노드의 전위는 기준전압 Vref 와 같게 된다. 따라서 이 정전류원 MOSFET(320)은 그 크기에 따른 전류 I를 흐르게 한다.

본 실시예에서 상기 회로유닛(311)은 전류출력단위셀로서의 전류인입단위셀로서 파악된다. 상기 회로유닛(312)(316)은 각각의 흐르게할 수 있는 전류량에 따라 상기 회로유닛(311)을 2의 누승개 병력적으로 포함해서 구성되고, 동일 유닛에 포함되는 스위치 MOSFET(321)은 디지털신호의 동일비트에 의해 공통적으로 스위치제어된다. 예를 들면, 전류 2I를 흐르게 할 수 있는 회로유닛(321)는 상기 회로유닛(311)을 2개 포함하고, 이것에 포함되는 2개의 스위치 MOSFET(321)은 비트 D1에 의해 스위치 제어된다. 또한, 정전류원 MOSFET 의 크기에 2의 누승의 관계를 갖게 해서 각회로유닛을 구성해도 좋지만, 그 경우에는 MOSFET의 크기비율에 투시할 수 없는 오차가 발생하는 것을 방지하지 않으면 크기비율에 오차에 따라 전류량에 오차가 발생한다.

A/D 변환동작에 따라 이 전류스위치회로(302)에 흐르는 인입전류 Iq는 최소의 I에서 최대 63I의 범위로 된다. 이때 전류 인입단자 A에 공통접속된 각각의 전류인입경로(322)에는 정전류원 MOSFET(320)에 흐르는 전류의 반사전류가 전류미러회로(323)을 거쳐서 흐른다. 따라서 전류인입단자 A에서 인입되는 전류값의 대소에 관계없이 정전류원 MOSFET(320)의 콘덕턴스는 실질적으로 변화하지 않는다. 이것에 의해 여러 가지의 값은 갖는 디지털신호에 의해 전류인입단자 A에서의 인입전류값이 제어될 때 그 출력전류값에는 디지털신호에 따른 고정밀도의 선형특성을 얻을수가 있다.

제26도에는 전류스위치회로의 또다른 실시예가 도시되어 있다. 동일도면에 도시된 전류스위치회로(330)은 상기 전압/전류변환회로의 출력점에 결합되는 1개의 전류 인입단자 A를 갖고, 이 단자 A에 공통접속되며, 또한 각각 2의 누승으로 무게가중된 전류 I, 2I, 4I, 8I, 16I, 32I를 흐르게 할수 있는 회로유닛(331)(336)을 갖고, 각각의 회로유닛(331)(336)에는 디지털신호의 대응비트가 공급된다. 상기 실시예와 마찬가지로 상기 디지털 신호는 6비트 D0D5로 되고, 각각의 회로유닛(331)(336)에는 대응비트가 부여된다.

이 실시예에서 상기 회로유닛(331)은, 예를 들면 제27도에 도시된 바와 같이 상기 전류인입단자 A에 공통접속되는 전류출력경로로서의 전류출력경로로서의 전류인입경로(340)에 상기 디지털신호의 비트 D0를 게이트전극에서 받아서 스위치제어되는 N 채널형 MOSFET(341)과 후술하는 전류미러회로를 구성하는 한쪽의 N 채널형 MOSFET(342)를 직렬배치해서 구성된다.

본 실시예에서 상기 회로유닛(331)은 전류출력단위셀로서의 전류인입단위셀로서 파악되고, 상기 회로유닛(332)(336)은 각각이 흐르게 할 수 있는 전류량에 따라 상기 회로유닛(331)을 2의 누승개병렬적으로 포함해서 구성되고, 동일회로유닛에 포함되는 스위치MOSFET(341)은 디지털신호의 동일비트에 의해 공통적으로 스위치 제어된다. 예를들면, 전류 2I를 흐르게 할수 있는 회로유닛(332)는 상기 회로유닛 (331)을 2개 포함하고 이것에 포함되는 2개의 스위치MOSFET(341)은 비트 D1에 의해 공통적으로 스위치 제어된다.

본 실시예에서 제26도에 도시된 정전류원회로(343)은 각 회로유닛(331)(336)에 공통이용된다. 즉, 바이어스 전압 Vc을 게이트 전극에서 받는 p 채널형 정전류MOSFET(344)에 N 체널형더미 MOSFET(345)를 직렬접속하고, 그들MOSFET(344),(345)에 흐르는 전류를 각 회로유닛(331)(336)의 전류인입경로(340)에 반사하기 위한 전류미러회로구성용의 다이오드 접속된 N 채널형 MOSFET(346)을 포함해서 구성된다. 이 MOSFET(346)의 게이트전극은 각 회로유닛(331)(336)에 포함되는 MOSFET(342)의 게이트 전극에 공통접속되고, 이것에 의해서 전류미러 회로를 구성한다.

상기 바이어스 전압Vr는 상기 실시에와 마찬가지로 반전입력단자에 기준전압 Vref를 받는 연산증폭기 (350)의 출력에 의해 형성되지만, 상기연산증폭기 (350)은 그 출력이 P채널용 MOSFET (351)의 게이트 전극에 결합하고, 이 MOSFET(351)의 드레인 전극이 비반전입력단자에 결합되어서 부귀환회로를 구성한다. 즉, 연산증폭기(350)의 출력전압 Vr은 기준전압 Vref과 저항소자 (352)에 의해 결정되는 전류가 MOSFET(351)로 흐르는 것에의해 결정되고, 이때 MOSFET(351)의 드레인 전압은 기준전압 Vref와 같게된다. 따라서, 상기 정전류원 MOSFET(344)의 동작상태는 상기 MOSFET(351)의 동작상태와 같게되고, MOSFET(344)와 MOSFET(345)의 결합노드의 전위는 기분전압 Vref와 같게 되어 이 정전류원 MOSFET(344)는 그 크기에 따른 전류 I를 흐르게 한다. 이때 제27도에 도시된 바와 같은 전류인입단위셀에서 MOSFET(341)이 ON 상태로 되면 MOSFET(346)과 MOSFET(342)로 구성되는 1조의 전류미러회로에 의해 전류인입경로(340)에 전류 I가 흐른다. 전류인입단위셀로 흐르는 전류는 디지털신호의 값에 따라 MOSFET(341)이 몇 개가 ON 상태로 되어도 값은 전류값 I로 된다. 즉, 하나의 전류인입단위셀과 정전류원회로(343)의 관계는 제25도에 도시된 회로와 등가이다.

이 전류스위치회로(330)이 전류적분형의 A/D 변환기에 적용될 때 그 A/D 변환동작에 따라 이 전류스위치회로(330)에 흐르는 인입전류 Iq는 최소의 I에서 최대 63I의 범위로 되지만, 이때 전류인입단자 A에 공통접속된 각각의 전류인입경로(340)에는 정전류원회로(343)에 흐르는 전류 I의 반사전류가 전류미러회로를 거쳐서 흐른다. 따라서 전류인입단자 A에서 인입되는 전류값의 대소에 관계없이 정전류원회로(343)을 구성하는 정전류원 MOSFET(344)의 콘덕턴스는 변화하지 않는다. 이것에 의해 여러 가지값을 갖는 디지털신호에 의해 전류인입단자 A에서의 인입전류값이 제어될 때 그 인입전류값에는 디지털 신호의 값에 대하여 고정밀도의 선형특성을 얻을 수가 있다. 특히 제26도의 구성에서는 정전류원호로(343)이 각회로유닛(331)(336)에 공통화되어 있으므로 제24도의 구성보다 적은수의 트랜지스터로써 그것과 마찬가지의 효과를 얻을수가 있다.

상기 전류스위치회로(302),(330)에 의하면 출력단자로서의 전류인입단자 A에 공통접속된 각각의 전류인입경로(322),(340)에는 정전류원회로에 흐르는 전류의 반사전류가 전류미러회로를 거쳐서 흐르고, 각각의 반사전류가 전류인입단자 A에서 합성된다. 이것에 의해 상기 전류인입단자 A에서의 전류값의 대소에 관계없이 정전류원 회로을 구성하는 트랜지스터(320),(344)의 콘덕턴스에는 실직적인 변화가 발생하지 않는다. 이것에 의해 여러가지 값을 갖는 디지털 신호에 의해 전류인입단자 A의 출력전류값이 제어될때 디지털신호의 값에 따른 그 출력전류값에서는 고정밀도의 선형특성을 얻을수가 있다.

또, 제25도, 제27도에 도시된 바와같이 전류인입단위셀(311), (331)을 필요수만큼 병렬적으로 조합해서 디지털신호에 따라 2의 누승으로 무게가중된 전류를 흐르게 하는것에 의해 정전류원 트랜지스터등의 크기비율에 의해서 전류값에 무게가중을 하지않아도 되므로 정전류원회로나 전류인입경로에 배치되는 MOSFET의 크기를 통일할 수 있게되고, 이것에 의해 디지털 신호에 대한 출력전류값의 오차를 더욱 적게할 수가 있다.

이와같은 아날로그 적분형식의 오버샘플링 A/D 변환기에서의 국부 D/A 변환회로로서 채용하면, 이 전류스위치회로의 출력전류값이 입력전압/전류변환수단에서 변환된 전류신호와의 차전류를 형성하게되고, 이 차전류의 값이 디지털신호의 값에 따라 고정밀도로 제어된다는 점에서 이 오버샘플링 A/D 변환기의 고변환정밀도를 보증할 수가 있다.

제28도에는 전류스위치회로의 그 밖의 실시예가 도시되어 있다. 동일도면에 도시된 전류스위치회로(360)은 정전류원회로(362)와 다이오드 접속된 p 채널형 MOSFET(363)에 의해 구성된 바이어스 회로(361)을 갖고, 이 바이어스 회로(361)이 출력하는 바이어스전압을 받는 6개의 P 채널형 정전류원 MOSFET (364)(369)가 배치되어 있다. 특히 제한되지 않지만, 상기 정전류원 MOSFET (364)(369)는 2의 누승으로 무게가중된 전류 I32I을 흐르게 할 수 있도록 그 크기비율이 결정되어 있다. 정전류원 MOSFET (364)(369)에는 N 채널형 제어 MOSFET (371)(376)과 N 채널형 선택 MOSFET(377)(382)가 직렬접속되고, 선택 MOSFET(377)(382)의 소스전극이 단자 B에 공통접속되어 있다. 상기 선택 MOSFET(377)(382)의 게이트전극에는 디지털신호 D0D5가 대응비트가 공급되고, 그 논리값에 따라서 스위치 제어된다. 제어 MOSFET(371)(376)의 게이트전극에는 제어신호 C0C5가 공급되고, 대응하는 제어 MOSFET의 콘덕턴스를 제어한다. 또한, 그 단자 B 에 흐르는 전류를 그 전류미러회로(384)에 결합되고, 이 단자 B 에 흐르는 전류를 그 전류미래회로(384)에서 반사하여 인입전류 Iq를 형성하도록 되어 있다.

여기서 상기 제어 MOSFET(371)(376)은 제어신호 C0C5에 의해 제어되는 가변저항으로서 작용한다. 즉, 단자 B에 흐르는 전류량의 대소에 따라 이 단자 B의 전위가 변화될때 이것에 따라 정전류원 MOSFET(364)(369)의 드레인 전압도 변화할려고 하지만, 그 변화를 없애도록 제어신호 C0C5로 MOSFET(371)(376)의 콘덕턴스를 제어한다. 예를들면, MOSFET(371)의 드레인전압 V0와 MOSFET(363)의 드레인전압 VS를 인산증폭기의 반전입력단자와 비반전입력단자에 공급하고, 그 차에 따라 소정의 이득을 취할 수 있게 하여 제어신호 C0을 형성하는 제어수단(385)를 마련할 수 있고, 그 밖의 제어신호도 마찬가지로 형성할 수가 있다. 이것에 의해 디지털신호의 값 여하에 관계없이 정전류원 MOSFET(364)(369)의 동작상태는 일정하게 되어 디지털신호에 대한 인입전류의 선형특성을 보증할수가 있다.

제29도에서는 본 발명에 관한 A/D 변환기를 탑재해서 이루어지느 휴대통신단말장치의 1예가 도시되어 있다. 이 휴대용선단말장치는 베이스 밴드부(201), 중간주파수부(202) 및 고주파부(203)으로 구성된다.

베이스 밴드부(201)은 마이크로폰(210)에서 입력된 송신 아날로그 음성신호중 고역잡음성분을 억압하는 프리필터(211), 그 출력을 디지털신호로 변환하는 본 발명에 관한 A/D 변환기(212), 그 출력을 디지털신호처리에 의해 대역압축하고, 또 상기와는 반대로 대역압축된 수신디지털 음성신호를 원래의 대역으로 신장하기 위한 디지털신호 프로세서(이하 DSP라 한다)(213), DSP(213)에서 대역신장된 출력을 아날로그 음성신호로 변환하기 위한 D/A 변환기(214), 그 출력에 포함되는 고조파 성분을 억압하며, 또한 그 출력을 증폭하기 위한 포스트필터(215), 이 포스터필터(215)의 출력에 의해 구동되는 스피커(216)등에 의해 구성된다.

상기 중간주파수부(202)는 상기 DSP(213)에서 출력되는 신호에 대하여 무선전송에 적합한 변조, 예를 들면 GMSK(Gaussian Minimum Shift Keying)변조, 또는/4 시프트 QPSK 변조등을 실행하기 위한 제1변조기(220), 그 출력을 아날로그 신호로 변환하는 D/A 변환기(221), 그 출력에 포함되는 고조파성분을 억압하는 퍼스트필터(222) 및 상기와는 반대로 수신변조 신호에 포함되는 공역잡음성분을 억압하는 프랜지스터(223), 프리필터(223)의 출력을 디지탈로 변환하는 본 발명에 관한 A/D 변환기(224)이 A/D 변환기(224)의 출력에서 원래의 기본 신호성분을 복조하는 제1의 복조기(225)등에 의해 구성된다.

상기 고주파부(203)은 상기 포스트 필터(222)에서 출력도는 신호를, 예를 들면 800MHz에서 2GHz정도의 무선주파수 캐릭이 신호로 변조하기 위한 제2변조기 (230), 이 변조기(203)의 출력을 소정송신전력으로까지 증폭하고, 송수신전환스위치(231)을 거펴서 아테나(232)를 여진하기 위한 고전력증폭기(233)상기 안테나(232) 및 스위치(231)을 거쳐서 수신한 신호를 증폭하는 증폭기 (234) 및 그 증폭기(234)의 출력에서 바라는 신호를 검파하기 위한 검파기(235)등으로 구성된다. 또한, 도면에는 도시하지 않았지만 키패드, 다이알신호발생기, 호출신호발생기, 제어용 마이크로컴퓨터, 클럭신호발생기 및 전지를 전원으로 하는 전원회로통이 마련되어 있다.

이 휴대용신단말장치에 포함되는 상기 A/D 변환기(212),(224)는 상기 설명에 관한 전류직분형식의 오버샘플링형 A/D 변환기로서, 이들은 높은 변환정밀도를 유지하면서 저소비전력 및 저전원전압 구동이 가능하게 구성되어 있으므로 전지구동에 최적화된다. 또, 베어스밴드부(201), 중간주파수부(202)가 각각으로 도는 일체적으로 1협의 아날로그, 디지털 혼합 대규모 반도체집적회로화되는 경우에도 A/D 변환기 (212),(224)는 DSP (213)등 의 논리회로부에서의 디지털 잡음혼합에 의한 변환특성의 저하가 적어 높은 신뢰성을 실현할수가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

예를 들면, 상기 실시예에서는 A/D 변환기에 샘플링스위치 특별히 마련해지만 본 발명은 이것에 한정된 것은 아니고, 양자화회로에 포함도는 비교기의 판정타이밍을 동기해도 좋다. 또, 오버샘플링 A/D 변환기에 적용해서 설명한 전류스위치회로는 단일체의 D/A 변환기등에도 적요할 수가 있다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

즉, 본 발명에 의한 A/D 변환기에 의하면 아날로그 적분회로를 고속고출력의 연산증폭회로를 사용하는 일없이 실현할 수 있으며, 또한 적분동작의 진폭변화를 작게할수 있으므로 오버 샘플링 A/D 변환기를 저전원전압에서 동작가능하게 실현할수 있으며 , 또한 저소비전력하에도 기여한다는 효과가 있다. 그러고도 상기 A.D 변환기를 반도체집적회로에서 실현했을 때 칩면적을 소형화할 수 있으며, 또한 종래의 연산증폭기회로를 사용한 가상접지형 적분회로가 본질적으로 갖고 있던 잡음혼합에 의한 특성저하를 개선할수가 있다. 또한, 소비전류를 증가시켜도 연산증폭회로의 동작속도 개선의 한계로 곤란하였던 변환신호의 광대역화에 대해서도 가능하게 된다.

전류 적분형의 A/D 변한기에서의 전압/전류 변환회로의 레벨시프트기능에 의해 전압/전류 변환회로와 전류스위치회로의 접속 출력점을 입력아날로그 전압신호에 중첩된 직류바이어스 전압과 대략같은 전압으로 바이어스할 수 있어 전압비교기의 기준전압을 상기 직류 바이어스 전압으로서 최대의 감도로 양자화할 수 있다는 효과가 있다.

샘플링 펄스 신호의 펄스폭()을 아날로그적분회로의 시정수 CR과 대략같게 할 수 있는 샘플링 펄스 발생회로는 소자정수변동에 의한 적분특성으로서의 영향을 자동적으로 보상할 수 있어 보간형 A/D 변환기둥의 동작정밀도향상 및 동작의 안정화를 더욱 촉진할수 있다.

전류 적분형 A/D 변환기의 국부 D/A 변환기등에 적용할수 있는 본 발명에 관한 전류 스위치회로는 디지털 신호의 논리값에 따른 전류를 전류미러회로를 거쳐 전류출력경로에 반사하고 나서 이 반사전류를 합성해서 출력시키므로 상기 출력단자에서의 전류값의 대소에 관계없이 정전류원회로를 구성하는 정전류원 트랜지스터의 콘덕턴트에 에 실질적인 변환을 부여하지 않도록 할수가 있다. 따라서 여러 가지 값의 디지털 신호의 의 해 출려단자의 출력전류값이 제어될 때 디지털신호에 대한 그 출력전류값의 선형특성을 고정밀도화 할수 있다는 효과가 있다

또, 이와같은 전류스위치 회로를 아날로그적분형식의 오버샘플링형 A/D 변환기에서의 국부 D/A 변환회로로서 채용하면 이 전류스위치회로의 출력전류 값이 입력전압/전류 변환수단에서 변환된 전류 신호와의 차전류를 형성하게 되어 이 차전류를 형성하게 되어 이 차전류의 값이 디지탈신호에 따라 고정밀도로 제어된다는 점에서 이 오버셈플링형 A/D 변환기의 변환정밀도를 높게 할 수가 있다.

Claims (18)

1. 입력아날로그 신호를 그 전압진폭에 따른 전류신호로 변하는 전압/ 전류 변환회로, 다수 비트의 디지털신호에 의해 선택적으로 제어되는 출력전류신호를 출력하기 위한 전류스위치 회로, 상기 전압/전류변환회로의 출력점과 상기 전류스위치회로의 출력점의 공통접속점에 결합되어 있고, 양출력점의 전류으 차분 전류를 적분할 수 있는 수동소자로 구성된 아날로그 적분회로, 상기 아날로그 적분회로를 거쳐서 얻어지는 전압신호를 소정의 임게값 전압과 비교하는 적어도 1개 이상의 전압비교기로 이루어지느 양하화회로 및 상기 양자화회로의 출력을 적분함과 동시에 상기 전류 스위치 회로에 공급해야할 디지털 신호를 출력하는 디지털 적분회로를 포함하는 아날록,/디지털 변환기.
2. 특허청구의 범위 1항에 있어서, 상기 아날로그 적분회로는 상기 전압 /전류 변환회로의 출력점과 상기 전류 스위치회로의 출력점의 공통접속점과 소정의 직류 전위사이에 접속된 커패시터의 아날로그/디지털 변환기.
3. 특허청구의 범위 1항에 있어서, 상기 아날로그 적분회로는 상기 전압/전류변환회로의 출력점과 상기 전류스위치회로의 출력점의 공통접속점과 소정의 직류 전의 전위사이에 직렬접속된 커패시터 및 저항소자인 아날로그/디지털 변환기.
4. 입력 아날로그 신호를 그 전압 진폭에 따른 전류도 변환하는 전압/전류 변환회로, 출력 전류가 다수 비트의 디지털 출력신호에 의해 선택적으로 제어하는 전류 스위치 회로, 상기 전압/전류 변환회로의 출력점과 상기 전류 스위치 회로의 출력점의 공통접속점과 소정의 직류전위점 결합된 저항소자, 상기 저항소자를 거쳐서 상기 공통접속점에 얻어지는 전압 신호를 소정의 임계값 전압과 비교하는 적어도 1개이상 의 전압비교기로 이루어지는 양자화회로 및 상기 양자화회로의 출력을 적분함과 동시에 상기 출력을 상기 전류 스위치회로의 입력용 디지털 출력 신호로 하는 디지털 적분회로를 포함하는 아날로그/디지털 변환기.
5. 특허청구의 범위 4항에 있어서, 상기 전압/전류 변환회로는 연산증폭회로를 포함하고, 상기 증폭회로의 반전 입력단자에는 저항소자 또는 이것과 등가의 회로를 통해서 상기 입력 아날로그 전압신호가 인가되고, 상기 증폭회로의 비반전 입력 단자에는 상기 입력 아날로그 전압신호에 중첩된 직류 바이어스 전압값보다 낮은 직류 전압이 공급되고, 상기 증폭회로의 출력에는 소스전극이 상기 증폭회로의 반전입력단자와 접속된 제1의 N 채널 MOS 형 트랜지스터의 게이트 전극이 접속되고, 제1의 N 채널 MOS 형 트랜지스의 드레인 및 소스전극에는 각각 일정한 전류가 흐르는 제1의 P 채널 MOS형 트랜지스터와 제2의 N 채널 MOS형 트랜지스터가 접속되고, 상기 제1의 N채널 MOS형 트랜지스터의 드레인 전극을 상기 전압/전류 변환회로의 전류 출력점으로 하도록 구성되어서 이루어지는 아날로그 /디지털 변환기.
6. 특허청구의 범위 3항에 있어서, 상기 전압/전류 변환회로의 단위출력 전류에 대한 입력전압의 값으로 나타낸는 저항값(R)은 상기 아날로그 적분회로에 포함되는 저항소자의 저항값(r)과 같은 값으로 되어서 이루어지는 아날로그/디지털 변환기.
7. 특허청구의 범위 6항에 있어서, 상기 전압/전류 변환회로의 출력점과 상기 전류 스위치 회로의 출력점의 결합노드와 상기 아날로그 적분회로 사이에 샘플링 펄스신호에 의해 스위치 제어되는 스위치 소자를 또 마련하고, 상기 클럭 펄스 신호의 펄스폭()를 상기 저항값(R)과 상기 아날로그 적분회로에 포함되는 용량소자의 용량값(c)의 곱(cR)에 의해 결정되는 값과 같게해서 아날로그 적분회로에 의한 샘플링 동작기간을 제어하도록 되어서 이루어지는 아날로그/디지털 변화기.
8. 특허청구의 범위 7항에 있어서, 상기 전압/전류 변환회로는 샘플링 펄스 신호에 따라 주기적으로 동작상태로 되고, 각 동작기간을 정하기 위한 그 펄스폭()를 상기 저항값(R)과 상기 용량 소자의 용량값(C)의 곱(CR)에 의해 결정되는 값과 같게해서 이루어지는 아날로그/디지털 변화기.
9. 특허청구의 범위 8항에 있어서, 상기 전류 스위치회로는 2의 누승으로 무게가중된 다수의 정전류원 회로와 상기 다수의 정전류원 회로중 단수 또는 다수의 소정의 정전류원회로를 상기 공통 접속점에 결합하기 위한 스위치 수단을 포함하고, 상기 스위치 수단은 상기 샘플링 펄스 신호의 변화에 동거해서 제어되는 아날로그/디지털 변화기.
10. 입력 아날로그 신호를 그 전압 진폭에 EK른 전류로 변환하는 전압/전류 변환회로, 상기 전압/전류변환회로의 출력점과 상기 전류 스위치 회로의 출력점의 공통접속점에 결합되어 있고, 양 출력점의 전류의 차분전류를 입력하는 수동소자로 구성된 아날로그 회로, 상기 아날로그회로를 거쳐서 얻어지는 전압신호를 소정의 임계값 전압과 비교하는 적어도 1개 이상의 전압 비교기로 이루어지는 양자화 회로 및 상기 양자화 회로의 출력에 따라 상기 전류 스위치 회로에 공급해야할 디지털 신호를 형성하는 디지털회로를 포함하고, 상기 전압/ 전류 변환회로는 양단이 전류원에 결합된 소스 폴로위회로와 상기 소스 플로워회로의 입역에 출력이 결합되고, 반전입력단자에 아날로그 전압 신호가 비반전 입력 단자에는 참조 전위가 공급 가능하게 된 연산증폭기를 포함하고, 상기 참조 전위를 입력 아날로그 전압신호에 중첩되는 직류 바이어스 전압보다 낮은 전압으로 하는 수단을 마련하고, 소스폴로워회로 구성용 트랜지스터이 드레인에 결합하는 전류 출력점을 상기 직류 바이어스 전압 근방의 전압에서 바이어스 하도록 이루어지는 아날로그/디지털 변환기.
11. 기준 전압을 그 전압값에 비례한 전류값으로 변환하기위한 전압/전류 변환회로, 소정의 클럭 펄스에 의해 상기 전압/전류 변환회로의 출력전류를 제어하도록 된 제1의 스위치 수단, 한쪽끝이 상기 제1의 스위치 수단의 출력단자에, 다른쪽 끝이 소정의 직류전위에 각각 접속되고, 상기 전압/전류 변환회로의 출력 전류를 적분하기 위한 용량 소자, 상기 용량소자의 전항를 상기 클럭펄스를 사용해서 방전하기 위한 제2의 스위치 수단, 상기 전압/전류 변환회로의 전류 출력 단자의 전위를 소정의 임계값 전위와 비교하기 위한 전압 비교회로 및 상기 전압 비교회로의 출력과 상기 클럭 펄스에 따라 샘플링 펄스 신호를 생성하기 위한 논리회로를 포함하는 샘플링 펄스 생성회로.
12. 출력 단자의 출력 전류값이 디지털 신호에 의해 제어되는 전류 스위치회로에 있어서, 상기 출력단자에 공통접속된 다수의 전류출력 경로, 제어단자가 바이어스되는정전류원 트랜지스터, 상기 정전류원 트랜지스터로 흐르는 전류를 상기 전류 출력 경로에 반사하기 위한 전류 미러회로 및 상기 디지털 신호에 의한 스위치 제어 상태에 따라서 상기 전류 출력 경로로 전류를 흐르게 하는가 아닌가를 결정하기 위한 스위치 소자를 포함한느 전류 스위치 회로.
13. 특허청구의 범위 12항에 있어서, 상기 스위치 소자는 정전류원 트랜지스터에 직렬 배치하고, 상기 스위치 소자 및 상기 정전류원 트랜지스터는 전류 출력경로와 함께 이것과 1대1대응으로 마련되어서 전류 출력 단위 셀을 구성하는 전류 스위치 회로.
14. 특허청구의 범위 12항에 있어서, 상기각각의 전류 출력 경로는 정전류원 트랜지스터를 공유하고, 상기 스위치 소자는 각각의 전류 출력 경로에 배치되어서 전류 출력 단위셀을 구성하는 전류 스위치 회로.
15. 특허청구의 범위 14항에 있어서, 디지털 신호에 따라서 2의 누승으로 무게가중된 전류를 흐르게 하기 위해 필요한 수의 상기 전류 출력단위 셀을 1단위 회로로서 그 단위회로마다 상기 스위치 소자를 공통 신호로 스위치 제어가능하게 해서 이루어지는 전류 스위치 회로.
16. 출력단자에 공통 접속된 다수이 전류 출력 경로, 제어단자가 바이어스되는 정전류원 트랜지스터, 상기 정전류원 트랜지스터로 흐르는 전류를 상기 전류 출력경로에 반사하기 위한 전류 미러회로 및 디지털신호에 다라서 2의 누승으로 무게가중된 전류를 상기 출력 단자의 출력전류로 하도록 전류를 흐르게 해야할 상기 전류 출력 경로를 결정하는 스위치 소자를 포함하고, 상기 디지털 신호를 출력단자의 출력 전류값으로 아날로그 변환하는 전류 스위치호로.
17. 특허청구의 범위 제16항의 전류 스위치 회로를 국부 디지털/아날로그 변화회로로 하는 전류 적분형의 아날로그/디지털 변화기에 있어서, 입력 아날로그 신호를 그 전압 진폭에 따른 전류로 변환하는 전압/전류 변환회로. 상기 전압/전류 변환회로의 출력점과 상기 전류 스위치 회로의 출력점이 공통접속점에 결합되어 있고, 양 출력점의 전류의 차분전류를 입력하는 수동소자로 구성된 아날로그 회로, 상기 아날로그 회로를 거쳐서 얻어지는 전압신호를 소정의 임계값전압과 비교하는 적어도 1개이상의 전압비교기로 이루어지는 양자화 회로 및 상기 양자회로의 출력에 따라 상기 전류 스위치 회로에 공급해야할 디지털 출력 신호를 형성하는 디지털 회로를 포함하는 아날로그/디지털변환기
18. 2의 누승으로 무게가중된 전류를 디지털신호에 따라 흐르게 하기위한 다수계의 정전류원회로를 마련하고, 모든 정전류원 회로의 전류 경로를 도중에서 공통접속하고, 그 접속 노드로 흐르는 전류를 전류 미러회로에서 반사하여 이 반사된 전류의 단일 경로를 출력단자에 결합해서 이루어지는 전류 스위치 회로에 있어서, 가변 저항수단으로서 작용하는 트랜지스터를 상기 정전류원회로에 포함되는 정전류원 트랜지스터에 직렬배치하고, 그 정전류원 트랜지스터에 바이어스 전압을 공급하기 위한 바이어스용 트랜지스터에 대한 상기 정전류원 트랜지스터의 콘덕턴스의 변화를 상쇄하도록 상기 가변 저항수단으로서 작용하는 트랜지스터의 콘덕턴스를 제어하는 수단을 마련해서 이루어지는 전류 스위치 회로.