KR100200057B1 - 집적 회로용 정전방전 보호회로 - Google Patents

Abstract

본발명은, 정전방전으로 인한 손상으로부터 집적회로 또는 다른 회로를 보호하기 위한 회로에 관한 것이다. 보호회로는 트리거 회로 및 클램프 회로를 포함한다. 정전방전에 응답하여, 상기 트리거 회로는 상기 클램프 회로를 턴온시키고 보호받는 회로를 상측 및 하측 전위 모두에 클램프한다. 이것은, 정전방전이 그 극성과 관련한 전위원 쪽으로 보호받는 회로에 손상을 일으키지 않고 소산될 수 있도록 한다. 바람직하게는, 트리거 회로는 보호받는 회로에 파워가 공급될때마다 소정의 제어 신호를 발생하는 저항 - 커패시터 회로망으로 구성되는 반면, 클램프 회로는 입력핀을 고 및 저전위원 모두에 접속하는 한쌍의 트랜지스터로 구성된다. 전형적으로, 1개의 보호회로는 보호되는 집적회로의 각 입출력핀에 결합된다.

Description

집적회로용 정전방전 보호회로

제1도는 보호되는 회로와의 관계를 나타내는 정전방전 보호회로의 바람직한 실시예에 대한 블럭도를 도시한다.

제2도는 정전방전 보호회로를 활성화시키기 위하여 사용되는 전형적인 회로를 도시한다.

제3도는 1개의 핀 또는 수개의 핀과 전원과의 사이에 여러가지 방전 극성에 대한 전류 경로를 도시한다.

제4도는 정전방전 보호회로의 또다른 실시예를 도시한다.

제5도는 정전방전 보호회로의 또다른 실시예를 도시한다.

제6a도 내지 제6f도는 수개의 전원 조건에 있어서 방전 극성에 대한 전류 경로를 도시한다.

[발명의 분야]

본발명은, 정전방전 보호회호 (electrostatic discharge protection circuit)에 관한 것이다. 보다 상세하게 설명하면, 본발명은 특히 1마이크론 이하의 특징부를 지니는 전계효과 트랜지스터 호로를 보호하기 위하여 사용되는 정전방전 보호회로에 관한 것이다.

[선행기술에 대한 설명]

전계효과장치를 사용하는 집적회로는, 통상 MOS 집적회로라고 불리우며, 오래전부터 정전방전에 의해 영향을 받아왔다. 처리기술이 개선됨에 따라 회로 특징부의 크기는 감소하였고, 일상적인 활동에서 발생되는 정전기 (static electrictity) 만으로도, 많은 MOS 회로가 피괴 또는 실질적인 손상을 입을 수 있다. 이러한 손상을 받기 쉬운 회로는 일반적으로, 아직까지는 최종적인 제품의 형태로 조립되지 않고 패키지로 마무리 처리된 회로이다. 일단 조립되면, 다른 수단이 칩을 손상으로부터 보호할 수 있다.

정전방전은, 전형적으로, 조립 전에 회로를 개별적으로 취급하는 과정에서 회로에 손이 닿는 경우 ; 패키지된 회로가 다른 표면을 가로질러 그 핀 상을 미끄러짐에 따라 정전방전이 발생하는 경우 ; 또는 보다 일반적으로는, 회로가 정전기에 노출된 경우에, 발생한다. 전체적으로 이러한 정전방전에 의한 손상은, 고객이 돌려보내는 장치의 절반 이상을 차지하는 원인이 된다.

전계효과 트랜지스터를 사용하는 집적회로 장치를 정전방전으로부터 보호하기 위한 종래기술에 따른 1가지 방법은, 다이오드를 사용하는 것이다. 이러한 다이오드는, 회로의 입력 경로와 전원이 접속된 핀과의 사이에 결합된다. 한쪽 방향의 극성으로 정전방전이 발생하면, 상기 다이오드는 순방향 바이어스되고, 또한 반대쪽 방향의 극성으로 방전되는 경우에, 상기 다이오드는 역바이어스된다. 일반적으로 다이오드를 역바이어스시키는 방전은 보다 문제가 크다. 왜냐하면, 내부 논리회로에 의해 보여지는 전압 및 파워 서지 (voltages and power surges) 는, 순방향 바이어스의 경우보다도 더 크기 때문이다. MOS 회로를 정전방전 손상으로부터 보호하기 위하여 사용하는 또다른 방법은, 대부분 상기한 다이오드 클램핑 시스템 (diode clamping system)에 변형을 가한 것들이다.

상기한 종래 방법은 대개, 큰 특징부를 지니는 회로의 경우에 큰 기능을 만족시킨다. 그러나, 집적회로의 특징부 (feature) 가 1 마이크론 이하로 되면, 큰 특징부를 손상시키는 것보다 더 낮은 전압에서, 다이오드 및 회로를 파괴하는 경우가 있다. 이중 다이오드 클램프 (double diode clamp)에 관한 보다 심각한 문제는, 회로 시뮬레이션 소프트웨어에 의한 분석이 쉽지 않다는 것이다. 다시 말하면, 회로를 정전방전으로부터 보호하기 위한 이중 다이오드 클램프의 사용은, 되는 대로의 접근방법(hit or miss approach)이라는 것이다. 이러한 되는대로의 접근방법은, 제품 개발을 방해하고 지연시킬 뿐만 아니라 제품을 출시하기 위한 시행착오적인 설계 사이클을 부가한다.

정전방전에 관한 또다른 복잡한 문제는, 장치의 신뢰성 및 성능에 관한 고객의 기준 (standard) 이 더 높아진다는 것이다. 특히, 군대는, 예컨대 군대용 스탠더드 883C (Military Standard 883C) 와 같은 기준을 부과함으로써, 종래의 스탠더드와 비교할 때 제품 성능 스탠더드를 현저하게 상승시키고 있다. 이것은, 이전의 정전방전 보호기술의 허용성을 지니고 있다.

[발명의 요약]

본발명은, 일반적인 방법을 사용하여 회로를 제조하고 분석할 수 있는 정전방전 보호회로를 제공한다. 특히, 본 발명에 따른 기술은, 정전기 (static electricity) 를 소산 (dissipate) 시키지만, 통상의 회로 동작에 대해서는 투명한, 즉 영향을 주지 않는 저임피던스 스위치(low impendance switch) 를 제공한다. 바람직한 실시예에 따른 회로는, 군대 스탠더드를 만족하는 것으로, 지금까지는 불가능했던 가장 최신의 실질적으로 감소된 특징부의 크기를 지니는 MOS 집적회로를 보호할 수 있다. 본발명은, 또한 회로 기판 상에 설치하기 전에 집적회로를 보호한다.

본발명은, 집적회로를 구동하는 전원 간에, 전형적으로는 Vcc 및 Vss 사이에, 정전방전이 발생하는 동안만 턴온되는 스위치를 제공한다. 이러한 기술을 사용하여, 회로의 입력 다이오드를 통상 역바이어스하는 극성으로 정전방전이 발생하면, 그것은 순방향 바이어스된 다이오드 및 Vss 와 Vcc 사이의 단락회로를 통하여 션트 (shunt) 될 수 있다.

또한, 입력 다이오드를 역바이어스하는 경향이 있는 극성의 정전방전이 발생하면, Vcc/Vss에 파워를 공급하는 경향이 있다. 본발명은, 저임피던스 Vcc/Vss 스위치를 제어하는 논리 (logic) 에 파워를 공급하는 효과를 이용한다.

취급중 또는 프린트 회로기판 상에 위치하지 않을 경우 방전이 발생하면, 그 방전은 회로를 파워업 (power up) 하고, 논리회로를 동작시켜서 클램프를 턴온시킨다. 따라서, 상기 클램프는, 정전하를 회로핀에 접촉하는 물질을 통하여 소산시킨다.

바람직한 실시예에 따른 정전방전 보호회로는, 공지의 제조 프로셋를 사용하여 칩 상에 용이하게 제조된다. 본회로는, 소형이고, 그래서 통상의 회로와 함께 집적호로 칩 상에 용이하게 조립할 수 있다. 중요한 것은, 상기 보호회로는, 보호되는 회로의 통상적인 작동에 대하여는 투명, 즉 영향을 주지 않는다.

[바람직한 실시예에 대한 상세한 설명]

제1도는 다른 회로를 보호하기 위하여 사용된 정전방전 보호회로의 바람직한 실시예를 도시한 블럭 다이아그램이다. 제1도에 도시하는 바와 같이, 보호받는 회로 (10 ; protected circuit) 는 일련이 입출력 노드 (12 ; input/output node) 를 지닌다. 간단하게 하기 위하여, 단지 3개의 노드를 도시하고 있으나, 전형적인 실시예에서는, 수백개의 노드가 있을 수 있다. 보호받는 회로는 임의의 기능을 지닐 수 있으나, 전형적으로는, 예컨대 게이트 어레이 등과 같은 디지털 논리회로이다. 보호받는 회로에 대한 데이터, 어드레스 및 다른 신호는, 일반적으로, 제1도의 회로 전체가 형성되는 집적회로의 주변부에 위치하는 본딩 패드 (18 ; bonding pad) 에서 수신한다. 그런 다음, 이러한 신호는, 보호받는 회로에 도달하기 전에, 입출력 버퍼 (20 ; input/output buffer) 에 공급되고 또한 입출력 제어논리 (15 ; input/output control logic) 에 공급된다. 또한 마찬가지 방법으로, 보호받는 회로의 외부 회로로 공급하기 위하여 보호받는 회로에서 발생하는 신호는, 보호받는 회로로부터 제어논리 (15) 및 버퍼 (20) 를 통하여 본딩 패드 (18) 에 공급된다.

중요한 것은, 상기한 종래의 회로에 부가하여, 제 1 도에 도시하는 회로는, 정전방전 보호회로 (24, 30) 를 제어 또는 트리거하기 위한 부가적인 논리 (22 ; additional logic)를 지닌다는 것이다. 이러한 점에 대해서는 이하에 상세하게 설명한다.

정전방전 보호회로는 스위치 (26)를 지니고 있어서, 정전방전이 발생하면 그 동안에는 Vcc 와 Vss 사이에서 적당한 수단에 의해 턴온된다. 그 결과, 정전방전이 발생하면, 입력 다이오드를 통상 역바이어스하는 방향 (종래기술에 있어서 최악의 경우) 으로 방전한다. 따라서, 상기 정전방전의 발생은, 순방향 바이어스된 다이오드 및 Vss 와 Vcc 와의 사이에 단락회로를 통하여 션트된다. 종래의 입력 다이오드를 역바이어스하는 경향이 있는 방향으로 정전방전이 발생하면, Vcc/Vss 를 파워업하는 경향이 있는 극성으로 되기 때문에, 상기 회로는, 저임피던스 스위치를 제어하는 논리 (22) 에 파워를 공급하는 데에 공헌한다.

기본적으로, 제1도에 도시하는 트리거 회로 (24 ; trigger circuit) 는 클램프 (26 ; clamp) 를 제어하여, 회로 (10) 가 위치하는 칩이 턴온될때마다, Vcc 를 Vss 에 단락 즉, 파워를 접지에 단락시킨다. 상기 트리거의 저항 및 커패시터 컴포넌트의 값을 조절하여, 보다 짧은 주기 또는 보다 긴 주기를 사용할 수 있다. 바람직한 실시예에 따르면, 논리회로 (22) 는, 버퍼 (30 ; butter) 를 통하여, 저항 - 커패시터 회로 (24)에 접속한다. 버퍼 회로 (30) 는 RC 회로로부터의 전압을, 논리회로 (22) 에 인가되기 전에 텝업시킨다. 트리거 회로의 커패시터 (36) 는 Vss 에 접속되는 반면, 저항 (34) 은 Vcc 에 접속된다.

동작에 대하여 설명하자면, 본보호회로는, 축적하는 정전기에서 얼마간의 전압을 사용하여, 논리 (22) 가 클램프 (26) 를 턴온시키고 과잉의 전압을 분산시키도록 한다. 정전방전 이벤트는 1 마이크로초 보다도 훨씬 빠르게 발생하기 때문에, RC 바이패스 회로 (24) 에 대하여, 저항 (34) 및 커패시터 (36) 의 회로 시상수를 설정할 때, 저임피던스 스위치가 정전방전 이벤트를 초과하는 시간 동안 온되도록 한다. 바람직한 시상수는 약 1 마이크로초이다. 왜냐하면, 그것은, 방전이 논리회로를 파워하고 또한 저임피던스 스위치 내의 상보적 트랜지스터를 이네이블시키는데 충분할 정도로 느린 시간이기 때문이다.

RC 바이패스 회로 (24) 는, 통상적인 전원 램프 - 업 (ramp-up) 의 동안에 트리거하지 않도록 구성된다. 이것은, RC 시상수를 ESD (electrostatic discharge) 시상수 보다 크고, 회로기판의 통상적인 전원상승 시간 보다 작게 설정함으로써 달성된다.

클램프 (26) 를 I/O 버퍼 (20) 내에 배치하는 반면, 인버터를 논리출력단에 배치함으로써, 논리회로는 정전기 손상으로부터 효과적으로 차단되고, 논리회로 (15) 를 정상적으로 기능하게 한다.

제2도는, 정전방전 보호회로를 제공하기 위하여 제1도의 블럭 (22) 내에 부가한 엑스트라 논리 (extra logic) 를 도시한 개략도이다. 제2도에 도시한 회로는, 3개의 입력 신호, 즉 회로 (24)로부터의 리세트 신호(R), 데이터 신호 (D) 및 신호 (T)를 수신한다. 보호회로가 정상적으로 동작하는 조건 하에서는 단지 (D)와 (T) 만이 액티브하다. 그러나, 정전방전이 발생할 경우, (R)는 저전압으로 되어, 회로의 우측에 있어서 저임피던스 스위치 (26) 를 턴온시킨다. 이러한 저임피던스 스위치는 Vcc 를 Vss 에 접속하여 상기 정전 이벤트를 방전시킨다.

제3도는, 몇가지 상이한 정전 조건에 대하여 방전 경로를 도시한 다이어그램이다. 제3도의 회로는, Vcc 레일 및 Vss 레일을 지닌다. 제1도에 나타나 있는 클램프 회로 (26) 는, 제3도에서는 스위치 (26) 로 도시한다.

방전 경로를 설명하기 위하여, 정전방전이 발생하여 트리거 동작한 후 스위치 (26) 가 닫혀 있는 상태를 도시한다. 제3도에 도시하는 다이오드 (41) 및 (42) 는, 각각의 본딩 패드와 결합된 입력 다이오드인 반면, 대형 다이오드 (40) 는, 전형적인 CMOS 반도체 구조에 있어서 N 도전형 웰과 P 도전형 기판에 의해 형성되는 다이오드를 표현한다. 경로 A로 도시하는 바와 같이, Vcc 또는 Vss 중 어느 하나가 다른 것에 대하여 양으로 충전되면, 방전은 상기 스위치를 통하여 다른쪽 레일에 소산된다.

한편, 정전방전이 Vcc 를 본딩 패드 (18) 에 관하여 양으로 바이어스하게 되면, 상기 방전은 스위치 (26) 를 통하여 흐르고 그런 다음 다이오드 (41) 를 통하여 본딩 패드 (18) 로 흐른다. 패드 (18) 가 Vss 보다 더 양으로 바이어스되면, 상기 방전은, 본딩 패드에서 다이오드 (42) 를 통하는 경로로, 그런 다음 스위치 (26) 를 통하여 Vss 에 소산된다.

또한 제3도에는 패드와 패드 간 (pad-to-pad) 의 방전경로도 되시되어 있다. 본딩 패드 (18) 가 정전방전에 의해 패드 (18') 보다 더 양으로 바이어스되면, 전하는 경로 B 를 따라서 소산된다. 패드 (18')가 패드 (18) 와 비교하여 더 양인 경우에, 전하는 마찬가지 방법으로 소산된다.

제4도는, 상기한 클램프 대신에 단일의 대형 트랜지스터 (38) 를 구동하는 트리거 회로 (35) 에 의해 제어 회로 (15) 가 보호되는 경우를 도시하는 또다른 실시예이다. 상기 트랜지스터의 소스 및 드레인은, Vcc 와 Vss 의 사이에 결합된다. 정전방전이 발생하는 동안, 상기 트리거는 활성화되고, 방전의 극성이 어느쪽이든 그것과 무관하게, 트랜지스터 (38) 를 짧은 시간 동안 턴온시켜서 과잉의 전하를 전원에 소산시킨다. 트리거 (35) 는, 임의의 스탠더드한 트리거 기술을 사용할 수 있다. 예컨대, 본명세서의 실시예에서는 제1도에 도시하는 회로망 (24) 과 같은 RC 회로망을 사용하여 회로가 턴온될 때마다 활성화된다.

제5도에는 본 발명에 따른 또다른 실시예로, 상이한 트리거 회로를 도시한다. 제5도에 도시하는 바와 같이, 커패시터 (40) 는 Vcc 와 전계효과 트랜지스터 (42) 와의 사이에 접속된다. 전계효과 트랜지스터 (42) 의 게이트는, 또다른 전계효과 트랜지스터 (43) 에 접속되고, 한편 그 소스 및 드레인은 Vcc 와 접지와의 사이에 접속된다. 트랜지스터 (43) 는, 트랜지스터 (42) 의 게이트와 접지와의 사이에 접속되고, 트랜지스터 (43) 의 게이트는 저항 (45) 과 커패시터 (47) 에 의해 형성된 RC 회로망에 접속된다.

동작에 대해서 설명하자면, Vcc 상에 전압 스파이크 또는 방전이 발생하면, 커패시터 (40) 를 충전하는, 트랜지스터 (42) 를 턴온시키며, 스파이크가 발생할 경우에는 언제든지 Vcc 를 접지에 단락시킨다. 이러한 RC 회로망은 그 시상수가 약 2 마이크로초이고, 또한 파워업 되었을때 또는 Vcc 상에 펄스가 가해질 때를 제외하고는, Vcc 가 Vss 에 접속되지 않도록 한다. 바람직한 실시예에 따르면, 커패시터 (40) 및 (47) 은 각각 약 2 pF 이고, 저항 (45) 은 약 1 M이다.

제6a도 내지 제6f도는 멀티핀의 경우에 있어서 다양한 극성의 방전에 대한 전류경로를 도시한다. 집적회로가 군대 기준에 적합하기 위해서는, 회로를 구동하기 위하여 사용되는 복수개의 전원 중 어느 것 하나에 인가된 임의의 극성의 정전하를 소산시킬 수 있어야 한다. 이러한 상황에서의 전하의 소산을 제6도에 도시한다. 이러한 도면의 각각은, 입력 다이오드, 기판 N - 웰 다이오드 및 선행하는 도면에서 위에 설명한 클램프 회로를 도시한다. 대응하는 구성요건에 대해서는 각각의 도면에서 대응하는 참조번호로 나타낸다. 이러한 각각의 도면은 또한 2개의 핀, 즉 핀 (E) 및 핀 (I) 의 각각에 대응하는 회로를 도시하고, 각각의 핀은 상이한 전원에 의해 구동된다. 집적회로 상의 모든 핀은, 효과적으로, 기판 저항을 통하여 함께 하나로 접속되고, 이러한 저항은, 핀 (E) 에 대한 정전방전 보호회로와 핀 (I) 에 대한 회로와의 사이에 도시한 저항 (50) 으로 표현한다.

제6a도에는 2개의 정전방전 보호회로가 도시되어 있다. 제1전류 경로는, 입력핀 (18E) 가 Vss1 에 관하여 양으로 바이어스되었을 경우에 대한 전류의 흐름을 도시한다. 이 경우, 전류는 상측의 다이오드 (42E) 를 통하여 VccE 로 흐르고, 다음으로 클램프 (26) 및 기판 저항 (50) 을 통하여 VssI 로 흐른다. 또한 제6a도에 도시된 바와 같이, 입력핀 (18E) 가 VssI 에 관하여 음으로 바이어스되었을 경우에는, 전류의 흐름은, 저항 (50) 및 하측 다이오드 (41E) 를 통하여 패드 (18E)로 흐른다.

제6b도는, 입력핀이, 회로 상의 다른 핀인 VccI 에 관하여 양 및 음으로 바이어스되는 경우의 상황에 대한 2 가지 전류 경로를 도시한다. 입력핀 (18E)이 VccI 에 관하여 양으로 바이어스되는 경우에, 전류는, 상측 다이오드 (42E), 저임피던스 스위치 (26E), 기판 저항 (50) 및 초종적으로 다이오드 (40I) 를 통하여 VccI 로 흐른다. VccI 가 입력핀 (18E) 보다 더 양으로 바이어스되었을 경우에, 전류는, 스위치 (26I), 기판 저항 (50) 및 하측 다이오드 (41E) 를 통하여 패드 (18E) 로 흐른다.

제6c도는, VccE가 VssI에 대하여 양 및 음으로 바이어스되었을 경우의 상태를 도시한다. VccE 가 VssI 보다 더 양인 경우에, 전류는, 스위치 (26E) 및 기판 저항 (50) 을 통하여 VssI 로 흐른다. 다른 경우에, 전류는, VssI로부터 다이오드 (40E)를 통하여 VccE 로 흐른다.

제6d도는, VccE 및 VccI 가 반대 극성으로 정전 이벤트가 발생하여 바이어스되는 상태를 도시한다. 도시하는 바와 같이, 전류 경로는 대칭적이다. VccI 가 VccE 보다 더 양으로 바이어스되는 경우에, 전류는 스위치 (26I) 를 통하고, 기판 저항 (50) 을 통하여, 또한 다이오드 (40E) 를 통하여 VccE 로 흐른다. VccE가 VccI 보다 더 양인 경우에, 전류는 스위치 (26E) 및 다이오드 (40I) 를 통하여 반대 방향으로 흐른다.

제6e도는, VssE 및 VssI가 상호간에 정전 이벤트에 의해 바이어스되는 간단한 경우를 도시한다. 도시하는 바와 같이, 전류는 간단하게 더 양으로 바이어스된 부분으로부터 기판 저항 (50) 을 통하여 보다 낮은 양의 상태로 바이어스된 부분으로 흐른다.

제6f도는, VccI 및 VssE가 상호간에 바이어스된 상태를 도시한다. 이 경우, VccI로부터 흐르는 전류는, 스위치 (26I) 및 저항 (50) 을 통하여 흐른다. 반대 방향으로 흐르는 전류는, 저항 (50) 및 다이오드 (40I) 를 통하여 흐른다.

본 명세서에 기재한 기술은, 그것이 군대 스탠더드 (883C)에 적합한지를 확인하기 위하여 테스트가 수행되었다. 하나의 테스트에서, 본 명세서에 기재한 정전방전 기술이 선택적으로 이네이블 및 디스에이블 되도록 하는 방법으로 여러가지 컴포넌트를 제조하였다. 각 부품에, IMCS 3000 ESD 테스트 상에서 군대 스탠더드에 따라 3 KeV 를 인가(zapped) 하였다. 모든 부품은, 보호회로를 이네이블시킨 경우에는 테스트를 통과하였으나, 보호회로를 디스에이블시킨 경우에는 모두가 테스트를 통과하였으나, 보호회로를 디스에이블시킨 경우에는 모두가 테스트를 통과하지 못하였다.

상기 서로 다른 실시예 모두에서 중요한 이점은, 종래의 회로 시뮬레이션 기술을 사용하여 시뮬레이트될 수 있다는 점이다. 정전 방전으로부터 회로를 보호하기 위한 종래 기술은, 시뮬레이트하는 것이 어려웠고 그 결과, 종래기수를 사용하는 회로는, 그러한 보호회로를 사용하는 집적회로를 제조한 후에 수정을 필요로 하는 경우가 많다. 물론, 한번 제조한 후에 집적회로에 중요한 변경을 가하는 것은, 아주 비용이 많이 들고 시간이 걸릴 뿐만 아니라, 보호회로를 설치한 제품을 고객에게 송달하는 것을 지연시킬 수 있다. 그러한 지연은 아주 불이익한 것이다. 또한 본명세서에 기재한 보호기술을 사용하는 회로는 군대 스탠더드를 만족한다. 군대 스탠더드의 일례에 따르면, 어떤 핀 또는 핀 전부가 파워 및 접지의 각각에 인가 (zapped) 되었을때 또는 마찬가지로 다른 핀에 인가 (zapped) 되었을때 손상이 발생해서는 안된다는 것이다.

이상, 본발명의 구체적인 실시 태양에 대하여 상세하게 설명하였으나, 본발명은 그러한 구체예에만 한정되는 것이 아니라, 본발명의 기술적 범위를 일탈하지 않고 여러가지 변형이 가능함은 물론이다. 예를 들어, 바람직한 실시예에서, 정전보호를 실현하는 논리회로 및 클램프 호로는 전부 전계효과 트랜지스터를 사용하는 것으로 기재하고 있으나, 그 대신에 바이폴라 트랜지스터를 사용하는 것도 좋다. 본발명의 범위는 첨부하는 특허청구범위에 기재되어 있다.

Claims (13)

1. 기능회로를 정전방전으로부터 보호하는 보호회로로, 상기 기능회로는 제1전위를 지니는 전원, 상기 제1전위보다 낮은 전위를 지니는 저전위원 및 상기 전원과 저전위원 사이에 접속되는 입력 노드를 지니고 있을 때에, 상기 보호회로는 : 전원 및 입력 노드 사이에 접속되는 제1노드 ; 저전위원 및 입력 노드 사이에 접속되는 제2노드 ; 정전방전에 응답하여 제어 신호를 발생하기 위한 트리거 수단 ; 및 상기 제어 신호에 응답하여 상기 제1노드와 제2노드 사이를 스위치 가능하게 접속하기 위한 것으로 상기 트리거 수단에 접속하는 스위치 수단을 포함하는 보호회로.
2. 제1항에 있어서, 상기 스위치 수단은 : 상기 기능회로의 입력 노드와 상기 제1노드와의 사이에 접속되는 제1트랜지스터 ; 및 상기 입력 노드와 상기 제2노드와의 사이에 접속되는 제2트랜지스터를 포함하는 보호회로.
3. 제2항에 있어서, 상기 제 1 및 제2트랜지스터의 각각은 상기 제어 신호를 수신하도록 접속되고 또한 대응하는 제1 및 제2노드에의 입력 노드에 접속되는 보호회로.
4. 제3항에 있어서, 상기 제 1 및 제2트랜지스터의 각각은 전계효과 트랜지스터를 포함하는 보호회로.
5. 제1항에 있어서, 상기 트리거 수단은, 정전방전이 발생할 때마다, 상기 스위치 수다늘 트리거하기 위한 저항 - 커패시터 회로망을 포함하는 보호회로.
6. 제5항에 있어서, 상기 저항 - 커패시터 회로망은 상기 제1노드와 제2노드와의 사이에 직렬접속한 저항 및 커패시터를 포함하는 보호회로.
7. 제6항에 있어서, 상기 저항 - 커패시터 회로망은, 정전 방전이 진행되는 시간보다 큰 시상수를 지니도록 선택되는 보호회로.
8. 제1항에 있어서, 상기 스위치 수단은, 상기 제1노드 및 제2노드에 접속되는 단일의 트랜지스터를 포함하는 보호회로.
9. 제8항에 있어서, 상기 단일의 트랜지스터는, 상기 트리거 회로에 접속되는 제어 전극을 지니는 전계효과 트랜지스터를 포함하는 보호회로.
10. 제1항에 있어서, 상기 트리거 회로는 : 상기 제1노드와 상기 제2노드 사이에 접속된 트랜지스터를 지니고, 이 경우 상기 제1노드 상의 정전방전이 상기 트랜지스터를 정전방전시켜서 상기 제1노드를 접지에 접속시키는 보호회로.
11. 정전방전으로부터 보호되는 집적회로에 있어서, 상기 집적회로는 : 접속 노드에 공급되는 신호에 응답하여 동작을 실행하는 복수개의 접속 노드를 지니는 기능회로로, 상기 기능회로는 제1전위를 지니는 전원, 상기 제1전위보다 낮은 전위를 지는 저전위원 및 전원에 접속하는 적어도 하나의 제1접속 노드와 저전위원에 접속하는 적어도 하나의 제2접속 노드를 지니는 기능회로 ; 복수개의 접속 노드에 대하여 각각 대응하는 것에 접속되는 복수개의 스위치 수단으로, 상기 각각의 스위치 수단에 제어 신호에 응답하여 상기 접속 노드를 상기 제1 및 제2 접속 노드 모드에 접속시키는 스위치 수단 ; 및 정전방전에 응답하여 상기 제어 신호를 발생하는 트리거 회로를 포함하는 집적회로.
12. 제11항에 있어서, 상기 트리거 회로는, 파워가 상기 기능회로에 인가되어 파워업될 때마다, 짧은 시간 동안 상기 제어 신호를 발생하는 집적회로.
13. 제12항에 있어서, 상기 트리거 회로는, 상기 제 1 및 제 2 접속 노드 사이에 접속되는 집적회로.