KR0166271B1 - QAM Signal Equalizer - Google Patents
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Abstract
본 발명은 QAM 신화를 등화하기 위한 등화기에 관한 것으로, 본 발명의 등화기는 피드포워드 필터부(150)와; 복소수 곱셈부(152); 신호 판별부(154); 탭계수 연산부(156); 및 디지탈 위상 동기 루프(158)로 구성되어 있으며, 본 발명에 따르면 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부를 구현함으로써 유한 충격 응답 필터의 수를 1/4정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다.The present invention relates to an equalizer for equalizing QAM myths, wherein the equalizer of the present invention includes a feedforward filter unit 150; A complex multiplication unit 152; A signal discriminating unit 154; A tap coefficient calculating unit 156; And a digital phase locked loop 158, and according to the present invention, by implementing a feedforward filter unit using a modified complex filtering algorithm, the number of finite shock response filters can be reduced by about 1/4, thereby reducing chip size in hardware. Can be reduced.
Description
제1도는 등화기에 대한 블록도.1 is a block diagram for an equalizer.
제2도는 유한 충격 응답 필터의 구성도.2 is a block diagram of a finite impact response filter.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도.3 is a detailed block diagram of the finite shock response adaptive digital filter unit.
제4도는 종래의 QAM 신호 등화기의 블록도.4 is a block diagram of a conventional QAM signal equalizer.
제5도는 본 발명에 따른 QAM 신호 등화기의 블록도이다.5 is a block diagram of a QAM signal equalizer in accordance with the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
150 : 피드포워드 필터부 152 : 복소수 곱셈부150: feed forward filter unit 152: complex multiplication unit
154 : 신호 판별부 156 : 탭계수 연산부154: signal discriminating unit 156: tap coefficient calculating unit
158 : 디지탈 위상 동기 루프158 digital phase locked loop
본 발명은 디지탈 방식인 QAM(Quadrature Amplitude Modulation:이하, QAM이라 한다. )신호를 등화하기 위한 등화기(Equalizer)에 관한 것이다.The present invention relates to an equalizer for equalizing a QAM (Quadrature Amplitude Modulation) signal, which is a digital method.
QAM 변조 방식을 이용한 디지탈 신호 전송은 이미 미국 등지에서 유선 방송(CATV: Cable Television) 등에 응용되고 있다.Digital signal transmission using QAM modulation has already been applied to cable television (CATV) in the United States.
디지탈 방송의 가장 큰 장점은 신호의 왜곡이 디지탈 신호를 잘못 판정하지 않을 정도로 작게 일어난다면 화질을 완벽하게 복원할 수 있다는 것이다.The biggest advantage of digital broadcasting is that picture quality can be perfectly restored if the distortion of the signal is small enough not to misjudge the digital signal.
반면, 현재의 NTSC(National Televion System Commtittee)방식이 채택하고 있는 아날로그 방식은 화질의 왜곡이 신호의 왜곡에 비례해서 나타나므로 완벽한 복원은 불가능하지만 전송중에 약간의 왜곡이 발생하여도 알아보지 못할 정도의 심한 화질 저하는 일어나지 않는다.On the other hand, the current analog method adopted by the National Televion System Commtittee (NTSC) method is not completely reconstructed because the distortion of the image quality is proportional to the distortion of the signal. No deterioration occurs.
그러나, 디지탈 방식은 신호의 열화가 디지탈 신호의 잘못된 판정을 일으키면 화질에 심각한 영향을 줄 수 있으므로 이를 방지할 수 있는 장치가 필요하다.However, the digital system requires a device capable of preventing the degradation of the signal because it can seriously affect the image quality if the signal degradation causes an erroneous determination of the digital signal.
즉, 송신단에서 전송된 신호는 전송 채널을 거치면서 여러 가지 왜곡이 생기는데, 왜곡을 발생시키는 요인으로는 가우스 열잡음, 임펄스 잡음, 신호의 강도가 시간적으로 변동하는 현상인 페이딩(fading)에 의한 가산형 또는 승산형 잡음, 주파수 변화, 비선형성, 시간적 분산(time dispersion) 등에 의한 변형이 있다.That is, the signal transmitted from the transmitter generates various distortions as it passes through the transmission channel.Further, the distortion is caused by Gaussian thermal noise, impulse noise, and fading. Or deformation due to multiplication noise, frequency variation, nonlinearity, time dispersion, or the like.
이와 같이 비이상적인 전송 채널에 의해서 발생된 왜곡을 보상하므로써 수신측에서 비트 검출 오류를 감소시키는 기법을 채널 등화(channel equalization)라 하며, 이러한 기법을 행하는 등화기(Equalizer)는 송신단에서 전송된 신호의 왜곡을 보상해 주는 것을 시간에 따른 채널의 특성 변화를 그때 그때 보상하는 역할을 한다.The technique of reducing the bit detection error at the receiving side by compensating for distortion caused by the non-ideal transmission channel is called channel equalization, and the equalizer performing such a technique is used to determine the signal transmitted from the transmitting end. Compensating for the distortion then serves to compensate for changes in the characteristics of the channel over time.
등화기의 가장 기본 적인 원리는 전송 채널의 전달 함수를 구하여 이 전달 함수의 역함수 특성을 갖도록 회로를 구성하는 것이다.The most basic principle of the equalizer is to obtain the transfer function of the transmission channel and configure the circuit to have the inverse of the transfer function.
그러나, 채널의 특성이 항상 일정한 것이 아니라 시간과 장소에 따라 수시로 변하기 때문에 그때 그때마다 채널 특성을 따라갈 수 있도록 등화기를 구성해야 하는데 이와 같은 등화기를 적응 등화기(Adaptive Equalizer)라 한다.However, since the characteristics of the channel are not always constant but change from time to time and place, the equalizer must be configured to follow the channel characteristic at that time. Such an equalizer is called an adaptive equalizer.
상기 적응 등화기의 특성을 구체적으로 살펴보면, 기준 신호를 x(n), 채널의 출력 신호를 y(n)과 채널의 충격 응답을 hi 로 표시했을 때, 이들 사이의 관계식은 다음과 같다.Looking at the characteristics of the adaptive equalizer in detail, when the reference signal x (n), the output signal of the channel y (n) and the shock response of the channel represented by hi, the relationship between them is as follows.
적응 등화기의 유한 충격 응답(FIR: Finite Impulse Response)인 등화기의 출력 z(n)은 다음과 같다.The output z (n) of the equalizer, which is the finite impulse response (FIR) of the adaptive equalizer, is
여기서, wi는 등화기의 계수를 나타내며 L 은 등화기 탭의 계수이다. 등화기 탭 계수를 구하기 위하여 추정 오차 e(n)을 기준 신호 d(n)와 필터 출력 z(n)의 차로 정의하면 다음과 같이 쓸 수 있다.Where w i represents the coefficient of the equalizer and L is the coefficient of the equalizer tap. In order to calculate the equalizer tap coefficient, the estimation error e (n) is defined as the difference between the reference signal d (n) and the filter output z (n).
평가 함수를 e2(n) 으로 정의하고 기울기 벡터를 구하면 기울기 벡터의 추정값은 다음 식과 같다.If the evaluation function is defined as e 2 (n) and the slope vector is obtained, the estimated value of the slope vector is as follows.
최대 경사법을 이용하여 필터 계수를 구하면 다음과 같이 구할 수 있다.Using the maximum gradient method, filter coefficients can be obtained as follows.
여기서, μ는 수렴 속도와 수렴후 에러값을 결정하는 수렴 상수이다.Where μ is the convergence constant that determines the speed of convergence and the error value after convergence.
상기와 같은 특성을 갖는 적응 등화기의 동작 원리는 다음과 같다.The operation principle of the adaptive equalizer having the above characteristics is as follows.
채널의 특성을 전혀 모르는 경우에 신호 수신 초기에 훈련열(training sequence)을 송신하여 이 기간 동안 등화기의 탭계수들을 채널의 왜곡 특성이 상쇄되도록 결정하고, 이 기간이 끝나면 판정 의거(decision-directed)모드로 들어가서 정상적인 데이타 전송이 이루어지게 된다.If you do not know the characteristics of the channel at all, send a training sequence at the beginning of signal reception to determine that the tap coefficients of the equalizer cancel the distortion characteristics of the channel during this period. Mode is entered to allow normal data transfer.
그러나, 실제로 많은 응용에서는 훈련열 없이 초기에 등화되는 것이 필요한데 즉, 훈련열 없이도 수신된 신호만으로 채널 왜곡을 줄일 수 있어야 한다.In practice, however, many applications need to be equalized initially without training trains, i.e., only the received signal can reduce channel distortion without training trains.
이어서, 왜곡된 신호를 보상하는 여러가지 적응 등화 방법은 평가 기준과 필터 구조, 훈련 신호(training sequence)의 사용 여부에 따라 구분된다.Subsequently, various adaptive equalization methods for compensating for the distorted signal are classified according to evaluation criteria, filter structure, and whether a training sequence is used.
상기 평가 기준은 MSE(Mean Squared Error)와 LS(Least Squares)로 구분되며, 필터 구조는 횡단선 구조 필터와 격자 구조 필터로 나뉘고, 훈련 신호의 사용 여부에 따라서 훈련 신호를 사용하는 등화기와 사용하지 않는 자력(blind) 등화 기법으로 나뉘는데, 이때 사용되는 훈련 신호는 수신측에서 어떤 기능을 자동으로 조정할 수 있도록 송신측에서 보내주는 기준 신호를 말한다.The evaluation criteria are divided into Mean Squared Error (MSE) and Least Squares (LS), and the filter structure is divided into a transverse line filter and a lattice structure filter, and is not used with an equalizer using a training signal depending on whether a training signal is used. It is divided into a blind equalization technique, in which a training signal used is a reference signal transmitted from a transmitter so that a receiver can automatically adjust a function.
상기 훈련 신호를 필요로 하지 않는 자력 등화 방법은 수렴 속도는 늦지만 개안도(eye diagram)가 닫혀있을 경우, 즉 잡음이 많은 경우에도 직접 결정 알고리듬보다 수렴의 안정성이 있다.The self-equalization method that does not require the training signal has a slower convergence rate but more stable convergence than the direct decision algorithm even when the eye diagram is closed, that is, when there is a lot of noise.
한편, 평균 자승 오차(MSE: Mean Squared Error) 평가 기준을 이용하는 등화기로는 LMS(Least Mean Square)등화기, 결정 궤환 LMS(DF-LMS:Decision Feedback LMS) 등화기, LMS 알고리듬을 격자 필터에 적용한 GAL(Gradient Adaptive Lattice) 등화기 등이 있고, LS(Least Squares) 평가 기준을 이용하는 등화기로는 RLS(Recursive Least Squares) 등화기와 이를 격자 필터에 적용한 LSL(Least Squares Lattice) 등화기가 있다.On the other hand, as an equalizer using Mean Squared Error (MSE) evaluation criteria, a Least Mean Square (LMS) equalizer, a decision feedback LMS (DF-LMS) equalizer, and an LMS algorithm are applied to a lattice filter. There are a GAL (Gradient Adaptive Lattice) equalizer, and the equalizer using the Least Squares (LS) evaluation criteria is a Recursive Least Squares (RLS) equalizer and a LSL (Least Squares Lattice) equalizer applied to the lattice filter.
제1도는 등화기에 대한 블록도로서, 등화기는 갱신된 탭 계숙 값을 가지고 입력 신호를 필터링하여 출력하는 필터부(2)와; 상기 필터부(2)로부터의 필터링 신호와 반송파 복원 신호를 압력 받아 믹서하여 기저 신호를 출력하는 제1 주파수 믹서부(4); 상기 기저 신호를 입력받아 판별 신호를 출력하는 판별 신호를 출력하는 신호 판별부(6); 상기 제1 주파수 믹서부(4)로부터의 기저 신호와 상기 신호 판별부(6)로부터의 판별 신호를 입력받아 두 신호의 차로서 판별 오차 신호를 출력하는 감산부(8); 상기 판별 오차 신호를 입력받아 반송파 신호를 출력하는 반송파 복원부(10); 상기 감산부(8)로부터의 판별 오차 신호와 상기 반송파 복원부(10)로부터의 반송파 신호를 입력받아 믹서하여 오차 신호를 출력하는 제2 주파수 믹서부(12); 상기 오차 신호를 입력받아 교정 오차 신호를 출력하는 오차 연산부(14); 및 상기 교정 오차 신호를 입력받아 상기 필터부(2)의 탭계수 값을 갱신한 후 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하는 탭계수 갱신부(16)로 구성된다.1 is a block diagram of an equalizer, the equalizer comprising: a filter unit 2 for filtering and outputting an input signal with an updated tap step value; A first frequency mixer (4) for receiving a filtering signal and a carrier recovery signal from the filter unit (2) and mixing the same to output a base signal; A signal discriminating unit (6) for receiving the basis signal and outputting a discriminating signal for outputting a discriminating signal; A subtractor (8) which receives the base signal from the first frequency mixer (4) and the discrimination signal from the signal discriminator (6) and outputs a discrimination error signal as a difference between the two signals; A carrier recovery unit 10 receiving the determination error signal and outputting a carrier signal; A second frequency mixer unit 12 which receives the discrimination error signal from the subtractor 8 and the carrier signal from the carrier recovery unit 10 and mixes it to output an error signal; An error calculator 14 for receiving the error signal and outputting a calibration error signal; And a tap coefficient updating unit 16 which receives the calibration error signal and updates the tap coefficient value of the filter unit 2 and then applies the updated tap coefficient signal to the filter unit 2.
상기와 같이 구성된 등화기는 입력 신호가 필터부(2)를 거쳐 필터링되고 상기 필터링 신호와 반송파 신호는 제1 주파수 믹서부(4)에 입력되어 믹서된 후 기저 신호로 출력되고, 상기 기저 신호는 신호 판별부(6)를 거쳐 출력된 판별 신호와 함께 감산부(8)에 입력되어 두 신호의 차 신호로서 판별 오차 신호가 출력되고, 상기 출력된 판별 오차 신호가 반송파 복원부(10)에 입력되어 반송파 신호가 출력되며 그 반송파 신호가 상기 제1 주파수 믹서부(4) 및 제2 주파수 믹서부(12)에 입력되어 필터 출력 신호가 기저 신호로 변환됨과 동시에 판별 오차 신호가 오차 신호로 변화되고, 상기 제2 주파수 믹서부(12)의 결과인 상기 오차 신호를 오차 연산부(14)에 입력하여 교정 오차 신호를 출력하고, 상기 교정 오차 신호를 입력받아 탭계수 갱신부(16)에서 값을 갱신하여 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하도록 동작된다.In the equalizer configured as described above, the input signal is filtered through the filter unit 2, and the filtering signal and the carrier signal are input to the first frequency mixer unit 4, mixed, and then output as a base signal, and the base signal is a signal. A discrimination error signal is input to the subtractor 8 together with a discrimination signal output through the discriminating unit 6, and a discrimination error signal is output as a difference signal between the two signals, and the output discriminating error signal is input to the carrier recovery unit 10. A carrier signal is output and the carrier signal is input to the first frequency mixer section 4 and the second frequency mixer section 12 so that the filter output signal is converted into a base signal and the discrimination error signal is changed into an error signal, The error signal resulting from the second frequency mixer unit 12 is input to the error calculator 14 to output a calibration error signal, and the tap coefficient update unit 16 updates the value by receiving the calibration error signal. The updated tap coefficient signal is operated to apply to the filter unit 2.
제2도는 유한 충격 응답 필터의 구성도로서, 유한 충격 응답 필터(Finite Impulse Response filter : FIR filter)는 입력되는 탭계수 신호 및 탭어드레스 신호에 의해 갱신된 탭계수를 가지고 입력 신호를 필터링한 신호를 출력하는 유한 충격 응답 적응 디지탈 필터부(20)와; 상기 필터링 된 신호와 요구 신호간의 차이인 오차 신호를 출력하는 감산기 (22); 상기 오차 신호를 입력받아 탭계수 갱신 값을 연산하는 탭계수 갱신값 연산부(24); 상기 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 생성하여 출력하는 탭어드레스 생성부(26); 및 상기 탭계수 갱신값 연산부(24)의 연산 결과인 n+1 개의 탭 계수 값을 저장하고 입력되는 상기 탭어드레스 신호에 해당하는 탭계수 값을 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하는 탭계수 버퍼(28)로 구성된다.2 is a block diagram of a finite impact response filter. A finite impulse response filter (FIR filter) filters a signal obtained by filtering an input signal with a tap coefficient signal updated by an input tap coefficient signal and a tap address signal. A finite shock response adaptive digital filter unit 20 for outputting; A subtractor 22 for outputting an error signal that is a difference between the filtered signal and a request signal; A tap coefficient update value calculator 24 which receives the error signal and calculates a tap coefficient update value; A tap address generator 26 which generates and outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20; And n + 1 tap coefficient values, which are the calculation results of the tap coefficient update value calculator 24, and apply tap coefficient values corresponding to the input tap address signals to the finite shock response adaptive digital filter unit 20. It consists of a tap coefficient buffer 28.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도로서, 유한 충격 응답 적응 디지탈 필터부(20)는 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 탭계수 레지스터부(30A-1) 및 입력 신호와 탭계수 레지스터부(30A-2)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 곱셈기(30A-3)로 구성되는 기본 필터링부(30A)와; 입력 신호를 받아들여 제1 래치 신호를 출력하는 제1 입력 신호 래치부(30B-1a) 와 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버터부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 제1 탭계수 레지스터부(30B-2a) 및 상기 제1 래치 신호와 상기 제1 탭계수 레지스터부(30B-2a)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 제1 곱셈기(30B-3a)를 일조로 하여 다수개(n개)가 병렬로 연결된 보조 필터링부(30B); 및 각 곱셈기(30a-3,30B-3a ∼ 30B-3n)로부터 출력된 곱셈 결과를 더하여 입력 신호를 필터링한 출력 신호를 출력하는 덧셈부(30C)로 구성된다.FIG. 3 is a detailed configuration diagram of the finite shock response adaptive digital filter unit. The finite shock response adaptive digital filter unit 20 includes a tap address signal and a tap coefficient buffer unit 28 from the tap address generator 26 of FIG. A multiplier that receives a tap coefficient signal from the tap coefficient register unit 30A-1 for outputting the tap coefficient and multiplies the input signal with the tap coefficient output from the tap coefficient register unit 30A-2, and outputs a multiplication result ( A basic filtering unit 30A composed of 30A-3); The first input signal latch unit 30B-1a, which receives the input signal and outputs the first latch signal, and the tap address signal and tap coefficient butter unit 28 from the tap address generator 26 in FIG. The first tap coefficient register unit 30B-2a for receiving the tap coefficient signal and outputting the tap coefficient is multiplied by the first latch signal and the tap coefficient output from the first tap coefficient register unit 30B-2a, and then multiplied. An auxiliary filtering unit 30B in which a plurality (n) of the first multipliers 30B-3a for outputting a result are connected in parallel; And an adder 30C that adds the multiplication result output from each of the multipliers 30a-3, 30B-3a to 30B-3n, and outputs an output signal obtained by filtering the input signal.
상기와 같이 구성된 유한 충격 응답 적응 디지탈 필터의 동작을 살펴보면, 입력 신화가 유한 충격 응답 적응 디지탈 필터부(20) 및 탭계수 갱신값 연산부(24)로 인가된다.Referring to the operation of the finite shock response adaptive digital filter configured as described above, the input myth is applied to the finite shock response adaptive digital filter unit 20 and the tap coefficient update value calculation unit 24.
유한 충격 응답 적응 디지탈 필터부(20)에서는 입력 신호가 제1 입력 신호 래치부(30B-1a)와 곱셈기(30A-3)에 인가되면, 제1 입력 신호 래치부(30B-1a)에서는 제1 래치 신호를 출력하고, 곱셈기(30A-3)에서는 탭계수 레지스터부(30A-2)로부터 출력된 탭계수와 상기 입력 신호를 곱한 후 그 곱셈 결과를 출력하고, 제1 곱셈기(30B-3a)에서도 곱셈기(30A-3)와 동일한 방법으로 제1 래치 신호와 제1 탭계수 레지스터부(30B-2a)의 출력인 탭계수를 곱하여 덧셈부(30C)로 결과를 출력하며, 상기와 동일한 방법으로 제n 번째 곱셈기 (30B-3n)의 출력까지 덧셈부(30C)에서 합산하여 신호를 출력하도록 동작한다.In the finite shock response adaptive digital filter unit 20, when an input signal is applied to the first input signal latch unit 30B-1a and the multiplier 30A-3, the first input signal latch unit 30B-1a provides a first input signal. The latch signal is output, and the multiplier 30A-3 multiplies the tap coefficient output from the tap coefficient register unit 30A-2 with the input signal and outputs the multiplication result. The multiplier 30A-3a also outputs the multiplication result. In the same manner as the multiplier 30A-3, the first latch signal is multiplied by the tap coefficient which is the output of the first tap coefficient register unit 30B-2a, and the result is output to the adder 30C. The adder 30C adds up to the outputs of the n-th multiplier 30B-3n to output a signal.
이때 유한 충격 응답 적응 디지탈 필터부(20)에 인가되는 탭계수 신호는 함께 인가되는 탭어드레스 신호에 의해 선택되는 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n) 중의 하나에 저장된다.At this time, the tap coefficient signal applied to the finite shock response adaptive digital filter unit 20 is stored in one of the tap coefficient register units 30A-2 and 30B-2a to 30B-2n selected by the tap address signal applied together. .
결국, 모든 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n)에 새로운 탭계수를 기록하기 위해서는 n+1 회에 걸쳐 탭계수 신호와 탭어드레스 신호를 입력해야 한다.As a result, in order to write the new tap coefficient in all the tap coefficient register sections 30A-2 and 30B-2a to 30B-2n, the tap coefficient signal and the tap address signal must be input over n + 1 times.
탭계수 갱신값 연산부(24)에서는 요구 신호와 덧셈부(30C)의 출력 신호간의 차이인 오차 신호를 입력받아 탭계수 갱신값 연산을 수행하고, 연산 결과인 n+1 개의 탭계수 값은 일단 탭계수 버퍼부(28)에 모두 기록한다.The tap coefficient update value calculation unit 24 receives an error signal that is a difference between the request signal and the output signal of the adder 30C, and performs a tap coefficient update value operation. All are recorded in the coefficient buffer unit 28.
탭어드레스 생성부(26)에서는 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 출력하여 상기 유한 충격 응답 적응 디지탈 필터부(2) 및 탭계수 버퍼부(28)에 인가한다.The tap address generator 26 outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20 to the finite shock response adaptive digital filter unit 2 and the tap coefficient buffer unit 28. Is authorized.
탭계수 버퍼부(28)에서는 입력되는 탭어드레스 신호에 해당하는 탭계수 값을 탭계수 신호로써 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하고 상기 유한 충격 응답 적응 디지탈 필터부(20)의 탭계수가 모두 갱신되고 난 후에야 비로소 입력 신호에 대한 필터링이 이루어지고 그 필터링된 신호가 출력된다.The tap coefficient buffer unit 28 applies the tap coefficient value corresponding to the input tap address signal to the finite shock response adaptive digital filter unit 20 as a tap coefficient signal, and applies the tap coefficient signal of the finite shock response adaptive digital filter unit 20. Only after the tap coefficients are updated, the input signal is filtered and the filtered signal is output.
제4도는 종래의 QAM 신호 등호기의 블록도로서, 종래의 등화기는 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부(100)와; 상기 직류 오스셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(102); 상기 피드포워드 필터부(102)로부터의 필터링 신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(104); 상기 곱셈부(104)로부터의 출력 신호를 입력받아 정현 신호 및 여현 신호를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(106); 상기 복소수 곱셈부(106)로부터의 출력 신호를 입력받아 판별 신호를 출력하는 신호 판별부(108); 상기 복소수 곱셈부(106)로부터의 출력 신호와 상기 신호 판별부 (108)로부터의 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드프워드 필터부(102)로 출력하는 탭계수 연산부(110); 및 상기 복소수 곱셈부(106)의 출력 신호을 입력받아 위상 오차를 제거하기 위해 정현 신호와 여현 신호를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지탈 위상 동기 루프(112)로 구성된다.4 is a block diagram of a conventional QAM signal equalizer, wherein the conventional equalizer includes: a DC offset remover 100 for removing a DC offset with respect to a signal of an in-phase channel and a quadrature phase channel input thereto; A feedforward filter unit 102 which receives the input signal from which the DC osset is removed and the coefficient updated signal and outputs a filtered signal; A multiplier (104) for multiplying the filtering signal from the feedforward filter (102) and the automatic gain control signal; A complex multiplier (106) that receives the output signal from the multiplier (104) and multiplies the sinusoidal signal and the cosine signal to correct the frequency and phase error of the carrier; A signal discriminator 108 which receives an output signal from the complex multiplier 106 and outputs a discrimination signal; The output signal from the complex multiplier 106 and the discrimination signal from the signal discriminator 108 are input to calculate a tap coefficient, and then the calculated tap coefficient is output to the feedword filter 102. A tap coefficient calculating unit 110; And a digital phase locked loop 112 that receives the output signal of the complex multiplier 106, outputs a sine signal and a cosine signal to remove a phase error, and outputs a control signal to adjust a gain.
상기 직류 오프셋 제거부(100)는 동위상 채널의 신호(1)에 대한 직류 오프셋을 제거하는 제1 직류 오프셋 제거기(100-1); 및 직각 위상 채널의 신호(Q)에 대한 직류 오프셋을 제거하는 제2 직류 오프셋 제거기 (100-2)로 구성된다.The DC offset remover 100 includes: a first DC offset remover 100-1 for removing a DC offset with respect to a signal 1 of an in-phase channel; And a second DC offset remover 100-2 which removes the DC offset with respect to the signal Q of the quadrature phase channel.
상기 피드포워드 필터부(102)는 상기 직류 오프셋이 제거된 동위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(102-1: CI), 제2 유한 충격 응답 필터(102-2: CI); 및 상기 직류 오프셋이 제거된 직각 위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(102-3: CQ), 제4 유한 충격 응답 필터(102-4: CQ); 상기 제1 유한 충격 응답 필터(102-1)의 출력 신호에서 상기 제3 유한 충격 응답 필터(102-3)의 출력 신호를 감산하는 감산기(102-5); 및 상기 제2 유한 충격 응답 필터(102-2)의 출력 신호와 상기 제4 유한 충격 응답 필터(102-4)의 출력 신호를 가산하는 가산기(102-6)로 구성된다.The feedforward filter 102 receives a first finite shock response filter 102-1 (C I ) that receives an input signal corresponding to an in-phase with the DC offset removed and a coefficient-updated signal and outputs a filtered signal. a second finite impulse response filter (102-2: C I); And a third finite shock response filter 102-3 (C Q ) that receives the input signal corresponding to the quadrature phase from which the DC offset is removed and the coefficient updated signal, and outputs the filtered signal. 102-4: C Q ); A subtractor (102-5) which subtracts the output signal of the third finite impact response filter (102-3) from the output signal of the first finite impact response filter (102-1); And an adder 102-6 that adds an output signal of the second finite impact response filter 102-2 and an output signal of the fourth finite impact response filter 102-4.
상기 곱셈부(104)는 동위상 채널에 대한 필터링 신호와 자동 이득 제어 신호를 곱셈하는 제1 곱셈기 (104-1); 및 직각 위상 채널에 대한 필터링 신호와 자동 이득 제어 신호를 곱셈하는 제2 곱셈기 (104-2)로 구성되어 있다.The multiplier 104 includes: a first multiplier 104-1 for multiplying a filtering signal for an in-phase channel and an automatic gain control signal; And a second multiplier 104-2 that multiplies the filtering signal and the automatic gain control signal for the quadrature phase channel.
상기 복소수 곱셈부(106)는 상기 곱셈부 (104)에서 출력된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(112)로부터의 여현 신호를 곱셈하는 제1 곱셈기 (106-1)와; 상기 곱셈부(104)에서 출력된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(112)로부터의 정현 신호를 곱셈하는 제2 곱셈기(106-2); 상기 곱셈부 (104)에서 출력된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(112)로부터의 정현 신호를 곱셈하는 제3 곱셈기(106-3); 상기 곱셈부(104)에서 출력된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(112)로부터의 여현 신호를 곱셈하는 제4 곱셈기(106-4); 상기 제1 곱셈기(106-1)의 출력 신호와 상기 제2 곱셈기 (106-2)의 출력 신호를 감산하는 감산기(106-5); 및 상기 제3 곱셈기(106-3)의 출력 신호와 상기 제4 곱셈기(106-4)의 출력 신호를 합산하는 가산기(106-6)로 구성되어 있다.The complex multiplier (106) comprises: a first multiplier (106-1) for multiplying the signal for the in-phase channel output from the multiplier (104) with the cosine signal from the digital phase locked loop (112); A second multiplier (106-2) for multiplying a signal for a quadrature phase channel output from the multiplier (104) with a sine signal from the digital phase locked loop (112); A third multiplier (106-3) for multiplying a signal for an in-phase channel output from the multiplier (104) with a sine signal from the digital phase locked loop (112); A fourth multiplier (106-4) for multiplying the signal for the quadrature phase channel output from the multiplier (104) with the cosine signal from the digital phase locked loop (112); A subtractor (106-5) which subtracts the output signal of the first multiplier (106-1) and the output signal of the second multiplier (106-2); And an adder 106-6 that sums the output signal of the third multiplier 106-3 and the output signal of the fourth multiplier 106-4.
상기 신호 판별부(108)는 상기 복소수 곱셈부(106)로부터의 동위상 채널의 신호를 입력받아 판별 신호를 출력하는 제1 신호 판별기(108-1); 및 상기 복소수 곱셈부(106)로부터 출력된 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 제2 신호 판별기(108-2)로 구성되어 있다.The signal discriminator 108 includes: a first signal discriminator 108-1 that receives a signal of an in-phase channel from the complex multiplier 106 and outputs a discrimination signal; And a second signal discriminator 108-2 which receives a signal of a quadrature phase channel output from the complex multiplier 106 and outputs a discrimination signal.
상기 디지탈 위상 동기 루프(112)는 상기 복소수 곱셈부(106)로부터의 동위상 채널에 대한 출력 신호와 직각 위상 채널에 대한 출력 신호를 입력받아 위상차를 검출해내는 오차 검출부(112-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 누적부(112-2); 상기 누적부(112-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(112-3); 및 상기 발생된 여현 신호를 입력받아 이득 제어 신호를 출력하는 누적 제한부(112-4)로 구성되어 있다.The digital phase locked loop (112) includes an error detector (112-1) for receiving an output signal for an in-phase channel and an output signal for a quadrature phase channel from the complex multiplier (106) and detecting a phase difference; An accumulator (112-2) for adjusting and accumulating the gain of the detected phase error; A sine and cosine signal generator 112-3 receiving the output signal of the accumulator 112-2 and outputting a sine signal and a cosine signal; And a cumulative limiter 112-4 that receives the generated cosine signal and outputs a gain control signal.
제4도를 참조하여 종래의 복소 필터링을 중심으로 동작을 살펴보면 다음과 같다.Referring to FIG. 4, the operation based on the conventional complex filtering is as follows.
QAM 신호는 기저 대역에서 복소 신호(I,Q 신호)으므로 이를 등화하기 위해서는 복소 필터가 요구되다.Since the QAM signal is a complex signal (I, Q signal) in the baseband, a complex filter is required to equalize it.
만약, 복소 필터의 입력 신호를 Y = YI+ jYQ, 필터 계수를 C = CI +jCQ, 필터 출력을 Z = ZI+ jZQ라고 하면, 이들 사이의 관계식은 다음과 같다. ( * 표시는 컨벌루션(convolution)을 의미한다. )If the input signal of the complex filter is Y = Y I + jY Q , the filter coefficient is C = C I + jC Q , and the filter output is Z = Z I + jZ Q , the relation between them is as follows. (The * symbol means convolution.)
종래의 복소 필터링은 상기 수학식 6에서 처럼 4 개의 필터링으로 구성되므로 이를 이용하여 등화기를 구현하면 제4도에 도시한 것처럼 4 개의 유한 충격 응답 필터(FIR filter: 102-1, 102-2, 102-3, 102-4)가 소요된다.Conventional complex filtering is composed of four filtering as shown in Equation 6, so if the equalizer is implemented using this, four finite shock response filters (FIR filters: 102-1, 102-2, 102) as shown in FIG. -3, 102-4).
다시 말해서, QAM 신호에는 동위상(I)의 채널의 신호와 직각 위상(Q) 채널의 신호가 포함되어 있기 때문에 제4도에 도시된 피드포워드 필터부(102)내의 제1 유한 충격 응답 필터(102-1: CI), 제2 유한 충격 응답 필터(102-2: CI), 제3 유한 충격 응답 필터(102-3: CQ) 및 제4 유한 충격 응답 필터(102-4: CQ)가 모두 이용되는데, 동위상(In-phase: I)채널의 신호는 제1 유한 충격 응답 필터(102-1: CI)와 제2 유한 충격 응답 필터(102-2: CI)에서 필터링되고, 직각 위상 (Quadrature : Q) 채널의 신호는 제3 유한 충격 응답 필터(102-3: CQ)와 제4 유한 충격 응답 필터(102-4: CQ)에서 필터링된다.In other words, since the QAM signal includes the signal of the in-phase (I) channel and the signal of the quadrature phase (Q) channel, the first finite shock response filter (Fig. 4) in the feedforward filter section 102 shown in FIG. 102-1: C I ), the second finite shock response filter 102-2: C I , the third finite shock response filter 102-3: C Q , and the fourth finite shock response filter 102-4: C Q ) is used, where the signals of the in-phase (I) channel are from the first finite shock response filter 102-1 (C I ) and the second finite shock response filter 102-2 (C I ). The signals of the quadrature (Q) channel are filtered by the third finite shock response filter (102-3: C Q ) and the fourth finite shock response filter (102-4: C Q ).
결국, QAM 신호가 입력된 경우에는 등화된 동위상 채널의 신호(I')는 신호 판별부(108)의 제1 신호 판별기(108-1)에서 출력되고, 등화된 직각 위상 채널의 신호(Q')는 신호 판별부(108)내의 제2 신호 판별기(108-2)에서 출력된다.As a result, when the QAM signal is input, the signal I ′ of the equalized in-phase channel is output from the first signal discriminator 108-1 of the signal discriminator 108, and the signal of the equalized quadrature phase channel ( Q ') is output from the second signal discriminator 108-2 in the signal discriminator 108.
이처럼 상기와 같은 종래의 QAM 신호 등화기에서는 피드포워드 필터부(102)내에 4 개의 유한 충격 응답 필터(FIR Filter)가 소요되므로 하드웨어 구현시 사이즈가 매우 크다는 문제점이 있다.As described above, in the conventional QAM signal equalizer, since four finite shock response filters are required in the feedforward filter unit 102, the size of the hardware is very large.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소정의 복소 필터링 알고리즘을 적용하여 얻어낸 공통적인 필터 계수를 이용함으로써 복소 필터에 사용되는 유한 충격 응답 필터의 수를 감소시킨 QAM 신호 등화기를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the QAM signal equalization which reduces the number of finite shock response filters used in the complex filter by using common filter coefficients obtained by applying a predetermined complex filtering algorithm. The purpose is to provide a flag.
상기와 같은 목적을 달성하기 위한 본 발명의 QAM 신호 등화기는,QAM signal equalizer of the present invention for achieving the above object,
동위상 채널과 직각 위상 채널에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부와;A feedforward filter unit configured to receive an input signal and a coefficient-update signal for an in-phase channel and a quadrature phase channel and output a filtered signal;
상기 피드포워드 필터부로부터의 필터링 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부;A complex multiplier that receives the filtering signal from the feedforward filter unit and corrects a frequency and a phase error of a carrier;
상기 복소수 곱셈부로부터의 동위상 채널의 신호와 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 신호 판별부;A signal discrimination unit which receives a signal of an in-phase channel and a signal of a quadrature phase channel from the complex multiplier and outputs a discrimination signal;
상기 복소수 곱셈부로부터의 출력 신호와 상기 신호 판별부로부터의 판별 신호를 입력 받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부로 출력하는 탭계수 연산부; 및A tap coefficient calculating unit configured to receive an output signal from the complex multiplier and a discrimination signal from the signal discriminating unit, calculate a tap coefficient, and output the calculated tap coefficient to the feedforward filter unit; And
상기 신호 판별부로부터의 판별 신호를 입력받아 위상 오차를 보정해주기 위한 신호를 출력하는 디지탈 위상 동기 루프로 구성된 것을 특징으로 한다.And a digital phase locked loop for receiving a discrimination signal from the signal discriminating unit and outputting a signal for correcting a phase error.
이하, 첨부된 도면을 참조하여 본 발명에 대해서 설명하기로 한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제5도는 본 발명에 따른 QAM 신화 등화기에 대한 블록도로서, 본 발명의 QAM 신화 등화기는 동위상 채널(I)과 직각 위상 채널(Q)에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(150)와; 상기 피드포워드 필터부(150)로부터의 필터링 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(152); 상기 복소수 곱셈부(152)로부터의 동위상 채널(I)의 신호와 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 신호 판별부(154); 상기 복소수 곱셈부(152)로부터의 출력 신호와 상기 신호 판별부 (154)로부터의 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(150)로 출력하는 탭계수 연산부(156); 및 상기 신호 판별부(154)로부터의 판별 신호를 입력받아 위상 오차를 보정해주기 위한 신호를 출력하는 디지탈 위상 동기 루프(158)로 구성된다.5 is a block diagram of a QAM myth equalizer according to the present invention. The QAM myth equalizer of the present invention is filtered by receiving an input signal and a coefficient-update signal for an in-phase channel (I) and a quadrature phase channel (Q). A feedforward filter unit 150 for outputting a signal; A complex multiplier 152 that receives the filtering signal from the feedforward filter unit 150 and corrects a frequency and a phase error of a carrier; A signal discriminating unit 154 which receives a signal of an in-phase channel I and a signal of a quadrature phase channel Q from the complex multiplier 152 and outputs a discrimination signal; A tap for receiving the output signal from the complex multiplier 152 and the discrimination signal from the signal discriminator 154 to calculate the tap coefficient, and outputting the calculated tap coefficient to the feedforward filter unit 150. Coefficient calculating unit 156; And a digital phase locked loop 158 that receives a discrimination signal from the signal discriminating unit 154 and outputs a signal for correcting a phase error.
여기서, 상기 피드포워드 필터부(150)는 동위상 채널과 직각 위상 채널의 입력 신호를 합산하는 제1 가산기(150-1)와; 동위상 채널과 직각 위상 채널의 입력 신호를 감산하는 제1 감산기(150-2); 상기 탭계수 연산부(156)로부터의 갱신된 계수를 합산하는 제2 가산기(150-3); 입력된 동위상 채널의 신호와 상기 제2 가산기(150-3)로부터 합산된 계수를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(150-4: CI+CQ); 상기 제1 가산기(150-1)로부터의 가산 신호와 상기 탭계수 연산부(156)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제2 유한 충격 응답 필터(150-5: CQ); 상기 제1 감산기(150-2)로부터의 감산 신호와 상기 탭계수 연산부(156)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(150-6: CI); 상기 제1 유한 충격 응답 필터(150-4)의 필터링 신호와 상기 제2 유한 충격 응답 필터(150-5)의 필터링 신호를 입려받아 감산하는 제2 감산기(150-7); 및 상기 제1 유한 충격 응답 필터(150-4:CI+CQ)의 필터링 신호와 상기 제3 유한 충격 응답 필터(150-6:CI)의 필터링 신호를 입력받아 감산하는 제3 감산기(150-8)로 구성된다.Here, the feedforward filter unit 150 includes: a first adder 150-1 for summing input signals of in-phase channel and quadrature phase channel; A first subtractor 150-2 subtracting the input signal of the in-phase channel and the quadrature phase channel; A second adder (150-3) for summing updated coefficients from the tap coefficient calculating section (156); A first finite shock response filter (150-4: C I + C Q ) that receives the input in-phase channel signal and the summed coefficient from the second adder 150-3 and outputs the filtered signal; A second finite shock response filter (150-5: C Q ) that receives the addition signal from the first adder (150-1) and the updated coefficient from the tap coefficient calculating unit (156) and outputs the filtered signal; A third finite shock response filter (150-6: C I ) that receives the subtracted signal from the first subtractor (150-2) and the updated coefficient from the tap coefficient calculating unit (156) and outputs a filtered signal; A second subtractor (150-7) receiving and subtracting the filtering signal of the first finite shock response filter (150-4) and the filtering signal of the second finite shock response filter (150-5); And a third subtractor configured to receive and subtract the filtering signal of the first finite shock response filter 150-4: C I + C Q and the filtering signal of the third finite shock response filter 150-6: C I ( 150-8).
상기 복소수 곱셈부(152)는 상기 피드포워드 필터부(150)로부터의 동위상 채널에 대한 필터링 신호와 상기 디지탈 위상 동기 루프(158)로부터의 여현 신호를 곱셈하는 제1 곱셈기(152-1)와; 상기 피드포워드 필터부(150)로부터의 직각 위상 채널에 대한 필터링 신호롸 상기 디지탈 위상 동기 루프(158)로부터의 정현 신호를 곱셈하는 제2 곱셈기(152-2); 상기 피드포워드 필터부(150)로부터의 동위상 채널에 대한 필터링 신호와 상기 디지탈 위상 동기 루프(158)로부터의 정현 신호를 곱셈하는 제3 곱셈기(152-3); 상기 피드포워드 필터부(150)로부터의 직각 위상 채널에 대한 필터링 신호와 상기 디지탈 위상 동기 루프(158)로부터의 여현 신호를 곱셈하는 제4 곱셈기(152-4); 상기 제1 곱셈기(152-1)로부터의 입력 신호와 상기 제2 곱셈기(152-2)로부터의 입력 신호를 감산하는 감산기(152-5); 및 상기 제3 곱셈기(152-3)로부터의 입력 신호와 상기 제4 곱셈기(152-4)로부터의 입력 신호를 합산하는 가산기(152-6)로 구성되어 있다.The complex multiplier 152 may include a first multiplier 152-1 that multiplies the filtering signal for the in-phase channel from the feedforward filter unit 150 and the cosine signal from the digital phase locked loop 158. ; A second multiplier (152-2) for multiplying the filtering signal for the quadrature phase channel from the feedforward filter unit (150) by the sine signal from the digital phase locked loop (158); A third multiplier (152-3) for multiplying the filtering signal for the in-phase channel from the feedforward filter unit 150 and the sinusoidal signal from the digital phase locked loop 158; A fourth multiplier (152-4) for multiplying the filtering signal for the quadrature phase channel from the feedforward filter unit 150 and the cosine signal from the digital phase locked loop 158; A subtractor (152-5) for subtracting the input signal from the first multiplier (152-1) and the input signal from the second multiplier (152-2); And an adder 152-6 which adds up the input signal from the third multiplier 152-3 and the input signal from the fourth multiplier 152-4.
상기 신호 판별부(154)는 상기 복소수 곱셈부(152)로부터의 동위상 채널(I)의 신호를 입력 받아 판별 신호를 출력하는 제1 신호 판별기 (154-1); 및 상기 복소수 곱셈부(152)로부터의 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 제2 신호 판별기(154-2)로 구성되어 있다.The signal discriminator 154 includes: a first signal discriminator 154-1 for receiving a signal of an in-phase channel I from the complex multiplier 152 and outputting a discrimination signal; And a second signal discriminator 154-2 that receives the signal of the quadrature phase channel Q from the complex multiplier 152 and outputs a discrimination signal.
상기 디지탈 위상 동기 루프(158)는 상기 신호 판별부(154)로부터의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 위상차를 검출해내는 오차 검출부(158-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 루프 필터(158-2); 및 상기 루프 필터(158-2)의 출력 신호를 입력 받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(158-3)로 구성되어 있다.The digital phase locked loop 158 includes an error detector 158-1 which receives a discrimination signal for a quadrature phase channel Q from the signal discriminator 154 and detects a phase difference; A loop filter (158-2) for adjusting and accumulating the gain of the detected phase error; And a sine and cosine signal generator 158-3 which receives the output signal of the loop filter 158-2 and outputs a sine signal and a cosine signal.
이어서, 상기와 같이 구성되는 본 발며에 대해 복소 필터링을 중심으로 살펴보기로 한다.Next, the present invention will be described based on the complex filtering.
상기에서 서술했던 종래의 복소수 필터링일 때의 수학식 6 Z = (YI*CI- YQ*CQ) + j(YI*CQ+ YI*CI)을 ZI,ZQ에 대한 식으로 표현하면 다음과 같다.In the conventional complex filtering described above, Equation 6 Z = (Y I * C I -Y Q * C Q ) + j (Y I * C Q + Y I * C I ) is represented by Z I , Z Q Expressed in terms of,
상기 수학식 7은 다음과 같이 변형될 수 있다.Equation 7 may be modified as follows.
상기 수학식 8에서는 CI+ CQ라는 공통적인 필터 계수가 존재하므로 제5도에 도시한 것처럼 피드포워드 필터부(150)내에 3 개의 유한 충격 응답 필터(FIR filter)를 사용하여 종래의 결정 궤환 등화기에 비해 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있다.In Equation 8, since there is a common filter coefficient of C I + C Q , the conventional decision feedback is performed by using three finite impact response filters (FIR filters) in the feed forward filter unit 150 as shown in FIG. Compared to equalizers, the number of finite impact response filters (FIR filters) can be reduced by a quarter.
이상에서 살펴본 바와 같이 본 발명에 따르면, 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부를 구현함으로써 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다는 데 그 효과가 있다.As described above, according to the present invention, by implementing the feedforward filter unit using the modified complex filtering algorithm, the number of finite impact response filters (FIR filters) can be reduced by about 1/4 to reduce the chip size in hardware. It can be effective.
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