KR0166038B1 - Capacitor Manufacturing Method of Semiconductor Device - Google Patents
Capacitor Manufacturing Method of Semiconductor Device Download PDFInfo
- Publication number
- KR0166038B1 KR0166038B1 KR1019940039014A KR19940039014A KR0166038B1 KR 0166038 B1 KR0166038 B1 KR 0166038B1 KR 1019940039014 A KR1019940039014 A KR 1019940039014A KR 19940039014 A KR19940039014 A KR 19940039014A KR 0166038 B1 KR0166038 B1 KR 0166038B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating
- insulating layer
- conductive layer
- layer
- storage electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고 상기 반도체기판에 콘택되는 제1도전층을 형성한 다음, 그 상부에 습식식각비가 우수한 다수의 제1절연막과 습식식각비가 떨어지는 다수의 제2절연막을 번갈어서 한층씩 주기적으로 형성하고 제1저장전극마스크를 이용하여 상기 제2절연막과 제1절연막을 식각한 다음, 상기 제1절연막을 습식방법으로 측면식각하고 전체표면상부에 단차피복비가 우수한 제2도전층을 일정두께 형성하고 제2저장전극마스크를 이용한 식각공정과 상기 절연막 제거공정을 실시함으로써 표면적이 증가된 저장전극을 형성한 다음, 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein a lower insulating layer is formed on a semiconductor substrate and a first conductive layer contacting the semiconductor substrate is formed thereon, and then a plurality of first insulating films having excellent wet etching ratio thereon. And a plurality of second insulating layers having a low wet etching ratio are periodically formed alternately, and the second insulating layer and the first insulating layer are etched using a first storage electrode mask, and then the first insulating layer is etched by a wet method. And forming a second conductive layer having an excellent step coverage ratio over the entire surface, and forming a storage electrode having an increased surface area by performing an etching process using a second storage electrode mask and removing the insulating film. By forming a capacitor capable of securing a sufficient capacitance for high integration of the device, it is possible to achieve high integration of the semiconductor device. In accordance with a technique of improving the reliability of semiconductor devices.
Description
제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시티 제조공정을 도시한 단면도.1 is a cross-sectional view showing a capacity manufacturing process of a semiconductor device formed in accordance with an embodiment of the prior art.
제2a도 내지 제2c도는 본 발명의 제1실시예에 따른 반도체소장의 캐패시터 제조공정을 도시한 단면도.2A to 2C are cross-sectional views showing a capacitor manufacturing process of a semiconductor device according to a first embodiment of the present invention.
제3a도 및 제3b도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.3A and 3B are sectional views showing a capacitor manufacturing process of a semiconductor device according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11,51 : 반도체기판 13,33 : 비트라인11,51: semiconductor substrate 13,33: bit line
15,35,59 : 하부절연층 17,37,69 : 콘택홀15,35,59: Lower insulating layer 17,37,69: Contact hole
19,39,63 : 제1다결정실리콘막 21, 41 : 제1산화막19,39,63: first polycrystalline silicon film 21, 41: first oxide film
23,43 : 제2산화막 25 : 언더컷23,43: second oxide film 25: undercut
27,45,67 : 제2다결정실리콘막 53 : 소자분리산화막27,45,67: Second polycrystalline silicon film 53: Device isolation oxide film
55 : 게이트전극 57 : 불순물 확산영역55 gate electrode 57 impurity diffusion region
65 : 유전체막65: dielectric film
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로 하는 충분한 정전용량을 확보하기 위하여 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device. In particular, a capacitor having a capacitance sufficient for high integration of a semiconductor device is formed by forming a storage electrode having an increased surface area in order to secure sufficient capacitance required as the semiconductor device is highly integrated. It relates to a technique for forming a.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기 어려워지고 있다.Since the semiconductor device is highly integrated and the cell size is reduced, it is difficult to sufficiently secure a capacitance proportional to the surface area of the storage electrode.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 침에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor, which occupies a large area in the needle, and thus, an important factor for high integration of the DRAM device.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.Therefore, in order to increase the capacitance of the capacitor, a method of using a material having a high dielectric constant as the dielectric film, forming a thin dielectric film, or increasing the surface area of the capacitor is used.
그러나, 높은 유전상수를 갖는 유전물질. 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게하는 문제점이 있다.However, dielectric materials with high dielectric constants. For example, Ta 2 O 5 , TiO 2 , SrTiO 3 , and the like have not been confirmed with reliability and thin film characteristics. Therefore, it is difficult to apply to the actual device. In addition, reducing the thickness of the dielectric film has a problem in that the dielectric film is destroyed during operation of the device, thereby lowering the reliability of the capacitor, thereby making it difficult to achieve high integration of the semiconductor device.
제1도는 종래기술에 의하여 형성된 캐패시터를 도시한 단면도이다.1 is a cross-sectional view showing a capacitor formed by the prior art.
제1도를 참조하면, 반도체기판(51) 상부에 소자분리산화막(52), 게이트산화막(53), 게이트전극(54), 산화막 스페이서(55) 및 불순물 확산영역(56,56')를 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(57)을 형성한다. 그리고, 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 반도체기판(51) 상부에 형성된 분순물 확산영역(56)을 노출시키는 콘택홀(69)을 형성한다. 그리고, 상기 콘택홀(69)을 통하여 상기 반도체기판(51)에 접속되도록 제1다결정실리콘막(63)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(63)을 식각한다. 그리고, 전체표면상부에 유전체막(65)과 제2다결정실리콘막(67)을 형성한다. 이때, 상기 유전체막(65)는 NO 또는 ONO의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(67)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.Referring to FIG. 1, the device isolation oxide film 52, the gate oxide film 53, the gate electrode 54, the oxide spacer 55, and the impurity diffusion regions 56 and 56 ′ are sequentially formed on the semiconductor substrate 51. To form. A lower insulating layer 57 is formed to planarize the entire structure. In addition, a contact hole 69 exposing the impurities diffusion region 56 formed on the semiconductor substrate 51 is formed by an etching process using a contact mask (not shown). A first polysilicon film 63 is formed to be connected to the semiconductor substrate 51 through the contact hole 69. The first polysilicon layer 63 is etched using a storage electrode mask. Then, the dielectric film 65 and the second polysilicon film 67 are formed over the entire surface. At this time, the dielectric film 65 has a complex structure of NO or ONO. The second polysilicon film 67 is used as a plate electrode. In addition, the plate electrode may be formed of polyside.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 식각선택비 차이를 이용한 식각공정과 단차피복비가 우수한 도전층 형성공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the problems of the prior art, the storage electrode having an increased surface area is formed by using an etching process using an etching selectivity difference and a conductive layer forming process having excellent step coverage ratio, and a dielectric film and a plate in a later process. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device in which an electrode is formed to form a capacitor having a capacitance sufficient for high integration of the semiconductor device.
이상의 목적을 달성하기위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,In order to achieve the above object, a capacitor manufacturing method of a semiconductor device according to the present invention,
반도체기판의 예정된 부분에 콘택되는 제1도전층 상부에 다수의 제1절연막과 다수의 제2절연막을 번갈어서 하나씩 적층하되, 최상부에 제2절연막을 형성하는 공정과, 상기 다수의 제2절연막과 다수의 제1절연막을 제1저장전극마스크를 이용하여 식각하는 공정과, 상기 다수의 제1절연막을 습식방법으로 측면식각하여 상기 다수의 제2절연막 하부로 언더컷을 형성하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층과 제1도전층을 제2저장전극마스크를 이용하여 식각함으로써 상기 다수의 제2절연막과 제1절연막을 노출시키는 공정과, 상기 제2도전층, 제1도전층과 제2절연막, 제1절연막의 식각선택비 차이를 이용한 습식방법으로 상기 제2절연막과 제1절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.Stacking a plurality of first insulating films and a plurality of second insulating films one by one on top of the first conductive layer contacting a predetermined portion of the semiconductor substrate, and forming a second insulating film on top of the plurality of second insulating films; Etching a plurality of first insulating layers using a first storage electrode mask, forming a plurality of first insulating layers by side etching of the plurality of first insulating layers by a wet method, and forming an undercut under the plurality of second insulating layers; Forming a second conductive layer in a predetermined thickness, etching the second conductive layer and the first conductive layer using a second storage electrode mask to expose the plurality of second insulating layers and the first insulating layers; Forming a storage electrode having an increased surface area by removing the second insulating layer and the first insulating layer by a wet method using a difference in etching selectivity between the second conductive layer, the first conductive layer, the second insulating layer, and the first insulating layer. It characterized in that it comprises.
또한, 상기 제1도전층과 제2도전층은 단차피복비가 우수한 도전체로 형성되는 것과, 상기 제1절연막은 상기 제2절연막보다 식각비가 우수한 물질로 형성되는 것과, 상기 제1절연막은 PSG계통의 산화막으로 형성되고 상기 제2절연막은 TEOS계통의 산화막으로 형성되는 것과, 상기 측면식각은 HF용액이 이용되는 것과, 상기 측면식각은 BOE용액이 이용되는 것과, 상기 BOE용액이 측면식각에 사용되는 경우는 TEOS계통의 산화막이 제1절연막으로 사용되는 PSG계통의 산화막이 제2절연막으로 사용되는 것과, 상기 측면식각공정시 상기 제2절연막이 라운딩(rounding)되는 것과, 상기 제2절연막 제거공정은 상기 제2도전층 및 제1도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것을 특징으로 한다.In addition, the first conductive layer and the second conductive layer are formed of a conductor having excellent step coverage ratio, the first insulating layer is formed of a material having a better etching ratio than the second insulating layer, and the first insulating layer is PSG Is formed of an oxide film and the second insulating film is formed of an oxide film of TEOS system, the side etching is HF solution is used, the side etching is BOE solution is used, and the BOE solution is used for side etching The PSG system oxide film, in which the TEOS oxide film is used as the first insulating film, is used as the second insulating film, the second insulating film is rounded during the side etching process, and the second insulating film removing process is performed. Characterized in that the wet method using the difference in etching selectivity between the second conductive layer and the first conductive layer.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2c도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.2A to 2C are cross-sectional views illustrating a capacitor manufacturing process of the semiconductor device according to the first embodiment of the present invention.
제2a도를 참조하면, 반도체기판(11) 상부에 하부절연층(15)을 형성한다. 이때, 상기 하부절연층(15)은 소자분리산화막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨)그리고 비트라인(13)이 순차적으로 형성된 것이다. 여기서, 상기 비트라인(13)은 캐패시터 형성후에 형성할 수 있다.Referring to FIG. 2A, a lower insulating layer 15 is formed on the semiconductor substrate 11. In this case, the lower insulating layer 15 is a device isolation oxide film (not shown), a gate electrode (not shown), an impurity diffusion region (not shown) and a bit line 13 are sequentially formed. The bit line 13 may be formed after the formation of the capacitor.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(17)을 형성한다.Next, a contact hole 17 is formed to expose a predetermined portion of the semiconductor substrate 11 by an etching process using a contact mask (not shown).
그리고, 상기 콘택홀(17)이 접속되는 제1다결정실리콘막(19)을 형성한다.Then, the first polysilicon film 19 to which the contact hole 17 is connected is formed.
그리고, 상기 제1다결정실리콘막(19) 상부에 제1산화막(21)과 제2산화막(23)을 순차적으로 형성한다. 이때, 상기 제1산화막(21)은 상기 제2산화막(23)보다 식각이 잘되는 물질로 형성한다. 여기서, 상기 제1산화막(21)은 비.피.에스.지(BPSG : Boro Phospho Silicat Glass, 이하에서 BPSG 라 함), 피.에스. 지(PSG : Phospho Silicate Glass, 이하에서 PSG라 함) 및 오존-피.에스.지(O3-PSG : Ozone Phospho Silicate Glass, 이하에서 O3-PSG 라 함)등의 산화막이 사용된다. 그리고, 상기 제2산화막(23)은 테오스(TEOS : Tetra Ethyl Ortho Silicate Glass, 이하에서 TEOS라 함)계통의 산화막이 사용된다. 상기 TEOS계통의 산화막은 TEOS및 오존-테오스(O3-TEOS : Ozone Tetra Ethyl Ortho Silicate Glass, 하에서 TEOS라 함) 등이 있다.A first oxide film 21 and a second oxide film 23 are sequentially formed on the first polysilicon film 19. In this case, the first oxide layer 21 is formed of a material that is better etched than the second oxide layer 23. Here, the first oxide film 21 is B.P.G. (BPSG: Boro Phospho Silicat Glass, hereinafter referred to as BPSG), P.S. Oxide films such as paper (PSG: Phospho Silicate Glass, hereinafter PSG) and ozone-P.S. Paper (O3-PSG: Ozone Phospho Silicate Glass, hereinafter O3-PSG) are used. As the second oxide layer 23, an oxide layer having a Teos (TEtra: Tetra Ethyl Ortho Silicate Glass (TEOS)) system is used. The TEOS-based oxide film includes TEOS and ozone-theos (O3-TEOS: TEOS under Ozone Tetra Ethyl Ortho Silicate Glass).
그 후에 제1저장전극마스크(도시안됨)을 이용한 식각공정으로 상기 제2산화막23)을 식각한다.Thereafter, the second oxide layer 23 is etched by an etching process using a first storage electrode mask (not shown).
제2b도를 참조하면, 상기 제1산화막(21)을 습식식각한다. 이때, 상기 제1산화막(21)은 상기 제2산화막(23)의 하부로 언더컷(25)을 형성한다. 상기 제2산화막(23)이 라운딩된다. 여기서, 상기 습식방법은 HF 용액이나 BOE용액을 이용하여 실시한다.Referring to FIG. 2B, the first oxide layer 21 is wet etched. In this case, the first oxide film 21 forms an undercut 25 under the second oxide film 23. The second oxide layer 23 is rounded. Here, the wet method is performed using HF solution or BOE solution.
제2c도를 참조하면, 전체표면상부에 제2단결정실리콘막(27)을 형성한다.Referring to FIG. 2C, a second single crystal silicon film 27 is formed over the entire surface.
그리고, 제2저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제2단결정실리콘(27), 제2산화막(23)과 제1산화막(21)을 순차적으로 식각한다.The second single crystal silicon 27, the second oxide film 23, and the first oxide film 21 are sequentially etched by an etching process using a second storage electrode mask (not shown).
후공정에서, 상기 제2산화막(23)과 제1산화막(21)을 제거함으로써 표면적이 증가된 저장전극을 형성한다. 이때, 상기 제2산화막(23)과 제1산화막(21)제거 공정은 상기 제1다결정실리콘막(19)을 식각장벽으로 하여 습식방법으로 실시된다.In a later step, the storage electrode having an increased surface area is formed by removing the second oxide film 23 and the first oxide film 21. At this time, the process of removing the second oxide film 23 and the first oxide film 21 is performed by a wet method using the first polycrystalline silicon film 19 as an etch barrier.
그 다음에, 상기 저장전극 표면에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 순차적으로 형성하므로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때 상기 유전체막은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 제3다결정실리콘막은 도전층으로서 플레이트 전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또한 이와 유사한 전도물질로 형성할 수 있다.Next, a dielectric film (not shown) and a plate electrode (not shown) are sequentially formed on the storage electrode surface to form a capacitor having a capacitance sufficient for high integration of the semiconductor device. In this case, the dielectric film is formed of a material having excellent dielectric properties. Here, the dielectric film is formed of a NO or ONO composite structure. The third polysilicon film is used as a plate electrode as a conductive layer. Here, the plate electrode may be formed of a polyside or a similar conductive material.
제3도 및 제3b도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.3 and 3b are cross-sectional views showing a capacitor manufacturing process of a semiconductor device according to a second embodiment of the present invention.
제3a도를 참조하면, 반도체기판(3) 상부에 하부절연층(35)을 형성한다. 이때, 상기 하부절연층(35)은 소자분리산화막(도시안됨), 게이트전극(도시안됨)및 불순물 확산영역(도시안됨) 그리고 비트라인(33)이 형성된 것이다. 여기서, 상기 비트라인(33)은 캐패시터 형성후에 형성할 수도 있다.Referring to FIG. 3A, a lower insulating layer 35 is formed on the semiconductor substrate 3. In this case, the lower insulating layer 35 includes an isolation layer (not shown), a gate electrode (not shown), an impurity diffusion region (not shown), and a bit line 33. The bit line 33 may be formed after the formation of the capacitor.
그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 하부절연층(35)을 식각하여 상기 반도체기판(31)의 예정된 부분을 노출시키는 콘택홀(37)을 형성한다.The lower insulating layer 35 is etched by an etching process using a contact mask (not shown) to form a contact hole 37 exposing a predetermined portion of the semiconductor substrate 31.
그 다음에, 상기 콘택홀(37)을 통하여 상기 반도체기판(31)에 접속되는 제1다결정실리콘말(39)을 형성한다.Next, a first polysilicon film 39 is formed which is connected to the semiconductor substrate 31 through the contact hole 37.
그리고, 그 상부에 제1산화막(41)과 제2산화막(43)을 번갈아서 삼층을 적층시킨다. 이때, 상기 제1산화막(41)은 BPSG, PSG 및 03-PSG등의 산화막이 사용된다. 그리고, 상기 제2산화막(43)은 TEOS계통의 산화막이 사용된다. 상기 TEOS계통의 산화막은 TEOS및 03-TEOS 등이 있다.Then, three layers are stacked alternately with the first oxide film 41 and the second oxide film 43. At this time, the first oxide film 41 is an oxide film such as BPSG, PSG and 03-PSG. As the second oxide layer 43, an oxide layer of a TEOS system is used. The TEOS-based oxide film includes TEOS and 03-TEOS.
그 다음에, 제1저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1다결정실리콘막(39)을 노출시킨다.Next, the first polycrystalline silicon film 39 is exposed by an etching process using a first storage electrode mask (not shown).
그리고, 습식방법으로 상기 제1산화막(41)을 측면식각한다. 이로인하여, 상기 제2산화막(43)의 하부에 언더컷이 형성되고, 상기 제2산화막(43)은 라운딩된다.Then, the first oxide layer 41 is etched side by a wet method. As a result, an undercut is formed under the second oxide layer 43, and the second oxide layer 43 is rounded.
이때, 상기 습식방법은 HF용액이나 BOE 용액을 이용하여 실시한다.At this time, the wet method is carried out using HF solution or BOE solution.
그후, 전체표면상부에 제2다결정실리콘막(45)을 일정두께 형성한다. 그리고, 제2저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제2다결정실리콘막(45)과 적층된 산화막을 순차적으로 식각한다. 이때, 상기 제2산화막(43)과 제1산화막(41)이 노출된다.Thereafter, a second polycrystalline silicon film 45 is formed on the entire surface at a constant thickness. Subsequently, the second polycrystalline silicon film 45 and the oxide film laminated with the second storage electrode mask (not shown) are sequentially etched. In this case, the second oxide layer 43 and the first oxide layer 41 are exposed.
후공정으로, 상기 제2산화막(43)과 제1산화막(41)을 순차적으로 제거함으로써 표면적이 증가된 저장전극을 형성한다. 이때, 상기 제2산화막(43)과 제1산화막(41)은 상기 제1다결정실리콘막(39)을 식각장벽으로 하여 습식방법으로 쉽게 제거된다.In a later process, the second oxide film 43 and the first oxide film 41 are sequentially removed to form a storage electrode having an increased surface area. At this time, the second oxide film 43 and the first oxide film 41 are easily removed by a wet method using the first polycrystalline silicon film 39 as an etch barrier.
그 다음에, 상기 저장전극 표면에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 제3다결정신리콘막은 도전층으로서 플레이트전극으로 사용된 것이다. 그리고, 상기 제3다결정실리콘막을 도전층으로서 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.Next, a dielectric film (not shown) and a plate electrode (not shown) are sequentially formed on the storage electrode surface to form a capacitor having a capacitance sufficient for high integration of the semiconductor device. In this case, the dielectric film is formed of a material having excellent dielectric properties. Here, the dielectric film is formed of a NO or ONO composite structure. The third polycrystalline silicon film is used as a plate electrode as a conductive layer. The third polysilicon film is used as a plate electrode as a conductive layer. Here, the plate electrode may be formed of a polyside or a similar conductive material.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은 식각선택비 차이를 이용한 식각 공정과 단차피복비가 우수한 도전츨 형성공정을 이용하여 표면적이 증가된 저장전극을 형성하므로써 반도체소자의 고집적화를 가능하게 하고 반도체소장의 신뢰성을 향상시키는 잇점이 있다.As described above, the capacitor manufacturing method of the semiconductor device according to the present invention forms a storage electrode with an increased surface area by using an etching process using an etching selectivity difference and a conductive fill forming process having excellent step coverage ratio. This has the advantage of enabling and improving the reliability of semiconductor holdings.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039014A KR0166038B1 (en) | 1994-12-29 | 1994-12-29 | Capacitor Manufacturing Method of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039014A KR0166038B1 (en) | 1994-12-29 | 1994-12-29 | Capacitor Manufacturing Method of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026844A KR960026844A (en) | 1996-07-22 |
| KR0166038B1 true KR0166038B1 (en) | 1998-12-15 |
Family
ID=19405217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039014A Expired - Fee Related KR0166038B1 (en) | 1994-12-29 | 1994-12-29 | Capacitor Manufacturing Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0166038B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829400B2 (en) | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
-
1994
- 1994-12-29 KR KR1019940039014A patent/KR0166038B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829400B2 (en) | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026844A (en) | 1996-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5478769A (en) | Process for fabricating a stashed capacitor in a semiconductor device | |
| KR940006682B1 (en) | Manufacturing Method of Semiconductor Memory Device | |
| KR970000229B1 (en) | Method for manufacturing dram capacitor | |
| KR970000228B1 (en) | Method for manufacturing dram capacitor | |
| JPH0821695B2 (en) | Highly integrated semiconductor memory device and manufacturing method thereof | |
| KR0138317B1 (en) | Semiconductor device capacitor manufacturing method | |
| KR100456577B1 (en) | Capacitor Of Semiconductor Device And Method Of Fabricating The Same | |
| JPH1098155A (en) | Method of forming capacitor for semiconductor element | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| JPH0821700B2 (en) | Method for manufacturing charge storage electrode of semiconductor memory device | |
| KR0166038B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR0166491B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0166030B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR100192927B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR0159020B1 (en) | Method for forming storage electrode of semiconductor device | |
| KR0166490B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0159019B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0146256B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR0164080B1 (en) | Storage electrode manufacturing method | |
| KR0168335B1 (en) | Semiconductor device & its fabrication method | |
| KR100252542B1 (en) | Method for fabricating a storage node of dram cell | |
| KR0132654B1 (en) | Manufacturing method of capacitor of semiconductor device | |
| KR0169597B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR0166495B1 (en) | Storage electrode fabrication method of semiconductor device | |
| KR0154154B1 (en) | Storage electrode fabrication method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-5-5-R10-R17-oth-X000 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20050822 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20060922 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20060922 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |