KR0140571B1 - 버스제어수단을 구비한 다중프로세서시스템 - Google Patents

Abstract

본 발명은 버스제어수단을 구비하는 다중프로세서시스템에 관한 것으로 특히, 서로 다른 프로세서간의 데이터 전송을 가능하게 하고, 시스템버스의 안정성을 높이는 버스제어수단을 구비하는 다중프로세서시스템에 관한 것이다. 본 발명은 시스템버스를 통하여 데이터를 공유하는 다수의 프로세서보드를 포함하고, 상기 각 프로세서보드는 데이터신호를 고유의 프로토콜에 맞는 특정정보신호와 함께 전송하거나 전송받는 프로세서를 구비하는 다중프로세서시스템에 있어서, 상기 각 프로세서보드는 상기 프로세서의 특정정보신호를 공통의 정보신호로 변환하여 데이터신호와 함께 시스템버스로 전송하고, 시스템버스로부터 전송된 공통의 정보신호를 상기 프로세서에 맞는 특정정보신호로 변환하여 데이터신호와 함께 상기 프로세서로 전송하는 버스제어수단을 더 포함함을 특징으로 한다.

따라서, 본 발명은 특정정보신호(BM)를 공통의 정보신호(TT, TS, LoA)로 전환하여 데이터를 송수신함으로서, 버스송수신부가 단순화되어 시스템버스의 안정성을 높일 수 있으며, 서로 다른 프로토콜을 사용하는 프로세서시스템간의 데이터 송수신을 가능하게 한다.

Description

버스제어수단을 구비하는 다중프로세서시스템

제1도는 종래의 프로세서시스템을 설명하기 위한 블럭도.

제2도는 본 발명에 의한 버스제어수단을 구비하는 다중프로세서시스템을 설명하기 위한 블럭도.

제3A도 내지 제3I도는 제2도에서 '쓰기' 명령인 경우의 시간규격을 보여주는 타이밍도.

제4A도 내지 제4I도는 제2도에서 '읽기' 명령인 경우의 시간규격을 보여주는 타이밍도.

본 발명은 버스제어수단을 구비하는 다중프로세서시스템에 관한 것으로 특히, 컴퓨터 시스템의 데이터 버스 전송프로토콜을 새롭게 구현하여 서로 다른 프로세서간의 데이터 전송을 가능하게 하고, 시스템버스의 안정성을 높이는 버스제어수단을 구비하는 다중프로세서시스템에 관한 것이다.

종래의 주전산기 II, III의 시스템버스에 사용되는 데이터버스는 각각 64비트와 128비트의 데이타크기를 갖는다. 주전산기II 기종은 전송하고자하는 데이터의 크기(64비트), 및 유효한 데이터임을 알리기 위하여 추가되는 한 데이터바이트당 하나의 바이트마스크비트(Byte Mask Bit)로 이루어진 바이트마스크(Byte Mask) 신호(총 8개의 비트)로서 각 보드간의 데이터 전송을 수행한다. 주전산기III 기종은 데이터 128비트에 대응하는 바이트마스크 신호 즉, 총 16개의 비트가 더 추가 되어 각 보드간의 데이터 전송을 수행한다.

시스템버스의 성능이 점점 고속화, 대형화 되어감에 따라 버스를 제어하기 위한 회로가 복잡하게 되고, 또한 신호선의 증가에 따라 사용되는 소자의 수가 증가할 수밖에 없어, 이에 의하여 시스템 전체에 미치는 영향을 고려하지 않을 수 없다.

증대형 컴퓨터는 시스템 내에서 고유의 기능을 하는 각종 보드들, 예를 들어 시스템 전체를 제어하는 프로세서보드, 데이터의 입출력을 제어하는 입출력제어보드, 및 데이터의 저장기능을 제어하는 메모리보드 등에 정착된 프로세서들은 보통 하나의 제조처에서 생산된 프로세서를 채택하여 사용된다.

그러나, 각 기능별 보드들은 그 기능에 따라 특정한 성능이 구비된 프로세서가 요구되며, 또한 각 제조처에서 생산되는 프로세서들은 그 각자 고유의 장단점을 가지고 있으므로 전체 시스템의 구성시 이러한 점이 고려되어야 한다. 예를 들어, 프로세서보드는 속도면을 중시하여 속도가 빠른 어느 특정 제조처의 프로세서를 사용하고, 입출력보드는 속도면보다는 그 보드와 연결되는 여러 가지 기기의 호환성을 고려하여 또 다른 제조처의 프로세서를 사용하여 전체의 컴퓨터시스템을 구성할 수 있다. 이와같이 시스템을 구성함으로써 시스템의 성능을 향상시킬 수 있으며, 다른 시스템간의 호환성을 높일 수 있다.

따라서, 본 발명의 목적은 특성이 다른 여러 가지 프로세서를 사용하는 컴퓨터시스템에서 그들 프로세서들간의 데이터 전송을 서로 호환성있도록 제어할 수 있는 버스제어수단을 구비하는 다중프로세서시스템을 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명에 의한 버스제어수단을 구비한 다중프로세서시스템은 시스템버스를 통하여 테이타를 공유하는 다수의 프로세서보드를 포함하고, 상기 각 프로세서보드는 데이터신호를 고유의 프로토콜에 맞는 특정정보신호와 함께 전송하거나 전송받는 프로세서를 구비하는 다중프로세서시스템에 있어서, 상기 각 프로세서보드는 상기 프로세서의 특정정보신호를 공통의 정보신호로 변환하여 데이터신호와 함께 시스템버스로 전송하고, 시스템버스로부터 전송된 공통의 정보신호를 상기 프로세서에 맞는 특정정보신호로 변환하여 데이터신호와 함께 상기 프로세서로 전송하는 버스제어수단을 더 포함함을 특징으로 한다.

이하에서 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 종래의 프로세서시스템을 설명하기 위한 블록도로서, 동일한 전송특성을 가진 프로세서를 사용하여 제한된 규격하에 데이터마스크에 대한 제어없이 사용된다.

종래의 프로세서시스템은 시스템버스의 사용권을 부여받아 데이터를 송수신하기 위하여 데이터와 어드레스를 처리하는 프로세서부(11)와, 프로세서부(11)에서 출력된 어드레스를 저장하는 어드레스버퍼(13)와, 프로세서부(11)에서 출격된 데이터를 저장하는 데이터버퍼(14)와, 프로세서부(11)에서 버스요구신호(111)를 입력받아 버스의 사용권을 제어하는 버스요구제어부(16)와, 시스템버스(141)를 통하여 어드레스와 데이터를 송수신하는 버스송수신부(18)로 구성된다.

111은 프로세서부(11)의 버스요구신호, 112는 프로세서부(11)의 버스요구신호에 대한 버스제어신호, 121, 122, 및 123은 어드레스버스, 131, 132, 및 133은 데이터버스, 그리고 141은 시스템버스이다.

소정의 프로세서시스템이 데이터버스를 통하여 데이터전송을 수행하고자 할 때 ,프로세서부(11)는 보드내에 있는 버스요구제어(16)부의 제어에 따라 버스사용권을 부여받는다. 버스사용권을 부여받은 프로세서부(11)는 프로세서 고유의 프로토콜에 적합한 형식의 데이터크기 및 데이터마스크비트(BM)를 버스송수신부(18)를 통하여 시스템버스(141)에 실어 전송한다. 이때, 시스템버스(141)를 통해 데이터를 송수신하는 상대가 되는 프로세서는 특성이 동일한 소자이기 때문에 동일한 전송 프로토콜로서 전송된 데이터를 별다른 전환없이 그대로 받아볼 수 있다. 즉, 프로세서시스템의 각 보드는 동일한 특성의 프로세서를 사용하여야만 보드간 데이터의 송수신이 가능하다.

제2도는 본 발명에 의한 버스제어수단를 구비하는 다중프로세서시스템을 설명하기 위한 블록도로서, 시스템버스의 사용권을 부여받아 데이터를 송수신하기 위하여 데이터와 어드레스를 처리하는 프로세서부(21)와 프로세서부(21)에서 출력된 어드레스를 저장하는 어드레스버퍼(23)와, 프로세서부(21)에서 출력된 데이터를 저장하는 데이터버퍼(24)와, 프로세서부(21)에서 버스요구신호를 입력받아 버스의 사용권을 제어하는 버스요구제어부(26)와 시스템버스를 통하여 어드레스와 데이터를 송수신하는 버스송수신부(28)와, 각 보드간의 데이터 전송규격을 만족하는 동시에, 전송특성이 서로 다른 프로세서들간의 데이터전송도 가능하도록 하는 버스제어부(29)를 구비한다. 211은 프로세서부의 버스요구신호, 212는 프로세서부의 버스요구신호에 대한 버스제어신호, 221, 222, 및 223은 어드레스버스, 231, 234, 및 236은 데이터버스, 133은 바이트마스크버스, 그리고 241은 시스템버스이다.

본 발명은 서로 다른 전송 프로토콜을 사용하는 프로세서가 장착된 복수개의 보드들간의 데이터전송이 수행되는 경우, 일례를 들어, 인텔 펜티엄 프로세서를 사용하는 보드와 썬마이크로 프로세서를 사용하는 보드간의 데이터 전송에 적용할 수 있다.

특정 프로세서보드 예를 들면, 인텔 펜티엄 프로세서를 사용하는 보드가 데이터버스(241)를 통하여 데이터를 전송하고자 할 때, 프로세서부(21)는 그 보드내에 있는 버스요구제어부(26)의 제어에 따라 버스사용권을 부여받는다.

버스사용권을 부여받은 프로세서부(21)는 해당 프로세서 고유의 프로토콜에 적합한 형식의 데이터비트(128비트 또는 64비트) 및 바이트마스크비트(16 비트 또는 8비트)를 데이터버퍼(24)로 출력한다. 데이터버퍼(24)로부터 출력되는 데이터비트는 송수신부(28)로, 그리고 데이터버퍼(24)로부터 출력되는 데이터비트 버스송수신부(28)로, 그리고 데이터버퍼(24)로부터 출력되는 바이트마스크비트(BM)는 버스제어부(Byte Control Module:29)를 통하여 버스송수신부(Bus Tranceiver Logic:28)로 출력된다.

버스제어부(29)는 입력된 바이트마스크신호를 상대 프로세서(썬마이크로 프로세서)에 적합한 프로토콜 형식으로 전환하여 버스송수신부(28)로 출력한다. 버스제어부(29)에 의한 바이트마스신호의 전환과정은 제1도에 도시된 종래의 기술에서 바이트마스크신호가 그대로 시스템버스로 전송되는 시간내에 이루어져야 한다. 즉, 버스제어부(29)는 시스템버스(241)를 사용하고자 하는 프로세서가 버스요구제어부(26)에 대해 버스사용을 요구하기 전에 그 데이터를 전송받을 다른 보드에 적합한 프로토콜 형식으로 이미 전환해 주어야 한다.

프로토콜 전환에 필요한 시간이 시스템버스 규격에 추가되면 전체 시스템의 성능을 떨러뜨릴 수 있으므로, 어드레스 주기에서 이미 프로세서부(21)로부터 전송된 바이트마스크신호를 제어하여 그 다음의 데이터 주기안에 안정하게 데이터마스크신호를 제어하여 그 다음의 데이타주기안에 안정되게 데이터마스크신호 준비한다.

제3A도 내지 제3I도는 제2도에 도시한 프로세서부(21)에서 시스템버스(241)로 데이터를 단일 전송하는 경우의 시간규격을 보여주는 타이밍도이다.

시스템버스(241)상의 어드레스, 전송형태(Transfer Type : TT), 전송데이타의 크기(Transfer Size : TS), 및 전송배열어드레스(Low Ordered Address)를 같은 주기안에 드라이브하고(제3C도 -- 제3F도), 그 다음 주기에서 데이타를 드라이브하면(제3G도), 응답보드는 전송을 요구한 보드가 드라이브한 시점보다 두 주기 뒤에 드라이브한 어드레스에 대한 응답인지신호(Address Acknowledge : AACK)를 전송하고(제3H도), 그 다음 주기에서 데이터에 대한 응답인지신호(Date Acknowledge : DACK)를 전송한다.(제3I도)

제 4A 도 내지 제 4I 도는 제 2 도에 도시한 프로세서부가 시스템버스의 데이터를 읽는 경우의 시간규격을 보여주는 타이핑도이다.

시스템버스(241)상에 어드레스, 전송형태(Transfer Type), 전송데이타의 크기(Transfer Size:TS), 전송배열어드레스(Low Ordered Adress)를 같은 주기안에 드라이브하면 (제 4C 도 … 제 4F 도) 응답보드는 응답을 요구한 보드가 드라이브한 시점보다 두 주기 뒤에 드라이브한 어드레스에 대한 응답인지신호(Adress Acknowledge: AACK)를 전송한다.(제 4G 도) 데이터를 요구하는 데이터가 전송되면(제 4H 도), 그 데이터에 대한 응답인지신호(Data Acknowledge; DACK)를 전송한다. (제 4I 도)

상술한 바와 같은 동작은 어드레스, 데이터 뿐만 아니라 각종 사이클이 시작하기 전에 버스 사용을 요구하는 버스요구제어부(26)의 제어에 따라 시스템버스상(241)의 여러 보드들에 대한 중재신호(Bus Arbitration Request; ABRQ)의 우선순위에 따라 버스사용권을 획득하여 일련의 동작을 수행할 수 있다.

표1은 펜티엄 프로세서를 장착한 보드와 썬마이크로 프로세서를 장착한 보드간의 데이터 송수신을 가능하게 하기 위하여 펜티엄 프로세서에서 사용하는 정보신호 즉, 바이트마스크신호를 입력하여 썬마이크로 프로세서에서 사용하는 정보신호 즉, 데이터의 크기를 지정하는 공통의 정보신호(TT, TS)로 전환하기 위한 표이다. 여기서, TS(Transfer Size)는 데이타의 크기를 지정하는 신호이며, TT(Transfer Type)는 데이타의 형태를 표시하는 신호를 말한다. TT == '0'일 경우는 프로세서부(21)의 데이터를 시스템버스(241)로 단일전송하고, TT =='1'일 경우는 프로세서부(21)의 데이터를 시스템버스(241)로 블록전송한다.

종래의 방법에 의한면 128비트의 데이터 크기를 갖는 시스템의 경우, 바이트마스크비트 16비트로 데이터의 크기를 지정한다. 하지만, 본 발명에서는 표1에서 보는 바와 같이 버스제어부(29)에서 TT 한비트와 TS세비트로 전환하여 데이터의 크기를 지정함으로서 시스템버스의 신호선갯수를 줄일수 있다. 표1은 데이터의 크기를 지정하지만, 시스템버스(241)의 어느 데이터비트라인부터 유효한 데이터가 송수신되는지는 알수가 없다. 따라서, 어드레스 라인 3비트(LoA)를 사용하여 시스템버스의 어느 데이터라인부터가 유효한 데이터인지를 인지하기 위한 전송배열어드레스(LoA)를 나타낸 것이 표2이다.

표2의 바이트마스크신호(BM[7..0])의 한 비트는 데이터버스의 데이터라인 한 바이트 단위를 표시하며, 제2도의 프로세서부(21)에서 출력된 바이트마스크신호(BM)와 전송배열어드레스(LoA)와 관계를 나타낸 것이다. 예를 들어 데이터의 크기가 4바이트인 경우, 버스제어부(29)에서는 b'00001111'롤 입력되는 BM[7..0]신호를 반전하여 b'11110000'를 생성한다. 이 값을 표2에 대입하여 스캐닝하면 표2의 다섯 번째 /BM[7..0]==b'xxx10000'에 해당하고, 전송배열 어드레스(LoA)를 '100'으로 하여 데이터라인의 63번째부터 32번째가지를 사용하여 데이터를 한번에 시스템버스로 전송할 수 있다. 4바이트 전송에 있어서 다른 예를 들면, 프로세서가 '11110000'와 같은 유효데이타 송수신을 요구할 경우 버스제어부(29)에서는 b'11110000'로 입력되는 바이트마스크신호(BM)를 역으로 바꾸어 /BM[7..0]=='00001111'을 생성하고, 이 값은 표2의 첫 번째에 해당하므로 전송배열어드레스(LoA)는 '000'를 출력한다. 따라서, 데이터라인의 31번째부터 0번째 까지를 사용하여 한번에 시스템버스로 전송할 수가 있다.

또한, 표2의 두 번째 전송배열어드레스(LoA)를 연속적으로 조합하여 시간적으로 연속하여 데이터를 전송할 수 있다. 즉, 불규칙나열(Misalignment)지원이 가능하다.

이와같은 버스제어부(29)는 프로그램 가능소자(FPGA)로 간단하게 구성할 수 있으므로 회로를 쉽게 변화시킬 수 있다.

상술한 바와 같이 본 발명에 따른 버스제어수단을 구비한 다중프로세서시스템은 버스제어부에서 특정정보신호(BM)를 공통의 정보신호(TT, TS, LoA)로 전환하여 데이터를 송수신함으로서, 시스템 전체의 성능에 직접적인 영향을 미치는 버스송수신부가 단순화되어 시스템버스의 안정성을 높일 수 있으며, 서로 다른 프로토콜을 사용하는 프로세서시스템간의 데이터 송수신을 가능하게 한다.

Claims (3)

1. 시스템버스를 통하여 데이터를 공유하는 다수의 프로세서보드를 포함하고, 상기 각 프로세서보드는 데이터신호를 고유의 프로토콜에 맞는 특정정보신호와 함께 전송하거나 전송받는 프로세서를 구비하는 다중프로세서시스템에 있어서, 상기 각 프로세서보드는 상기 프로세서의 특정정보신호를 공통의 정보신호로 변환하여 데이터신호와 함께 시스템버스로 전송하고, 시스템버스로부터 전송된 공통의 정보신호를 상기 프로세서에 맞는 특정정보신호로 변환하여 데이터신호와 함께 상기 프로세서로 전송하는 버스제어수단을 더 포함함을 특징으로 하는 다중프로세서시스템.
2. 제1항에 있어서, 상기 특정정보신호는 인텔 펜티엄 프로세서를 사용하는 보드에서 데이터의 크기 및 유효한 데이터임을 알리는 바이트마스크비트(BM)에 해당하는 것을 특징으로 하는 다중프로세서시스템.
3. 제1항에 있어서, 상기 공통의 정보신호는 데이터의 크기를 지정해주는 신호(TS)와, 데이터의 형태를 지정하는 신호(TT)와, 몇번째 데이터 비트부터 유효한 데이터인지를 알려주는 전송배열어드레스(LoA)로 이루어진 것을 특징으로 하는 다중프로세서시스템.