JPWO2006038257A1 - 半導体装置の製造方法 - Google Patents

Abstract

チップの主面（バンプ電極形成面）において、バンプ電極１１の形成されていない領域において複数の測定点を設定し、それら複数の測定点における高さを求め、その高さの情報をもとに最小二乗法による回帰計算を実施し、最小二乗平面ＳＳを設定する。次いで、複数のバンプ電極１１のそれぞれについて、この最小二乗平面ＳＳからの高さｈ２１、ｈ２２、ｈ２３等を求め、この高さｈ２１、ｈ２２、ｈ２３等をもとにして複数のバンプ電極１１の高さが基準値以内か否かの判定、および複数のバンプ電極１１の平坦度が基準値以内か否かの判定を行う。

Description

本発明は、半導体装置の製造技術に関し、特に、外部接続端子をバンプ電極で構成した半導体装置のバーンイン（通電加速）試験に適用して有効な技術に関するものである。

日本特開２０００−３１４７５９号公報（特許文献１）には、ＢＧＡ（Ball Grid Array）パッケージＩＣ用のバーンインボードにおいて、ＢＧＡパッケージの外形に嵌合する案内凹部と、ボール電極に嵌合する電極案内凹部とを基板内に形成し、電極案内凹部の底部に導電性パッドを設けることにより、狭いピッチの突起電極を有するＢＧＡパッケージＩＣを搭載でき、かつ低コストで作製することを可能とする技術について開示されている。

また、国際公開ＷＯ９９／１５９０８号パンフレット（特許文献２）には、微細ピッチのＢＧＡ、ＣＳＰ（Chip Size Package）の検査およびバーンインに用いるソケットにおいて、接続端子と拡大回路とを一体化し、他の加圧部およびガイド部を別構成とし、それらの組み合わせによりＢＧＡ、ＣＳＰに対応する構成とし、接続端子の表面に固定された金属粒子がＢＧＡ、ＣＳＰのはんだボール端子と接触した際にはんだ表面の酸化膜を破って確実な電気的接続を確保することにより、はんだボールと接触端子との電気的接触を確実にとる技術について開示されている。

また、日本特開２００１−４３３４号公報（特許文献３）には、半導体パッケージのボール端子の平面画像を撮像するラインセンサと、そのラインセンサと半導体パッケージとをボール端子配列の一方向に相対的に移動する駆動機構とを備えた検査装置において、ラインセンサの光軸を挟んで互いに対向する位置に、一対の平行照明をパッケージ移動方向と直行する方向に沿って配置することで、ラインセンサで撮像されるすべてのボール端子に対し均一な照度分布で得られるリップマーク形画像によって計測を行うことにより、ボールピッチ、ボール径およびボール端子位置精度等のボール計測を正確かつ高速に行う技術について開示されている。

また、日本特開２０００−２３５０６２号公報（特許文献４）には、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験において、バーンイン試験装置のソケットに装着されたソケット基板の主面に配線と一体に複数個のパッド（電極）を設け、それぞれのパッドの表面に複数個の突起を設け、これらの突起について、これらに接続されるはんだバンプの下端がパッドの表面と接触することがないように、その高さおよび互いの距離を規定することにより、ソケット基板のパッドとバンプ電極との接触抵抗を安定に確保する技術が開示されている。
特開２０００−３１４７５９号公報 国際公開ＷＯ９９／１５９０８号パンフレット 特開２００１−４３３４号公報 特開２０００−２３５０６２号公報

電子機器の小型・軽量化に伴い、半導体装置のパッケージについても薄型化や小型・軽量化が求められている。ＣＳＰ（Chip Size Package）は、半導体チップ（以下、単にチップと記す）のサイズと同等またはわずかに大きいパッケージの総称であり、小型・軽量化を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できるパッケージ構造として実用化されている。

ＣＳＰの製造技術として、ウエハプロセスパッケージ（Wafer Process Package；以下、ＷＰＰと略す）技術がある。この技術は、ウエハプロセスを経て半導体ウエハ（以下、単にウエハと記す）に形成された複数のチップを、ウエハの状態のまま一括して樹脂封止する技術である。この技術においては、製造工程を簡略化でき、製造コストを低減でき、さらに、ＣＳＰを大幅に小型化することができるという優れた特徴がある。

ＷＰＰ技術によってＣＳＰを製造するに当たっては、チップのボンディングパッドと、チップを所定の配線基板（実装基板）上に実装するためのバンプ電極等のような実装電極（外部接続端子）とを電気的に接続する配線（以下、再配線と記す）が設けられ、ウエハプロセスの寸法に律則されるボンディングパッドと、パッケージプロセスの寸法に律則される実装電極との寸法上の整合がとられている。すなわち、実装電極の寸法（電極自体の寸法および隣接間隔等）は、配線基板側の寸法に律則されるため、ボンディングパッドの寸法（パッド自体の寸法および隣接間隔等）よりも相対的に大きな寸法が必要となる。このため、ウエハプロセスに律則される微細なボンディングパッドをそのまま実装電極に使用することはできない。そこで、相対的に大きな寸法の実装電極は、チップの比較的広い空き領域に配置し、その実装電極とボンディングパッドとを再配線によって電気的に接続するようにしている。

ところで、近年、チップサイズの小型化および実装電極数の増加（多ピン化）に伴い、実装電極が配置されるピッチが小さくなり、かつ実装電極自体のサイズも小さくなってきている。このような状況下で、たとえばＷＰＰ技術によって自動車搭載用のＣＳＰ型のマイクロコンピュータを製造しようとした場合には、以下のような課題が存在することを本発明者らは見出した。

すなわち、自動車搭載用のＣＳＰ型のマイクロコンピュータには高い信頼性が要求され、また多数の実装電極を有していることから個々のチップ毎にバーンインを実施する方法が考えられる。しかしながら、実装電極が配置されるピッチが小さくなっていることから、このピッチに対応したバーンインソケットを市販品で安価に入手することが困難であるという課題が存在する。

また、実装電極のサイズが小さくなってきていることから、バーンイン試験を経ることによる実装電極の変形量が実装電極自体のサイズに対して相対的に大きくなる。実装電極が変形しても、たとえば実装電極を形成するはんだの量に変化がなく、実装電極の接合強度の低下がなく、さらに複数の実装電極の平坦度が規定値内に入っていれば実装に際しての問題はない。しかしながら、変形した実装電極を対象とした実装電極の寸法、および複数の実装電極の平坦度を測定するための技術が必要となる課題が存在する。

また、ＷＰＰ技術によって形成されたＣＳＰの外形は、シリコンで形成されていることから、バーンイン試験に際しては、チップのハンドリング時と同様に割れ、欠け、および異物の付着等のダメージを防がなければならない課題が存在する。

また、経済性の観点から、バーンイン試験による良品の選別工程において、ＷＰＰ技術によって形成されたＣＳＰのための専用のラインを構築することなく、たとえばＱＦＰ（Quad Flat Package）などの他のパッケージを扱うラインを用いてＣＳＰのバーンイン試験を実施できる技術を構築しなければならない課題が存在する。

本願に開示された一つの代表的な発明の一つの目的は、ＷＰＰ技術によって形成されたＣＳＰのバーンイン試験において、ＣＳＰに与えるダメージを低減できる技術を提供することにある。

また、本願に開示された他の代表的な発明の一つの目的は、ＷＰＰ技術によって形成されたＣＳＰのバーンイン試験後において、実装電極の寸法、および複数の実装電極の平坦度を測定できる技術を提供することにある。

本願において開示される発明のうち、一つの代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置の製造方法は、以下の工程を含む：
（ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
（ｂ）チップ搬送手段により前記半導体チップを第１のポケットを備えた位置合わせ手段へ搬送し、前記第１の主面を前記第１のポケットに対向させて前記半導体チップを前記第１のポケットに収容し、前記チップ搬送手段が前記半導体チップを保持する位置および向きをそれぞれ第１の位置および第１の向きに調整する工程；
（ｃ）前記チップ搬送手段により前記半導体チップを前記位置合わせ手段から第１のソケットへ搬送し、前記半導体チップを前記第１のソケットに収容する工程；
（ｄ）前記半導体チップを前記第１のソケットに収容した状況下で第１の処理を行う工程、
ここで、前記（ｂ）工程において、前記第１の主面は、前記複数の突起電極で前記第１のポケットの底面と接し、前記高分子樹脂膜は前記第１のポケットの前記底部と接触しない。

本願に記載されたその他の発明の概要を箇条書きにして以下に示す。すなわち、
１．以下の工程を含む半導体装置の製造方法：
（ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
（ｂ）前記半導体チップをバーンインソケットへ搬送し、前記半導体チップを前記バーンインソケットに収容する工程；
（ｃ）前記半導体チップを前記バーンインソケットに収容した状況下でバーンイン処理を行う工程、
ここで、前記バーンインソケットには、ソケット基板およびストッパが装着され、
前記（ｂ）工程において、前記半導体チップは、前記ストッパを間に介して前記第１の主面が前記ソケット基板の第２の主面と対向するように前記バーンインソケットに収容され、
前記ソケット基板の第２の主面には、前記複数の突起電極に対向する位置に複数のパッドが配置され、
前記複数のパッドは、前記半導体チップが前記バーンインソケットに収容された状況下で対応する前記複数の突起電極と接触し、
前記ストッパには、前記半導体チップが前記バーンインソケットに収容された状況下で複数の前記突起電極を取り囲む１つ以上の第１の開口部が形成されている。
２．以下の工程を含む半導体装置の製造方法：
（ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
（ｂ）前記半導体チップをテストソケットへ搬送し、前記半導体チップを前記テストソケットに収容する工程；
（ｃ）前記半導体チップを前記テストソケットに収容した状況下で前記集積回路の電気特性検査を行う工程、
ここで、前記テストソケットは、第３の主面に第１の凹部を有するベース筐体と、前記第１の凹部の底部に配置され、前記複数の突起電極に対応する複数の第１の端子電極と、前記半導体チップを前記第１の凹部へ位置合わせしつつ導く第２の案内治具と、前記第２の案内治具下に配置され、前記複数の突起電極のそれぞれを対応する複数の第１の端子電極と接するように導く第３の案内治具と、前記半導体チップが前記テストソケットに収容された後に前記半導体チップおよび前記第２の案内治具を押圧する第１の押圧手段とを備え、
前記半導体チップは、前記第１の主面を前記第１の凹部の前記底面と対向させ、前記第３の案内治具が前記第１の主面と接触した状態で前記第１の凹部へ導入され、
前記第１の押圧手段は、前記半導体チップを裏面から押圧し、
前記第１の押圧手段による前記半導体チップおよび前記第２の案内治具への押圧によって、前記複数の突起電極のそれぞれは対応する複数の第１の端子電極と接触し、前記第３の案内治具は前記第１の主面と離間する。
３．以下の工程を含む半導体装置の製造方法：
（ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
（ｂ）前記第１の主面内の複数の第１の測定点において前記第１の主面の高さを測定し、前記第１の主面の前記高さを示す複数の第１の測定値を求める工程；
（ｃ）前記複数の第１の測定値をもとにして、最小２乗補完によって第１の仮想基準平面を求める工程；
（ｄ）前記第１の仮想基準平面からの前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ＷＰＰ技術によって形成されたＣＳＰのバーンイン試験において、バーンイン試験において用いる治具がＣＳＰと接触する面積を低減できるので、ＣＳＰに与えるダメージを低減できる
（２）ＷＰＰ技術によって形成されたＣＳＰのバーンイン試験後において、実装電極の寸法、および複数の実装電極の平坦度を正確に測定することができる。

本発明の一実施の形態である半導体装置の製造工程を説明する平面図である。 本発明の一実施の形態である半導体装置の製造工程を説明する平面図である。 図２中のＡ−Ａ線に沿った断面を示した要部断面図である。 本発明の一実施の形態である半導体装置の製造工程の要部を示すフローチャートである。 本発明の一実施の形態である半導体装置の製造工程中における、チップトレイに収容されているチップを吸着ハンドによって取り出し、中間ポケットを経由してバーンインソケットへ搬送するまでの手順を示す説明図である。 本発明の一実施の形態である半導体装置の製造工程中において、チップをチップトレイからバーンインソケットへ搬送する際に用いる中間ポケットの構成部品を説明する断面図である。 本発明の一実施の形態である半導体装置の製造工程中において、チップをチップトレイからバーンインソケットへ搬送する際に用いる中間ポケットが組み立てられた際の断面図である。 図７示した中間ポケットの要部を拡大して示した要部断面図である。 図７示した中間ポケットの要部を拡大して示した要部平面図である。 本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケットの斜視図である。 本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケット中に含まれるテープ回路の平面図である。 図１１に示したテープ回路の中央付近を拡大して示した要部平面図である。 図１１に示したテープ回路上に設けられた電極パッドを拡大して示す斜視図である。 図１３に示した電極パッドに形成された突起部の配置を説明する要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中におけるバーンイン処理を説明する要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケット中に含まれるストッパの平面図である。 図１６に示したストッパの中央付近を拡大して示した要部平面図である。 図１６に示したストッパの中央付近を拡大して示した要部平面図である。 図１６に示したストッパの中央付近を拡大して示した要部平面図である。 図１６に示したストッパの中央付近を拡大して示した要部平面図である。 図１０に示したバーンインソケットの組み立てられた状態での断面図である。 図１０に示したバーンインソケットの動作を説明する断面図である、 本発明の一実施の形態である半導体装置の製造工程においてチップのバーンイン処理後の動作テストに用いられるソケットの構造を示す断面図である。 図２３に示したソケットに含まれるフローティングの平面図である。 図２３に示したソケットに含まれるフローティングおよびガイドの要部断面図である。 図２３に示したソケットにチップを実装し、チップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。 図２６に続くチップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。 図２７に続くチップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。 本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査を説明するフローチャートである。 本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査におけるバンプ電極の高さの設定基準を説明する要部断面図である。 本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査を説明する平面図である。 本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査におけるバンプ電極の高さを測定する際の基準面を説明する要部断面図である。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

ウエハとは、集積回路の製造に用いる単結晶シリコン基板またはエピタキシャル基板（一般にほぼ円板形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、半絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。

バーンインまたはバーンイン試験とは、初期故障を除去するための一手法であり、通常、半導体デバイス製造におけるスクリーニング工程として、温度および電圧ストレスを印加することによってストレスを加速し、初期不良品を除去することをいう。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

本実施の形態の半導体装置は、たとえば自動車においてエンジン制御用に用いられるＣＳＰ型のマイクロコンピュータである。

図１は、ＷＰＰ技術によってウエハ状態のまま樹脂封止された複数のチップ（チップ領域）を示す平面図と、チップ１個分に相当する領域を示す平面図とを図示している。また、図２は、図１に示した１個チップの要部を拡大して示した要部平面図であり、図３は、図２中のＡ−Ａ線に沿った断面を示したものである。

図１では、本実施の形態の半導体装置の製造工程におけるウエハプロセス後のウエハ１を示している。ウエハプロセスは、前工程ともいわれ、鏡面研磨を施したウエハ１の主面上に半導体素子を形成し、配線層を形成し、表面保護膜を形成した後、ウエハ１に形成された複数のチップ形成領域１ＣＡの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。たとえば、ウエハ１は平面略円形状に形成され、その主面には四角形状の複数のチップ形成領域１ＣＡが、スクライブライン（分割領域）を隔てて、図１の上下左右方向に規則的に並んで配置されている。すなわち、この段階では複数のチップ形成領域１ＣＡが一体的に形成され分割されていない。このウエハ１は、たとえば単結晶シリコンからなり、その主面のチップ形成領域１ＣＡには、たとえばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等のような複数の半導体素子および集積回路が形成されている。

また、ウエハ１の主面（第１の主面）上には複数層の配線層が形成されている。図３中ではそれら複数の配線層のうち最も上層に配置された配線層に含まれるボンディングパッド２を図示している。ボンディングパッド２を含む配線層は、たとえばＡｌ（アルミニウム）、Ａｌ−Ｃｕ（銅）合金またはＡｌ−Ｓｉ（シリコン）−Ｃｕ合金等から形成されている。ボンディングパッド２を含む配線層の下層には、層間絶縁膜３が形成されている。この層間絶縁膜３は、たとえば酸化シリコンから形成されている。ボンディングパッド２を含む配線層の上層には、表面保護膜４、５が積層されている。下層の表面保護膜４は、たとえば酸化シリコン膜上に窒化シリコン膜が堆積されてなり、その上層の表面保護膜５は、たとえばポリイミド樹脂等のような有機系絶縁膜からなる。表面保護膜５には、ボンディングパッド２に達する開口部６が形成されている。この開口部６の側面はボンディングパッド２から離間する方向に向かって次第に大径となるようにテーパが形成されている。

表面保護膜５上には、開口部６下にてボンディングパッド２と接続する再配線７が形成されている。この再配線７は、たとえば下層からＣｕ膜およびＮｉ（ニッケル）膜を積層して形成されている。再配線７は、チップのボンディングパッド２と、チップを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線であって、ウエハプロセスの寸法に律則されるボンディングパッド２と、パッケージプロセスの寸法に律則される実装電極との寸法上の整合をとるための配線である。すなわち、実装電極の寸法（電極自体の寸法および配置間隔Ｘ１（図２参照）等）は、配線基板側の寸法に律則されるため、ボンディングパッド２の寸法（パッド自体の寸法および配置間隔Ｘ２（図２参照）等）よりも相対的に大きな寸法が必要となる。このため、ウエハプロセスに律則される微細なボンディングパッド２をそのまま実装電極に使用することはできない。そこで、相対的に大きな寸法の実装電極は、チップ表面（主面）の比較的広い空き領域に配置し、その実装電極とボンディングパッド２とを再配線７によって電気的に接続するようにしてある。表面保護膜５上には、封止用樹脂（高分子樹脂膜）８が堆積されており、これによって再配線７の表面が覆われている。封止用樹脂８は、たとえば耐熱性のポリイミド樹脂等からなり、その一部には再配線７の一部が露出するような開口部９が形成されている。再配線７には、この開口部９を通じて下地金属膜１０が接続されている。

下地金属膜１０上には外部接続端子となるバンプ電極（突起電極）１１が形成されている。バンプ電極１１は、たとえばＡｕ（金）またはＳｎ（スズ）−Ａｇ（銀）−Ｃｕ等からなる断面突状の電極であり、開口部９を通じて再配線７と電気的に接続されている。このバンプ電極１１の形成方法としては、たとえば次の方法がある。すなわち、第１は、メタルマスクを用いてバンプ下地金属膜２０上に、たとえばＳｎ−Ａｇ−Ｃｕ等からなるはんだペーストを印刷した後、ウエハ１に対してリフロ処理を施す方法である。第２は、バンプ電極１１をＡｕで形成する場合には、たとえば下地金属膜１０上にＡｕ等からなるボンディングワイヤをワイヤボンディング法によって接合した後、ボンディングワイヤの一部を下地金属膜１０上に残した状態でボンディングワイヤを切断する方法である。第３は、Ｓｎ−Ａｇ−Ｃｕ等からなるはんだボールを治具等を用いて下地金属膜１０上に配置した後、ウエハ１に対してリフロ処理を施す方法である。本実施の形態において、たとえばバンプ電極１１の径は１５０μｍ〜２００μｍ程度であり、隣接するバンプ電極１１の配置間隔Ｘ１（図２参照）は４００μｍ（０．４ｍｍ）程度である。

前述の図２は、バンプ電極１１の形成工程後のチップ形成領域１ＣＡの拡大平面図である。ボンディングパッド２は、チップ形成領域１ＣＡの四辺近傍にその四辺に沿って複数個並んで配置されている。各ボンディングパッド２は、チップ形成領域１ＣＡの中央側に再配線１７を通じて引き出され、バンプ電極１１と電気的に接続されている。

ここで、図４は、本実施の形態の半導体装置の製造工程の要部を示すフローチャートであり、上記表面保護膜５を形成する工程以降の工程が示されている。

表面保護膜５を形成した（工程Ｓ１）後、表面保護膜５にボンディングパッド２に達する開口部６を形成する。続いて、たとえば下層からＣｕ膜およびＮｉ膜を積層し、この積層膜をパターニングすることによって、開口部６下にてボンディングパッド２と接続する再配線７を形成する（工程Ｓ２）。次いで、封止用樹脂８を形成した（工程Ｓ３）後、フォトリソグラフィ技術を用い、バンプ電極１１の形成領域の封止用樹脂８に開口部９を形成する（工程Ｓ４）。次いで、たとえばめっき法にて開口部９内にＡｕ膜を堆積することによって、開口部９の底部で再配線７と接続する下地電極膜１０を形成する（工程Ｓ５）。次いで、プローブ検査を行い（工程Ｓ６）、異常がなければ、開口部９上にバンプ電極１１を形成する（工程Ｓ７）。次いで、ダイシングによってウエハ１からチップの切り出しが行われる（工程Ｓ８）。次いで、バーンイン処理が行われ（工程Ｓ９）、バーンイン処理後にチップが正常に動作するか否かがテストされ（工程Ｓ１０）、その後、外観検査（工程Ｓ１１）を経て製品化される。動作テスト（工程Ｓ１０）および外観検査（工程Ｓ１１）は、良品を選別するための選別工程と総称される。

次に、上記工程Ｓ９のバーンイン処理（第１の処理）について詳しく説明する。

図５は、チップトレイＣＴに収容されているチップ１Ｃを吸着ハンド（チップ搬送手段）ＳＨによって取り出し、中間ポケット（位置合わせ手段）ＭＰを経由してバーンインソケット（第１のソケット）ＢＩＳへ搬送するまでの手順を示す説明図である。

中間ポケットＭＰは、チップ１ＣがバーンインソケットＢＩＳに載置される前にチップの位置を機械的にアライメントし、吸着ハンドＳＨによるチップ１Ｃの吸着位置を所定の位置とするために用いられる。それにより、チップ１ＣがバーンインソケットＢＩＳに載置される際に、チップ１Ｃの一部がバーンインソケットＢＩＳと接触して破損してしまうことを防ぐことができる。

ここで、図６は中間ポケットＭＰの各構成部品を説明する断面図であり、図７はそれら構成部品が組み立てられた際の断面図である。また、図８は、図７に示した中間ポケットの要部を拡大して示した要部断面図である。図９は、チップ１Ｃが中間ポケットＭＰに載置された際のチップ１Ｃとガイドとの位置関係を示す平面図である。

中間ポケットＭＰは、たとえばベース部ＢＢ、ガイド部（第１の案内治具）ＧＢ、およびガイド部をベース部に取り付ける螺子ＳＣＲ等から構成される。中間ポケットＭＰに載置されたチップ１Ｃは、側面がガイド部ＧＢに沿ってガイド部ＧＢに囲まれた領域（第１のポケット）へ導かれ、向きが整えられる。バンプ電極１１が形成されているチップ１Ｃの主面には、前述のポリイミド膜等からなる封止用樹脂８（図３参照）が形成されており、この封止用樹脂８に傷が付くと後の外観検査（工程Ｓ１１）で不良品と判定される虞がある。そこで、本実施の形態では、チップ１Ｃは、中間ポケットＭＰへ載置された際に、バンプ電極１１で中間ポケットＭＰ（ベース部ＢＢ）と接し、封止用樹脂８は中間ポケットＭＰ（ベース部ＢＢ）と接しない構造となっている。それにより、封止用樹脂８に傷が付くことを防ぐことができる。

また、本実施の形態において、チップ１Ｃと接触することになるガイド部ＧＢは、硬過ぎる材質とするとチップ１Ｃにダメージを与え、逆に軟らか過ぎるとチップ１Ｃとの摩擦によって摩耗してしまう虞がある。そこで、本実施の形態では、ガイド部ＧＢを日本工業規格（ＪＩＳ）で規定されるＳＵＳ３０４（Ｃ（炭素）を０．０８％以下、Ｓｉを１％以下、Ｍｎ（マンガン）を２％以下、Ｐ（リン）を０．０４５％以下、Ｓ（硫黄）を０．０３％以下、Ｎｉを８％〜１０．５％、およびＣｒ（クロム）を１８％〜２０％の割合で含有）もしくはＳＵＳ３０４より材料から形成することを例示できる。ＳＵＳ３０４より軟らかい材料としては、プラスチック、Ｆｅ（鉄）、およびＡｌを例示することができる。また、前述したように、ガイド部ＧＢは螺子によってベース部ＢＢに取り付けられていることから、チップ１Ｃとの摩擦によって摩耗が進んだ場合には新品と交換することができる。

また、チップ１Ｃと接することになるガイド部ＧＢの断面下部の角部（第２コーナー部）Ｃ１（図８参照）および平面での角部（第１コーナー部）Ｃ２（図９参照）には面取り加工を施し、チップ１Ｃと接する領域を減らしている。それにより、ガイド部ＧＢとの接触によってチップ１Ｃに割れまたは掛けなどの破損が生じてしまうことを防ぐことができる。

また、チップ１Ｃは、側面（端部）でガイド部ＧＢと接することから、破損が生じてしまう場合には、側面（端部）から生じやすくなる。そこで、本実施の形態では、チップ１Ｃが中間ポケットＭＰに載置されたときに、チップ１Ｃの側面およびガイド部ＧＢの断面下部の角部Ｃ１の下部に位置する領域において、ベース部ＢＢに溝（第１の溝部）ＢＢＲを設ける。それにより、チップ１Ｃとガイド部ＧＢとの接触によってチップ１Ｃに破損が生じてしまった場合でも、チップ１Ｃの破片は溝ＢＢＲに入る構造とすることができる。その結果、その破片が他のチップ１Ｃの主面に付着して、その他のチップ１Ｃの主面の封止用樹脂８を傷付けたり、中間ポケットＭＰ内でのチップ１Ｃの向きや姿勢を傾けたりしてしまう不具合を防ぐことができる。

図１０は、上記図５に示したバーンインソケットＢＩＳの詳細な構造を示す斜視図である。図１０に示すように、本実施の形態のバーンインソケットＢＩＳは、開口部を有するフレーム２１にヒンジ機構２２を介してカバー２３が開閉可能な状態で支持されている。このカバー２３の中央部には、チップ１Ｃを押さえつけるためのプッシャ２４が設けられている。上記フレーム２１の開口部にはアライメントプレート２５が嵌合される。アライメントプレート２５には、チップ１Ｃを位置決めするために、チップ１Ｃの外形に対応する開口部が設けられている。上記アライメントプレート２５の下側にはストッパＳＴＰおよびテープ回路２６が設けられ、エラストマ２７を介してテープ回路２６を支持可能なベース基材２８が設けられている。

なお、図１０に示したようなバーンインソケットの構造については、日本特願２００４−９２９８２号にも記載されている。

ここで、図１１はテープ回路２６の平面図であり、図１２はそのテープ回路２６の中央付近を拡大して示した要部平面図である。図１１および図１２に示すように、テープ回路２６には、チップ１Ｃにおけるバンプ電極１１に対応し、そのバンプ電極１１に接触可能な複数のパッド電極２６Ａおよび複数のパッド電極２６Ａに接続する複数の配線２６Ｂが設けられている。また、図１３には、それら複数のパッド電極２６Ａのうちのひとつが示される。複数のパッド２６Ａのそれぞれの表面には、十字形のスリットＳＬＴが設けられることで、４個の突起部２６Ｃが形成されている。これら４個の突起部２６Ｃは、バンプ電極１１とパッド電極２６Ａとの電気的な接触抵抗を安定に確保するために設けられたものであり、たとえばＣｕの表面にＮｉとＡｕのめっきを施した金属材料で形成されている。Ｎｉは突起の剛性を確保し、Ａｕは接触抵抗を低く抑える効果がある。なお、Ａｕめっきの上に更にロジウムめっきを施すことも可能であり、その場合には、突起部２６Ｃとバンプ電極１１との物理的または化学的な親和性を弱めることができる。

複数の突起部２６Ｃは、それらに接続されるバンプ電極１１の下端がパッド電極２６Ａの表面と接触することがないように、その高さおよび互いの距離が規定されている。すなわち、図１４に示されるように、突起部２６Ｃの高さをｈ、突起部２６Ｃに接触されるバンプ電極１１の半径をＲ、パッド電極２６Ａの平面内において突起部２６Ｃの上部角部とバンプ電極１１の中心Ｃを通る垂線との間で規定される最大距離をＬとした時、突起部２６Ｃの高さ（ｈ）および最大距離（Ｌ）は、ｈ＞Ｒ−（Ｒ^２−Ｌ^２）^１／２で示される関係が成立するように設定される。

また、実際のバーンイン試験に際しては、バンプ電極１１と突起部２６Ｃとの接触面積を確保するためにバンプ電極１１をある程度押し潰したり、試験中の熱でバンプ電極１１が変形したりするので、突起部２６Ｃの高さ（ｈ）にある程度の余裕を持たせておくことが望ましい。たとえば、突起部２６Ｃの高さ（ｈ）および最大距離（Ｌ）が上記の条件を満たしている場合であっても、突起部２６Ｃの高さ（ｈ）が５μｍに満たない場合には、バンプ電極１１が押し潰されたり、試験中の熱で変形したりし、その下端が、互いに隣接する突起部２６Ｃ間の隙間（スリットＳＬＴ）のパッド電極２６Ａの表面に接触する。そのため、バーンイン試験を繰り返すと、突起部２６Ｃ間の隙間のパッド電極２６Ａの表面に付着したはんだ材料の膜厚が次第に厚くなり、突起部２６Ｃを設けた効果が得られ難くなる。従って、突起部２６Ｃの高さ（ｈ）は、少なくとも５μｍ程度以上、望ましくは１０μｍ程度以上とするのがよい。

エラストマ２７はシリコンゴムによって形成され、ベース基材２８に取り付けられている。テープ回路２６とベース基材２８との間にエラストマ２７が介在されることにより、バンプ電極１１と上記パッド電極２６Ａとの接触を安定化することができる。

フレーム２１、テープ回路２６およびベース基材２８には、ボルト２９が挿入可能なボルト穴が設けられ、フレーム２１およびテープ回路２６は、６本のボルト２９およびそれに対応する６個のナット３０によってベース基材２８に固定される。ベース基材２８はバーンイン試験機に取り付けられ、バーンイン試験用のテスト端子がベース基材２８、テープ回路２６を介してバンプ電極１１に電気的に接続される。

パッド電極２６Ａの表面に上記のような突起部２６Ｃを設けたテープ回路２６上にチップ１Ｃを搭載してバーンイン処理を行うには、チップ１Ｃの実装面（主面）に取り付けたバンプ電極１１をテープ回路２６のパッド電極２６Ａ上に位置決めし、チップ１Ｃの上面にプッシャ２４で荷重を印加することよって、バンプ電極１１を突起部２６Ｃに押し付ける。この時、突起部２６Ｃの高さおよびバンプ電極１１との距離が前述のように規定されている本実施の形態では、図１５に示すように、突起部２６Ｃの上部角部がバンプ電極１１に接触し、表面の薄い自然酸化膜１１Ａを破ってバンプ電極１１内に食い込む。また、バーンイン処理を何度か繰り返した後の突起部２６Ｃの表面には、自然酸化膜１１Ａを含んだ高抵抗のはんだ残渣２６Ｄが付着しているが、突起部２６Ｃの上部角部がバンプ電極１１に食い込むと、その上部角部の表面のはんだ残渣２６Ｄはバンプ電極１１によって周囲に押し遣られるので、突起部２６Ｃとバンプ電極１１とは相互の接触面積が十分に確保される。そのため、バンプ電極１１の表面の自然酸化膜１１Ａや突起部２６Ｃの表面のはんだ残渣２６Ｄの影響で突起部２６Ｃとバンプ電極１１との接触抵抗が増加したり、ばらついたりすることはない。この効果は、突起部２６Ｃの高さ（ｈ）が大きいほど大きくなる。

図１６は、前述の図１０でも示したストッパＳＴＰの平面図であり、図１７〜図２０は、その中央付近を拡大して示した要部平面図である。また、図１６〜図２０中において、一点鎖線で示す領域は、平面でチップ１Ｃの外形（輪郭）と重なる領域である。

ストッパＳＴＰは、たとえばポリイミドから形成されている。ストッパＳＴＰを配置することにより、バーンイン処理時にバンプ電極１１がある限度以上に変形した場合に必要以上の押圧力が加わらないようにし、バンプ電極１１の変形を抑制することが可能となる。図１７に示すように、ストッパＳＴＰのうち、中央付近のチップ１Ｃと接する領域においては、たとえば平面で９個のバンプ電極１１を囲うような開口部（第１の開口部）ＫＫＢが形成されている。なお、図１７において、ストッパＳＴＰはハッチングを付して示している。このように、ストッパＳＴＰに複数個のバンプ電極１１を囲うような開口部ＫＫＢを設けることにより、ストッパＳＴＰに各々のバンプ電極１１を囲うような開口部を設けた場合に比べて、ストッパＳＴＰとチップ１Ｃの主面の封止用樹脂８（図３参照）とが接する面積を減少することができる。それにより、バーンイン処理時において、ストッパＳＴＰとチップ１Ｃの主面の封止用樹脂８との接触に起因する封止用樹脂８のダメージを低減することができる。

上記開口部ＫＫＢは、図１７に示したような９個のバンプ電極１１を囲うような形以外でも、たとえば図１８に示すような９個より少ない４個を囲う形としてもよい。それによっても、ストッパＳＴＰに各々のバンプ電極１１を囲うような開口部を設けた場合に比べて、ストッパＳＴＰとチップ１Ｃの主面の封止用樹脂８とが接する面積を減少することができる。また、開口部ＫＫＢは、たとえば図１９に示すような９個より多い８１個のバンプ電極１１を囲う形、または図２０に示すようなすべてのバンプ電極１１を囲う形としてもよい。それにより、さらにストッパＳＴＰとチップ１Ｃの主面の封止用樹脂８（図３参照）とが接する面積を減少することができるので、バーンイン処理時においては、ストッパＳＴＰとチップ１Ｃの主面の封止用樹脂８との接触に起因する封止用樹脂８のダメージをさらに低減することができる。

図２１は、図１０に示したバーンインソケットＢＩＳの組み立てられた状態での断面図である。

カバー２３の内側には凹部が形成され、そこにばね３１を介してプッシャ押さえ部３２が取り付けられている。カバー２３が閉じられることによりばね３１が押圧され、その復元力により矢印Ｄ１方向の力がプッシャ押さえ部３２に与えられるようになっている。プッシャ押さえ部３２には突起部３３が設けられ、この突起部３３を介してプッシャ２４が押し付けられることによりプッシャ２４は揺動可能となる。これにより、カバー２３が閉じられた際には、プッシャ２４のチップ押圧面３３がチップ１Ｃに正対され、アライメントプレート押圧面３３Ａがアライメントプレート２５に正対されることで、チップ１Ｃの上面全域に均一な押し付け圧力（加重）を印加することができる。

バーンイン処理後において、カバー２３を開けた際に、軽量なチップ１Ｃがプッシャ２４に付着してしまう場合がある。そこで、本実施の形態では、プッシャ２４にばね３４の弾力によって動作可能なばね可動機構３５を設け、ばね可動機構３５がチップ押圧面３３からベース基材２８に向かってチップ１Ｃを押し出す構造としている。それにより、チップ１Ｃがプッシャ２４に付着してしまった場合でも、ばね可動機構３５からの押圧力によってチップ１Ｃを強制的にプッシャ２４から剥離することを可能としている。

図２２に示すように、カバー２３が閉じられると、プッシャ２４のチップ押圧面３３がチップ１Ｃを押圧し、アライメントプレート押圧面３３Ａがアライメントプレート２５を押圧することによって、チップ１Ｃに矢印Ｄ１方向の加重が印加される。それにより、チップ１Ｃのバンプ電極１１がパッド電極２６Ａの突起部２６Ｃと接触し、さらにバンプ電極１１には所定の荷重が加えられる。この時、前述したように、アライメントプレート２５下にはストッパＳＴＰが配置されていることから、バンプ電極１１がある限度以上に変形した場合、必要以上の荷重がバンプ電極１１に加わるのを防ぐことができる。それにより、バンプ電極１１の変形を抑制することができる。

次に、この状態で電源から配線２６Ｂ（図１１および図１２参照）、パッド２６Ａ（図１２および図１３参照）、突起部２６Ｃおよびバンプ電極１１を通じてチップ１Ｃに電流、電圧を負荷し、たとえば１２５℃の高温雰囲気中で２時間〜２４時間程度集積回路を動作させた後、バーンインソケットＢＩＳからチップ１Ｃを取り外し、新たなチップ１ＣをバーンインソケットＢＩＳに実装して上記の処理を繰り返す。なお、バーンイン処理が完了したチップ１Ｃは、再びチップトレイＣＴ（図５参照）へ戻される。

上記バーンイン処理が終了すると、チップ１Ｃの動作テスト（第１の処理）が行われ（工程Ｓ１０（図４参照））、バーンイン試験後にチップが正常に動作するか否かがテストされる。図２３は、その動作テストの際に用いられるテストソケット（第１のソケット）の構造を示す断面図である。図２３に示すように、そのテストソケットは、チップ１Ｃのバンプ電極１１への電気的接触を行うポゴピン（POGO Pin）３６、ポゴピン３６に正確にバンプ電極１１を接触させるためのフローティング（第３の案内治具）３７、ガイド（第２の案内治具）３８、および主面（第３の主面）に凹部（第１の凹部）が設けられ、その凹部の底部に前記ポゴピン（第１の端子電極）３６が配置されたソケットベース（ベース筐体）３９などから形成されている。フローティング３７およびガイド３８には、ボルト４０が挿入可能なボルト穴が設けられ、フローティング３７およびガイド３８は、ボルト４０によって一体に固定される。

図２４は、上記フローティング３７の平面図である。本実施の形態のフローティング３７は、たとえばＰＥＩ（ポリエーテルイミド）樹脂から形成されている。このフローティング３７には、平面で上記バンプ電極１１およびポゴピン３６に対応する位置において、フローティング３７を貫通する複数の開口部４１が設けられている。

また、図２５に示すように、チップ１Ｃがテストソケットに実装された際に、チップ１Ｃと接することになるガイド３８の断面下部の角部Ｃ３には面取り加工を施し、チップ１Ｃと接する領域を減らしている。それにより、ガイド部３８との接触によってチップ１Ｃに割れまたは掛けなどの破損が生じてしまうことを防ぐことができる。

また、チップ１Ｃは、側面（端部）でガイド部３８と接することから、破損が生じてしまう場合には、側面（端部）から生じやすくなる。そこで、本実施の形態では、チップ１Ｃが上記テストソケットに実装された時に、少なくともチップ１Ｃの側面およびガイド部３８の断面下部の角部Ｃ３の下部に位置する領域において、フローティング３７に溝部４２を設ける。本実施の形態では、その溝部４２を形成する領域は、図２４中で梨地模様のハッチングを付した領域とすることを例示できる。それにより、チップ１Ｃとガイド部３８との接触によってチップ１Ｃに破損が生じてしまった場合でも、チップ１Ｃの破片は溝部４２に入る構造とすることができる。その結果、その破片が他のチップ１Ｃの主面に付着して、その他のチップ１Ｃの主面の封止用樹脂８を傷付けてしまうような不具合を防ぐことができる。

チップトレイＣＴからチップ１Ｃを取り出し、上記テストソケットへ実装するまでの間には、前述した中間ポケットＭＰ（図５〜図９参照）を用いてチップ１Ｃの位置精度を整える。それにより、チップ１Ｃを搬送する吸着ハンドＳＨによるチップ１Ｃの吸着位置を所定の位置とすることができる。その結果、チップ１Ｃがテストソケットに実装される際に、チップ１Ｃの一部がテストソケットと接触して破損してしまうことを防ぐことができる。

ここで、図２６〜２８は、チップ１Ｃ（バンプ電極１１）を上記テストソケットに実装し、ポゴピン３６まで導く過程を説明する断面図である。

フローティング３７は、チップ１Ｃの主面（バンプ電極形成面）に接触しながらチップ１Ｃをポゴピン３６まで導き、テストソケットの蓋を閉めた後でも接触した状態だと、互いに押圧することとなってチップ１Ｃの主面の封止用樹脂８を傷付けてしまう虞がある。そこで、本実施の形態では、まず図２６に示すようにテストソケットにチップ１Ｃが実装されると、次いで、図２７に示すように、テストソケットの蓋となるフローティングプッシャ（第１の押圧手段）４３がフローティング３８を下方へ押し込む。フローティングプッシャ４３がある程度フローティング４７を下方へ押し込むと、フローティング４７の開口部４１からポゴピン３６が突出し始め、バンプ電極１１とポゴピン３６とが接触する。図２８に示すように、さらにフローティングプッシャ４３がフローティング４７を下方へ押し込むと、さらにポゴピン３６が開口部４１から突出することになり、フローティングから見て、相対的にチップ１Ｃはポゴピン３６によって突き上げられる状態となる。すなわち、チップ１Ｃとフローティング４７とが離間することになる。それにより、テストソケットの蓋（フローティングプッシャ４３）を閉めた後に、チップ１Ｃとフローティング３７とが互いに押圧する状態になってしまうことを防ぐことができる。その結果、チップ１Ｃの主面の封止用樹脂８を傷付けてしまうことを防ぐことができる。

図２３〜図２８を用いて説明したテストソケットによるチップ１Ｃの動作テストが完了し、回路動作に不具合が発見されなかったチップ１Ｃについては、外観検査（工程Ｓ１１（図４参照））を行って傷等の不具合が検出されなかったチップ１Ｃは、良品として選別される。

上記工程Ｓ１０の動作テストの後、チップ１Ｃの外観検査（工程Ｓ１１（図４参照））が行われる。図２９は、その外観検査のうち、バンプ電極１１の外観を検査する手順について示すフローチャートである。測定ヘッドを走査し（工程Ｐ１）、まず複数のバンプ電極１１の高さが基準値以内か否かを判定する（工程Ｐ２）。基準値以内でない場合には、不良品と判定され（工程Ｐ３）、外観検査は終了する。基準値以内だった場合には、複数のバンプ電極１１の平坦度が基準値以内か否かを判定する（工程Ｐ４）。基準値以内でない場合には、不良品と判定され（工程Ｐ３）、外観検査は終了する。基準値以内だった場合には、良品として選別され、ユーザに供給される（工程Ｐ５）。

前述したように、隣接するバンプ電極１１の配置間隔Ｘ１（図２参照）が４００μｍ（０．４ｍｍ）程度以下と狭くなった場合には、バンプ電極１１の径自体も小さくなる。また、チップ１Ｃの主面（バンプ電極形成面）には、バンプ電極１１下の下地金属膜１０や下地金属膜１０と同層の配線パターン１０Ａ等も見えることから、バンプ電極１１の高さを測定した際に、下地金属膜１０の表面を下端とした高さｈ１１や、封止用樹脂８の表面を下端とした高さｈ１２や、配線パターン１０Ａの表面を下端とした高さｈ１３など、下端の基準が異なる高さとなってしまって精度が落ちてしまう虞がある。そこで、本実施の形態では、図３１に示すように、まずチップ１Ｃの主面（バンプ電極形成面）において、バンプ電極１１の形成されていない領域において複数の測定点（第１の測定点）ＴＰを設定する。この複数の測定点ＴＳの数は、１２個所からバンプ電極１１の数程度とすることを例示できる。続いて、それら複数の測定点ＴＰにおける高さを求め、その高さの情報（第１の測定値）をもとに最小二乗法による回帰計算を実施し、最小二乗平面（第１の仮想基準平面）ＳＳを設定する。次いで、複数のバンプ電極１１のそれぞれについて、この最小二乗平面ＳＳからの高さｈ２１、ｈ２２、ｈ２３等を求め、前述の工程Ｐ２、Ｐ４を実施する。これにより、バンプ電極１１の高さおよび平坦度が保証されたチップ１Ｃを出荷することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、半導体装置として自動車用に用いられるＣＳＰ型のマイクロコンピュータを取り上げたが、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）などの不揮発性メモリなどであってもよい。フラッシュメモリであった場合には、工程Ｓ６（図４参照）において、いわゆるリテンション不良と呼ばれる書き込みデータの消失を検出するためのテスト（リテンションベーク）を実施してもよい。

本発明の半導体装置の製造方法は、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験に広く適用することができる。

Claims (20)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
   （ｂ）チップ搬送手段により前記半導体チップを第１のポケットを備えた位置合わせ手段へ搬送し、前記第１の主面を前記第１のポケットに対向させて前記半導体チップを前記第１のポケットに収容し、前記チップ搬送手段が前記半導体チップを保持する位置および向きをそれぞれ第１の位置および第１の向きに調整する工程；
   （ｃ）前記チップ搬送手段により前記半導体チップを前記位置合わせ手段から第１のソケットへ搬送し、前記半導体チップを前記第１のソケットに収容する工程；
   （ｄ）前記半導体チップを前記第１のソケットに収容した状況下で第１の処理を行う工程、
   ここで、前記（ｂ）工程において、前記第１の主面は、前記複数の突起電極で前記第１のポケットの底面と接し、前記高分子樹脂膜は前記第１のポケットの前記底部と接触しない。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１のポケットは、第１の案内治具によって外形が規定され、
   前記第１の案内治具のうち、前記半導体チップの側面と接する第１面および前記半導体チップの前記側面と交差する方向に延在する第２面で形成された第１コーナー部と、前記第１面および前記第１のポケットの前記底面の延在方向に延在する第３面で形成された第２コーナー部とには、面取りが施され、
   前記（ｂ）工程において、前記半導体チップは前記第１の案内治具の前記第１面に沿って前記第１のポケットに導入され、
   前記第１のポケットに収容された前記半導体チップの前記側面は、前記第２コーナー部と接する。
3. 請求項２記載の半導体装置の製造方法において、
   前記ガイド部は、日本工業規格（ＪＩＳ）で規定されるＳＵＳ３０４または前記ＳＵＳ３０４より軟らかい材料を主成分とする。
4. 請求項１記載の半導体装置の製造方法において、
   前記半導体チップの側面下の前記第１のポケットの底面には、第１の溝部が形成されている。
5. 請求項１記載の半導体装置の製造方法において、
   前記第１のソケットは、バーンインソケットであり、
   前記第１の処理は、バーンイン処理である。
6. 請求項５記載の半導体装置の製造方法において、
   前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
7. 請求項１記載の半導体装置の製造方法において、
   前記第１のソケットは、テストソケットであり、
   前記第１の処理は、前記集積回路の電気特性検査である。
8. 請求項７記載の半導体装置の製造方法において、
   前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
9. 請求項７記載の半導体装置の製造方法において、
   前記（ｂ）工程の前に前記半導体チップにバーンイン処理を施す。
10. 以下の工程を含む半導体装置の製造方法：
    （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
    （ｂ）前記半導体チップをバーンインソケットへ搬送し、前記半導体チップを前記バーンインソケットに収容する工程；
    （ｃ）前記半導体チップを前記バーンインソケットに収容した状況下でバーンイン処理を行う工程、
    ここで、前記バーンインソケットには、ソケット基板およびストッパが装着され、
    前記（ｂ）工程において、前記半導体チップは、前記ストッパを間に介して前記第１の主面が前記ソケット基板の第２の主面と対向するように前記バーンインソケットに収容され、
    前記ソケット基板の第２の主面には、前記複数の突起電極に対向する位置に複数のパッドが配置され、
    前記複数のパッドは、前記半導体チップが前記バーンインソケットに収容された状況下で対応する前記複数の突起電極と接触し、
    前記ストッパには、前記半導体チップが前記バーンインソケットに収容された状況下で複数の前記突起電極を取り囲む１つ以上の第１の開口部が形成されている。
11. 請求項１０記載の半導体装置の製造方法において、
    前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
12. 以下の工程を含む半導体装置の製造方法：
    （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
    （ｂ）前記半導体チップをテストソケットへ搬送し、前記半導体チップを前記テストソケットに収容する工程；
    （ｃ）前記半導体チップを前記テストソケットに収容した状況下で前記集積回路の電気特性検査を行う工程、
    ここで、前記テストソケットは、第３の主面に第１の凹部を有するベース筐体と、前記第１の凹部の底部に配置され、前記複数の突起電極に対応する複数の第１の端子電極と、前記半導体チップを前記第１の凹部へ位置合わせしつつ導く第２の案内治具と、前記第２の案内治具下に配置され、前記複数の突起電極のそれぞれを対応する複数の第１の端子電極と接するように導く第３の案内治具と、前記半導体チップが前記テストソケットに収容された後に前記半導体チップおよび前記第２の案内治具を押圧する第１の押圧手段とを備え、
    前記半導体チップは、前記第１の主面を前記第１の凹部の前記底面と対向させ、前記第３の案内治具が前記第１の主面と接触した状態で前記第１の凹部へ導入され、
    前記第１の押圧手段は、前記半導体チップを裏面から押圧し、
    前記第１の押圧手段による前記半導体チップおよび前記第２の案内治具への押圧によって、前記複数の突起電極のそれぞれは対応する複数の第１の端子電極と接触し、前記第３の案内治具は前記第１の主面と離間する。
13. 請求項１２記載の半導体装置の製造方法において、
    前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
14. 請求項１２記載の半導体装置の製造方法において、
    前記（ｂ）工程の前に前記半導体チップにバーンイン処理を施す。
15. 以下の工程を含む半導体装置の製造方法：
    （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
    （ｂ）前記第１の主面内の複数の第１の測定点において前記第１の主面の高さを測定し、前記第１の主面の前記高さを示す複数の第１の測定値を求める工程；
    （ｃ）前記複数の第１の測定値をもとにして、最小２乗補完によって第１の仮想基準平面を求める工程；
    （ｄ）前記第１の仮想基準平面からの前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程。
16. 請求項１５記載の半導体装置の製造方法において、
    前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
17. 以下の工程を含む半導体装置の製造方法：
    （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
    （ｂ）前記半導体チップをバーンインソケットへ搬送し、前記半導体チップを前記バーンインソケットに収容する工程；
    （ｃ）前記半導体チップを前記バーンインソケットに収容した状況下でバーンイン処理を行う工程、
    （ｄ）前記（ｃ）工程の後、前記第１の主面内の複数の第１の測定点において前記第１の主面の高さを測定し、前記第１の主面の前記高さを示す複数の第１の測定値を求める工程；
    （ｃ）前記複数の第１の測定値をもとにして、最小２乗補完によって第１の仮想基準平面を求める工程；
    （ｄ）前記第１の仮想基準平面からの前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程、
    ここで、前記バーンインソケットには、ソケット基板およびストッパが装着され、
    前記（ｂ）工程において、前記半導体チップは、前記ストッパを間に介して前記第１の主面が前記ソケット基板の第２の主面と対向するように前記バーンインソケットに収容され、
    前記ソケット基板の第２の主面には、前記複数の突起電極に対向する位置に複数のパッドが配置され、
    前記複数のパッドは、前記半導体チップが前記バーンインソケットに収容された状況下で対応する前記複数の突起電極と接触し、
    前記ストッパには、前記半導体チップが前記バーンインソケットに収容された状況下で複数の前記突起電極を取り囲む１つ以上の第１の開口部が形成されている。
18. 請求項１７記載の半導体装置の製造方法において、
    前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。
19. 以下の工程を含む半導体装置の製造方法：
    （ａ）内部に集積回路が形成され、第１の主面が耐熱性の高分子樹脂膜で覆われ、前記第１の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；
    （ｂ）前記半導体チップをテストソケットへ搬送し、前記半導体チップを前記テストソケットに収容する工程；
    （ｃ）前記半導体チップを前記テストソケットに収容した状況下で前記集積回路の電気特性検査を行う工程；
    （ｄ）前記（ｃ）工程の後、前記第１の主面内の複数の第１の測定点において前記第１の主面の高さを測定し、前記第１の主面の前記高さを示す複数の第１の測定値を求める工程；
    （ｃ）前記複数の第１の測定値をもとにして、最小２乗補完によって第１の仮想基準平面を求める工程；
    （ｄ）前記第１の仮想基準平面からの前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程、
    ここで、前記テストソケットは、第３の主面に第１の凹部を有するベース筐体と、前記第１の凹部の底部に配置され、前記複数の突起電極に対応する複数の第１の端子電極と、前記半導体チップを前記第１の凹部へ位置合わせしつつ導く第２の案内治具と、前記第２の案内治具下に配置され、前記複数の突起電極のそれぞれを対応する複数の第１の端子電極と接するように導く第３の案内治具と、前記半導体チップが前記テストソケットに収容された後に前記半導体チップおよび前記第２の案内治具を押圧する第１の押圧手段とを備え、
    前記半導体チップは、前記第１の主面を前記第１の凹部の前記底面と対向させ、前記第３の案内治具が前記第１の主面と接触した状態で前記第１の凹部へ導入され、
    前記第１の押圧手段は、前記半導体チップを裏面から押圧し、
    前記第１の押圧手段による前記半導体チップおよび前記第２の案内治具への押圧によって、前記複数の突起電極のそれぞれは対応する複数の第１の端子電極と接触し、前記第３の案内治具は前記第１の主面と離間する。
20. 請求項１９記載の半導体装置の製造方法において、
    前記複数の突起電極のそれぞれは、隣接する前記突起電極から０．４ｍｍ以下のピッチで配置されている。

Images