JPS63132573A - Halftone image coding circuit - Google Patents
Halftone image coding circuitInfo
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- JPS63132573A JPS63132573A JP61279307A JP27930786A JPS63132573A JP S63132573 A JPS63132573 A JP S63132573A JP 61279307 A JP61279307 A JP 61279307A JP 27930786 A JP27930786 A JP 27930786A JP S63132573 A JPS63132573 A JP S63132573A
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Abstract
Description
【発明の詳細な説明】
Hl 産業上の利用分野
本発明は中間調画像符号化回路ζ;係り、ファクシミリ
装置等で中間調画像をディザ法で表現するディザ画像の
符号化回路C二関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a halftone image encoding circuit ζ; and more particularly, to a dithered image encoding circuit C2 that expresses a halftone image using a dither method in a facsimile machine or the like.
−) 従来の技術
中間調画像をファクシミリ装置で伝送する方法としてデ
ィザ法!用いたものがある。このディザ法は二値記録が
主流のディジタル7アクシミリ装置にとって、中間調画
像再生の有力な手段である。-) Conventional technology The dither method is a method for transmitting halftone images using a facsimile machine! There is something I used. This dithering method is an effective means of reproducing halftone images for digital 7-axis devices where binary recording is the mainstream.
しかし、擬似中間調画像では、その性質上、黒および白
ランレングスが細かく分断されたものとなる上1前後の
ラインC;ついての相関関係がほとんどなくなってしま
う。従って、これを例えばMH符号化などの一次元符号
化方式!適用してもほとんど圧縮できない。また1例え
ばMR符号化などの二次元符号化方式全適用すると、原
画情報よりも符号化ビット数が大幅に増大するという欠
点がある。However, in a pseudo-halftone image, due to its nature, the black and white run lengths are finely divided, and there is almost no correlation between lines C around the top one. Therefore, one-dimensional encoding method such as MH encoding! Even if applied, it can hardly be compressed. Furthermore, if all two-dimensional encoding methods such as MR encoding are applied, there is a drawback that the number of encoded bits will be significantly larger than the original image information.
その対策として1種々のディザ画像の符号化方式が提案
されている。例えば、ディザ画像がその閾値の周期性か
ら、一定のビットパターンが一次元方向1−繰り返し現
われる確率が高いことを利用してこのパターンのレング
ス火符号化する方式(信学技報1180−42rディザ
画像の°patlsrn r、ength 00(l
ing”Jc詳しい。)や、ディザの閾値パターンから
現在の画素の値をすでに符号化されている周囲の画素の
値から予測して符号化する方式(信学技報fE82−5
6r擬似中間調画像のMH符号化」に詳しい。)が提案
されている。As a countermeasure to this problem, various dither image encoding methods have been proposed. For example, a method (IEICE Technical Report 1180-42r dither Image °patlsrn r, length 00(l
ing”Jc (details)), and a method that predicts the value of the current pixel from the values of surrounding pixels that have already been encoded from the dither threshold pattern and encodes it (IEICE Technical Report fE82-5).
6r pseudo-halftone image MH encoding” for details. ) has been proposed.
し→ 発明が解決しようとする問題点
しかし、前者の方式ではパターンレングスの他にパター
ンを指定するモード符号が必要であり。→ Problems to be Solved by the Invention However, the former method requires a mode code to specify the pattern in addition to the pattern length.
全体として高い圧縮率は期待できない。また後者の方式
はかなり高い圧縮率が得られるが、予測の方式I:よっ
ては予測器の構成が複雑になるという欠点がある。A high compression ratio cannot be expected as a whole. Further, although the latter method can obtain a considerably high compression rate, it has the disadvantage that the prediction method I: Therefore, the structure of the predictor becomes complicated.
本発明は、これらの欠点を解消し、ディザ画像をできる
だけ簡易にシ、且つ高い圧縮率の得られる符号化回路を
提供するものである。The present invention eliminates these drawbacks and provides an encoding circuit that can generate dithered images as easily as possible and achieve a high compression rate.
に)問題点を解決するための手段
本発明は画像信号なn×nのディザマトリックスI:従
ってディザ化された画信号を作成するディザ処理回路と
、少なくともni1ラインの画信号を記憶するメモリと
、このメモリI:記憶された現在のラインの画信号とn
ライン前の画信号を選択する選択回路と、二〇遥択回路
C;よって選択された2ラインの画信号の排他的論理和
ンとる排他的論理和回路と、この排他的論理和回路から
の信号がx(x≧1)の白クンレングスと1の黒りンレ
グスからなる基本パターンであるか否かを判定する判定
回路と、この判定回路の判定結果に従って一次元符号化
する符号化回路と、を備え、基本パターンI:、合致す
る場合C二は白のランレングスのみを符号化することで
1の黒ランレグスビ含むものとし、それ以外は(0の白
ランレングス)4(黒のランレングス)として符号化す
ることを特徴とする。B) Means for Solving the Problems The present invention provides an n×n dither matrix I for image signals: a dither processing circuit for creating a dithered image signal, and a memory for storing at least ni1 line of image signals. , this memory I: the stored image signal of the current line and n
A selection circuit that selects the image signal before the line, and a 20-way selection circuit C; an exclusive OR circuit that takes the exclusive OR of the image signals of the two selected lines; a determination circuit that determines whether the signal is a basic pattern consisting of a white length of x (x≧1) and a black length of 1; and an encoding circuit that performs one-dimensional encoding according to the determination result of this determination circuit. , basic pattern I: If it matches, C2 contains 1 black run length by encoding only white run length, otherwise (white run length of 0) 4 (black run length) It is characterized by being encoded as .
犀1作 用
ディザ画像がnapミルイン相関が非常に強いことを利
用することC;より1例えディザ画信号の変化点が多く
てもnライン前と同一のパターンである確(が高いこと
から、現在のラインとnライン前の画信号の排他的論理
和をとることI:より結果として変化点の非常I:少な
い情報となる。しかもこの情報は1ビツトの孤立した黒
画素が多く現われる特徴があるので、白のランレングス
と1ビツトの黒のランレングスを基本パターンとするこ
とにより、大幅5二圧縮化が図れる。Taking advantage of the fact that the dithered image has a very strong nap mill-in correlation, C; even if there are many changing points in the dithered image signal, there is a high probability that the pattern is the same as that of n lines before. Taking the exclusive OR of the image signal of the current line and n lines before results in very little information about the change point.Furthermore, this information is characterized by the appearance of many 1-bit isolated black pixels. Therefore, by using a white run length and a 1-bit black run length as the basic pattern, a significant 52 compression can be achieved.
(へ)実施例
以下1本発BAをその実施例を示す図面I:基いて説明
する。第1図は本発明の一実施例を示すブロック図、第
2図は制御部の動作を説明するためのフローチャートで
ある。第6図は4×4ペイヤ型のディザパターンの閾値
な示す模式図で、4x4のブロック内で閾値が0〜15
まで変化することを意味している。(F) Example The following describes a one-shot BA based on Drawing I showing an example thereof. FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a flow chart for explaining the operation of the control section. Figure 6 is a schematic diagram showing the threshold values of a 4x4 payer type dither pattern, where the threshold values are 0 to 15 within a 4x4 block.
It means changing to.
+11はシステム制御部で、このシステム制御部はマイ
クロコンピュータで構成され、後述の阿2図(−示す動
作に行なうものである。Reference numeral +11 denotes a system control unit, which is composed of a microcomputer and performs the operations shown in Figure A2 (-), which will be described later.
(2)はディザ処理回路で、イメージセンナから出力さ
れたアナログ画信号をLビットの多値データC;変換し
、この多値データに変換された画信号は第6図に示すデ
ィザマ) IJフックス;従ったディザ閾値I:よつ℃
、ディザ処理され、1ビツトの画信号となる。(2) is a dither processing circuit that converts the analog image signal output from the image sensor into L-bit multi-value data C; the image signal converted to this multi-value data is the dither shown in Figure 6). ;According dither threshold I: Yotsu℃
, is dithered and becomes a 1-bit image signal.
(3)はディザ画信号を記憶するメモリで1本実施例で
は4x4のディザであるから最低5ライン分の画信号を
記憶するライメモリにて構成される。(3) is a memory for storing dithered image signals; in this embodiment, since the dither is 4x4, it is constituted by a line memory that stores image signals for at least 5 lines.
このメモリ(31(−切換回路(4)ヲ介してディプ処
理回路(2)からのディザ画信号が順次書き込まれる。Dithered image signals from the dip processing circuit (2) are sequentially written into this memory (31) via the -switching circuit (4).
このメモリ(3)は一般Cユn×nのディザの場合は(
n+1)ライン以上の画信号が記憶できる容量を持って
いる。This memory (3) is (
It has a capacity that can store image signals of n+1) lines or more.
(5)は選択回路で、メモリ+31に @き込まれてい
る現在のラインの画信号とnウィン前の画信号ン選択す
る。すなわち、帛在符号化しようとするラインymとす
れば1mラインと(m−43ラインの画信号を選択する
。(5) is a selection circuit which selects the image signal of the current line stored in the memory +31 and the image signal of the n win previous line. In other words, if the line ym is to be encoded, image signals of 1 m line and (m-43 line) are selected.
排他的論理和回路(6)は選択回路(5)で選択した2
ラインの画信号1mフィンと(m−4)ラインの画信号
の排他的論理和をとり、ラインメモリ(711−書き込
む。The exclusive OR circuit (6) selects the 2 selected by the selection circuit (5).
The exclusive OR of the image signal 1m fin of the line and the image signal of the (m-4) line is taken and written into the line memory (711-).
(8)はパターン判定回路で、排他的論理和回路(6)
からの信号、すなわちラインメモリ(7)に書き込まれ
た画信号がXCX≧1〕の白ランレングスと1の黒クン
レングスからなる基本パターンであるか否かを判定する
。(8) is a pattern judgment circuit, and exclusive OR circuit (6)
It is determined whether the signal from the line memory (7), that is, the image signal written in the line memory (7), is a basic pattern consisting of a white run length of XCX≧1] and a black run length of 1.
(9)は符号化回路で1判定回路(8)の判定結果舊:
従って、信号が基本パターンと合致する場合C;は。(9) is the encoding circuit, and the judgment result of the judgment circuit (8) is:
Therefore, if the signal matches the basic pattern, C; is.
白のランレングスのみYMH符号C二符号化し、それ以
外は(0の白ランレングス)+(黒のランレイ乙
ングス)としてMH符号、するもの−t6る。Only the white run length is encoded with YMH code C2, and the rest are encoded with MH code as (white run length of 0) + (black run length) -t6.
尚、1ライン全部が白の場合は基本パターンとして取り
扱い白のランレングスをMH符号fる。If one line is entirely white, it is treated as a basic pattern and the white run length is given the MH code f.
そして復号の際には最後部の1ビツトが黒となるがこの
1ビツトは1ライン以上のビット数であるので、1クイ
ン所定のビット数のみ復号し、最後部は無視すれば艮い
。When decoding, one bit at the end becomes black, but since this one bit is the number of bits equal to or more than one line, it is sufficient to decode only a predetermined number of bits per quin and ignore the last part.
すなわち、白X、黒6.白7.黒1のような場合(=は
白1.愚1.白O0黒5.白7.黒1というようI:基
本パターンC−あてはまる部分はそのままあてはめ、残
りの黒のビットは白0と対Cmすることで表わし、符号
化するものである。That is, white X, black 6. White 7. In the case of black 1 (= is white 1. stupid 1. white O0 black 5. white 7. black 1 etc. I: basic pattern C - apply the applicable part as is, and the remaining black bits are white 0 and pair Cm It is expressed and encoded by
fi(Iは符号化メモリで、符号化回路(9)で符号化
された信号が書き込まれる。fi (I is an encoding memory, into which the signal encoded by the encoding circuit (9) is written.
そして、−フィンの符号化が終了するとメモリ(3)の
各ラインは順次ローテーションされる。Then, when the encoding of -fin is completed, each line of the memory (3) is sequentially rotated.
さて、ここで第4図で示すような中間調の画像があると
する。そして、その濃度は図中の境界(二従って、4.
6,7.5の値Yとっているものとする。この中間調画
像をディザ処理回路(3)で処理して2値化すると、第
5図で示すディザ画像が得られる。第5図1−おいて1
例えばmつインに注目してみると、1.0,1,0・・
・の繰り返しで、変化点が多すぎて、MH符号化(二は
適さないことがわかる。Now, let us assume that there is a halftone image as shown in FIG. And its concentration is the boundary in the figure (2, therefore, 4.
It is assumed that the value Y is 6.7.5. When this halftone image is processed and binarized by a dither processing circuit (3), a dithered image shown in FIG. 5 is obtained. Figure 5 1-1
For example, if we look at m in, 1.0, 1, 0...
By repeating ・, there are too many changing points, so MH encoding (2 is found to be unsuitable).
本発明は、ディザ処理回路(2+でディザ処理した画信
号1例えばCm−4)からmライン迄の5ライン分をメ
モリ(311m格納する。尚、最初のラインよシ以前の
nラインすなわち4ライン分は全白と仮定して全白の情
報が格納されている。The present invention stores 5 lines from the dither processing circuit (picture signal 1, for example, Cm-4 dithered with 2+) to m lines in memory (311m). All-white information is stored assuming that the part is all-white.
そして1選択回路(5)でmラインとm−4ラインを選
択して、排他論理和回路(6)で排他論理和をとると、
第6図g−示すような画信号Cm変換される。Then, the 1 selection circuit (5) selects the m line and the m-4 line, and the exclusive OR circuit (6) calculates the exclusive OR.
The image signal Cm as shown in FIG. 6g is converted.
そして、1ラインの符号化が終了するとメモリ(3)は
順次ローテンヨンされる。When the encoding of one line is completed, the memory (3) is sequentially rotated.
このようC二して、排他論理和回路(6)で処理してラ
インメモリ(71に、書き込まれたm〜(m+3)ライ
ンは第6図(二示すような画信号C;変換されている。In this way, the m to (m+3) lines processed by the exclusive OR circuit (6) and written to the line memory (71) are converted into an image signal C as shown in FIG. 6 (2). .
第5因と第6図を比較すると、その変化点が掻端C二減
少していることがよく判る。Comparing the fifth factor with FIG. 6, it is clearly seen that the change point has decreased by C2.
このまま符号化しても、原画情報fニルして大幅な圧縮
率が期待できるが、第6図を見れば判るようC;、黒「
1」のビットが孤立して存在しているため1例えば(m
+1)フィンの場合、ランレングスは白X、黒1.白2
1.黒1.白y・・・というようζ二なる。Even if we encode it as is, we can expect a significant compression rate because the original image information is
For example, (m
+1) For fins, the run length is white x, black 1. white 2
1. Black 1. White y...so it becomes ζ2.
これをIJH符号をあてはめてみると。If we apply the IJH code to this.
白x+”010・+’0010111°+°010−+
白y・・・となる。White x+”010・+’0010111°+°010−+
White y...
そこで1本発明では1判定回路(8)で白X十黒1の基
本パターンであるかを判定し、基本パターンである場合
には白ランのみ符号化回路で符号化する。従って黒1の
°010“の3ビツト分の符号化を省略することができ
る。これにより、上述の符号化は白X+“001011
1”中白YというようC;圧縮することができる。Therefore, in the present invention, the 1 determination circuit (8) determines whether it is a basic pattern of white x ten black 1, and if it is the basic pattern, only the white run is encoded by the encoding circuit. Therefore, it is possible to omit the encoding of 3 bits of °010" for black 1. As a result, the above encoding becomes white X + "001011
Can be compressed such as 1" middle white Y.
ただし1例えば、第7図のように黒のビットが2ビツト
以上連続するような場合は、白X、黒1、白OS黒5.
白7.黒1.白yというようC;基本パターンにあては
まる部分はそのままあてはめ。However, 1. For example, if there are two or more consecutive black bits as shown in FIG. 7, white X, black 1, white OS black 5.
White 7. Black 1. White y and so on C; Apply the parts that apply to the basic pattern as is.
残りの黒ビットは白0と対にすることで表わし。The remaining black bits are represented by pairing them with white 0s.
符号化する。encode.
この場合、符号としては ”1111”中白y・・・となる。In this case, the sign is "1111" middle white y...
し−一、−−J
白7
しかし、一般I:第7図のようなパターンは発生する確
率がかなり低くなるので1木刀式C;よる符号化の際の
圧縮率はかなり高いものとなる。However, since the probability of occurrence of a pattern such as that shown in General I: Figure 7 is quite low, the compression rate when encoding using the 1-bokuto style C; is quite high.
つぎ(−1本実施例の動作を第2図(;従いシステム制
御部の動作を中心(二更!−詳述する。Next, the operation of this embodiment will be described in detail in FIG. 2, focusing on the operation of the system control section.
動作を開始すると、ステップ811−おいて、原稿の読
取り動作が開始されディプ処理回路(2)でディザ処理
ンしてステップS2に進む。ステップS2では読取りを
開始した最初のラインより以前のnライン(本実施例で
は4う1ン)は全白と仮定するので、メモリ(3)の各
う1メモリ6;全白な書き込み、ステップS6へ進む。When the operation starts, in step 811-, the original reading operation is started, and the dip processing circuit (2) performs dither processing, and the process proceeds to step S2. In step S2, it is assumed that n lines (four lines in this embodiment) before the first line from which reading has started are all white, so one memory 6 in each memory (3); Proceed to S6.
ステップS3で。In step S3.
ディザ画信号を書き込むため、ラインメモリを切換えス
テップS4C進む。ステップS4cおいて。In order to write the dither image signal, the line memory is switched and the process proceeds to step S4C. At step S4c.
ディザ画信号をメモリ(3)のラインメモリ1ユ書き込
んでステップ85へ進む。The dither image signal is written into one line memory of memory (3), and the process advances to step 85.
ステップS5では、メモリ(3)から選択回路+51C
て現ラインと4ライン前の、画信号を選択して読出し、
ステップS6へ進む。ステップS6において排他的論理
和回路(6)で2ラインの排他的論理和なとり、ライン
メモリ(7)へ書き込みステップS7へ進む。In step S5, the selection circuit +51C is selected from the memory (3).
Select and read out the image signals of the current line and 4 lines before.
Proceed to step S6. In step S6, the exclusive OR circuit (6) performs an exclusive OR operation on the two lines, and writes the result to the line memory (7) before proceeding to step S7.
ステップS7では、ラインメモリ(7)!−書き込まれ
た信号を判定回路(8)で基本パターン(:合致するか
否か判定し、基本パターンC;合致する場合にはステッ
プB8へ進み、ステップS8で信号を符号化処理するの
を白クンレングスのみI:処理し、ステップ51Qに進
む。ステップS7で基本パターンC;合致していないと
判定されると、ステップ89へ進み、ステップS9で白
0+黒ランレングスと処理して、ステップ810へ進む
。ステップS10では白ランレングスのみまたは白0+
黒ランレングスと処理された信号を符号化回路(9)で
MH符号化し、ステップ811で符号化した信号を符号
メモリ(11C書き込みステップ812へ進む。In step S7, line memory (7)! - The written signal is judged by the judgment circuit (8) to determine whether it matches the basic pattern (basic pattern C; if it matches, the process proceeds to step B8, and in step S8 the signal is encoded. Run length only I: Process and proceed to step 51Q. If it is determined in step S7 that the basic pattern C does not match, proceed to step 89, process white 0 + black run length in step S9, and proceed to step 810. In step S10, only white run length or white 0+
The signal processed as black run length is MH encoded in the encoding circuit (9), and the encoded signal is written in a code memory (11C in step 811).The process proceeds to step 812.
ステップ812では、1ラインの符号化が終了したか否
かを判断し、終了していない場合にはステップS7へ戻
り、1ラインの符号化が終了するまで符号化が続けられ
る。符号化が終了すると。In step 812, it is determined whether or not the encoding of one line has been completed. If it has not been completed, the process returns to step S7, and encoding is continued until the encoding of one line has been completed. Once the encoding is finished.
ステップ813へ進む。Proceed to step 813.
ステップ813では、1ページの符号化が終了したか否
かが判断され、1ページの符号化が終了すると、ステッ
プ813で読取が終了し、動作が停止する。1ページの
符号化が終了していない場合(:は、ステップS2へ戻
り、1ページの符号化が終了するまで、前述の動作を繰
り返す。In step 813, it is determined whether or not the encoding of one page has been completed. When the encoding of one page has been completed, reading is completed in step 813, and the operation is stopped. If the encoding of one page is not completed (:), the process returns to step S2 and the above-described operation is repeated until the encoding of one page is completed.
尚1本発明はnライン毎署−相関関係!−着目している
ため、上述の実施例のベイヤ型ディザパターンのみなら
ず、すべてのディザパターンC二適用できる。Note 1: The present invention is a correlation between every station on the n line! - Because of this focus, not only the Bayer type dither pattern of the above-mentioned embodiment but also all dither patterns C2 can be applied.
(ト1 発明の詳細
な説明したようS=、本発明2二よれば1MH符号化等
の従来の一次元符号化技術!用いて、しかも簡易な構成
で中間調画像を高い圧縮率で符号化できる。(G1. As described in the detailed description of the invention, S=, according to the present invention 22, a halftone image can be encoded at a high compression rate using a conventional one-dimensional encoding technique such as 1MH encoding! and with a simple configuration. can.
第1図は本発明の一実施例を示すブロック図。
第2図は制御部の動作を説明するための70−チャート
、第5図は4×4のペイヤ型のディザマトリックスの閾
値を示す模式図、第4図は中間調画像パターンの一例を
示す模式図、第5図はディザ処理されたディザ画偉を示
す模式図、第6図は第一例χ示す模式図である。
1・・・システム制御部、2・・・ディザ処理回路、3
・・・メモリ、4・・・切換回路、5・・・選択回路、
6・・・排他的論理和回路、7・・・ラインメモリ、8
・・・パターン判定回路、9・・・符号化回路、10・
・・符号メモリ。FIG. 1 is a block diagram showing one embodiment of the present invention. Fig. 2 is a 70-chart for explaining the operation of the control unit, Fig. 5 is a schematic diagram showing threshold values of a 4x4 payer type dither matrix, and Fig. 4 is a schematic diagram showing an example of a halftone image pattern. FIG. 5 is a schematic diagram showing a dither image subjected to dither processing, and FIG. 6 is a schematic diagram showing a first example χ. 1... System control unit, 2... Dither processing circuit, 3
...Memory, 4...Switching circuit, 5...Selection circuit,
6... Exclusive OR circuit, 7... Line memory, 8
... pattern determination circuit, 9 ... encoding circuit, 10.
...Sign memory.
Claims (1)
ディザ化された画信号を作成するディザ処理回路と、少
なくともn+1ラインの画信号を記憶するメモリと、こ
のメモリに記憶された現在のラインの画信号とnライン
前の画信号を選択する選択回路と、この選択回路によつ
て選択された2ラインの画信号の排他的論理和をとる排
他的論理和回路と、この排他的論理和回路からの信号が
x(x≧1)の白ランレングスと1の黒ランレグスから
なる基本パターンであるか否かを判定するパターン判定
回路と、この判定回路の判定結果に従つて、一次元符号
化する符号化回路と、を備え、基本パターンに合致する
場合には白のランレングスのみを符号化することで1の
黒ランレングスを含むものとし、それ以外は(0の白ラ
ンレングス)+(黒のランレングス)として符号化する
ことを特徴とする中間調符号化回路。(1) A dither processing circuit that creates an image signal by dithering the image signal according to an n×n dither matrix, a memory that stores at least n+1 lines of image signals, and a current line stored in this memory. a selection circuit that selects the picture signal of the previous line and the picture signal of n lines before, an exclusive OR circuit that takes the exclusive OR of the picture signal of the two lines selected by this selection circuit, and this exclusive OR A pattern judgment circuit that judges whether the signal from the circuit is a basic pattern consisting of a white run length of x (x≧1) and a black run length of 1, and a one-dimensional code according to the judgment result of this judgment circuit. If it matches the basic pattern, only the white run length is encoded to include the black run length of 1, otherwise (white run length of 0) + ( A halftone encoding circuit characterized in that the halftone encoding circuit encodes a black run length.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61279307A JPS63132573A (en) | 1986-11-21 | 1986-11-21 | Halftone image coding circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61279307A JPS63132573A (en) | 1986-11-21 | 1986-11-21 | Halftone image coding circuit |
Publications (1)
Publication Number | Publication Date |
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JPS63132573A true JPS63132573A (en) | 1988-06-04 |
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ID=17609339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61279307A Pending JPS63132573A (en) | 1986-11-21 | 1986-11-21 | Halftone image coding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63132573A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03159373A (en) * | 1989-11-16 | 1991-07-09 | Canon Inc | data communication equipment |
US5251046A (en) * | 1991-03-12 | 1993-10-05 | Kokusai Denshin Denwa Co., Ltd. | Hierarchy encoding system of multi-level image through dither conversion |
-
1986
- 1986-11-21 JP JP61279307A patent/JPS63132573A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03159373A (en) * | 1989-11-16 | 1991-07-09 | Canon Inc | data communication equipment |
US5251046A (en) * | 1991-03-12 | 1993-10-05 | Kokusai Denshin Denwa Co., Ltd. | Hierarchy encoding system of multi-level image through dither conversion |
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