JPS62122323A - Prescaler circuit - Google Patents
Prescaler circuitInfo
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- JPS62122323A JPS62122323A JP26280185A JP26280185A JPS62122323A JP S62122323 A JPS62122323 A JP S62122323A JP 26280185 A JP26280185 A JP 26280185A JP 26280185 A JP26280185 A JP 26280185A JP S62122323 A JPS62122323 A JP S62122323A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、グリスケーラ回路に関し、特に相補形ＭＯＳ
トランジスタ（以下ＣＭＯ８と略す）により構成される
モード切替可能なプリスケーラ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a grease scaler circuit, and particularly to a complementary MOS
The present invention relates to a mode-switchable prescaler circuit configured by a transistor (hereinafter abbreviated as CMO8).
近年、集積回路技術の進歩にともない、各素子が微細化
し、大規模から高信頼性で、低消費電力のＬＳＩが登場
してきている。ことに０Ｍ０８回路はディジタル関係の
回路では、これらの利点が十分に発揮される。位相同期
ループ回路（以下ＰＬＬ回路と略す。）においても、シ
ンセサイザ機能を有するような、ディジタルＰＬＬ回路
では、ＣＭＯ８ＬＳＩが多くなっている。しかし、ＰＬ
Ｌ回路のうち２モンジユラスプリスケーラの部分は、動
作速度が速いためバイポーラトランジスタ等で構成され
る場合が多いが、ＣＭＯ８技術の進歩とともに動作速度
も向上してきて、ｃＭｏｓでプリスケーラ回路も構成し
たｌチップディジタルＰＬＬ回路もあられれはじめてき
た。In recent years, with the progress of integrated circuit technology, each element has been miniaturized, and large-scale LSIs with high reliability and low power consumption have appeared. In particular, the 0M08 circuit fully exhibits these advantages in digital-related circuits. Even in phase-locked loop circuits (hereinafter abbreviated as PLL circuits), CMO8LSIs are increasingly used in digital PLL circuits that have a synthesizer function. However, P.L.
The 2-mondural prescaler part of the L circuit is often constructed with bipolar transistors, etc. due to its fast operating speed, but with the advancement of CMO8 technology, the operating speed has improved, and the prescaler circuit is also constructed with cMOS. Chip digital PLL circuits are also beginning to appear.
０ＭＯ８で構成された２モジユラス・プリスケーラ部の
うち、同期クロックで動作して最も動作速度に影響する
部分の従来の回路構成は、第２図に示すようなものであ
った。クロック信号はクロック入力端子１より入力され
、端子３より入力されたモード切替信号に応じて、クロ
ック信号が４分周あるいは５分周され出力端子２より出
力される。この回路構成では、４．４’、 ４“のＤＷ
フリップフロップは同期式で４“のＱ出力が２個のＮＡ
ＮＤ回路を介し４のＤＡＴＡ入力に入力される。ここで
ＮＡＮＤ回路の遅延時間をｔｙｈｍｏ 、 Ｄ屋フリッ
プ７０ツブの遅延時間なｔ ｎｒｒ とすると、プリ
スケーラ部の許容される遅延時間Ｔムは、Ｔム＝２ Ｌ
ＷＡＮＤ ＋ ｔｏｒｙ・・・・・・・・・（１）と
なる。この回路では帰還ゲートであるＮＡＮＤ回路が２
段カスケードに接続されているため遅延時間が積算され
て動作周波数が低減してしまうという欠点かあった。The conventional circuit configuration of the part of the 2-modulus prescaler section composed of 0MO8, which operates with a synchronous clock and has the greatest influence on the operating speed, is as shown in FIG. A clock signal is inputted from a clock input terminal 1, and depending on a mode switching signal inputted from a terminal 3, the frequency of the clock signal is divided by 4 or 5 and outputted from an output terminal 2. In this circuit configuration, DW of 4.4', 4"
The flip-flop is a synchronous type with a Q output of 4" and two NA
It is input to the DATA input of No. 4 via the ND circuit. Here, if the delay time of the NAND circuit is tyhmo, and the delay time of the D flip 70 is tnrr, the allowable delay time Tm of the prescaler section is Tm=2L.
WAND + tory (1). In this circuit, the NAND circuit, which is the feedback gate, has two
Since they are connected in a cascade of stages, the delay time is accumulated and the operating frequency is reduced.
第３図は別の従来回路例で、バイポーラトランジスタ等
で実現されている２モジユラス・プリスケーラの回路構
成である。この回路では、帰還ゲートがカスコード接続
されていないが、帰還ゲートとしてＯＲ回路を用いてい
る。バイポーラトランジスタ等でゲートを構成する時に
は、ＯＲ回路は遅延時間の短いゲートであるが、０ＭＯ
８で構成でＯＲ回路をつ（るには、ＮＯＲ回路にインバ
ータ回路をつけ加えるか、インバータ回路とＮＡＮＤ回
路とをくみ合せるかしなくてはならない。このようにす
るとゲート２段分の遅延となり、ＯＲ回路での遅延Ｔｏ
ｎは、
ＴＯ１＝ ＴＮＯＩ ＋ ＴＩ）ｌマｏｒ Ｔｏｒ＝Ｔ
ｔｍ＋ＴＮ−…（２）となり、グリスケーラの動作速度
を低下してしまう欠点があった。FIG. 3 shows another example of a conventional circuit, which is a circuit configuration of a two-modulus prescaler realized using bipolar transistors or the like. In this circuit, the feedback gate is not connected in cascode, but an OR circuit is used as the feedback gate. When configuring the gate with bipolar transistors, etc., the OR circuit is a gate with a short delay time, but 0 MO
In order to create an OR circuit with a configuration of Delay To in OR circuit
n is TO1=TNOI+TI)l or Tor=T
tm+TN- (2), which has the drawback of reducing the operating speed of the grease scaler.
本発明は、ＮＡＮＤ回路およびＤ型フリップ・フロップ
を有し、第１のＤをフリップ・フロップのＤＡＴＡ入力
には、第１のＮＡＮＤ回路を介して帰還をかけ、第１の
Ｄ型フリップ・フロップの出力を第２のＮＡＮＤ回路の
入力に接続し、第２のＤ型クリップ・７０ツブのＤＡＴ
Ａ入力は第２ＯＮＡＮＤ回路を介して接続することで、
帰還用のゲートとなっているＮＡＮＤ回路を１個以上縦
続接続しないことにより遅延時間が短く、動作速度の速
いＭＯ８構成に適したモード切替可能なプリスケーラを
提供することにある。The present invention has a NAND circuit and a D-type flip-flop, and the DATA input of the first D flip-flop is fed back via the first NAND circuit. Connect the output of the 70-tube DAT to the input of the second NAND circuit, and
By connecting the A input via the second ONAND circuit,
It is an object of the present invention to provide a mode-switchable prescaler suitable for an MO8 configuration with short delay time and high operating speed by not cascading one or more NAND circuits serving as feedback gates.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図面である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
クロック入力端子ｌより入力されるクロック信号は、３
個のＤＷフリップ・フロップ４．４’、 ４“のクロッ
ク入力に人力され、第１のＤ型７リツプ・フロップ４の
ＤＡＴＡ入力は、第３のＤ型フリップ７０ツブ４”のＱ
出力より第１のＮＡＮＤ回路５の第１の入力を介し接続
する。第２のＤ型フリップフロッグのＤ Ａ ’ｌ’
Ａ入力は、第３のＤＭフリップ・フロップのＱ出力より
第２のＮＡＮＤ回路５′の第１の入力を介して接続し、
第２ＯＮＡＮＤ回路の第２の入力は第１の７リツプ・フ
ロップのＱ出力と接続する。第３のＤＦｊ＆フリップ・
フロップ４“のＤＡＴＡ入力は第２のＤ星フリップ・フ
ロップのＱ出力と接続し、一連の帰還ループを構成し、
第１のＮＡＮＤ回路５の第２の入力をモード切替端子３
とすることで、そ−ド切替端子３からの制御信号により
、第２のＤ型フリップ−フロップのＱ出力を出力端子２
とした端子から２つのモードの出力信号が出力される。The clock signal input from the clock input terminal l is 3
The DATA input of the first D-type flip-flop 4 is connected to the clock input of the third D-type flip-flop 4.4', 4''.
The output is connected via the first input of the first NAND circuit 5. D A 'l' of the second D type flip frog
The A input is connected from the Q output of the third DM flip-flop through the first input of the second NAND circuit 5',
The second input of the second ONAND circuit is connected to the Q output of the first seven lip-flops. 3rd DFj & flip
The DATA input of flop 4" is connected to the Q output of the second D-star flip-flop, forming a series of feedback loops,
The second input of the first NAND circuit 5 is connected to the mode switching terminal 3.
By doing so, the Q output of the second D-type flip-flop is switched to the output terminal 2 by the control signal from the output switching terminal 3.
Output signals in two modes are output from the terminal.
一般的に２人力以上のゲートを構成する場合ＮＡＮＤ回
路が遅延時間が小さいので、帰還ゲートとしてＮＡＮＤ
回路を用い、さらにケート遅延が積算しないように本実
施例では、帰還回路としては、１個のＮＡＮＤ回路を介
し、次段にはＤ型フリップ−フロップのＤＡＴＡ入力と
接続して、ＮＡＮＤ回路の遅延の影響を少なくするよう
再びクロックで同期をとるようにする。こうした回路構
成とした時の遅延時間Ｔｃは、
Ｔｃ ＝ ｔＮｈゎ＋ｔ□、 ・・・・・・・・・・・
・（３）となり、（１）と比較するとｔ ＨＡ）１０分
だけの遅延時間だけ本実施例の方が速度向上する。動作
周波数は、ｆく−−−二一一デー・・・・・・（４）２
（ｊ ＷＡＮＤ ＋ ｔｏｙν）
となる。本実施例では、モード切替端子３を低レベルと
すると４分周し、高レベルとすれば５分周する２モジユ
ラスグリスケーラとなる。Generally, when configuring a gate that requires two or more people, NAND circuits have a small delay time, so NAND circuits are used as feedback gates.
In this embodiment, the feedback circuit is connected to the DATA input of a D-type flip-flop in the next stage, and the feedback circuit is connected to the DATA input of a D-type flip-flop in the next stage. Synchronize the clock again to reduce the effect of delay. The delay time Tc with this circuit configuration is Tc = tNhゎ+t□, ・・・・・・・・・・・・
- (3), and when compared with (1), the speed of this embodiment is improved by a delay time of t HA) 10 minutes. The operating frequency is f---211day...(4)2
(j WAND + toyν). In this embodiment, when the mode switching terminal 3 is set to a low level, the frequency is divided by 4, and when the mode switching terminal 3 is set to a high level, the frequency is divided by 5, resulting in a 2-modulus grease scaler.
本実施例を実現すれば、第２図で示される従来の回路で
は最高動作周波数が２９０ ＭＨｚであったの対し、３
３０ＭＨｚまで動作可能となり１２％程度動作速度が速
くなった。If this embodiment is realized, the maximum operating frequency will be 3 MHz, whereas the conventional circuit shown in Fig. 2 has a maximum operating frequency of 290 MHz.
It can operate up to 30MHz, increasing the operating speed by about 12%.
第４図は、本発明により２分周と３分周のモード切替可
能な２モジユラス・プリスケーラを実施した回路図面で
ある。２個のＤ型フリップフロップ４，４′と２個のＮ
ＡＮＤ回路５，５′を有し、帰還ゲートとなる２個のＮ
ＡＮＤ回路５，５′は縦続接続することなく、ＮＡＮＤ
回路５，５′の出力は必ずいずれかのＤ型クリップ・７
０ツブのＤＡＴＡ入力に接続することで遅延時間が積算
していかない構成となっている。FIG. 4 is a circuit diagram implementing a 2-modulus prescaler capable of switching between frequency division by 2 and frequency division by 3 modes according to the present invention. Two D-type flip-flops 4, 4' and two N flip-flops
It has AND circuits 5 and 5', and two N circuits that serve as feedback gates.
AND circuits 5 and 5' are NAND without being connected in cascade.
The output of circuits 5 and 5' must be connected to one of the D-type clips 7.
By connecting to the DATA input of 0, the delay time is not integrated.
さらに第５図は本発明により６分周と７分周のモード切
替可能な２モジユラスグリスケーラを実施した回路図面
である。４個のＤ型フリップ・フロップ４．４’、 ４
“、４″′ と２個の帰還ゲートとなっているＮＡＮ
Ｄ回路５，５′を有し、構成されていて、ゲート数は増
加しているが、常にＤ型フリップ・フロップのクロック
により同期をとっているので２モジユラスプリスケーラ
の遅延時間は、ＮＡＮＤ回路１個とＤ型フリップ・フロ
ップ１個分を積算しただけにすぎず、最高動作周波数の
増加をはかることができる。Furthermore, FIG. 5 is a circuit diagram of a two-modulus grease scaler capable of switching between 6-frequency division and 7-frequency division modes according to the present invention. 4 D-type flip-flops 4.4', 4
“, 4″’ and two feedback gates
Although the number of gates has increased, it is always synchronized by the D-type flip-flop clock, so the delay time of the 2-modulus prescaler is equal to that of the NAND. It is only the integration of one circuit and one D-type flip-flop, and the maximum operating frequency can be increased.
以上説明したように本発明は、モード切替可能なプリス
ケーラに必要な制御用のゲー）ＫＮＡＮＤ回路を用い、
ＮＡＮＤ回路の出力は必ずＤ型フリ、プフロップのＤＡ
ＴＡ入力に接続することにより、遅延時間を極力短クシ
、プリスケーラ回路の最高動作周波数を高めることがで
きる。さらにＭＯ８構成の回路ではＮＡＮＤ回路は遅延
時間が他のゲート回路よりも短いため、プリスケーラ回
路の最高動作周波数を高めるために有利となっている。As explained above, the present invention uses a control game (KNAND circuit) necessary for a mode-switchable prescaler,
The output of the NAND circuit is always a D-type flip-flop, DA.
By connecting to the TA input, the delay time can be minimized and the maximum operating frequency of the prescaler circuit can be increased. Furthermore, in a MO8-configured circuit, the NAND circuit has a shorter delay time than other gate circuits, so it is advantageous for increasing the maximum operating frequency of the prescaler circuit.
第１図は本発明の一実施例を示す、４分周と５分周のモ
ード切替可能なプリスケーラの回路図面、第２図、第３
図は、従来よりつかわれている４分周と５分周のモード
切替可能なプリスケーラ回路図面、第４図は、２分周と
３分周のモード切替可能なグリスケーラ回路図面、ｆＪ
＆５因は６分周と７分周のモード切替可能なプリスケー
ラ回路図面である。
ｌ・・・・・・クロック入力端子、２・・・・・・出力
端子、３・・・・・・モード切替端子、４．４’、 ４
”、４″・・・・・・Ｄ型フリップ・フロップ、５．５
’・・・・・・ＮＡＮＤ 回路、６・・・・・・ＯＲ回
路。FIG. 1 is a circuit diagram of a prescaler capable of switching between frequency division by 4 and frequency division by 5 modes, which shows an embodiment of the present invention, and FIGS.
The figure shows a diagram of a prescaler circuit that can switch between 4-divide and 5-divide modes, which has been used in the past, and Figure 4 shows a glyscaler circuit that can switch between 2-divide and 3-divide modes, fJ
&5factor is a prescaler circuit diagram that can switch between 6th frequency division and 7th frequency division mode. l...Clock input terminal, 2...Output terminal, 3...Mode switching terminal, 4.4', 4
", 4"...D type flip-flop, 5.5
'...NAND circuit, 6...OR circuit.
Claims (1)
第２の論理積回路を有し、第１のＤ型フリップフロップ
のデータ入力は第１の論理積回路の出力と接続し、第１
のＤ型フリップフロップの真出力は第２の論理積回路の
第１の入力に接続し、第２のＤ型フリップフロップのデ
ータ入力は第２の論理積回路の真出力と接続し、第２の
論理積回路の第２の入力は、第ｎのＤ型フリップフロッ
プの補出力より帰還がかかるよう接続し、第１の論理積
回路の第１の入力は、第ｎのＤ型フリップフロップの真
出力より帰還がかかるよう接続し、第１の論理積回路の
第２の入力を制御することにより、分周数を可変できる
ことを特徴としたプリスケーラ回路。comprising n (n≧2) D-type flip-flops and first and second AND circuits, the data input of the first D-type flip-flop is connected to the output of the first AND circuit; 1st
The true output of the D-type flip-flop is connected to the first input of the second AND circuit, the data input of the second D-type flip-flop is connected to the true output of the second AND circuit, and the second The second input of the AND circuit is connected so that feedback is applied from the auxiliary output of the n-th D-type flip-flop, and the first input of the first AND circuit is connected to the auxiliary output of the n-th D-type flip-flop. A prescaler circuit characterized in that the frequency division number can be varied by connecting the circuit so that feedback is applied to the true output and controlling the second input of the first AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26280185A JPS62122323A (en) | 1985-11-21 | 1985-11-21 | Prescaler circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26280185A JPS62122323A (en) | 1985-11-21 | 1985-11-21 | Prescaler circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122323A true JPS62122323A (en) | 1987-06-03 |
Family
ID=17380794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26280185A Pending JPS62122323A (en) | 1985-11-21 | 1985-11-21 | Prescaler circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122323A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233181B2 (en) | 2004-08-16 | 2007-06-19 | Matsushita Electric Industrial Co., Ltd. | Prescaler circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181831A (en) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Variable frequency divider |
| JPS60216629A (en) * | 1984-04-12 | 1985-10-30 | Oki Electric Ind Co Ltd | Two-modulus prescaler |
-
1985
- 1985-11-21 JP JP26280185A patent/JPS62122323A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181831A (en) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Variable frequency divider |
| JPS60216629A (en) * | 1984-04-12 | 1985-10-30 | Oki Electric Ind Co Ltd | Two-modulus prescaler |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7233181B2 (en) | 2004-08-16 | 2007-06-19 | Matsushita Electric Industrial Co., Ltd. | Prescaler circuit |
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