JPS59215127A

JPS59215127A - 信号合成回路

Info

Publication number: JPS59215127A
Application number: JP58088738A
Authority: JP
Inventors: Shigeki Yagi; 茂樹八木
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1983-05-20
Filing date: 1983-05-20
Publication date: 1984-12-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、発振源からの信号全分周する分周段の出力信
号から直筬得ることのできない所定周波数の信号を、分
周段のできるだけ低い周波数の出力信号を利用して合成
する信号合成回路に関し、さらに詳しくは、ス・トップ
ウォッチに使用される１００Ｈｚの如き基準信号全合成
するためのものである。

従来技術従来、′【ｕ子時計などにおいて、ストップウォッチ用
カウンタに入力する基準信号を得るために、分周段から
出力されるクロックパルスを一定期毎に決った数のパル
スをマスキングし′ｆｃや、おるいは筒周波のパルス信
号全一定数カウントしたシすることによって、擬似的に
一定周期の基準信号を生成する方法がある。

第１図は、上記前者の方法による従来の信号合成回路金
示すもので、１０２４ＨｚＯ分周出力信号を利用してス
トップウォッチ用カウンタの基準１ｇ号（１００Ｈ２）
を生成する場合を示したものである。

この第１図において、１はフリップフロップ及び論理素
子からなるパルス生成回路で、１０２４Ｈ２の信号パル
スから１０００Ｈ２の信号を生成するものである。２は
上記パルス生成回路１の出力パルスを１００Ｈｚの信号
に分周するカウンタである。また、第２図は、第１図に
示すａ　”−ｎ部分の出力波形を表わしたタイミングチ
ャートで桑る。

上記構成の回路において、ＩＬ］２４Ｈ２（７）パルス
信号をパルス生成回路１に入力すると、その信号パルス
のうち、第２図（ｈ）〜（１）に示す如く５個のパルス
を８Ｈｚ毎にマスキングされ、これに伴いパルス生成回
路１の出力端、即ちナントゲートＮＡＮＤの出力側には
第２図（ｎ）に示す如（１０００Ｈｚに相当するパルス
が取出され、これを１０進のカウンタ２に入力して分周
すれば、カウンタ２の出力端０［ＴＴには、１００Ｈｚ
の基準信号が送出されることになる。

しかし、かかる従来方法で得られる基準信号は計測誤差
が大きく、精度の高い計測が要求されるストップウォッ
チ用の基準信号合成回路などには不向きである。

第６図は、上記後者の方法による従来の信号合成回路を
示すものである。同図において、１は第３のカウンタ、
４は第２０カウンタであり、第１のカウンタ５のａ　”
−ｈ部分の出力波形は第４Ａ図に示し、また、第２のカ
ウンタ４の１〜ｑ部分の出力波形は第４Ｂ図に示しであ
る。

第６図に示すような従来の信号合成回路にあっては、ｙ
ａｈ、Ｂ図の動作タイミングチャートから明らかな如く
、第１のカウンタ３が４０９６Ｈ２のパルスをカウント
し、４１発カウントする毎に第４Ａ図の（ｈｌの如く１
発のパルスを送出し、この出力パルス（１第２のカウン
タ４によりカウントされるとともに、そのカウント動作
を９９回繰返し、そして１００回には、第１のカウンタ
３が４０９６Ｈｚのパルスミ３フ発カウントしたとき、
１パルスを送出するように第４Ｂ図の（１）の信号を第
１のカウンタ６に加え、これにより擬似的に１００　Ｈ
ｚの基準１６号を生成するものである。

かかる方式の信号合成回路では、上記第１図に示す方式
に比し計測誤差紫幾分小さくできるが、第５図から明ら
かな如くフリップフロップ（通常２４個のトランジスタ
で楕成さｉする）数が多くなるとともに、回路の構成素
子が極めて多くな夛、経済部から不利となる。１だ、基
準入力信号に４０９６　Ｈｚと云う高い周波数の信号全
使用することは、それを計数するカウンタのビット数、
即ちフリップフロップの数が増加し、消費電力が大きく
なってし甘う欠点がある。

電子時計などの計時の基と々る発振器には、一般に２　
ｎ）（Ｚの水晶発振器が使用されており、このため完全
な１００Ｈｚの信号を生成することは不可能であるが、
上述した如きカウンタを用いて１００Ｈｚの信号を得よ
うとする場合、基準入力信号の周波数を高くすればする
程、生成される擬似１００Ｈｚの精度を上向できる。そ
の−例を示すと、次の通りとなる。

’、／４ｏ９６Ｘ４１　＝１ｏ、ｏ　０９７６５ｍ５ｅ
ｃ１／１３１゜７２Ｘ１３１０＝１０．００２１３６１
ｎ式％式％ところが、使用される入力信号の周波数を冒くすること
は、上述したように省電力化の上で好ましくなく、かつ
使用周波数が高くなる程、こ′Ｊ１を計数するカウンタ
のビット数（フリップフロップ数）が増加することにな
る。さらに４１．（ＨＺの周波数を使用した場合は、上
記例に示す如く誤差の極めて小さい１００Ｈ２信号を実
現できるが、これは計算−ヒの観点からであって、実際
には、カウンタを構成する素子の動作速度が問題となり
、しかも回路の動作も不安定となって実現性に乏しい。

このことは、カウンタ構成により１００Ｈ２の信号を合
成する場合、実際上より高精度の１００Ｈｚ信号を得る
上で最も好適な使用周波数は４０９６Ｈｚであり、こオ
し以上の周波数を利用しても、それ以上の高い精度の信
号合成が望めないことを意味する。し・１ζがって、４
０９６Ｈｚよりも低い周波数で、レカ・もできるだけ少
ない構成素子数の回路により、４０９６Ｈ２ｆ使用した
ときと同様の精度が得らねる信号合成回路の出現が望ま
れているのである。

発明の目的本発明は、上べし１点に鑑みなされたもので、同一周波
数で互いに位相の異なる少なくとも４種類の入力パルス
４ｎ号全カウンタにより順番に所定数ずつカウントし、
その各人力パルス信号のカウントアツプ毎に送出される
出力パルス金運れ補償カウンタにより計数し、該遅れ補
償カウンタがカウントアツプ動作する毎に、上記カウン
タから送出される出力パルス幅を調整する方式とするこ
とにより、使用入力信号の周波数を低くし、併せて回路
構成の簡単化及び消費電力の低減を図るようにした信号
合成回路を提供することを目的とする。

実施例２発明の構成及び作用以下、本発明の具体的実施例を図面に基づいて説明する
。

第５図は、本発明の＠号台成回路の一例を示す機能ブロ
ック図であって、１０は１ｏ　ＯＩ（ｚ）如き信号生成
に使用される基準パルスＩｇ号を発生するための信号発
生源であり、この憤号発生詮１０からは、１０２４　Ｈ
ｚのパルス信号Ｓ１と、これを反転しｆｃｌ　０２４　
Ｈｚのパルス信号Ｓ２と、上記パルス信号Ｓ１をＡ周期
分位相を進めｆｒ−１０２ａＨｚＭのパルス信号Ｓ３、
及びこのパルス信号Ｓ３を反転した１　０２４１１　ｚ
　Ｍのパルス信号Ｓ４が送出されるようになっている。

上記信号発生源１０からの各パルス信号Ｓ１〜Ｓ４ば、
イハ号入力回路１１に出力され、そのパルス信号のうち
の１つを選択してカウンタ１２に送出するもので・入力
信号選択回路１３からの選択指令によシ、パルスｌ５Ｅ
Ｓ１〜Ｓ　４　ｉ・順番に、かつサイクリックに選択し
送出させるようになっている。

ｆ記カウンタ１２は、上記信号入力回路１１から選択送
出されたパルス信号を各別にカウントする１０進σ）カ
ウンタから構成され、入力パルス信号の立ち下がりエツ
ジでカウント動作し、１０個目の入カバルス（ｉ号の立
ち下がりと同期して出力さ力るパルスがカウンタ１２の
リセットパルスとして・該カウンタ１２に入力される一
方、希望する合成１ｇ升、例えば１００−Ｈｚの基準信
号として送出されるものである。また、上記１０進カウ
ンタ１２からのカウントアツプによる出力パルスは遅れ
袖イハカウンタ１４に送出されるようになっている。上
記遅ｆ１補償カウンタ１４１１″ｔ２１０進カウンク１
２からの出力パルスを１発カウントする毎ｔこ上記入力
信号）ブｇ択回路１６に基準パルス信号選択のための指
金を与える機能會有するとともに、上記出力パルスを所
定数、即ち２５発カウントする毎に遅れ補正のための信
号を送出するものである。そして、遅れ補償カウンタ１
４からの遅れ補正用信号は、パルス幅調整回路１５に加
えられるようになっており、このパルス幅調整回路１５
は、遅れ補償カウンタ１４がカウントアツプ、即ち、２
５発目の出力パルスが送出される毎に、２５発目の出力
パルスの幅を１０２４Ｈｚの基準パルス信号全使用する
ことによって生じる時間遅れ（計数誤差）が零となるよ
うに調整するものである。

また、上記遅れ補償カウンタ１４及びパルス幅調整回路
１５には、入力信号選択回路１６の選択指令に応じて選
択されたパルスＩＮ　号８１〜Ｓ４の１つが加えられる
ように欧っている。

第６図は、第５図に示す各機能ブロックの具体的回路構
成例を示すもので、信号入力回路゛１１は１０進カウン
タ１２ヘパルス信号８１〜Ｓ４を送出するクロックゲー
トＧ１〜Ｇ４、及び遅れ補償カウンタ１４とパルス幅調
整回路１５にパルス信号Ｓ１〜Ｓ４の１つを選択送出す
るクロツクゲ−トＧ５〜Ｇ８から構成されている。また
、１０進カウンタ１２は、信号゛入力回路１１からのノ
くルス悟号を一力び）入力とするナントゲート　Ｎ　Ａ
　Ｎ　Ｄ　１と、このノットゲートＮ　Ａ　Ｎ　Ｄ　１
の出力信月°ヲカウントブるフリップフロップＦＦ１〜
Ｆ　Ｆ’　４と、このノリツブフロップＩｆ”　Ｆ’　
２及びＦＦ’４のＱ出力を一方の人力としパルス幅か１
４’ｔＪ回路１５からの出力情−じ゛ケ他方の入力とテ
るフリップフロップＦＦ５ど、ノリツブフロップＩｉ”
Ｆ’　５の出カッ（ルス（１０１ＪＨｚｌ／）基準１Ｓ
号に相当）を反転するノットゲートＮ　ＯＴ　１と、ノ
ットゲートＮ０Ｔ１の出力１ご号により動作し、上記フ
リップフロップＦＦ１〜Ｆ　Ｆ４にリセットをかけるナ
ントゲートＮＡＮＤ２とから構成されている。さらに上
記遅、Ｆ′１．補償カウンタ１４は、上記１０進カウン
タ１２の出力パルス全カウントするフリップフロップＦ
Ｆ６−〜ＦＦ１０と、このフリップフロップＦＦ６、Ｆ
Ｆ’ｊｌびｐｌｔ’１０の司出力を入力とするノ了ゲー
）ＮＯＲ１と、このノアゲー）ＮＯＲ１の出力酒号と上
記１ぎ号入力回路１１からのノ＜パルス信号を入力とす
るフリップフロップＦＦ１１と、フリップフロップＦＦ
９．ＦＦＩＤのＱ出力を入力とするアンドゲートＡＮＤ
と、このアンドゲートＡＮＤ及びフリップフロップ１Ｆ
ｌｔ’１１の出力信号全入力とするノアゲートＮ０Ｒ２
と、このノアゲートＮ０Ｒ２の出力信号を反転するノッ
トゲートＮ０Ｔ２と、上記フリップフロップＦＦ１１の
出力信号をリセット信号として上記フリップフロップＦ
Ｆ６〜ＦＦ１０に加えるノットゲートＮ０Ｔ６及びナン
ドゲーｔｌＪＡＮＤ３とから構成されている。

！！り、パルス幅調整回路１５は、上記信号入力回路１
１からの選択パルス信号と上記ノアゲートＮ０Ｒ２の出
力信号を入力とするナントゲートＮＡＮＤ４と、上記ノ
ットゲー）ＮＯＴ２の出力悔号及び１０２４のパルス會
人力とするナントゲートＮＡＮＤ５と、この両ナンドゲ
ー）ＮＡＮＤ４及びＮＡＮＤ５の出力信号を入力とする
ナンドゲー）ＮＡＮＤ６とから構成され、さらに、入力
信号選択回路１３は、上記遅れ補償カウンタ１４のフリ
ップフロップＦＦ６　、ＦＦ７のＱ及びＱ出力により制
御され、上記信号入力回路１１のクロ７り’ｒ’−トＣ
）１〜Ｇ８ｆ：制御するノアゲートＮ０Ｒ５〜Ｎ　ＯＲ
６から構成さね・ている・次に上ニ［シのように構成さ
れた本発明信号合成回路の動作全第７図に示すタイミン
グチャートを参照しながら説明する。

１００ＨｚＬ７１信号合成のスタートに際しては、遅れ
補償カウンタ１４はリセットされているので、そのフリ
ップフロップＦＦ６．Ｆ’Ｆ７のＱ出力は°′■・”と
なっており、このため入力信号選択回路１６のノアゲー
）ＮＯＲ３の出力は”Ｈ”レベルとなって（；７＋、’
　７図のｆ参照）、クロックゲート０１、（）５を開く
。かかる状態で１０進カウンタ１２のナンドゲー）ＮＡ
ＮＩ：ｌの他方の入力が＋ｔ　ＩＪｎレベルから”１（
”レベルになると、信号入力回路からの１０２４ＨｚＭ
のパルス信号ｓ５に応じてナントゲートＮＡＮＤ１の出
力側に第７図（、）に示す信号が現われ、該信号は１０
進カウンタ１２により１１１１次カウントされる。この
カウント動作に伴いフリップフロップＦＦ２のＱ出力に
は第７図（ｂ）に示す信号が現われる。そして、入力パ
ルス信号５３０１０個目のパルスが立ち下がる瞬間に１
０進カウンタ１２のフリップフロップＦＦ４のＱ、出力
に現われるパルスは、第７図（ｃ）に示すように立ち下
がる。このとき、１０進カウンタ１２のフリップフロッ
プＦＦ５の一方の入力側にＩｄ　パルス幅調整回路１５
から第７ｉ１（ｃｌ）に示す信号が加えられているため
、１０進カウンタ１２の出力端子１２ａには、入カパル
ス信−］ｓ３の１０個目のパルスの立ち下がりに立ち上
がり、かつパルス幅調整回路１５の出力パルスが立ち上
がると同時に立ち下がる第７図（θ）に示す如きパルス
、即ち１００Ｈｚの基準信号全生成する出力パルスが送
出される。これと同時に出力パルスｃＮ’ｊ、ノットゲ
ートＮ０Ｔ１及びナントゲートＮＡＮＤ２ｉ通して各フ
リップフロップＦ’Ｆ１〜ＦＦ４のリセット端子に加わ
り、１０進カウンタ１２ｉリセツトし、さらにカウンタ
１２の出力パルスは遅れ補償カウンタ１４に出力され、
その内容を０から１へとカウノドアップする。これによ
り、遅れ補償カウンタ１４が１０進カウンタ１２からの
出力パルスをカウントすると、その１力ウント動作によ
って入力借景選択回路１うのノ了ゲー）ＮＯＲ４が選択
され、その出力”（ｆ　ｆｎ　７図（ｇ）に示す如く１
′Ｈ″′とすることで、信号入力回路１１のクロックゲ
ートＧ２及び０６を開く。

このとき、遅れ補償カウンタ１４のノアゲートｋＪ　Ｏ
Ｒ２の出力ｊ　＋（１：、第７図（、＋）に示す如く′
Ｈ″となってレリ、凍た、出力には第７図（ｋ）に示す
ように“Ｔｊ”になっている。したがって、１０進カウ
ンタ１２のリセット端子に入力されるリセット信号、叩
ち１θＯＨ２の出力パルスは、１０２４Ｈｚ　ｋ、１の
パルス信号Ｓ５がｕＬ”である期間は、１０Ｊ（カラン
１１２がリセットされた後にも”Ｈｅに保りｉｌ、結果
として第７図（ｅ）に示すタイミングの出刃波形となる
。

一方、遅才り補１賞力ワンタ１４が１パルスカウントす
ることにより、１０２４　ＨＺのパルス信号Ｓ１が１０
進カウンタ１２に入力され、その１０個目のパルス信号
Ｓ１の立ち下が９で、カウンタ１２の出力パルスが立ち
上がり、その瞬間に遅わ補償カウンタの内容は２となる
とともに、今度は１０２４Ｈｚのパルス信号Ｓ１が１Ｌ
”になっている期間、出力パルスｅは”Ｈ’ｆ／Ｃ保た
れ、カウンタ１２の出力端子１２ａには第７図（ｅ）に
示すようなタイミング波形の２発目の出力パルスが送用
されることになる。

以下同様にして、遅れ補償カウンタ１４が２個目の出力
パルスをカウントすると、入力１Ｂ号選択回路１６のノ
アゲートＮ０Ｒ５の出力がｔｌ　ＨＭとなって、クロッ
クゲートＧ５．０７を開き、１１０２４Ｈ２のパルス信
号Ｓ４を１０進カウンタ１２に入力する。そして、パル
ス信号Ｓ４が１０１１３カウンタ１２により１０個計数
されて出力パルスｅを送出すると、遅れ補償カウンタ１
４の内容はさらに１個増加し、これにより１０２４Ｈｚ
のパルス信号Ｓ２が１０進カウンタ１２に入力されるよ
うにノアゲートＮ０Ｒ６を制御し、クロックゲートＧ４
．Ｇ８を開く。即ち、出力パルスが１発送出される毎に
、１０進カウンタ１２に入力される基準パルス信号を８
４（１０２４Ｈ２Ｍ）−＋８１これらは遅れ補償カウン
タ１４がカウントアツプ状態になるまで繰返されるので
ある。

なお、出力パルスｅが立ち下がる瞬間と、その後１０進
カウンタ１２へ次に入力される入力パルス４３　赴Ｓ１
〜ｓ４の最初の立ち上が９とのタイミング関係は、出力
パルスθが立ち下がった後０．２４ｍ冠、即ち１０２４
Ｈｚの４分の１周期分の時間が経過した瞬間に入力パル
ス信号が立ち上がるようになつ−Ｃいる。このタイミン
グ関係は、各パルスｊ：ｆ　児゛ｉ９１〜Ｓ４が入力信
号選択回路１３にょ９選択さｈ　ｆｃとき、これに対応
して４分の１周期ず７′ＬにＩＤ２４Ｈｚのパルス信号
を選択して遅れ補１１γカウンタ１４及びパルス幅調整
回路１５に入力することにより、１００Ｈｚの信号合成
回路が動作中宮に変化することなく一定に保たれる。

ところで、上記繰返し動作において、ある出力パルスが
立ち下がった瞬間から次の出力パルスが立ち下がるまで
の時間、即ち出力パルスの周期は約１０．０１ｍ５ｅｃ
であるので、単純に上記動作を繰返すと、動作時間が長
くなるにつれて出力パルスは１００Ｉ（Ｚより遅れてし
まう。この遅れを補正するのが遅れ補償カウンタ１４で
あり、その動作について述べる。

遅れ”補償カウンタが１０進カウンタ１２からの出力パ
ルスを２４発計数すると、パルス１唱調整回路１５に信
号を送り、２５発目の出力パルスに対し待機させる。こ
のとき、遅れ補償カウンタ１４の出力ｊｌｄ第７図（ｊ
）に示す如＜　−（Ｌ　＃レベルとなυ、これに伴い出
力には第７図（ｋ）に示すように■”となる。かかる状
態で、第７図（Ｑ）に示す如く２５発目の出力パルスの
が立ち上がると、この出力パルスは１０２４Ｈｚのパル
ス信号Ｓ２が“Ｌ″′である期間、即ち出力パルスが立
ち上がってから１０２４Ｈ２の４分の１の周期分の時間
だけ“Ｈｌルベルになり、１０２４Ｈｚの信号が立ち上
がると、出力パルスは立ち下がる。従って、２５発目の
出力パルスθのパルス幅は第７図（、）に示す如く、そ
れまでの出力パルス幅の２分の１となる。このとき、２
５発目の出力パルスの立ち上がりに１ｆｆｉｉ期して遅
れ補償カウンタ１４の内容も当然変（ヒするが、この変
化が上記動作に影響を与えないようにするために、遅れ
補償カウンタ１４の出力Ｊ、ｋが変化しないようにしで
ある。即ち、遅れ補償力ワンタ１４の出力ｊは”Ｌ″ル
ベル、出力ｋｉ、ｉ：”Ｈ”レベルのままにする。

このように、２４発目の出力パルスの立ち下がりから２
５発目の出力パルスの立ち下が９首での時間に約９．７
７ｍ５ｅｃであり、１００Ｈｚの信号合成回路が動作し
始めてに開力・ら２５発目の出力パルスの立ち下がる瞬
間までの時間は、０．２５冠となり、２５発目の出力パ
ルスが立ち下がった瞬間にそｉｌまでの出力パルスの遅
れ、即ち計数誤差は全てキャンセルされ、この計数誤差
キャンセル動作は１秒間の４分の１周期毎に行なわれる
。

捷だ、２５発目の出力パルスの幅がそれまでの出力パル
ス幅の半分であるため、それまで一定に保っていた出力
パルスの立ち下が９と、次の１０進パルス１２へ入力さ
れる入力パルス信号の最初の立ち上がりとのタイミング
がずれることのないように、１０進カウンタ１２への入
力パルス信号を選択する必要がおる。この場合は、遅れ
補償カウンタ１４にリセットをかけ、その内容を２５発
目の出力パルスの立ち上がりに同期して０にするように
すれば良い。

なお、上記実施例では、基準信号の合成に同一周波数で
位相の異なる４種類の入力パルス信号Ｓ１〜８４を用い
た場合について述べたが、これ以上の種類の入力パルス
信号であっても良く、また、その周波数も１０２４Ｈｚ
のものに限定されないほか、１００Ｈｚ以外の基準信号
全生成する場合にも適用できる。さらにまた、カウンタ
１２゜１４のカウント内容は、生成される基準１百号の
周波数に応じて変化されるものである。

発明の効果以上のように本発明によれば、同一周波数で互いに位相
の異なる少なくとも４種類の入力パルス信号をカウンタ
により順番に所定数ずつカラン）　Ｌ、−’ｆ：（１）
各入力パルス信号のカウントアツプ毎に送出される出力
パルスを遅れ補償カウンタにより言１救し、ｔ２１￥れ
補償カウンタがカウントアツプずも毎に、上記カウンタ
から送出される出力パルス幅ｆｒ：調整して語数誤差を
補正する方式としたので、出力パルス、即ち基準信号を
生成するのに使用される入力パルスｆｉ号の・周波数を
低くすることができ、これに伴いカウンタを構成するフ
リップフロップ等の回路素子数が減少され、回路構成の
ｎｊＪ単化が図へるほか、消費心力の低減も可能になる
効果がある。

【図面の簡単な説明】

第１図は、従来の信号合成回路を示す論理回路図、・第
２図は、その各部の動作波形を示すタイミングチャート
、第５図は、従来の信号合成回路の他の例を示す論理回
路図、第４図（Ａ）及び第４図（Ｂ）に、その各部の動
作波形を示すタイミングチャート、第５図１（伐木発明
の信号合成回路の機能ブロック図、第６図はその具体的
構成の一例を示す論理回路図、第７図は、本発明におけ
る各部の動作波形を示すタイミングチャートでちる。１０・・・・・・信号発生源１１・・・・・・信号入力回路１２・・・・・・１０ｉカウンタ１５・・・・・・入力信号選択回路１４・・・・・・遅れ補償カウンタ１５・・・・・・パルス幅調整回路板　　　上代理人　　最　上　　　務

Claims

【特許請求の範囲】

（１）同一周波数で互いに位相の異なる少なくとも４種
類の入力パルス信号を発生するｆ１号発生源と、この倍
蹄発生源からの各入力パルス信号を取込む色丹入力回路
と、このｆｇ号大入力回路取込まれる各人力パルス１８
号き所定の順序でサイクリックに選択し送出させる入力
信号選択回路と、上記１６号入力回路から順番に送出さ
れる各人カパルス１Ｂ号全各別に計数しカウントアツプ
する毎に希望局１７３２数の’ｌＦ’＋　脣’Ｃ’肖る
ための出力パルスを送出するカウンタと、このカウンタ
の出力パルスを１カウントする４げに上記入力信号選択
回路に入力パルス信号選択指令を与えるとともに上記出
力パルスを所定数カウントする毎に遅九補正のための信
号を送出する遅れ補償カウンタと、この遅れ補償カウン
タからの出力１９号により動作され上記カウンタの出力
パルス幅を遅れ補償カウンタのカウントアツプ毎に調整
して計数誤差を補償するパルス幅調整回路とからなる信
号合成回路。
（２）少なくとも４種類の入力パルス信号が、所望周波
数の第１の入力パルス信号と、該入力パルス信号と同一
周波数で位相を異ならしめた第２の入力パルス信号と、
この両人力パルス信号全反転することで得られる第３及
び第４の入力パルス信号とからなっていることを特徴と
する特許請求の範囲第１項記載の信号合成回路。