JPH1187727A - 半導体装置 - Google Patents
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- JPH1187727A JPH1187727A JP9248372A JP24837297A JPH1187727A JP H1187727 A JPH1187727 A JP H1187727A JP 9248372 A JP9248372 A JP 9248372A JP 24837297 A JP24837297 A JP 24837297A JP H1187727 A JPH1187727 A JP H1187727A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
- H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/01—Manufacture or treatment
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導
体装置を得る。 【解決手段】 ＳＯＩ構造の半導体装置の入出力保護回
路において、外部端子に対し、各々が並列に逆方向バイ
アス接続される複数のＮＭＯＳトランジスタそれぞれの
ドレイン抵抗の単位チャネル幅抵抗値を、順方向バイア
ス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐
圧が得られるように設定する。
体装置を得る。 【解決手段】 ＳＯＩ構造の半導体装置の入出力保護回
路において、外部端子に対し、各々が並列に逆方向バイ
アス接続される複数のＮＭＯＳトランジスタそれぞれの
ドレイン抵抗の単位チャネル幅抵抗値を、順方向バイア
ス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐
圧が得られるように設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ基板上に
ＭＯＳトランジスタを形成した半導体装置に関し、特の
その入出力保護機能に関する。
ＭＯＳトランジスタを形成した半導体装置に関し、特の
その入出力保護機能に関する。
【０００２】
【従来の技術】絶縁性基板上にシリコン薄膜を形成した
ＳＯＩ（silicon(semiconductor)-on-insulator）基板
上に形成されるＭＯＳトランジスタ（単に「ＳＯＩデバ
イス」と略する場合あり）は、そのソース，ドレイン領
域が絶縁性基板に達するため、ソース，ドレイン領域そ
れぞれの接合容量は低減されることにより、高速・低消
費電力動作が可能である。
ＳＯＩ（silicon(semiconductor)-on-insulator）基板
上に形成されるＭＯＳトランジスタ（単に「ＳＯＩデバ
イス」と略する場合あり）は、そのソース，ドレイン領
域が絶縁性基板に達するため、ソース，ドレイン領域そ
れぞれの接合容量は低減されることにより、高速・低消
費電力動作が可能である。
【０００３】すなわち、通常のバルクシリコン基板上に
形成されるＭＯＳトランジスタ（単に、「基板デバイ
ス」と略する場合あり）は、低電圧になるとドレイン、
ソース領域それぞれの接合容量が増大してその性能（特
に、動作速度）が極端に低下するのに対し、ＳＯＩデバ
イスはドレイン，ソース領域それぞれの接合容量成分が
少ないため、性能劣化はほとんどなく高速・低消費電力
動作が可能となる。
形成されるＭＯＳトランジスタ（単に、「基板デバイ
ス」と略する場合あり）は、低電圧になるとドレイン、
ソース領域それぞれの接合容量が増大してその性能（特
に、動作速度）が極端に低下するのに対し、ＳＯＩデバ
イスはドレイン，ソース領域それぞれの接合容量成分が
少ないため、性能劣化はほとんどなく高速・低消費電力
動作が可能となる。
【０００４】
【発明が解決しようとする課題】このように、ＳＯＩデ
バイスは高速・低消費電力動作が可能となるため、携帯
機器用デバイスとしての利用の期待が高まっている。
バイスは高速・低消費電力動作が可能となるため、携帯
機器用デバイスとしての利用の期待が高まっている。
【０００５】しかしながら、ＳＯＩデバイスは低電圧動
作用のデバイスとして期待されている反面、入出力保護
回路におけるＥＳＤ（ＥlectroＳtaticＤischarge;静電
放電）耐性に劣るという欠点を有している。サージ電圧
は入力端子は勿論、出力端子から印加される場合も考え
られるため入出力保護回路と呼ばれる。
作用のデバイスとして期待されている反面、入出力保護
回路におけるＥＳＤ（ＥlectroＳtaticＤischarge;静電
放電）耐性に劣るという欠点を有している。サージ電圧
は入力端子は勿論、出力端子から印加される場合も考え
られるため入出力保護回路と呼ばれる。
【０００６】図２３はＳＯＩ構造を示す断面図である。
同図に示すように、半導体基板１上に埋め込み酸化膜２
が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成さ
れる。このように、半導体基板１、埋め込み酸化膜２及
びＳＯＩ層３からなる構成はＳＯＩ基板といわれてい
る。そして、ＳＯＩ層３上にゲート酸化膜４が選択的に
形成され、ゲート酸化膜４上にゲート電極５が形成され
る。ゲート酸化膜４下のＳＯＩ層３がチャネル領域８と
なり、チャネル領域８に隣接したＳＯＩ層３内の領域が
ドレイン領域６及びソース領域７となる。
同図に示すように、半導体基板１上に埋め込み酸化膜２
が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成さ
れる。このように、半導体基板１、埋め込み酸化膜２及
びＳＯＩ層３からなる構成はＳＯＩ基板といわれてい
る。そして、ＳＯＩ層３上にゲート酸化膜４が選択的に
形成され、ゲート酸化膜４上にゲート電極５が形成され
る。ゲート酸化膜４下のＳＯＩ層３がチャネル領域８と
なり、チャネル領域８に隣接したＳＯＩ層３内の領域が
ドレイン領域６及びソース領域７となる。
【０００７】このようなＳＯＩ構造は、熱伝導率の悪い
（シリコンの約１／１０）埋め込み酸化膜２が存在する
ため、サージ電圧印加時に発生する熱が蓄積し、熱暴走
（thermal runaway or 2nd breakdown）により、ＳＯＩ
基板上に形成される半導体素子の永久的な破壊が起こり
やすい。
（シリコンの約１／１０）埋め込み酸化膜２が存在する
ため、サージ電圧印加時に発生する熱が蓄積し、熱暴走
（thermal runaway or 2nd breakdown）により、ＳＯＩ
基板上に形成される半導体素子の永久的な破壊が起こり
やすい。
【０００８】図２４は熱暴走の経緯を示すグラフであ
る。図２４のグラフは図２５のようにソース及びゲート
が接地されたＮＭＯＳトランジスタＱ１のドレインに入
力電圧（サージ電圧ＳＶ）が印加された場合等の逆方向
バイアス接続時の熱暴走の経緯を示していおり、図２４
で示す熱暴走のプロセスは部分プロセスＰ１〜Ｐ５から
なる。
る。図２４のグラフは図２５のようにソース及びゲート
が接地されたＮＭＯＳトランジスタＱ１のドレインに入
力電圧（サージ電圧ＳＶ）が印加された場合等の逆方向
バイアス接続時の熱暴走の経緯を示していおり、図２４
で示す熱暴走のプロセスは部分プロセスＰ１〜Ｐ５から
なる。
【０００９】図２５で示したＮＭＯＳトランジスタＱ１
のドレインに通常時を大きく上回るサージ電圧ＳＶが印
加されると、そのドレイン電圧は急激に上昇して（Ｐ
１）降伏誘起電圧に達するとＮＭＯＳトランジスタＱ１
はアバランシェ降伏して電流を流しはじめるため一時的
に保持電圧まで低下する（Ｐ２）。その後、再び上昇を
開始し（Ｐ３）、熱破壊電圧に達するとＮＭＯＳトラン
ジスタＱ１の一部が溶融状態となり、急激にソース，ド
レイン間の抵抗値が低下するため電圧が急に低下する
（Ｐ４）。その結果、ソース，ドレイン間の抵抗値が急
低下したＮＭＯＳトランジスタＱ１に集中的に電流が流
れるという正帰還が働き（Ｐ５）、ＮＭＯＳトランジス
タＱ１は完全に破壊されてしまう。例えば、図２６に示
すように、熱破壊によってゲート電極５に大きな欠陥部
分１０が生じ、トランジスタ動作が不可能となる。
のドレインに通常時を大きく上回るサージ電圧ＳＶが印
加されると、そのドレイン電圧は急激に上昇して（Ｐ
１）降伏誘起電圧に達するとＮＭＯＳトランジスタＱ１
はアバランシェ降伏して電流を流しはじめるため一時的
に保持電圧まで低下する（Ｐ２）。その後、再び上昇を
開始し（Ｐ３）、熱破壊電圧に達するとＮＭＯＳトラン
ジスタＱ１の一部が溶融状態となり、急激にソース，ド
レイン間の抵抗値が低下するため電圧が急に低下する
（Ｐ４）。その結果、ソース，ドレイン間の抵抗値が急
低下したＮＭＯＳトランジスタＱ１に集中的に電流が流
れるという正帰還が働き（Ｐ５）、ＮＭＯＳトランジス
タＱ１は完全に破壊されてしまう。例えば、図２６に示
すように、熱破壊によってゲート電極５に大きな欠陥部
分１０が生じ、トランジスタ動作が不可能となる。
【００１０】通常、ＳＯＩ基板上の入出力保護回路とし
てＮＭＯＳトランジスタを逆方向バイアスで設ける場
合、図２７に示すように、入力（電圧）ＩＮと接地レベ
ルとの間にチャネル幅ＷのＮＭＯＳトランジスタが並列
に接続されるようにする。図２７の例では、図２８に示
すように、ゲートが接地された６つのＮＭＯＳトランジ
スタＴ１〜Ｔ６が入力ＩＮと接地レベルとの間に並列に
設けられることになる。なお、ＮＭＯＳトランジスタＴ
１はゲート電極５１、ドレイン領域６１及びソース領域
７１により構成され、ＮＭＯＳトランジスタＴ２はゲー
ト電極５２、ドレイン領域６１及びソース領域７２より
構成され、ＮＭＯＳトランジスタＴ３はゲート電極５
３、ドレイン領域６２及びソース領域７２より構成さ
れ、ＮＭＯＳトランジスタＴ４はゲート電極５４、ドレ
イン領域６２及びソース領域７３より構成され、ＮＭＯ
ＳトランジスタＴ５はゲート電極５５、ドレイン領域６
３及びソース領域７３より構成され、ＮＭＯＳトランジ
スタＴ６はゲート電極５６、ドレイン領域６３及びソー
ス領域７４より構成される。なお、サージ電圧としての
入力電圧ＩＮは、外部入力端子あるいは外部出力端子よ
り入力される。
てＮＭＯＳトランジスタを逆方向バイアスで設ける場
合、図２７に示すように、入力（電圧）ＩＮと接地レベ
ルとの間にチャネル幅ＷのＮＭＯＳトランジスタが並列
に接続されるようにする。図２７の例では、図２８に示
すように、ゲートが接地された６つのＮＭＯＳトランジ
スタＴ１〜Ｔ６が入力ＩＮと接地レベルとの間に並列に
設けられることになる。なお、ＮＭＯＳトランジスタＴ
１はゲート電極５１、ドレイン領域６１及びソース領域
７１により構成され、ＮＭＯＳトランジスタＴ２はゲー
ト電極５２、ドレイン領域６１及びソース領域７２より
構成され、ＮＭＯＳトランジスタＴ３はゲート電極５
３、ドレイン領域６２及びソース領域７２より構成さ
れ、ＮＭＯＳトランジスタＴ４はゲート電極５４、ドレ
イン領域６２及びソース領域７３より構成され、ＮＭＯ
ＳトランジスタＴ５はゲート電極５５、ドレイン領域６
３及びソース領域７３より構成され、ＮＭＯＳトランジ
スタＴ６はゲート電極５６、ドレイン領域６３及びソー
ス領域７４より構成される。なお、サージ電圧としての
入力電圧ＩＮは、外部入力端子あるいは外部出力端子よ
り入力される。
【００１１】このように、ＳＯＩ基板上の入出力保護回
路として６個のＮＭＯＳトランジスタＴ１〜Ｔ６を入力
ＩＮ，接地レベル間に並列に設けることにより、入力Ｉ
Ｎ，接地レベル間を電流が流れる場合、６つのＮＭＯＳ
トランジスタＴ１〜Ｔ６に分割して電流が流れるように
している。
路として６個のＮＭＯＳトランジスタＴ１〜Ｔ６を入力
ＩＮ，接地レベル間に並列に設けることにより、入力Ｉ
Ｎ，接地レベル間を電流が流れる場合、６つのＮＭＯＳ
トランジスタＴ１〜Ｔ６に分割して電流が流れるように
している。
【００１２】しかしながら、ＮＭＯＳトランジスタＴ１
〜Ｔ６のうち、一のトランジスタがアバランシェ降伏後
に熱破壊電圧に到達すると、そのトランジスタのソー
ス，ドレイン間の抵抗値が急激に減少することにより、
図２４の部分プロセスＰ５に示すように、熱破壊電圧に
到達したトランジスタに集中して電流が流れてしまうた
め、当該トランジスタが破壊するのを抑制することはで
きない。
〜Ｔ６のうち、一のトランジスタがアバランシェ降伏後
に熱破壊電圧に到達すると、そのトランジスタのソー
ス，ドレイン間の抵抗値が急激に減少することにより、
図２４の部分プロセスＰ５に示すように、熱破壊電圧に
到達したトランジスタに集中して電流が流れてしまうた
め、当該トランジスタが破壊するのを抑制することはで
きない。
【００１３】このように、従来のＳＯＩ構造のＮＭＯＳ
トランジスタによる入出力保護回路ではサージ耐性を向
上すべく図２７に示すように複数の並列接続ＮＭＯＳト
ランジスタによる入出力保護回路を構成しても、期待し
たＥＳＤ耐性の向上は図れないという問題点があった。
トランジスタによる入出力保護回路ではサージ耐性を向
上すべく図２７に示すように複数の並列接続ＮＭＯＳト
ランジスタによる入出力保護回路を構成しても、期待し
たＥＳＤ耐性の向上は図れないという問題点があった。
【００１４】この発明は上記問題点を解決するためにな
されたもので、ＥＳＤ耐性の向上を図ったＳＯＩ構造の
半導体装置を得ることを目的とする。
されたもので、ＥＳＤ耐性の向上を図ったＳＯＩ構造の
半導体装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、ＳＯＩ基板上に形成され、外部端
子に対し順方向バイアス接続された少なくとも１つの第
１のＭＯＳトランジスタと、前記外部端子に対し各々が
並列に逆方向バイアス接続された複数の第２のＭＯＳト
ランジスタとを含む入出力保護回路部を有しており、前
記複数の第２のＭＯＳトランジスタによるＥＳＤ（静電
気放電）耐性が前記少なくとも１つの第１のＭＯＳトラ
ンジスタによるＥＳＤ耐性と同程度以上得られるよう
に、前記複数の第２のＭＯＳトランジスタそれぞれのド
レイン抵抗の抵抗値を設定している。
記載の半導体装置は、ＳＯＩ基板上に形成され、外部端
子に対し順方向バイアス接続された少なくとも１つの第
１のＭＯＳトランジスタと、前記外部端子に対し各々が
並列に逆方向バイアス接続された複数の第２のＭＯＳト
ランジスタとを含む入出力保護回路部を有しており、前
記複数の第２のＭＯＳトランジスタによるＥＳＤ（静電
気放電）耐性が前記少なくとも１つの第１のＭＯＳトラ
ンジスタによるＥＳＤ耐性と同程度以上得られるよう
に、前記複数の第２のＭＯＳトランジスタそれぞれのド
レイン抵抗の抵抗値を設定している。
【００１６】また、請求項２記載の半導体装置は、前記
外部端子から得られる信号に基づき信号処理を行う内部
回路部をさらに有し、前記内部回路部は前記複数の第２
のＭＯＳトランジスタと同一導電型の内部回路用ＭＯＳ
トランジスタを含み、該内部回路用ＭＯＳトランジスタ
は前記複数の第２のＭＯＳトランジスタそれぞれのドレ
イン抵抗よりも小さい抵抗値のドレイン抵抗を有してい
る。
外部端子から得られる信号に基づき信号処理を行う内部
回路部をさらに有し、前記内部回路部は前記複数の第２
のＭＯＳトランジスタと同一導電型の内部回路用ＭＯＳ
トランジスタを含み、該内部回路用ＭＯＳトランジスタ
は前記複数の第２のＭＯＳトランジスタそれぞれのドレ
イン抵抗よりも小さい抵抗値のドレイン抵抗を有してい
る。
【００１７】また、請求項３記載の半導体装置におい
て、前記複数の第２のＭＯＳトランジスタドレイン領域
上に複数の第１のシリサイド層がそれぞれ設けられ、前
記内部回路用ＭＯＳトランジスタのドレイン領域上に第
２のシリサイド層が設けられ、前記複数の第１のシリサ
イド層の膜厚を第２のシリサイド層の膜厚よりも薄くし
ている。
て、前記複数の第２のＭＯＳトランジスタドレイン領域
上に複数の第１のシリサイド層がそれぞれ設けられ、前
記内部回路用ＭＯＳトランジスタのドレイン領域上に第
２のシリサイド層が設けられ、前記複数の第１のシリサ
イド層の膜厚を第２のシリサイド層の膜厚よりも薄くし
ている。
【００１８】また、請求項４記載の半導体装置におい
て、前記少なくとも１つの第１のＭＯＳトランジスタ及
び前記複数の第２のＭＯＳトランジスタの導電型式はＮ
型である。
て、前記少なくとも１つの第１のＭＯＳトランジスタ及
び前記複数の第２のＭＯＳトランジスタの導電型式はＮ
型である。
【００１９】また、請求項５記載の半導体装置におい
て、前記複数の第２のＮＭＯＳトランジスタそれぞれの
ドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵
抗値が３０Ω以上に設定されている。
て、前記複数の第２のＮＭＯＳトランジスタそれぞれの
ドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵
抗値が３０Ω以上に設定されている。
【００２０】この発明に係る請求項６記載の半導体装置
は、ＳＯＩ基板上に形成され、外部端子に対して入出力
保護用ＭＯＳトランジスタを接続して構成される入出力
保護回路部と内部回路用ＭＯＳトランジスタを用いて構
成され、内部で所定の信号処理を行う内部回路部とを有
しており、前記入出力保護用ＭＯＳトランジスタのドレ
イン領域は上部にシリサイド層が形成されない第１の領
域と上部にシリサイド層が形成される第２の領域とを有
し、前記内部回路用ＭＯＳトランジスタのドレイン領域
は上部にシリサイド層が形成される第３の領域を有し、
前記第１の領域の不純物濃度を前記第３の領域の不純物
濃度よりも高くしている。
は、ＳＯＩ基板上に形成され、外部端子に対して入出力
保護用ＭＯＳトランジスタを接続して構成される入出力
保護回路部と内部回路用ＭＯＳトランジスタを用いて構
成され、内部で所定の信号処理を行う内部回路部とを有
しており、前記入出力保護用ＭＯＳトランジスタのドレ
イン領域は上部にシリサイド層が形成されない第１の領
域と上部にシリサイド層が形成される第２の領域とを有
し、前記内部回路用ＭＯＳトランジスタのドレイン領域
は上部にシリサイド層が形成される第３の領域を有し、
前記第１の領域の不純物濃度を前記第３の領域の不純物
濃度よりも高くしている。
【００２１】また、請求項７記載の半導体装置におい
て、前記第２の領域の不純物濃度は前記第１の領域の不
純物濃度よりも低くされている。
て、前記第２の領域の不純物濃度は前記第１の領域の不
純物濃度よりも低くされている。
【００２２】この発明に係る請求項８記載の半導体装置
は、ＳＯＩ基板上に形成され、外部端子に対して入出力
保護用ＰＭＯＳトランジスタを接続して構成される入出
力保護回路部を有しており、前記入出力保護用ＰＭＯＳ
トランジスタのＥＳＤ耐性が向上するようにチャネル領
域に関する特性を集積度を損ねることなく設定してい
る。
は、ＳＯＩ基板上に形成され、外部端子に対して入出力
保護用ＰＭＯＳトランジスタを接続して構成される入出
力保護回路部を有しており、前記入出力保護用ＰＭＯＳ
トランジスタのＥＳＤ耐性が向上するようにチャネル領
域に関する特性を集積度を損ねることなく設定してい
る。
【００２３】また、請求項９記載の半導体装置は、前記
入出力保護回路部は入出力保護用ＮＭＯＳトランジスタ
をさらに有し、前記入出力保護用ＰＭＯＳトランジスタ
のチャネル長を前記入出力保護用ＮＭＯＳトランジスタ
のチャネル長より短くしている。
入出力保護回路部は入出力保護用ＮＭＯＳトランジスタ
をさらに有し、前記入出力保護用ＰＭＯＳトランジスタ
のチャネル長を前記入出力保護用ＮＭＯＳトランジスタ
のチャネル長より短くしている。
【００２４】また、請求項１０記載の半導体装置は、内
部回路用ＰＭＯＳトランジスタを用いて構成され、内部
で信号処理を行う内部回路部をさらに備え、前記入出力
保護用ＰＭＯＳトランジスタのドレイン領域におけるチ
ャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭ
ＯＳトランジスタのドレイン領域におけるチャネル領域
隣接部分の不純物濃度より大きくしている。
部回路用ＰＭＯＳトランジスタを用いて構成され、内部
で信号処理を行う内部回路部をさらに備え、前記入出力
保護用ＰＭＯＳトランジスタのドレイン領域におけるチ
ャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭ
ＯＳトランジスタのドレイン領域におけるチャネル領域
隣接部分の不純物濃度より大きくしている。
【００２５】また、請求項１１記載の半導体装置は、内
部回路用ＰＭＯＳトランジスタを用いて構成され、内部
で信号処理を行う内部回路部をさらに備え、前記入出力
保護用ＰＭＯＳトランジスタのチャネル長を前記内部回
路用ＰＭＯＳトランジスタのチャネル長よりも短くして
いる。
部回路用ＰＭＯＳトランジスタを用いて構成され、内部
で信号処理を行う内部回路部をさらに備え、前記入出力
保護用ＰＭＯＳトランジスタのチャネル長を前記内部回
路用ＰＭＯＳトランジスタのチャネル長よりも短くして
いる。
【００２６】この発明に係る請求項１２記載の半導体装
置は、ＳＯＩ基板上に形成され、外部端子に対応した入
出力保護回路部を有しており、前記入出力保護回路部
は、前記外部端子に対しＮＭＯＳトランジスタのみを接
続して構成している。
置は、ＳＯＩ基板上に形成され、外部端子に対応した入
出力保護回路部を有しており、前記入出力保護回路部
は、前記外部端子に対しＮＭＯＳトランジスタのみを接
続して構成している。
【００２７】この発明に係る請求項１３記載の半導体装
置は、ＳＯＩ基板上に形成され、外部端子に対応した入
出力保護回路部を有しており、電源に共通に接続される
電源線と、接地レベルに共通に接続される接地線とを備
え、前記入出力保護回路部は、前記電源線と前記接地線
との間にダイオード接続されるように設けられたＮＭＯ
Ｓトランジスタと、前記電源線と前記接地線とのうち少
なくとも一方の線と前記外部端子との間に設けられた入
出力保護用ＭＯＳトランジスタとを備えている。
置は、ＳＯＩ基板上に形成され、外部端子に対応した入
出力保護回路部を有しており、電源に共通に接続される
電源線と、接地レベルに共通に接続される接地線とを備
え、前記入出力保護回路部は、前記電源線と前記接地線
との間にダイオード接続されるように設けられたＮＭＯ
Ｓトランジスタと、前記電源線と前記接地線とのうち少
なくとも一方の線と前記外部端子との間に設けられた入
出力保護用ＭＯＳトランジスタとを備えている。
【００２８】また、請求項１４記載の半導体装置は、前
記入出力保護回路部の前記電源線，前記接地線間にキャ
パシタをさらに設けている。
記入出力保護回路部の前記電源線，前記接地線間にキャ
パシタをさらに設けている。
【００２９】
＜＜実施の形態１＞＞ ＜発明の原理＞図１は図２５に示すように逆方向バイア
スで、外部端子より得られる入力ＩＮに対して逆方向バ
イアス接続されたＮＭＯＳトランジスタのＨＢＭ（Ｈum
anＢodyＭodel；人体モデル）耐性の特性を示すグラフ
である。図１のグラフはチャネル幅Ｗ＝４００（μ
ｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯＳトラン
ジスタにおけるチャネル幅１μｍ当たりのドレイン抵抗
値（以下、「単位チャネル幅抵抗値」と略す）に対する
ＨＢＭサージ耐圧をプロットしたグラフを示している。
スで、外部端子より得られる入力ＩＮに対して逆方向バ
イアス接続されたＮＭＯＳトランジスタのＨＢＭ（Ｈum
anＢodyＭodel；人体モデル）耐性の特性を示すグラフ
である。図１のグラフはチャネル幅Ｗ＝４００（μ
ｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯＳトラン
ジスタにおけるチャネル幅１μｍ当たりのドレイン抵抗
値（以下、「単位チャネル幅抵抗値」と略す）に対する
ＨＢＭサージ耐圧をプロットしたグラフを示している。
【００３０】なお、ここでいうチャネル幅Ｗとは、入力
ＩＮ，接地レベル間に逆方向バイアス接続で複数のＮＭ
ＯＳトランジスタが並列に設けられた場合の各ＮＭＯＳ
トランジスタの合計値を意味する。例えば、図２７及び
図２８で示したように、６個のＮＭＯＳトランジスタＴ
１〜Ｔ６を用いた場合は、各ＮＭＯＳトランジスタＴ１
〜Ｔ６それぞれのゲート幅は４００／６（μｍ）とな
る。
ＩＮ，接地レベル間に逆方向バイアス接続で複数のＮＭ
ＯＳトランジスタが並列に設けられた場合の各ＮＭＯＳ
トランジスタの合計値を意味する。例えば、図２７及び
図２８で示したように、６個のＮＭＯＳトランジスタＴ
１〜Ｔ６を用いた場合は、各ＮＭＯＳトランジスタＴ１
〜Ｔ６それぞれのゲート幅は４００／６（μｍ）とな
る。
【００３１】図１に示すように、逆方向バイアス接続時
には、ドレイン抵抗の単位チャネル幅抵抗値が約１０〜
５０（Ω）の範囲において、単位チャネル幅抵抗値に比
例して高いＨＢＭサージ耐圧を得ることができる。そし
て、単位チャネル幅抵抗値が５０Ω以上の場合はＨＢＭ
サージ耐圧は３．０ＫＶ程度で安定する。
には、ドレイン抵抗の単位チャネル幅抵抗値が約１０〜
５０（Ω）の範囲において、単位チャネル幅抵抗値に比
例して高いＨＢＭサージ耐圧を得ることができる。そし
て、単位チャネル幅抵抗値が５０Ω以上の場合はＨＢＭ
サージ耐圧は３．０ＫＶ程度で安定する。
【００３２】図２は、図３に示すように順方向バイアス
接続で外部端子より得られる入力ＩＮに対して接続され
たＮＭＯＳトランジスタＱ２のＨＢＭ耐性を示すグラフ
である。図２のグラフは、図１同様、チャネル幅Ｗ＝４
００（μｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯ
Ｓトランジスタにおけるドレイン抵抗の単位チャネル幅
抵抗値に対するＨＢＭサージ耐圧をプロットしたグラフ
を示している。
接続で外部端子より得られる入力ＩＮに対して接続され
たＮＭＯＳトランジスタＱ２のＨＢＭ耐性を示すグラフ
である。図２のグラフは、図１同様、チャネル幅Ｗ＝４
００（μｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯ
Ｓトランジスタにおけるドレイン抵抗の単位チャネル幅
抵抗値に対するＨＢＭサージ耐圧をプロットしたグラフ
を示している。
【００３３】図２に示すように、順方向バイアス接続時
には、ドレイン抵抗の単位チャネル幅抵抗値に関係なく
ＨＢＭサージ耐性は１．５ＫＶ程度で安定する。
には、ドレイン抵抗の単位チャネル幅抵抗値に関係なく
ＨＢＭサージ耐性は１．５ＫＶ程度で安定する。
【００３４】以下、逆方向バイアス接続時に単位チャネ
ル幅抵抗値によってＨＢＭサージ耐圧が変化し、順方向
バイアス接続時には単位チャネル幅抵抗値に関係なくＨ
ＢＭサージ耐圧は安定する理由について考察する。
ル幅抵抗値によってＨＢＭサージ耐圧が変化し、順方向
バイアス接続時には単位チャネル幅抵抗値に関係なくＨ
ＢＭサージ耐圧は安定する理由について考察する。
【００３５】逆方向バイアス接続時には図２４に示すプ
ロセスを経てＮＭＯＳトランジスタが破壊されるわけで
あるが、降伏誘起電圧よりも熱破壊電圧が低いため、一
度ＮＭＯＳトランジスタのドレイン電圧が降伏誘起電圧
に達してアバランシェ降伏に至って低下するも、さらな
るサージ電圧ＳＶによって容易に熱破壊電圧に達してし
まい、前述したように熱暴走による素子破壊が行われて
しまう。
ロセスを経てＮＭＯＳトランジスタが破壊されるわけで
あるが、降伏誘起電圧よりも熱破壊電圧が低いため、一
度ＮＭＯＳトランジスタのドレイン電圧が降伏誘起電圧
に達してアバランシェ降伏に至って低下するも、さらな
るサージ電圧ＳＶによって容易に熱破壊電圧に達してし
まい、前述したように熱暴走による素子破壊が行われて
しまう。
【００３６】すなわち、図２７及び図２８で示すように
複数のＮＭＯＳトランジスタを並列に接続しても、その
うち一部のトランジスタがアバランシェ降伏すると降伏
したトランジスタの抵抗値が低下するため、その瞬間に
アバランシェ降伏しなかった他のトランジスタのドレイ
ン電圧も低下して上記他のＮＭＯＳトランジスタはアバ
ランシェ降伏に至らない。その結果、アバランシェ降伏
した一部のトランジスタのみに電流が集中して流れるた
め、熱上昇して降伏誘起電圧より低い熱破壊電圧で容易
に熱破壊されてしまう。
複数のＮＭＯＳトランジスタを並列に接続しても、その
うち一部のトランジスタがアバランシェ降伏すると降伏
したトランジスタの抵抗値が低下するため、その瞬間に
アバランシェ降伏しなかった他のトランジスタのドレイ
ン電圧も低下して上記他のＮＭＯＳトランジスタはアバ
ランシェ降伏に至らない。その結果、アバランシェ降伏
した一部のトランジスタのみに電流が集中して流れるた
め、熱上昇して降伏誘起電圧より低い熱破壊電圧で容易
に熱破壊されてしまう。
【００３７】一方、ドレイン抵抗を高く設定して複数の
ＮＭＯＳトランジスタを並列に接続した場合、そのうち
一部のトランジスタがアバランシェ降伏してもドレイン
抵抗が高いため、降伏したＮＭＯＳトランジスタのソー
ス，ドレイン間の抵抗値はさほど低下しない。したがっ
て、アバランシェ降伏した一部のトランジスタのみに電
流が集中して流れることはなく、熱上昇の度合いは低く
降伏誘起電圧より高い熱破壊電圧に達するまで熱破壊さ
れなくなる。
ＮＭＯＳトランジスタを並列に接続した場合、そのうち
一部のトランジスタがアバランシェ降伏してもドレイン
抵抗が高いため、降伏したＮＭＯＳトランジスタのソー
ス，ドレイン間の抵抗値はさほど低下しない。したがっ
て、アバランシェ降伏した一部のトランジスタのみに電
流が集中して流れることはなく、熱上昇の度合いは低く
降伏誘起電圧より高い熱破壊電圧に達するまで熱破壊さ
れなくなる。
【００３８】加えて、熱破壊電圧が降伏誘起電圧より高
くなるため、熱破壊現象が生じる前にすべてのトランジ
スタがアバランシェ降伏することになり、複数のトラン
ジスタに均等に電流が流れ、その分、ＥＳＤ耐性が向上
する。
くなるため、熱破壊現象が生じる前にすべてのトランジ
スタがアバランシェ降伏することになり、複数のトラン
ジスタに均等に電流が流れ、その分、ＥＳＤ耐性が向上
する。
【００３９】すなわち、入力ＩＮ，接地レベル間に逆方
向バイアス接続で並列に設けられる複数のＮＭＯＳトラ
ンジスタそれぞれのドレイン抵抗を比較的高く設定して
アバランシェ降伏したトランジスタに電流が集中して流
れるのを回避することにより、図４の実線に示すよう
に、熱破壊電圧を降伏誘起電圧より高くすることがで
き、その結果、ＥＳＤ耐性を向上させることができる。
なお、図４の破線はドレイン抵抗が比較的低い場合を示
している。
向バイアス接続で並列に設けられる複数のＮＭＯＳトラ
ンジスタそれぞれのドレイン抵抗を比較的高く設定して
アバランシェ降伏したトランジスタに電流が集中して流
れるのを回避することにより、図４の実線に示すよう
に、熱破壊電圧を降伏誘起電圧より高くすることがで
き、その結果、ＥＳＤ耐性を向上させることができる。
なお、図４の破線はドレイン抵抗が比較的低い場合を示
している。
【００４０】以上の理由により、逆方向バイアス接続時
にドレイン抵抗の単位チャネル幅抵抗値を大きく設定す
ることによってＨＢＭ耐性の向上が可能なことがわか
る。図１のグラフからは、ドレイン抵抗の単位チャネル
幅抵抗値を５０Ω以上にすれば３．０ＫＶの飽和値を得
ることができる。すなわち、単位チャネル幅抵抗値を５
０Ω以上にすれば並列接続された複数のＮＭＯＳトラン
ジスタに均一な放電を起こすことができるため、すべて
のＮＭＯＳトランジスタに放電能力をフルに発揮させる
ことができる。
にドレイン抵抗の単位チャネル幅抵抗値を大きく設定す
ることによってＨＢＭ耐性の向上が可能なことがわか
る。図１のグラフからは、ドレイン抵抗の単位チャネル
幅抵抗値を５０Ω以上にすれば３．０ＫＶの飽和値を得
ることができる。すなわち、単位チャネル幅抵抗値を５
０Ω以上にすれば並列接続された複数のＮＭＯＳトラン
ジスタに均一な放電を起こすことができるため、すべて
のＮＭＯＳトランジスタに放電能力をフルに発揮させる
ことができる。
【００４１】図５は、図３で示す順方向バイアス接続時
の放電特性を示すグラフである。図５に示すように、順
方向バイアス接続時は降伏誘起電圧に達するとドレイン
電圧が低下するというスナップバック現象は生じない。
したがって、図６に示すように、入力ＩＮと接地レベル
との間に並列に設けられた複数のＮＭＯＳトランジスタ
Ｔ１１〜Ｔ１６は、サージ電圧ＳＶの印加とともにほぼ
均一にアバランシェ降伏を起こし、さらなるサージ電圧
ＳＶの印加により熱破壊電圧に達すると逆方向バイアス
接続時と同様に熱暴走状態となる。
の放電特性を示すグラフである。図５に示すように、順
方向バイアス接続時は降伏誘起電圧に達するとドレイン
電圧が低下するというスナップバック現象は生じない。
したがって、図６に示すように、入力ＩＮと接地レベル
との間に並列に設けられた複数のＮＭＯＳトランジスタ
Ｔ１１〜Ｔ１６は、サージ電圧ＳＶの印加とともにほぼ
均一にアバランシェ降伏を起こし、さらなるサージ電圧
ＳＶの印加により熱破壊電圧に達すると逆方向バイアス
接続時と同様に熱暴走状態となる。
【００４２】したがって、順方向バイアス接続時にはＮ
ＭＯＳトランジスタのドレイン抵抗の単位チャネル幅抵
抗値を変化させてもＨＢＭサージ耐圧は変わらない。こ
れは、単位チャネル幅抵抗値に関係なく熱破壊電圧が降
伏誘起電圧より高いため、図６で示すように複数のＮＭ
ＯＳトランジスタを並列に接続すると、そのうち一部の
トランジスタがアバランシェ降伏しても、ドレイン電圧
の上昇にともない降伏しなかった他のトランジスタも速
やかにアバランシェ降伏する。その結果、すべてのトラ
ンジスタがアバランシェ降伏することにより、すべての
トランジスタに均一に電流が流れるため、降伏誘起電圧
より高い熱破壊電圧で熱破壊される。
ＭＯＳトランジスタのドレイン抵抗の単位チャネル幅抵
抗値を変化させてもＨＢＭサージ耐圧は変わらない。こ
れは、単位チャネル幅抵抗値に関係なく熱破壊電圧が降
伏誘起電圧より高いため、図６で示すように複数のＮＭ
ＯＳトランジスタを並列に接続すると、そのうち一部の
トランジスタがアバランシェ降伏しても、ドレイン電圧
の上昇にともない降伏しなかった他のトランジスタも速
やかにアバランシェ降伏する。その結果、すべてのトラ
ンジスタがアバランシェ降伏することにより、すべての
トランジスタに均一に電流が流れるため、降伏誘起電圧
より高い熱破壊電圧で熱破壊される。
【００４３】このように、順方向バイアス接続時は、逆
方向バイアス接続時のようにアバランシェ降伏した一部
のトランジスタに集中して電流が流れるという現象が元
々起こらないため、図２に示すように単位チャネル幅抵
抗値に関係なくＨＢＭサージ耐圧は一定となる。
方向バイアス接続時のようにアバランシェ降伏した一部
のトランジスタに集中して電流が流れるという現象が元
々起こらないため、図２に示すように単位チャネル幅抵
抗値に関係なくＨＢＭサージ耐圧は一定となる。
【００４４】通常、入出力保護特性は順方向及び逆方向
バイアス接続時の双方の場合におけるＥＳＤ耐性が要求
される。このため、逆方向バイアス接続のＥＳＤ耐性が
順方向バイアス接続のＥＳＤ耐性と同程度になるように
上昇させて、ＳＯＩ構造の半導体装置を構成したのが実
施の形態１である。
バイアス接続時の双方の場合におけるＥＳＤ耐性が要求
される。このため、逆方向バイアス接続のＥＳＤ耐性が
順方向バイアス接続のＥＳＤ耐性と同程度になるように
上昇させて、ＳＯＩ構造の半導体装置を構成したのが実
施の形態１である。
【００４５】＜構成と動作＞図７はこの発明の実施の形
態１である入出力保護回路の逆方向バイアス接続に用い
られるＮＭＯＳトランジスタの平面構造を模式的に示し
た説明図である。同図に示すように、ＮＭＯＳトランジ
スタのドレイン領域６及びソース領域７上を抵抗Ｒ１〜
Ｒ５及びＲ６〜Ｒ１０で表している。ドレイン領域６及
びソース領域７はそれぞれコンタクト２１及び２２を介
して外部配線と接続することができる。なお、ドレイン
領域６上のドレイン抵抗値を所定の値に設定するだけで
もよい。
態１である入出力保護回路の逆方向バイアス接続に用い
られるＮＭＯＳトランジスタの平面構造を模式的に示し
た説明図である。同図に示すように、ＮＭＯＳトランジ
スタのドレイン領域６及びソース領域７上を抵抗Ｒ１〜
Ｒ５及びＲ６〜Ｒ１０で表している。ドレイン領域６及
びソース領域７はそれぞれコンタクト２１及び２２を介
して外部配線と接続することができる。なお、ドレイン
領域６上のドレイン抵抗値を所定の値に設定するだけで
もよい。
【００４６】例えば、総チャネル幅Ｗ＝４００（μ
ｍ）、チャネル長Ｌ＝０．６（μｍ）であり、図２７及
び図２８で示したように、ゲートが接地された複数のＮ
ＭＯＳトランジスタが入力，接地レベル間に並列に設け
られており、図１で示す放電特性を示すＮＭＯＳトラン
ジスタの場合、ドレイン抵抗の単位チャネル幅抵抗値は
３０Ω程度の抵抗値に設定される。
ｍ）、チャネル長Ｌ＝０．６（μｍ）であり、図２７及
び図２８で示したように、ゲートが接地された複数のＮ
ＭＯＳトランジスタが入力，接地レベル間に並列に設け
られており、図１で示す放電特性を示すＮＭＯＳトラン
ジスタの場合、ドレイン抵抗の単位チャネル幅抵抗値は
３０Ω程度の抵抗値に設定される。
【００４７】単位チャネル幅抵抗値が３０Ωの抵抗Ｒ１
〜Ｒ１０をシリサイドプロセスを用いて製造する場合、
２Ω／□のシート抵抗（例えば、膜厚が５００オンク゛ストロー
ムのチタンシリサイド）では、ドレイン領域のコンタク
ト部からゲート電極（チャネル領域）までの距離（ゲー
ト・コンタクト距離）が１５μｍ必要とされ、１０Ω／
□のシート抵抗（例えば、膜厚が４００オンク゛ストロームのコ
バルトシリサイド、膜厚が２００オンク゛ストロームのチタンシ
リサイド）では、ゲート・コンタクト距離が３μｍ必要
とされる。
〜Ｒ１０をシリサイドプロセスを用いて製造する場合、
２Ω／□のシート抵抗（例えば、膜厚が５００オンク゛ストロー
ムのチタンシリサイド）では、ドレイン領域のコンタク
ト部からゲート電極（チャネル領域）までの距離（ゲー
ト・コンタクト距離）が１５μｍ必要とされ、１０Ω／
□のシート抵抗（例えば、膜厚が４００オンク゛ストロームのコ
バルトシリサイド、膜厚が２００オンク゛ストロームのチタンシ
リサイド）では、ゲート・コンタクト距離が３μｍ必要
とされる。
【００４８】ここで、ドレイン抵抗の単位チャネル幅抵
抗値として３０Ωを設定したのは、順方向バイアス設定
時と同程度のＨＢＭサージ耐圧（１．５ＫＶ程度）が期
待できるからである（図１，図２参照）。勿論、３０Ω
を超えて単位チャネル幅抵抗値を設定すれば、逆方向バ
イアス接続時は順方向バイアス接続時よりＨＢＭサージ
耐圧が大きくなるが、順方向及び逆方向バイアス接続時
の双方の場合におけるＥＳＤ耐性が要求されるため、順
方向バイアス接続時以上のＨＢＭサージ耐圧を逆方向バ
イアス接続時に設定しても実質的な入出力保護特性の向
上にはつながらない。
抗値として３０Ωを設定したのは、順方向バイアス設定
時と同程度のＨＢＭサージ耐圧（１．５ＫＶ程度）が期
待できるからである（図１，図２参照）。勿論、３０Ω
を超えて単位チャネル幅抵抗値を設定すれば、逆方向バ
イアス接続時は順方向バイアス接続時よりＨＢＭサージ
耐圧が大きくなるが、順方向及び逆方向バイアス接続時
の双方の場合におけるＥＳＤ耐性が要求されるため、順
方向バイアス接続時以上のＨＢＭサージ耐圧を逆方向バ
イアス接続時に設定しても実質的な入出力保護特性の向
上にはつながらない。
【００４９】加えて、ドレイン抵抗が大きくなると、Ｎ
ＭＯＳトランジスタのドライブ能力が低下し、動作速度
を損ねてしまうため、必要以上にレイン抵抗を大きくす
るのは実用的ではない。
ＭＯＳトランジスタのドライブ能力が低下し、動作速度
を損ねてしまうため、必要以上にレイン抵抗を大きくす
るのは実用的ではない。
【００５０】以上の制約から、実施の形態１の半導体装
置は、逆方向バイアス接続時において、順方向バイアス
接続時と同等なＨＢＭサージ耐圧が得られるドレイン抵
抗を設定することにより、動作性能の低下を最小限に抑
えて入力保護特性を最大限に向上させるという効果を奏
する。
置は、逆方向バイアス接続時において、順方向バイアス
接続時と同等なＨＢＭサージ耐圧が得られるドレイン抵
抗を設定することにより、動作性能の低下を最小限に抑
えて入力保護特性を最大限に向上させるという効果を奏
する。
【００５１】なお、一部にシリサイドを形成しないシリ
サイドプロテクション工程を用いる場合においても、単
位チャネル幅抵抗値が３０Ω程度のドレイン抵抗を設け
るようにすれば、同様の効果を奏する。
サイドプロテクション工程を用いる場合においても、単
位チャネル幅抵抗値が３０Ω程度のドレイン抵抗を設け
るようにすれば、同様の効果を奏する。
【００５２】ＳＯＩ基板上に製造される半導体装置にお
いて、外部端子から得られる信号に基づき信号処理を行
う内部回路部では、動作性能の点からドレイン抵抗が低
い事が望ましく入出力保護回路部では上述したようにド
レイン抵抗が比較的高い方が望ましい。そこで、ソー
ス，ドレイン領域上にシリサイドを設けてＮＭＯＳトラ
ンジスタを形成する場合、図８に示すように、内部回路
部１５Ａではシリサイド層１２の膜厚を比較的厚くして
形成してドレイン抵抗を低く抑え、入出力保護回路部１
５Ｂではシリサイド層１３の膜厚を比較的薄く形成して
ドレイン抵抗を所望のＨＢＭサージ耐圧が得られる程度
の膜厚に設定することが望ましい。
いて、外部端子から得られる信号に基づき信号処理を行
う内部回路部では、動作性能の点からドレイン抵抗が低
い事が望ましく入出力保護回路部では上述したようにド
レイン抵抗が比較的高い方が望ましい。そこで、ソー
ス，ドレイン領域上にシリサイドを設けてＮＭＯＳトラ
ンジスタを形成する場合、図８に示すように、内部回路
部１５Ａではシリサイド層１２の膜厚を比較的厚くして
形成してドレイン抵抗を低く抑え、入出力保護回路部１
５Ｂではシリサイド層１３の膜厚を比較的薄く形成して
ドレイン抵抗を所望のＨＢＭサージ耐圧が得られる程度
の膜厚に設定することが望ましい。
【００５３】なお、図８において、ゲート電極５の側壁
にサイドウォール１１が形成され、サイドウォール１１
に隣接してシリサイド層１２（１３）が形成される。ゲ
ート電極５（ゲート酸化膜４）下、サイドウォール１１
下及びシリサイド層１２（１３）下にそれぞれｐ-型の
チャネル領域８、ｎ-型のドレイン領域６Ｂ（ソース領
域７Ｂ）及びｎ+型のドレイン領域６Ａ（ソース領域７
Ａ）が形成される。
にサイドウォール１１が形成され、サイドウォール１１
に隣接してシリサイド層１２（１３）が形成される。ゲ
ート電極５（ゲート酸化膜４）下、サイドウォール１１
下及びシリサイド層１２（１３）下にそれぞれｐ-型の
チャネル領域８、ｎ-型のドレイン領域６Ｂ（ソース領
域７Ｂ）及びｎ+型のドレイン領域６Ａ（ソース領域７
Ａ）が形成される。
【００５４】図８のように、内部回路部１５Ａと入出力
保護回路部１５Ｂとでシリサイド層１２とシリサイド層
１３の膜厚を変えて形成する第１の方法として例えば次
のような方法がある。内部回路部１５Ａのドレイン領域
６Ａ（ソース領域７Ａ）の不純物濃度よりも入出力保護
回路部１５Ｂのドレイン領域６Ａ（ソース領域７Ａ）の
不純物濃度を高くなるように形成し、その後、内部回路
部１５Ａ及び入出力保護回路部１５Ｂのドレイン領域６
Ａ（ソース領域７Ａ）上に同時にシリサイド層を形成す
れば、内部回路部１５Ａに形成されるシリサイド層１２
の膜厚よりもシリサイド層１３の膜厚を薄く形成するこ
とができる。
保護回路部１５Ｂとでシリサイド層１２とシリサイド層
１３の膜厚を変えて形成する第１の方法として例えば次
のような方法がある。内部回路部１５Ａのドレイン領域
６Ａ（ソース領域７Ａ）の不純物濃度よりも入出力保護
回路部１５Ｂのドレイン領域６Ａ（ソース領域７Ａ）の
不純物濃度を高くなるように形成し、その後、内部回路
部１５Ａ及び入出力保護回路部１５Ｂのドレイン領域６
Ａ（ソース領域７Ａ）上に同時にシリサイド層を形成す
れば、内部回路部１５Ａに形成されるシリサイド層１２
の膜厚よりもシリサイド層１３の膜厚を薄く形成するこ
とができる。
【００５５】なぜならば、高濃度に不純物が導入された
ドレイン（ソース）領域上にセルフアライドシリサイド
プロセスでシリサイド層を形成する場合、その形成速度
は遅くなるため、製造条件を適当に設定することによ
り、より薄い膜厚のシリサイド層を形成が可能となるか
らである。
ドレイン（ソース）領域上にセルフアライドシリサイド
プロセスでシリサイド層を形成する場合、その形成速度
は遅くなるため、製造条件を適当に設定することによ
り、より薄い膜厚のシリサイド層を形成が可能となるか
らである。
【００５６】また、内部回路部１５Ａと入出力保護回路
部１５Ｂとでシリサイド層１２とシリサイド層１３の膜
厚を変えて形成する第２の方法として、全面に比較的薄
い膜厚でシリサイド層を形成した後、内部回路部１５Ａ
上のみ開口部を有するパターニングレジストを用いたシ
リサイド形成処理を行い、内部回路部１５Ａのシリサイ
ド層１２のみ選択的に厚く形成する方法が考えられる。
部１５Ｂとでシリサイド層１２とシリサイド層１３の膜
厚を変えて形成する第２の方法として、全面に比較的薄
い膜厚でシリサイド層を形成した後、内部回路部１５Ａ
上のみ開口部を有するパターニングレジストを用いたシ
リサイド形成処理を行い、内部回路部１５Ａのシリサイ
ド層１２のみ選択的に厚く形成する方法が考えられる。
【００５７】逆方向バイアス接続時に降伏誘起電圧に達
するとドレイン電圧が低下するというスナップバック現
象はＮＭＯＳトランジスタには顕著に現れるが、ＰＭＯ
Ｓトランジスタでは発生しにくい性質がある。これは、
ＰＭＯＳトランジスタではホールがソースからドレイン
に到達しにくく寄生バイポーラトランジスタ動作が起こ
りにくいためであると考えられる。すなわち、実施の形
態１の半導体装置の特徴であるドレイン抵抗の付加によ
る効果はＮＭＯＳトランジスタの方が大きい。
するとドレイン電圧が低下するというスナップバック現
象はＮＭＯＳトランジスタには顕著に現れるが、ＰＭＯ
Ｓトランジスタでは発生しにくい性質がある。これは、
ＰＭＯＳトランジスタではホールがソースからドレイン
に到達しにくく寄生バイポーラトランジスタ動作が起こ
りにくいためであると考えられる。すなわち、実施の形
態１の半導体装置の特徴であるドレイン抵抗の付加によ
る効果はＮＭＯＳトランジスタの方が大きい。
【００５８】したがって、入出力保護回路部に形成され
るＭＯＳトランジスタのうち、ＮＭＯＳトランジスタの
みにドレイン抵抗の付加を行なってＳＯＩ基板上に半導
体装置を形成してもよい。例えば、入出力保護回路部の
ＮＭＯＳトランジスタのソース，ドレイン領域上に形成
されるシリサイド層のみの膜厚を薄くしたり、ＮＭＯＳ
トランジスタのソース，ドレイン領域上にシリサイド層
を形成しない等が考えられる。
るＭＯＳトランジスタのうち、ＮＭＯＳトランジスタの
みにドレイン抵抗の付加を行なってＳＯＩ基板上に半導
体装置を形成してもよい。例えば、入出力保護回路部の
ＮＭＯＳトランジスタのソース，ドレイン領域上に形成
されるシリサイド層のみの膜厚を薄くしたり、ＮＭＯＳ
トランジスタのソース，ドレイン領域上にシリサイド層
を形成しない等が考えられる。
【００５９】＜＜実施の形態２＞＞ ＜原理＞ＥＳＤ耐性を向上させるために、入出力保護回
路部にシリサイドを形成しないシリサイドプロテクショ
ン法を用いることが多い。しかしながら、シリサイドプ
ロテクション法を用いて形成したトランジスタを入出力
バッファとして動作させると、ソース、ドレイン間の抵
抗値が比較的高いため、動作速度を遅くしてしまうとい
う問題がある。
路部にシリサイドを形成しないシリサイドプロテクショ
ン法を用いることが多い。しかしながら、シリサイドプ
ロテクション法を用いて形成したトランジスタを入出力
バッファとして動作させると、ソース、ドレイン間の抵
抗値が比較的高いため、動作速度を遅くしてしまうとい
う問題がある。
【００６０】ＳＯＩ構造の場合、ＳＯＩ層３の膜厚が１
００ｎｍと薄いため、ソース，ドレイン領域の形成時に
行うイオン注入の際、その膜厚方向の全てがアモルファ
ス化してしまい、その後の熱処理により全てが多結晶化
してしまう。このため、ドレイン抵抗値は上昇し、通
常、５０〜１０００Ω／□のシート抵抗値となる。チャ
ネル長Ｌ＝０．３〜０．５μｍのＭＯＳトランジスタの
チャネル幅Ｗ＝１μｍ当たりの単位チャネル幅抵抗値は
約１０００Ωとなるため、ドレイン領域の外部コンタク
ト部分からチャネル領域（ゲート電極）までのゲート・
コンタクト距離が１μｍで１０００Ω／□のシート抵抗
の場合は、ドレイン抵抗値が無視できる程度に低い場合
に比べて、同一電圧動作時での電流値は約１／２とな
り、速度性能は１／２になってしまう。
００ｎｍと薄いため、ソース，ドレイン領域の形成時に
行うイオン注入の際、その膜厚方向の全てがアモルファ
ス化してしまい、その後の熱処理により全てが多結晶化
してしまう。このため、ドレイン抵抗値は上昇し、通
常、５０〜１０００Ω／□のシート抵抗値となる。チャ
ネル長Ｌ＝０．３〜０．５μｍのＭＯＳトランジスタの
チャネル幅Ｗ＝１μｍ当たりの単位チャネル幅抵抗値は
約１０００Ωとなるため、ドレイン領域の外部コンタク
ト部分からチャネル領域（ゲート電極）までのゲート・
コンタクト距離が１μｍで１０００Ω／□のシート抵抗
の場合は、ドレイン抵抗値が無視できる程度に低い場合
に比べて、同一電圧動作時での電流値は約１／２とな
り、速度性能は１／２になってしまう。
【００６１】以上の点を考慮して、シリサイドプロテク
ションを用いて形成されるＳＯＩ構造の半導体装置にお
けるＭＯＳトランジスタのドレイン抵抗の低減を図った
のが実施の形態２である。
ションを用いて形成されるＳＯＩ構造の半導体装置にお
けるＭＯＳトランジスタのドレイン抵抗の低減を図った
のが実施の形態２である。
【００６２】＜構成と動作＞実施の形態２の半導体装置
は、シリサイド層が形成されないシリサイドプロテクト
部ドレイン抵抗を下げるために、シリサイドプロテクト
部のソース，ドレイン領域への不純物注入量を増加させ
ている。
は、シリサイド層が形成されないシリサイドプロテクト
部ドレイン抵抗を下げるために、シリサイドプロテクト
部のソース，ドレイン領域への不純物注入量を増加させ
ている。
【００６３】図９及び図１０はこの発明の実施の形態２
である半導体装置の構造を示す断面図である。図９に示
すように、内部回路部１５Ａにはシリサイドプロテクト
部を形成することなくＮＭＯＳトランジスタを形成し、
図１０に示すように、入出力保護回路部１５Ｂには、シ
リサイドプロテクト層１４を設けてＮＭＯＳトランジス
タを形成する。
である半導体装置の構造を示す断面図である。図９に示
すように、内部回路部１５Ａにはシリサイドプロテクト
部を形成することなくＮＭＯＳトランジスタを形成し、
図１０に示すように、入出力保護回路部１５Ｂには、シ
リサイドプロテクト層１４を設けてＮＭＯＳトランジス
タを形成する。
【００６４】図９において、ゲート電極５の側壁にサイ
ドウォール１１が形成され、サイドウォール１１に隣接
してシリサイド層１２が形成される。ゲート電極５（ゲ
ート酸化膜４）下、サイドウォール１１下及びシリサイ
ド層１２下にそれぞれｐ-型のチャネル領域８、ｎ-型の
ドレイン領域６Ｂ（ソース領域７Ｂ）及びｎ+型のドレ
イン領域６Ａ（ソース領域７Ａ）が形成される。
ドウォール１１が形成され、サイドウォール１１に隣接
してシリサイド層１２が形成される。ゲート電極５（ゲ
ート酸化膜４）下、サイドウォール１１下及びシリサイ
ド層１２下にそれぞれｐ-型のチャネル領域８、ｎ-型の
ドレイン領域６Ｂ（ソース領域７Ｂ）及びｎ+型のドレ
イン領域６Ａ（ソース領域７Ａ）が形成される。
【００６５】図１０において、ゲート電極５の側壁にサ
イドウォール１１が形成され、ゲート電極５及びサイド
ウォール１１を覆うとともにサイドウォール１１に隣接
してシリサイドプロテクト層１４が形成され、シリサイ
ドプロテクト層１４に隣接してシリサイド層１３が形成
される。ゲート電極５（ゲート酸化膜４）下、サイドウ
ォール１１下、シリサイドプロテクト層１４の直下及び
シリサイド層１２（１３）下にそれぞれｐ-型のチャネ
ル領域８、ｎ-型のドレイン領域６Ｂ（ソース領域７
Ｂ）、ｎ++型のドレイン領域６Ｃ（ソース領域７Ｃ）及
びｎ+型のドレイン領域６Ａ（ソース領域７Ａ）が形成
される。
イドウォール１１が形成され、ゲート電極５及びサイド
ウォール１１を覆うとともにサイドウォール１１に隣接
してシリサイドプロテクト層１４が形成され、シリサイ
ドプロテクト層１４に隣接してシリサイド層１３が形成
される。ゲート電極５（ゲート酸化膜４）下、サイドウ
ォール１１下、シリサイドプロテクト層１４の直下及び
シリサイド層１２（１３）下にそれぞれｐ-型のチャネ
ル領域８、ｎ-型のドレイン領域６Ｂ（ソース領域７
Ｂ）、ｎ++型のドレイン領域６Ｃ（ソース領域７Ｃ）及
びｎ+型のドレイン領域６Ａ（ソース領域７Ａ）が形成
される。
【００６６】ここで、入出力保護回路部１５Ｂのドレイ
ン領域６Ｃ（ソース領域７Ｃ）の不純物濃度を内部回路
部１５Ａのドレイン領域６Ａ（ソース領域７Ａ）の不純
物濃度よりも高くする。
ン領域６Ｃ（ソース領域７Ｃ）の不純物濃度を内部回路
部１５Ａのドレイン領域６Ａ（ソース領域７Ａ）の不純
物濃度よりも高くする。
【００６７】例えば、内部回路部１５Ａのドレイン領域
６Ａ（ソース領域７Ａ）への不純物注入量を１〜４×１
０15／ｃｍ2とした場合、入出力保護回路部１５Ｂのド
レイン領域６Ｃ（ソース領域７Ｃ）への不純物注入量を
５〜２０×１０15／ｃｍ2に設定する。
６Ａ（ソース領域７Ａ）への不純物注入量を１〜４×１
０15／ｃｍ2とした場合、入出力保護回路部１５Ｂのド
レイン領域６Ｃ（ソース領域７Ｃ）への不純物注入量を
５〜２０×１０15／ｃｍ2に設定する。
【００６８】ＳＯＩ層３が多結晶化している場合は、注
入不純物が粒界にトラップされるため、単結晶層に不純
物を注入する場合よりも、多くの不純物を注入する必要
がある。しかしながら、１×１０16／ｃｍ2を超える不
純物濃度でドレイン領域６Ａ（ソース領域７Ａ）を形成
すると、その上部に形成されるシリサイドの形成に支障
をきたし極端な場合にはシリサイドの膜剥がれが起こる
危険性があるため、ドレイン領域６Ｃ（ソース領域７
Ｃ）を１×１０16／ｃｍ2を超える不純物濃度で形成す
る場合も、図１１に示すように、シリサイド層１３が上
部に形成されるドレイン領域６Ａ（ソース領域７Ａ）の
不純物濃度は１×１０16／ｃｍ2を超えないように、ド
レイン領域６Ｃ（ソース領域７Ｃ）よりも低くするのが
望ましい。
入不純物が粒界にトラップされるため、単結晶層に不純
物を注入する場合よりも、多くの不純物を注入する必要
がある。しかしながら、１×１０16／ｃｍ2を超える不
純物濃度でドレイン領域６Ａ（ソース領域７Ａ）を形成
すると、その上部に形成されるシリサイドの形成に支障
をきたし極端な場合にはシリサイドの膜剥がれが起こる
危険性があるため、ドレイン領域６Ｃ（ソース領域７
Ｃ）を１×１０16／ｃｍ2を超える不純物濃度で形成す
る場合も、図１１に示すように、シリサイド層１３が上
部に形成されるドレイン領域６Ａ（ソース領域７Ａ）の
不純物濃度は１×１０16／ｃｍ2を超えないように、ド
レイン領域６Ｃ（ソース領域７Ｃ）よりも低くするのが
望ましい。
【００６９】＜＜実施の形態３＞＞ ＜原理＞ＰＭＯＳトランジスタのＥＳＤ放電能力が低
く、ＮＭＯＳトランジスタと同等のＥＳＤ耐性を得るた
めには、そのチャネル幅をＮＭＯＳトランジスタのチャ
ネル幅よりも大きくする必要がある。例えば、ＬＤＤ構
造の場合、ＮＭＯＳトランジスタの２倍のチャネル幅が
必要となるため、より大きな形成面積が要求される分、
不利になっている。実施の形態３では、ＳＯＩ基板上に
形成される半導体装置の入出力保護回路に用いられるＰ
ＭＯＳトランジスタのＥＳＤ耐性を向上させながらＮＭ
ＯＳトランジスタとのバランスを維持することを目的と
している。
く、ＮＭＯＳトランジスタと同等のＥＳＤ耐性を得るた
めには、そのチャネル幅をＮＭＯＳトランジスタのチャ
ネル幅よりも大きくする必要がある。例えば、ＬＤＤ構
造の場合、ＮＭＯＳトランジスタの２倍のチャネル幅が
必要となるため、より大きな形成面積が要求される分、
不利になっている。実施の形態３では、ＳＯＩ基板上に
形成される半導体装置の入出力保護回路に用いられるＰ
ＭＯＳトランジスタのＥＳＤ耐性を向上させながらＮＭ
ＯＳトランジスタとのバランスを維持することを目的と
している。
【００７０】＜第１の態様＞図１２は実施の形態３の第
１の態様を示す平面図である。図１２に示すように、Ｎ
ＭＯＳトランジスタと同程度のＥＳＤ性までＰＭＯＳト
ランジスタのＥＳＤ耐性が向上するように、ＰＭＯＳト
ランジスタのチャネル長ＬＰをＮＭＯＳトランジスタの
チャネル長ＬＮより短くして、ＰＭＯＳトランジスタの
放電能力を向上させる（保持電圧，降伏誘起電圧を下げ
る）とともに、形成面積の縮小化を図ることができる。
なお、図１２において、５Ｐ，６Ｐ及び７ＰはＰＭＯＳ
トランジスタのゲート、ドレイン領域及びソース領域で
あり、５Ｎ，６Ｎ及び７ＮはＮＭＯＳトランジスタのゲ
ート、ドレイン領域及びソース領域である。
１の態様を示す平面図である。図１２に示すように、Ｎ
ＭＯＳトランジスタと同程度のＥＳＤ性までＰＭＯＳト
ランジスタのＥＳＤ耐性が向上するように、ＰＭＯＳト
ランジスタのチャネル長ＬＰをＮＭＯＳトランジスタの
チャネル長ＬＮより短くして、ＰＭＯＳトランジスタの
放電能力を向上させる（保持電圧，降伏誘起電圧を下げ
る）とともに、形成面積の縮小化を図ることができる。
なお、図１２において、５Ｐ，６Ｐ及び７ＰはＰＭＯＳ
トランジスタのゲート、ドレイン領域及びソース領域で
あり、５Ｎ，６Ｎ及び７ＮはＮＭＯＳトランジスタのゲ
ート、ドレイン領域及びソース領域である。
【００７１】＜第２の態様＞図１３及び図１４は実施の
形態３の第２の態様を示す断面図である。図１３は内部
回路部１５Ａに形成されるＰＭＯＳトランジスタを示
し、図１４は入出力保護回路部１５Ｂに形成されるＰＭ
ＯＳトランジスタを示している。
形態３の第２の態様を示す断面図である。図１３は内部
回路部１５Ａに形成されるＰＭＯＳトランジスタを示
し、図１４は入出力保護回路部１５Ｂに形成されるＰＭ
ＯＳトランジスタを示している。
【００７２】図１３に示すように、内部回路部１５Ａに
おいて、ゲート電極５の側壁にサイドウォール１１が形
成される。ゲート電極５（ゲート酸化膜４）下及びサイ
ドウォール１１下にそれぞれｎ-型のチャネル領域８、
ｐ-型のドレイン領域６Ｂ（ソース領域７Ｂ）が形成さ
れ、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接してｐ
+型のドレイン領域６Ａ（ソース領域７Ａ）が形成され
る。
おいて、ゲート電極５の側壁にサイドウォール１１が形
成される。ゲート電極５（ゲート酸化膜４）下及びサイ
ドウォール１１下にそれぞれｎ-型のチャネル領域８、
ｐ-型のドレイン領域６Ｂ（ソース領域７Ｂ）が形成さ
れ、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接してｐ
+型のドレイン領域６Ａ（ソース領域７Ａ）が形成され
る。
【００７３】一方、図１４に示すように、入出力保護回
路部１５Ｂにおいて、ゲート電極５の側壁にサイドウォ
ール１１が形成される。ゲート電極５（ゲート酸化膜
４）下にｎ-型のチャネル領域８が形成され、チャネル
領域８に隣接してｐ+型のドレイン領域６ＡＢ（ソース
領域７ＡＢ）が形成される。すなわち、サイドウォール
１１下のｐ型の不純物濃度が内部回路部１５Ａのドレイ
ン領域６Ｂ（ソース領域７Ｂ）よりも高く設定される。
路部１５Ｂにおいて、ゲート電極５の側壁にサイドウォ
ール１１が形成される。ゲート電極５（ゲート酸化膜
４）下にｎ-型のチャネル領域８が形成され、チャネル
領域８に隣接してｐ+型のドレイン領域６ＡＢ（ソース
領域７ＡＢ）が形成される。すなわち、サイドウォール
１１下のｐ型の不純物濃度が内部回路部１５Ａのドレイ
ン領域６Ｂ（ソース領域７Ｂ）よりも高く設定される。
【００７４】したがって、ドレイン領域６ＡＢ（ソース
領域７ＡＢ）とチャネル領域８とのＰＮ接合が急峻にな
るため、降伏誘起電圧が下がり放電能力が向上する。
領域７ＡＢ）とチャネル領域８とのＰＮ接合が急峻にな
るため、降伏誘起電圧が下がり放電能力が向上する。
【００７５】＜第３の態様＞図１５は実施の形態３の第
３の態様を示す断面図である。図１５は入出力保護回路
部１５Ｂに形成されるＰＭＯＳトランジスタを示してい
る。
３の態様を示す断面図である。図１５は入出力保護回路
部１５Ｂに形成されるＰＭＯＳトランジスタを示してい
る。
【００７６】図１５に示すように、入出力保護回路部１
５Ｂにおいて、ゲート電極５の側壁にサイドウォール１
１が形成される。ゲート電極５（ゲート酸化膜４）下及
びサイドウォール１１下にそれぞれｎ-型のチャネル領
域８、ｐ型のドレイン領域６Ｂ（ソース領域７Ｂ）が形
成され、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接し
てｐ+型のドレイン領域６Ａ（ソース領域７Ａ）が形成
される。なお、内部回路部１５Ａに形成されるＰＭＯＳ
トランジスタは図１３と同様である。
５Ｂにおいて、ゲート電極５の側壁にサイドウォール１
１が形成される。ゲート電極５（ゲート酸化膜４）下及
びサイドウォール１１下にそれぞれｎ-型のチャネル領
域８、ｐ型のドレイン領域６Ｂ（ソース領域７Ｂ）が形
成され、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接し
てｐ+型のドレイン領域６Ａ（ソース領域７Ａ）が形成
される。なお、内部回路部１５Ａに形成されるＰＭＯＳ
トランジスタは図１３と同様である。
【００７７】したがって、入出力保護回路部１５ＢのＰ
ＭＯＳトランジスタにおけるドレイン領域６Ｂ（ソース
領域７Ｂ）とチャネル領域８とのＰＮ接合が、内部回路
部１５ＡのＰＭＯＳトランジスタにおける内部回路部１
５Ａのドレイン領域６Ｂ（ソース領域７Ｂ）とチャネル
領域８とのＰＮ接合より急峻になるため、降伏誘起電圧
が下がり放電能力が向上する。
ＭＯＳトランジスタにおけるドレイン領域６Ｂ（ソース
領域７Ｂ）とチャネル領域８とのＰＮ接合が、内部回路
部１５ＡのＰＭＯＳトランジスタにおける内部回路部１
５Ａのドレイン領域６Ｂ（ソース領域７Ｂ）とチャネル
領域８とのＰＮ接合より急峻になるため、降伏誘起電圧
が下がり放電能力が向上する。
【００７８】＜第４の態様＞図１６は実施の形態３の第
４の態様を示す断面図である。図１６は入出力保護回路
部１５Ｂに形成されるＰＭＯＳトランジスタを示してい
る。
４の態様を示す断面図である。図１６は入出力保護回路
部１５Ｂに形成されるＰＭＯＳトランジスタを示してい
る。
【００７９】図１６に示すように、入出力保護回路部１
５Ｂにおいて、ゲート電極５の側壁にサイドウォール１
１が形成される。ゲート電極５（ゲート酸化膜４）下に
ｎ-型のチャネル領域８が形成され、ゲート電極５の一
部からサイドウォール１１の一部の下方にドレイン領域
６Ｂ′（ソース領域７Ｂ′）が形成され、ドレイン領域
６Ｂ′（ソース領域７Ｂ′）に隣接してｐ+型のドレイ
ン領域６Ａ′（ソース領域７Ａ′）が形成される。な
お、内部回路部１５Ａに形成されるＰＭＯＳトランジス
タは図１３と同様である。ドレイン領域６Ａ′，６Ｂ′
及びソース領域７Ａ′，７Ｂ′の形成は斜めイオン注入
により実現される。
５Ｂにおいて、ゲート電極５の側壁にサイドウォール１
１が形成される。ゲート電極５（ゲート酸化膜４）下に
ｎ-型のチャネル領域８が形成され、ゲート電極５の一
部からサイドウォール１１の一部の下方にドレイン領域
６Ｂ′（ソース領域７Ｂ′）が形成され、ドレイン領域
６Ｂ′（ソース領域７Ｂ′）に隣接してｐ+型のドレイ
ン領域６Ａ′（ソース領域７Ａ′）が形成される。な
お、内部回路部１５Ａに形成されるＰＭＯＳトランジス
タは図１３と同様である。ドレイン領域６Ａ′，６Ｂ′
及びソース領域７Ａ′，７Ｂ′の形成は斜めイオン注入
により実現される。
【００８０】したがって、入出力保護回路部１５ＢのＰ
ＭＯＳトランジスタにおけるチャネル領域８′のチャネ
ル長（実効チャネル長）が短くなるため、ＰＭＯＳトラ
ンジスタの放電能力を向上させることができる。
ＭＯＳトランジスタにおけるチャネル領域８′のチャネ
ル長（実効チャネル長）が短くなるため、ＰＭＯＳトラ
ンジスタの放電能力を向上させることができる。
【００８１】＜その他＞他の態様として、内部回路部を
サイドウォール１１をマスクとしてｐ+イオンの注入を
行い拡散により傾斜接合をつくり、入出力保護回路部を
図１４に示すようにシングルドレイン構造にしたり、図
１５に示すようにチャネル領域８に隣接したドレイン領
域６Ｂ（ソース領域７Ｂ）の不純物濃度を高くしたＬＤ
Ｄ構造にしたり、図１６に示すように斜めイオン注入よ
り実効チャネル長を短くしても、上記した第１〜第３の
態様と同様に入出力保護回路部のＰＭＯＳトランジスタ
の放電能力を向上させることができる。
サイドウォール１１をマスクとしてｐ+イオンの注入を
行い拡散により傾斜接合をつくり、入出力保護回路部を
図１４に示すようにシングルドレイン構造にしたり、図
１５に示すようにチャネル領域８に隣接したドレイン領
域６Ｂ（ソース領域７Ｂ）の不純物濃度を高くしたＬＤ
Ｄ構造にしたり、図１６に示すように斜めイオン注入よ
り実効チャネル長を短くしても、上記した第１〜第３の
態様と同様に入出力保護回路部のＰＭＯＳトランジスタ
の放電能力を向上させることができる。
【００８２】＜＜実施の形態４＞＞ ＜原理＞ＳＯＩ基板に形成される入出力保護回路におい
て、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタ
のＥＳＤ耐性（ＥＳＤ放電能力）が悪いという問題があ
った。実施の形態４はＥＳＤ耐性の優れたＮＭＯＳトラ
ンジスタを用いてＳＯＩ基板用入出力保護回路を形成し
たものである。
て、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタ
のＥＳＤ耐性（ＥＳＤ放電能力）が悪いという問題があ
った。実施の形態４はＥＳＤ耐性の優れたＮＭＯＳトラ
ンジスタを用いてＳＯＩ基板用入出力保護回路を形成し
たものである。
【００８３】＜第１の態様＞図１７は実施の形態４の第
１の態様である入出力保護回路を示す回路図である。同
図に示すように、入出力端子Ｎ１から信号線Ｌ１を介し
て入力電圧ＩＮが印加される。入力バッファであるイン
バータＧ１を介して内部回路（図示せず）に伝達され
る。
１の態様である入出力保護回路を示す回路図である。同
図に示すように、入出力端子Ｎ１から信号線Ｌ１を介し
て入力電圧ＩＮが印加される。入力バッファであるイン
バータＧ１を介して内部回路（図示せず）に伝達され
る。
【００８４】第１の態様の入出力保護回路は、ＮＭＯＳ
トランジスタＱ１１，Ｑ１２より構成され、ＮＭＯＳト
ランジスタＱ１１はドレインが電源に接続され、ゲート
が接地され、ソースが信号線Ｌ１に接続される。一方、
ＮＭＯＳトランジスタＱ１２はドレインが信号線Ｌ１に
接続されゲート及びソースが接地される。すなわち、常
時オフ状態のＮＭＯＳトランジスタＱ１１，Ｑ１２を電
源側，接地側に接続した逆方向バイアス接続によって入
出力保護回路を構成している。
トランジスタＱ１１，Ｑ１２より構成され、ＮＭＯＳト
ランジスタＱ１１はドレインが電源に接続され、ゲート
が接地され、ソースが信号線Ｌ１に接続される。一方、
ＮＭＯＳトランジスタＱ１２はドレインが信号線Ｌ１に
接続されゲート及びソースが接地される。すなわち、常
時オフ状態のＮＭＯＳトランジスタＱ１１，Ｑ１２を電
源側，接地側に接続した逆方向バイアス接続によって入
出力保護回路を構成している。
【００８５】ＳＯＩ構造では通常のバルク基板に形成さ
れるデバイスと異なり、電源，接地間にダイオードが存
在しない。このため、意図的にダイオードを付加するこ
とが望まれるが、ここに放電能力の高いＮＭＯＳトラン
ジスタを使用するとＥＳＤ耐性が優れた入出力保護回路
を、トランジスタのゲート幅を大きくすることなく集積
度良く形成することができる。
れるデバイスと異なり、電源，接地間にダイオードが存
在しない。このため、意図的にダイオードを付加するこ
とが望まれるが、ここに放電能力の高いＮＭＯＳトラン
ジスタを使用するとＥＳＤ耐性が優れた入出力保護回路
を、トランジスタのゲート幅を大きくすることなく集積
度良く形成することができる。
【００８６】＜第２の態様＞電源，接地レベルがそれぞ
れ電源線Ｌ１１，接地線Ｌ１２を介して共通に接続され
ている構成では、電源線Ｌ１１，接地線Ｌ１２間にダイ
オード接続したＮＭＯＳトランジスタを設ければ、入
力，電源線Ｌ１１間と入力，接地線Ｌ１２間に設ける入
力保護トランジスタはＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれの場合でもよい。
れ電源線Ｌ１１，接地線Ｌ１２を介して共通に接続され
ている構成では、電源線Ｌ１１，接地線Ｌ１２間にダイ
オード接続したＮＭＯＳトランジスタを設ければ、入
力，電源線Ｌ１１間と入力，接地線Ｌ１２間に設ける入
力保護トランジスタはＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれの場合でもよい。
【００８７】例えば、図１８に示す第２の態様のよう
に、電源線Ｌ１１，信号線Ｌ１間にゲートが電源線Ｌ１
１に接続されたＰＭＯＳトランジスタＱ２１を設け、信
号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２に接
続されたＮＭＯＳトランジスタＱ１３を設けても、電源
線Ｌ１１，接地線Ｌ１２間に放電能力の高い、ゲートが
接地されたＮＭＯＳトランジスタＱ１４を設ければよ
い。
に、電源線Ｌ１１，信号線Ｌ１間にゲートが電源線Ｌ１
１に接続されたＰＭＯＳトランジスタＱ２１を設け、信
号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２に接
続されたＮＭＯＳトランジスタＱ１３を設けても、電源
線Ｌ１１，接地線Ｌ１２間に放電能力の高い、ゲートが
接地されたＮＭＯＳトランジスタＱ１４を設ければよ
い。
【００８８】図１８に示すように構成すると、入力端子
Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＰＭＯ
ＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳトラン
ジスタＱ１４及び接地線Ｌ１２を経て接地レベルに放電
したり、信号線Ｌ１、ＮＭＯＳトランジスタＱ１３、接
地線Ｌ１２、ＮＭＯＳトランジスタＱ１４及び電源線Ｌ
１１を介して電源に放電したりすることができる。
Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＰＭＯ
ＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳトラン
ジスタＱ１４及び接地線Ｌ１２を経て接地レベルに放電
したり、信号線Ｌ１、ＮＭＯＳトランジスタＱ１３、接
地線Ｌ１２、ＮＭＯＳトランジスタＱ１４及び電源線Ｌ
１１を介して電源に放電したりすることができる。
【００８９】このように、電源線Ｌ１１，接地線Ｌ１２
間にダイオード接続したＮＭＯＳトランジスタＱ１４を
形成することにより、ＳＯＩ基板上においてもＥＳＤ耐
性の優れた入出力保護回路を得ることができる。
間にダイオード接続したＮＭＯＳトランジスタＱ１４を
形成することにより、ＳＯＩ基板上においてもＥＳＤ耐
性の優れた入出力保護回路を得ることができる。
【００９０】＜第３の態様＞さらに、図１９〜図２１に
示す第３の態様のように、電源，接地線Ｌ１２間にダイ
オード接続してＮＭＯＳトランジスタを設ければ、入
力，電源線Ｌ１１間及び入力，接地線Ｌ１２間のうち、
一方にのみ入力保護トランジスタを設けるだけでもよ
い。図１９〜図２１で示す構成では、電源線Ｌ１１，接
地線Ｌ１２間に、ゲートが接地されたＮＭＯＳトランジ
スタＱ１４を設けている。そして、図１９で示す構成で
は信号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２
に接続されたＮＭＯＳトランジスタＱ１３のみを設けて
おり、図２０で示す構成では信号線Ｌ１，電源線Ｌ１１
間にゲートが電源線Ｌ１１に接続されたＰＭＯＳトラン
ジスタＱ２１のみを設けており、図２１で示す構成で、
信号線Ｌ１，電源線Ｌ１１間にゲートが接地線Ｌ１２に
接続されたＮＭＯＳトランジスタＱ１５のみを設けてい
る。
示す第３の態様のように、電源，接地線Ｌ１２間にダイ
オード接続してＮＭＯＳトランジスタを設ければ、入
力，電源線Ｌ１１間及び入力，接地線Ｌ１２間のうち、
一方にのみ入力保護トランジスタを設けるだけでもよ
い。図１９〜図２１で示す構成では、電源線Ｌ１１，接
地線Ｌ１２間に、ゲートが接地されたＮＭＯＳトランジ
スタＱ１４を設けている。そして、図１９で示す構成で
は信号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２
に接続されたＮＭＯＳトランジスタＱ１３のみを設けて
おり、図２０で示す構成では信号線Ｌ１，電源線Ｌ１１
間にゲートが電源線Ｌ１１に接続されたＰＭＯＳトラン
ジスタＱ２１のみを設けており、図２１で示す構成で、
信号線Ｌ１，電源線Ｌ１１間にゲートが接地線Ｌ１２に
接続されたＮＭＯＳトランジスタＱ１５のみを設けてい
る。
【００９１】図１９に示すように構成すると、入力端子
Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＮＭＯ
ＳトランジスタＱ１３、接地線Ｌ１２、ＮＭＯＳトラン
ジスタＱ１４及び電源線Ｌ１１を経て電源に放電するこ
とができる。
Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＮＭＯ
ＳトランジスタＱ１３、接地線Ｌ１２、ＮＭＯＳトラン
ジスタＱ１４及び電源線Ｌ１１を経て電源に放電するこ
とができる。
【００９２】また、図２０に示すように構成すると、入
力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、
ＰＭＯＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳ
トランジスタＱ１４及び接地線Ｌ１２を経て接地レベル
に放電することができる。
力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、
ＰＭＯＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳ
トランジスタＱ１４及び接地線Ｌ１２を経て接地レベル
に放電することができる。
【００９３】また、図２１に示すように構成すると、入
力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、
ＮＭＯＳトランジスタＱ１５、電源線Ｌ１１、ＮＭＯＳ
トランジスタＱ１４及び接地線Ｌ１２を経て接地レベル
に放電することができる。
力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、
ＮＭＯＳトランジスタＱ１５、電源線Ｌ１１、ＮＭＯＳ
トランジスタＱ１４及び接地線Ｌ１２を経て接地レベル
に放電することができる。
【００９４】このように、入力，電源線Ｌ１１間及び入
力，接地線Ｌ１２間のうち、一方のみに入力保護トラン
ジスタが設けられる構成であっても、最終的にＮＭＯＳ
トランジスタＱ１４を介してサージ電圧を放電させるこ
とができるため、十分に高いＥＳＤ耐性を得ることがで
きる。
力，接地線Ｌ１２間のうち、一方のみに入力保護トラン
ジスタが設けられる構成であっても、最終的にＮＭＯＳ
トランジスタＱ１４を介してサージ電圧を放電させるこ
とができるため、十分に高いＥＳＤ耐性を得ることがで
きる。
【００９５】＜第４の態様＞さらに、図２２で示す第４
の態様のように、電源線Ｌ１１，接地線Ｌ１２間にキャ
パシタを意図的に付加しても良い。キャパシタとしてＭ
ＯＳトランジスタのゲート容量を利用してもよい。
の態様のように、電源線Ｌ１１，接地線Ｌ１２間にキャ
パシタを意図的に付加しても良い。キャパシタとしてＭ
ＯＳトランジスタのゲート容量を利用してもよい。
【００９６】図２２で示す構成では、電源線Ｌ１１，接
地線Ｌ１２間に、ゲートが接地線Ｌ１２に接続されたＮ
ＭＯＳトランジスタＱ１４を設け、信号線Ｌ１，接地線
Ｌ１２間にゲートが接地線Ｌ１２に接続されたＮＭＯＳ
トランジスタＱ１６を設けるとともに、電源線Ｌ１１，
接地線Ｌ１２間にキャパシタＣ１を設けている。
地線Ｌ１２間に、ゲートが接地線Ｌ１２に接続されたＮ
ＭＯＳトランジスタＱ１４を設け、信号線Ｌ１，接地線
Ｌ１２間にゲートが接地線Ｌ１２に接続されたＮＭＯＳ
トランジスタＱ１６を設けるとともに、電源線Ｌ１１，
接地線Ｌ１２間にキャパシタＣ１を設けている。
【００９７】このように構成すると、電源線Ｌ１１ある
いは接地線Ｌ１２に伝達されたサージ電圧をキャパシタ
Ｃ１に充電させることにより、サージ電圧を分散させる
ことができる。
いは接地線Ｌ１２に伝達されたサージ電圧をキャパシタ
Ｃ１に充電させることにより、サージ電圧を分散させる
ことができる。
【００９８】なお、実施の形態４では、入力と入力保護
トランジスタとの間に抵抗（突入抵抗）、放電素子と内
部回路との間の内部抵抗を設ける構成等を省略したが、
ＥＳＤ耐性の向上のため上記抵抗を設けても良い。
トランジスタとの間に抵抗（突入抵抗）、放電素子と内
部回路との間の内部抵抗を設ける構成等を省略したが、
ＥＳＤ耐性の向上のため上記抵抗を設けても良い。
【００９９】＜実施の形態１〜３との関連＞実施の形態
４で用いたＮＭＯＳトランジスタＱ１１〜Ｑ１６とし
て、実施の形態１及び実施の形態２で用いた構造のＳＯ
Ｉ構造のＮＭＯＳトランジスタを用いても良い。ただ
し、実施の形態１の構造のＮＭＯＳトランジスタを用い
る場合は１つのＮＭＯＳトランジスタを形成する部分を
複数の並列接続のＮＭＯＳトランジスタで置き換えて構
成する必要がある。
４で用いたＮＭＯＳトランジスタＱ１１〜Ｑ１６とし
て、実施の形態１及び実施の形態２で用いた構造のＳＯ
Ｉ構造のＮＭＯＳトランジスタを用いても良い。ただ
し、実施の形態１の構造のＮＭＯＳトランジスタを用い
る場合は１つのＮＭＯＳトランジスタを形成する部分を
複数の並列接続のＮＭＯＳトランジスタで置き換えて構
成する必要がある。
【０１００】また、実施の形態４で用いたＰＭＯＳトラ
ンジスタＱ２１，Ｑ２２として、実施の形態１〜実施の
形態３で用いた構造のＳＯＩ構造のＰＭＯＳトランジス
タを用いても良い。ただし、実施の形態１の構造のＰＭ
ＯＳトランジスタを用いる場合は１つのＰＭＯＳトラン
ジスタを形成する部分を複数の並列接続のＮＭＯＳトラ
ンジスタで置き換えて構成する必要がある。
ンジスタＱ２１，Ｑ２２として、実施の形態１〜実施の
形態３で用いた構造のＳＯＩ構造のＰＭＯＳトランジス
タを用いても良い。ただし、実施の形態１の構造のＰＭ
ＯＳトランジスタを用いる場合は１つのＰＭＯＳトラン
ジスタを形成する部分を複数の並列接続のＮＭＯＳトラ
ンジスタで置き換えて構成する必要がある。
【０１０１】
【発明の効果】この発明における請求項１記載の半導体
装置は、逆方向バイアス接続される複数の第２のＭＯＳ
トランジスタによるＥＳＤ耐性が、順方向バイアス接続
される少なくとも１つの第１のＭＯＳトランジスタによ
るＥＳＤ耐性と同程度以上得られるように、複数の第２
のＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値
を設定しているため、ＭＯＳトランジスタの順方向バイ
アス接続及び逆方向バイアス接続いずれにおいても優れ
たＥＳＤ耐性を有する入出力保護回路を得ることができ
る。
装置は、逆方向バイアス接続される複数の第２のＭＯＳ
トランジスタによるＥＳＤ耐性が、順方向バイアス接続
される少なくとも１つの第１のＭＯＳトランジスタによ
るＥＳＤ耐性と同程度以上得られるように、複数の第２
のＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値
を設定しているため、ＭＯＳトランジスタの順方向バイ
アス接続及び逆方向バイアス接続いずれにおいても優れ
たＥＳＤ耐性を有する入出力保護回路を得ることができ
る。
【０１０２】請求項２記載の半導体装置において、内部
回路用ＭＯＳトランジスタは複数の第２のＭＯＳトラン
ジスタそれぞれのドレイン抵抗よりも小さい抵抗値のド
レイン抵抗を有するため、内部回路用ＭＯＳトランジス
タのドライブ能力が必要以上に低下することはない。
回路用ＭＯＳトランジスタは複数の第２のＭＯＳトラン
ジスタそれぞれのドレイン抵抗よりも小さい抵抗値のド
レイン抵抗を有するため、内部回路用ＭＯＳトランジス
タのドライブ能力が必要以上に低下することはない。
【０１０３】請求項３記載の半導体装置において、入出
力保護用ＭＯＳトランジスタの複数の第１のシリサイド
層の膜厚を内部回路用ＭＯＳトランジスタの第２のシリ
サイド層の膜厚よりも薄くすることにより、入出力保護
用ＭＯＳトランジスタのドレイン抵抗を内部回路用ＭＯ
Ｓトランジスタのドレイン抵抗より高くすることができ
る。
力保護用ＭＯＳトランジスタの複数の第１のシリサイド
層の膜厚を内部回路用ＭＯＳトランジスタの第２のシリ
サイド層の膜厚よりも薄くすることにより、入出力保護
用ＭＯＳトランジスタのドレイン抵抗を内部回路用ＭＯ
Ｓトランジスタのドレイン抵抗より高くすることができ
る。
【０１０４】したがって、入出力保護回路の複数の第２
のＭＯＳトランジスタのドレイン抵抗の抵抗値を、順方
向バイアス接続される少なくとも１つの第１のＭＯＳト
ランジスタによるＥＳＤ耐性と同程度得られるまで高く
設定するとともに、内部回路用ＭＯＳトランジスタのド
レイン抵抗の抵抗値を所望のドライブ能力が得られる程
度まで低く設定することができる。
のＭＯＳトランジスタのドレイン抵抗の抵抗値を、順方
向バイアス接続される少なくとも１つの第１のＭＯＳト
ランジスタによるＥＳＤ耐性と同程度得られるまで高く
設定するとともに、内部回路用ＭＯＳトランジスタのド
レイン抵抗の抵抗値を所望のドライブ能力が得られる程
度まで低く設定することができる。
【０１０５】請求項４記載の半導体装置において、少な
くとも１つの第１のＭＯＳトランジスタ及び複数の第２
のＭＯＳトランジスタの導電型式はＮ型である。
くとも１つの第１のＭＯＳトランジスタ及び複数の第２
のＭＯＳトランジスタの導電型式はＮ型である。
【０１０６】ＮＭＯＳトランジスタは、逆方向バイアス
接続時にそのドレイン電圧が降伏誘起電圧に達してアバ
ランシェ降伏するとソース，ドレイン間の抵抗値が低下
してドレイン電圧が低下するというスナップバック現象
が生じ、その結果、最先にアバランシェ降伏してソー
ス，ドレイン間の抵抗値が下がったＮＭＯＳトランジス
タに集中して電流が流れてしまい熱破壊されやすいとい
う不具合が生じる。
接続時にそのドレイン電圧が降伏誘起電圧に達してアバ
ランシェ降伏するとソース，ドレイン間の抵抗値が低下
してドレイン電圧が低下するというスナップバック現象
が生じ、その結果、最先にアバランシェ降伏してソー
ス，ドレイン間の抵抗値が下がったＮＭＯＳトランジス
タに集中して電流が流れてしまい熱破壊されやすいとい
う不具合が生じる。
【０１０７】しかしながら、複数の第２のＭＯＳトラン
ジスタのドレイン抵抗の抵抗値を、順方向バイアス接続
される少なくとも１つの第１のＭＯＳトランジスタによ
るＥＳＤ耐性と同程度のＥＳＤ耐性が得られるまで高く
設定することにより、スナップバック現象によるソー
ス，ドレイン間の抵抗値の低下を抑制することができ、
上記した不具合は生じない。
ジスタのドレイン抵抗の抵抗値を、順方向バイアス接続
される少なくとも１つの第１のＭＯＳトランジスタによ
るＥＳＤ耐性と同程度のＥＳＤ耐性が得られるまで高く
設定することにより、スナップバック現象によるソー
ス，ドレイン間の抵抗値の低下を抑制することができ、
上記した不具合は生じない。
【０１０８】請求項５記載の半導体装置において、複数
の第２のＮＭＯＳトランジスタそれぞれドレイン抵抗の
抵抗値は、チャネル幅１μｍ当たりの抵抗値を３０Ω以
上にすることにより、順方向バイアス接続される少なく
とも１つの第１のＭＯＳトランジスタによるＥＳＤ耐性
と同程度以上のＥＳＤ耐性を得ることができる。
の第２のＮＭＯＳトランジスタそれぞれドレイン抵抗の
抵抗値は、チャネル幅１μｍ当たりの抵抗値を３０Ω以
上にすることにより、順方向バイアス接続される少なく
とも１つの第１のＭＯＳトランジスタによるＥＳＤ耐性
と同程度以上のＥＳＤ耐性を得ることができる。
【０１０９】この発明における請求項６記載の半導体装
置において、入出力保護用ＭＯＳトランジスタの上部に
シリサイド層が形成されない第１の領域の不純物濃度
を、内部回路用ＭＯＳトランジスタの上部にシリサイド
層が形成される第３の領域の不純物濃度よりも高くてい
る。
置において、入出力保護用ＭＯＳトランジスタの上部に
シリサイド層が形成されない第１の領域の不純物濃度
を、内部回路用ＭＯＳトランジスタの上部にシリサイド
層が形成される第３の領域の不純物濃度よりも高くてい
る。
【０１１０】したがって、第１の領域の抵抗値を低下さ
せることにより、ドライブ能力が高い入出力保護回路用
トランジスタを得ることができる。
せることにより、ドライブ能力が高い入出力保護回路用
トランジスタを得ることができる。
【０１１１】また、請求項７記載の半導体装置におい
て、入出力保護用ＭＯＳトランジスタの上部にシリサイ
ド層が形成される第２の領域の不純物濃度は、上部にシ
リサイド層が形成されない第１の領域の不純物濃度より
も低いため、第２の領域の不純物濃度に関係なく第１の
領域上に形成されるシリサイド層に悪影響を与えること
はない。
て、入出力保護用ＭＯＳトランジスタの上部にシリサイ
ド層が形成される第２の領域の不純物濃度は、上部にシ
リサイド層が形成されない第１の領域の不純物濃度より
も低いため、第２の領域の不純物濃度に関係なく第１の
領域上に形成されるシリサイド層に悪影響を与えること
はない。
【０１１２】この発明における請求項８記載の半導体装
置は、入出力保護用ＰＭＯＳトランジスタの集積度を損
ねることなくＥＳＤ耐性が向上するようにチャネル領域
に関する特性を設定しているため、一般的にＮＭＯＳト
ランジスタよりも劣っているＰＭＯＳトランジスタのＥ
ＳＤ特性を向上させて、入出力保護用ＰＭＯＳトランジ
スタと入出力保護用ＮＭＯＳトランジスタとの間のＥＳ
Ｄ耐性の差を狭めることができる。その結果、ＰＭＯＳ
トランジスタを用いてもＥＳＤ耐性が劣化しない入出力
保護回路を得ることができる。
置は、入出力保護用ＰＭＯＳトランジスタの集積度を損
ねることなくＥＳＤ耐性が向上するようにチャネル領域
に関する特性を設定しているため、一般的にＮＭＯＳト
ランジスタよりも劣っているＰＭＯＳトランジスタのＥ
ＳＤ特性を向上させて、入出力保護用ＰＭＯＳトランジ
スタと入出力保護用ＮＭＯＳトランジスタとの間のＥＳ
Ｄ耐性の差を狭めることができる。その結果、ＰＭＯＳ
トランジスタを用いてもＥＳＤ耐性が劣化しない入出力
保護回路を得ることができる。
【０１１３】請求項９記載の半導体装置において、入出
力保護用ＰＭＯＳトランジスタのチャネル長を入出力保
護用ＮＭＯＳトランジスタのチャネル長より短くするこ
とより、降伏誘起電圧を低下させてＥＳＤ耐性を向上の
集積度を損ねることなく図ることができる。
力保護用ＰＭＯＳトランジスタのチャネル長を入出力保
護用ＮＭＯＳトランジスタのチャネル長より短くするこ
とより、降伏誘起電圧を低下させてＥＳＤ耐性を向上の
集積度を損ねることなく図ることができる。
【０１１４】請求項１０記載の半導体装置において、入
出力保護用ＰＭＯＳトランジスタのドレイン領域におけ
るチャネル領域隣接部分の不純物濃度を内部回路用ＰＭ
ＯＳトランジスタのドレイン領域におけるチャネル領域
隣接部分の不純物濃度より大きくすることにより、降伏
誘起電圧を低下させてＥＳＤ耐性の向上を集積度を損ね
ることなく図っている。
出力保護用ＰＭＯＳトランジスタのドレイン領域におけ
るチャネル領域隣接部分の不純物濃度を内部回路用ＰＭ
ＯＳトランジスタのドレイン領域におけるチャネル領域
隣接部分の不純物濃度より大きくすることにより、降伏
誘起電圧を低下させてＥＳＤ耐性の向上を集積度を損ね
ることなく図っている。
【０１１５】請求項１１記載の半導体装置において、入
出力保護用ＰＭＯＳトランジスタのチャネル長を内部回
路用ＰＭＯＳトランジスタのチャネル長よりも短くする
ことにより、降伏誘起電圧を低下させてＥＳＤ耐性の向
上を集積度を損ねることなく図っている。
出力保護用ＰＭＯＳトランジスタのチャネル長を内部回
路用ＰＭＯＳトランジスタのチャネル長よりも短くする
ことにより、降伏誘起電圧を低下させてＥＳＤ耐性の向
上を集積度を損ねることなく図っている。
【０１１６】この発明おける請求項１２記載の半導体装
置における入出力保護回路部は、外部端子に対しＮＭＯ
Ｓトランジスタのみを接続して構成している。ＮＭＯＳ
トランジスタはＰＭＯＳトランジスタに比べてＥＳＤ耐
性に優れているため、ＥＳＤ耐性の優れた入出力保護回
路を得ることができる。
置における入出力保護回路部は、外部端子に対しＮＭＯ
Ｓトランジスタのみを接続して構成している。ＮＭＯＳ
トランジスタはＰＭＯＳトランジスタに比べてＥＳＤ耐
性に優れているため、ＥＳＤ耐性の優れた入出力保護回
路を得ることができる。
【０１１７】この発明おける請求項１３記載の半導体装
置における入出力保護回路部は、電源線，接地線間にダ
イオード接続されるように設けたＮＭＯＳトランジスタ
と電源線と接地線とのうち少なくとも一方の線と外部端
子との間に設けられた入出力保護用ＭＯＳトランジスタ
とを備えている。
置における入出力保護回路部は、電源線，接地線間にダ
イオード接続されるように設けたＮＭＯＳトランジスタ
と電源線と接地線とのうち少なくとも一方の線と外部端
子との間に設けられた入出力保護用ＭＯＳトランジスタ
とを備えている。
【０１１８】したがって、外部端子にサージ電圧が印加
すると、外部端子、入出力保護用ＭＯＳトランジスタ、
電源線及び接地線のうち入出力保護用ＭＯＳトランジス
タが接続された一方の線、ＮＭＯＳトランジスタ並びに
電源線及び接地線のうち他方の線という経路で放電電流
が流れる。その結果、必ずＥＳＤ耐性の優れたＮＭＯＳ
トランジスタを介してサージ電圧が放電されるため、Ｓ
ＯＩ基板上においてもＥＳＤ特性の優れた入出力保護回
路を得ることができる。
すると、外部端子、入出力保護用ＭＯＳトランジスタ、
電源線及び接地線のうち入出力保護用ＭＯＳトランジス
タが接続された一方の線、ＮＭＯＳトランジスタ並びに
電源線及び接地線のうち他方の線という経路で放電電流
が流れる。その結果、必ずＥＳＤ耐性の優れたＮＭＯＳ
トランジスタを介してサージ電圧が放電されるため、Ｓ
ＯＩ基板上においてもＥＳＤ特性の優れた入出力保護回
路を得ることができる。
【０１１９】請求項１４記載の半導体装置は、入出力保
護回路部の電源，接地レベル間にキャパシタをさらに設
けため、サージ電圧を当該キャパシタに充電させること
により分散させることができる。
護回路部の電源，接地レベル間にキャパシタをさらに設
けため、サージ電圧を当該キャパシタに充電させること
により分散させることができる。
【図１】 逆方向バイアス接続時のＮＭＯＳトランジス
タのサージ耐圧の特性を示すグラフである。
タのサージ耐圧の特性を示すグラフである。
【図２】 順方向バイアス接続時のＮＭＯＳトランジス
タのサージ耐圧の特性を示すグラフである。
タのサージ耐圧の特性を示すグラフである。
【図３】 順方向バイアス接続のＮＭＯＳトランジスタ
を示す回路図である。
を示す回路図である。
【図４】 逆方向バイアス接続されたＮＭＯＳトランジ
スタの熱暴走プロセスを示す説明図である。
スタの熱暴走プロセスを示す説明図である。
【図５】 順方向バイアス接続されたＮＭＯＳトランジ
スタの熱暴走プロセスを示す説明図である。
スタの熱暴走プロセスを示す説明図である。
【図６】 複数のＮＭＯＳトランジスタを用いて順方向
バイアス接続を行う場合の構成を示す回路図である。
バイアス接続を行う場合の構成を示す回路図である。
【図７】 この発明の実施の形態１である半導体装置の
入出力保護回路で用いるＮＭＯＳトランジスタの平面構
造を模式的に示す平面図である。
入出力保護回路で用いるＮＭＯＳトランジスタの平面構
造を模式的に示す平面図である。
【図８】 実施の形態１の入出力保護回路で用いるＮＭ
ＯＳトランジスタの構造を示す断面図である。
ＯＳトランジスタの構造を示す断面図である。
【図９】 この発明の実施の形態２の半導体装置の内部
回路部で用いるＮＭＯＳトランジスタの構造を示す断面
図である。
回路部で用いるＮＭＯＳトランジスタの構造を示す断面
図である。
【図１０】 この発明の実施の形態２の半導体装置の入
出力保護回路部で用いるＮＭＯＳトランジスタの構造を
示す断面図である。
出力保護回路部で用いるＮＭＯＳトランジスタの構造を
示す断面図である。
【図１１】 この発明の実施の形態２の半導体装置の入
出力保護回路部で用いるＮＭＯＳトランジスタの他の構
造を示す断面図である。
出力保護回路部で用いるＮＭＯＳトランジスタの他の構
造を示す断面図である。
【図１２】 この発明の実施の形態３の半導体装置の第
１の態様で用いるＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの平面構造を示す平面図である。
１の態様で用いるＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの平面構造を示す平面図である。
【図１３】 実施の形態３の第２の態様の内部回路部で
用いるＰＭＯＳトランジスタの構造を示す断面図であ
る。
用いるＰＭＯＳトランジスタの構造を示す断面図であ
る。
【図１４】 実施の形態３の第２の態様の入出力保護回
路部で用いるＰＭＯＳトランジスタの構造を示す断面図
である。
路部で用いるＰＭＯＳトランジスタの構造を示す断面図
である。
【図１５】 実施の形態３の第３態様の入出力保護回路
部で用いるＰＭＯＳトランジスタの構造を示す断面図で
ある。
部で用いるＰＭＯＳトランジスタの構造を示す断面図で
ある。
【図１６】 実施の形態３の第４態様の入出力保護回路
部で用いるＰＭＯＳトランジスタの構造を示す断面図で
ある。
部で用いるＰＭＯＳトランジスタの構造を示す断面図で
ある。
【図１７】 この発明の実施の形態４である半導体装置
の入出力保護回路の第１の態様の回路構成を示す回路図
である。
の入出力保護回路の第１の態様の回路構成を示す回路図
である。
【図１８】 この発明の実施の形態４である半導体装置
の入出力保護回路の第２の態様の回路構成を示す回路図
である。
の入出力保護回路の第２の態様の回路構成を示す回路図
である。
【図１９】 実施の形態４の入出力保護回路の第３の態
様（その１）の回路構成を示す回路図である。
様（その１）の回路構成を示す回路図である。
【図２０】 実施の形態４の入出力保護回路の第３の態
様（その２）の回路構成を示す回路図である。
様（その２）の回路構成を示す回路図である。
【図２１】 実施の形態４の入出力保護回路の第３の態
様（その３）の回路構成を示す回路図である。
様（その３）の回路構成を示す回路図である。
【図２２】 実施の形態４の入出力保護回路の第３の態
様の回路構成を示す回路図である。
様の回路構成を示す回路図である。
【図２３】 ＳＯＩ断面構造を示す断面図である。
【図２４】 逆方向バイアス接続されたＮＭＯＳトラン
ジスタの熱暴走プロセスを示す説明図である。
ジスタの熱暴走プロセスを示す説明図である。
【図２５】 逆方向バイアス接続のＮＭＯＳトランジス
タを示す回路図である。
タを示す回路図である。
【図２６】 熱暴走破壊されたＭＯＳトランジスタの平
面構造を示す平面図である。
面構造を示す平面図である。
【図２７】 入力，接地間に複数のＮＭＯＳトランジス
タを並列に接続した平面構造を示す平面図である。
タを並列に接続した平面構造を示す平面図である。
【図２８】 図２７の回路構成を示す回路図である。
６，６Ａ〜６Ｃ ドレイン領域、７，７Ａ〜７Ｃ ソー
ス領域、１２，１３シリサイド層、１４ シリサイドプ
ロテクト層、１５Ａ 内部回路部、１５Ｂ入出力保護回
路部、Ｌ１１ 電源線、Ｌ１２ 接地線、Ｒ１〜Ｒ１０
抵抗、Ｑ１１〜Ｑ１６ ＮＭＯＳトランジスタ、Ｑ２
１〜Ｑ２３ ＰＭＯＳトランジスタ。
ス領域、１２，１３シリサイド層、１４ シリサイドプ
ロテクト層、１５Ａ 内部回路部、１５Ｂ入出力保護回
路部、Ｌ１１ 電源線、Ｌ１２ 接地線、Ｒ１〜Ｒ１０
抵抗、Ｑ１１〜Ｑ１６ ＮＭＯＳトランジスタ、Ｑ２
１〜Ｑ２３ ＰＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｓ
Claims (14)
- 【請求項１】 ＳＯＩ基板上に形成され、外部端子に対
し順方向バイアス接続された少なくとも１つの第１のＭ
ＯＳトランジスタと、前記外部端子に対し各々が並列に
逆方向バイアス接続された複数の第２のＭＯＳトランジ
スタとを含む入出力保護回路部を有する半導体装置であ
って、 前記複数の第２のＭＯＳトランジスタによるＥＳＤ（静
電気放電）耐性が前記少なくとも１つの第１のＭＯＳト
ランジスタによるＥＳＤ耐性と同程度以上得られるよう
に、前記複数の第２のＭＯＳトランジスタそれぞれのド
レイン抵抗の抵抗値を設定したことを特徴とする、半導
体装置。 - 【請求項２】 前記外部端子から得られる信号に基づき
信号処理を行う内部回路部をさらに有し、 前記内部回路部は前記複数の第２のＭＯＳトランジスタ
と同一導電型の内部回路用ＭＯＳトランジスタを含み、
該内部回路用ＭＯＳトランジスタは前記複数の第２のＭ
ＯＳトランジスタそれぞれのドレイン抵抗よりも小さい
抵抗値のドレイン抵抗を有する、請求項１記載の半導体
装置。 - 【請求項３】 前記複数の第２のＭＯＳトランジスタド
レイン領域上に複数の第１のシリサイド層がそれぞれ設
けられ、前記内部回路用ＭＯＳトランジスタのドレイン
領域上に第２のシリサイド層が設けられ、 前記複数の第１のシリサイド層の膜厚を第２のシリサイ
ド層の膜厚よりも薄くしたことを特徴とする、請求項２
記載の半導体装置。 - 【請求項４】 前記少なくとも１つの第１のＭＯＳトラ
ンジスタ及び前記複数の第２のＭＯＳトランジスタの導
電型式はＮ型である、請求項１ないし請求項３のうちい
ずれか１項に記載の半導体装置。 - 【請求項５】 前記複数の第２のＮＭＯＳトランジスタ
それぞれのドレイン抵抗の抵抗値は、チャネル幅１μｍ
当たりの抵抗値が３０Ω以上に設定される、請求項４記
載の半導体装置。 - 【請求項６】 ＳＯＩ基板上に形成され、外部端子に対
して入出力保護用ＭＯＳトランジスタを接続して構成さ
れる入出力保護回路部と内部回路用ＭＯＳトランジスタ
を用いて構成され、内部で所定の信号処理を行う内部回
路部とを有する半導体装置であって、 前記入出力保護用ＭＯＳトランジスタのドレイン領域は
上部にシリサイド層が形成されない第１の領域と上部に
シリサイド層が形成される第２の領域とを有し、 前記内部回路用ＭＯＳトランジスタのドレイン領域は上
部にシリサイド層が形成される第３の領域を有し、 前記第１の領域の不純物濃度を前記第３の領域の不純物
濃度よりも高くしたことを特徴とする、半導体装置。 - 【請求項７】 前記第２の領域の不純物濃度は前記第１
の領域の不純物濃度よりも低いことを特徴とする、請求
項６記載の半導体装置。 - 【請求項８】 ＳＯＩ基板上に形成され、外部端子に対
して入出力保護用ＰＭＯＳトランジスタを接続して構成
される入出力保護回路部を有する半導体装置であって、 前記入出力保護用ＰＭＯＳトランジスタのＥＳＤ耐性が
向上するようにチャネル領域に関する特性を集積度を損
ねることなく設定したことを特徴とする、半導体装置。 - 【請求項９】 前記入出力保護回路部は入出力保護用Ｎ
ＭＯＳトランジスタをさらに有し、 前記入出力保護用ＰＭＯＳトランジスタのチャネル長を
前記入出力保護用ＮＭＯＳトランジスタのチャネル長よ
り短くしたことを特徴とする、請求項８記載の半導体装
置。 - 【請求項１０】 内部回路用ＰＭＯＳトランジスタを用
いて構成され、内部で信号処理を行う内部回路部をさら
に備え、 前記入出力保護用ＰＭＯＳトランジスタのドレイン領域
におけるチャネル領域隣接部分の不純物濃度を前記内部
回路用ＰＭＯＳトランジスタのドレイン領域におけるチ
ャネル領域隣接部分の不純物濃度より大きくしたことを
特徴とする、請求項８記載の半導体装置。 - 【請求項１１】 内部回路用ＰＭＯＳトランジスタを用
いて構成され、内部で信号処理を行う内部回路部をさら
に備え、 前記入出力保護用ＰＭＯＳトランジスタのチャネル長を
前記内部回路用ＰＭＯＳトランジスタのチャネル長より
も短くしたことを特徴とする、請求項８記載の半導体装
置。 - 【請求項１２】 ＳＯＩ基板上に形成され、外部端子に
対応した入出力保護回路部を有する半導体装置であっ
て、 前記入出力保護回路部は、前記外部端子に対しＮＭＯＳ
トランジスタのみを接続して構成したことを特徴とす
る、半導体装置。 - 【請求項１３】 ＳＯＩ基板上に形成され、外部端子に
対応した入出力保護回路部を有する半導体装置であっ
て、 電源に共通に接続される電源線と、 接地レベルに共通に接続される接地線とを備え、 前記入出力保護回路部は、前記電源線と前記接地線との
間にダイオード接続されるように設けられたＮＭＯＳト
ランジスタと、 前記電源線と前記接地線とのうち少なくとも一方の線と
前記外部端子との間に設けられた入出力保護用ＭＯＳト
ランジスタと、を備える半導体装置。 - 【請求項１４】 前記入出力保護回路部の前記電源線，
前記接地線間にキャパシタをさらに設けたことを特徴と
する、請求項１３記載の半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248372A JPH1187727A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
| TW087101897A TW416146B (en) | 1997-09-12 | 1998-02-12 | Semiconductor device |
| US09/038,144 US6222710B1 (en) | 1997-09-12 | 1998-03-11 | Semiconductor device |
| DE69806115T DE69806115T2 (de) | 1997-09-12 | 1998-03-25 | SOI-Bauelement mit Ein-/Ausgabeschutz |
| EP98105416A EP0923133B1 (en) | 1997-09-12 | 1998-03-25 | Silicon on insulator device having an input/output protection |
| EP02008020A EP1237196A1 (en) | 1997-09-12 | 1998-03-25 | Semiconductor device |
| KR1019980014488A KR100301411B1 (ko) | 1997-09-12 | 1998-04-23 | 반도체 장치 |
| US09/729,724 US6373668B2 (en) | 1997-09-12 | 2000-12-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248372A JPH1187727A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007288593A Division JP2008091936A (ja) | 2007-11-06 | 2007-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187727A true JPH1187727A (ja) | 1999-03-30 |
| JPH1187727A5 JPH1187727A5 (ja) | 2004-09-24 |
Family
ID=17177128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9248372A Pending JPH1187727A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6222710B1 (ja) |
| EP (2) | EP1237196A1 (ja) |
| JP (1) | JPH1187727A (ja) |
| KR (1) | KR100301411B1 (ja) |
| DE (1) | DE69806115T2 (ja) |
| TW (1) | TW416146B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160292A (en) | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
| US6593605B2 (en) * | 1998-06-01 | 2003-07-15 | Motorola, Inc. | Energy robust field effect transistor |
| US6140184A (en) | 1998-06-01 | 2000-10-31 | Motorola, Inc. | Method of changing the power dissipation across an array of transistors |
| US6587320B1 (en) * | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| JP2001284540A (ja) * | 2000-04-03 | 2001-10-12 | Nec Corp | 半導体装置およびその製造方法 |
| US6385021B1 (en) * | 2000-04-10 | 2002-05-07 | Motorola, Inc. | Electrostatic discharge (ESD) protection circuit |
| US6583972B2 (en) | 2000-06-15 | 2003-06-24 | Sarnoff Corporation | Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits |
| US6605981B2 (en) * | 2001-04-26 | 2003-08-12 | International Business Machines Corporation | Apparatus for biasing ultra-low voltage logic circuits |
| US6888198B1 (en) * | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
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| US6867103B1 (en) | 2002-05-24 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an ESD device on SOI |
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| TWI273693B (en) * | 2004-03-19 | 2007-02-11 | Mediatek Inc | Electrostatic discharge protection device |
| JP2006019511A (ja) * | 2004-07-01 | 2006-01-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| JP5586819B2 (ja) * | 2006-04-06 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US7808117B2 (en) * | 2006-05-16 | 2010-10-05 | Freescale Semiconductor, Inc. | Integrated circuit having pads and input/output (I/O) cells |
| US7777998B2 (en) | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| CN102025136A (zh) * | 2009-09-17 | 2011-04-20 | 上海宏力半导体制造有限公司 | 一种静电放电保护电路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989057A (en) | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| CA1325658C (en) * | 1988-09-16 | 1993-12-28 | Kosuke Harada | Switching power source means |
| JPH02260459A (ja) | 1989-03-30 | 1990-10-23 | Ricoh Co Ltd | 入力保護回路 |
| KR940004449B1 (ko) | 1990-03-02 | 1994-05-25 | 가부시키가이샤 도시바 | 반도체장치 |
| US5283449A (en) | 1990-08-09 | 1994-02-01 | Nec Corporation | Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other |
| JP3244581B2 (ja) | 1993-12-29 | 2002-01-07 | 株式会社リコー | デュアルゲート型ｃｍｏｓ半導体装置 |
| US5616935A (en) * | 1994-02-08 | 1997-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit having N-channel and P-channel transistors |
| US5489792A (en) | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| JPH0831948A (ja) | 1994-07-15 | 1996-02-02 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH0837284A (ja) | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH08181219A (ja) | 1994-12-21 | 1996-07-12 | Nippondenso Co Ltd | 半導体集積回路装置 |
| US5610790A (en) | 1995-01-20 | 1997-03-11 | Xilinx, Inc. | Method and structure for providing ESD protection for silicon on insulator integrated circuits |
| US5753955A (en) * | 1996-12-19 | 1998-05-19 | Honeywell Inc. | MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates |
| US6133591A (en) * | 1998-07-24 | 2000-10-17 | Philips Electronics North America Corporation | Silicon-on-insulator (SOI) hybrid transistor device structure |
-
1997
- 1997-09-12 JP JP9248372A patent/JPH1187727A/ja active Pending
-
1998
- 1998-02-12 TW TW087101897A patent/TW416146B/zh not_active IP Right Cessation
- 1998-03-11 US US09/038,144 patent/US6222710B1/en not_active Expired - Fee Related
- 1998-03-25 DE DE69806115T patent/DE69806115T2/de not_active Expired - Fee Related
- 1998-03-25 EP EP02008020A patent/EP1237196A1/en not_active Withdrawn
- 1998-03-25 EP EP98105416A patent/EP0923133B1/en not_active Expired - Lifetime
- 1998-04-23 KR KR1019980014488A patent/KR100301411B1/ko not_active Expired - Fee Related
-
2000
- 2000-12-06 US US09/729,724 patent/US6373668B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69806115T2 (de) | 2002-10-02 |
| DE69806115D1 (de) | 2002-07-25 |
| KR100301411B1 (ko) | 2001-09-22 |
| US20010000218A1 (en) | 2001-04-12 |
| KR19990029167A (ko) | 1999-04-26 |
| EP0923133A1 (en) | 1999-06-16 |
| US6373668B2 (en) | 2002-04-16 |
| TW416146B (en) | 2000-12-21 |
| EP0923133B1 (en) | 2002-06-19 |
| US6222710B1 (en) | 2001-04-24 |
| EP1237196A1 (en) | 2002-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080129 |