【特許請求の範囲】
【請求項１】
第１面と、前記第１面と反対側の第２面と、外部装置と電気的に接続するための複数の外部端子とを有する実装基板と、
前記実装基板の前記第１面上に配置された複数の第１パッケージと、
前記実装基板の前記第１面上に配置され、前記複数の第１パッケージと異なる機能を有する第２パッケージとを有し、
前記複数の第１パッケージの各々は、
第１面と、前記第１面の反対側の第２面と、前記第１面から前記第２面に貫通する開口部と前記第２面側に形成された複数の配線層とを有する配線基板と、
その主面にＤＲＡＭ回路及び複数のボンディングパッドが形成された第１半導体チップであって、前記複数のボンディングパッドが前記配線基板の開口部に位置するように、前記配線基板の第１面上に搭載された第１半導体チップと、
前記第１半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数の配線層とを前記開口部を通して電気的に接続する複数の導体層と、
前記配線基板の前記第２面側に前記第１半導体チップと平面的に重なるように配置され、前記複数の配線層の夫々に電気的に接続された複数のバンブ電極とを有し、
前記第２パッケージは、
前記第１半導体チップと異なる機能を有する第２半導体チップと、
前記第２半導体チップを封止する封止体と、
前記封止体の側面から突出する複数のリードとを有し、
前記複数の第１パッケージの各々は、前記複数のバンプ電極を介して前記実装基板に搭載され、
前記第２パッケージは、前記複数のリードを介して前記実装基板に搭載され、前記第１パッケージの個数は、前記第２パッケージの個数より多いことを特徴とする半導体集積回路装置。
【請求項２】
前記第１パッケージの各々は、前記配線基板と前記第１半導体チップ間に形成されたエラストマ層を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１パッケージの各々の前記配線基板は、フレキシブルテープと、前記フレキシブルテープ上に形成された銅配線を有することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記複数の導体層は、前記フレキシブルテープ上に形成された銅配線を含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第２パッケージの前記第２半導体チップは、前記複数の第１パッケージを制御する制御回路を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記複数のボンディングパッドは、前記第１半導体チップの長手方向の中央部に形成され、前記複数のバンプ電極は、前記複数のボンディングパッドの両側において、前記配線基板の前記第２面上に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記複数の導体層は、ボンディングワイヤであることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記ボンディングワイヤ及び前記第１半導体チップの前記複数のボンディングパッドは、前記配線基板の開口部に供給された樹脂材により封止されていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記バンプ電極は、半田バンプであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１０】
前記第２パッケージの封止体は、四角形状を有し、前記複数のリードは、前記封止体の４つの側面から突出していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１１】
前記半導体集積回路装置はメモリカードを構成することを特徴とする請求項１に記載の半導体集積回路装置。
[Claims]
[Claim 1]
a mounting substrate having a first surface, a second surface opposite to the first surface, and a plurality of external terminals for electrically connecting to an external device;
a plurality of first packages arranged on the first surface of the mounting substrate;
a second package disposed on the first surface of the mounting substrate and having a function different from that of the plurality of first packages;
Each of the plurality of first packages includes:
a wiring substrate having a first surface, a second surface opposite to the first surface, an opening penetrating from the first surface to the second surface, and a plurality of wiring layers formed on the second surface side;
a first semiconductor chip having a DRAM circuit and a plurality of bonding pads formed on a main surface thereof, the first semiconductor chip being mounted on the first surface of the wiring substrate so that the plurality of bonding pads are positioned in openings in the wiring substrate;
a plurality of conductor layers that electrically connect the plurality of bonding pads of the first semiconductor chip and the plurality of wiring layers of the wiring substrate through the openings;
a plurality of bump electrodes disposed on the second surface side of the wiring substrate so as to overlap the first semiconductor chip in plan view, the bump electrodes being electrically connected to the plurality of wiring layers,
The second package comprises:
a second semiconductor chip having a function different from that of the first semiconductor chip;
a sealing body that seals the second semiconductor chip;
a plurality of leads protruding from a side surface of the sealing body;
each of the plurality of first packages is mounted on the mounting substrate via the plurality of bump electrodes;
The second package is mounted on the mounting substrate via the leads, and the number of the first packages is greater than the number of the second packages.
[Claim 2]
2. The semiconductor integrated circuit device according to claim 1, wherein each of the first packages has an elastomer layer formed between the wiring substrate and the first semiconductor chip.
[Claim 3]
3. The semiconductor integrated circuit device according to claim 2, wherein the wiring substrate of each of the first packages has a flexible tape and copper wiring formed on the flexible tape.
[Claim 4]
4. The semiconductor integrated circuit device according to claim 3, wherein the plurality of conductor layers include copper wiring formed on the flexible tape.
[Claim 5]
2. The semiconductor integrated circuit device according to claim 1, wherein the second semiconductor chip in the second package has a control circuit for controlling the plurality of first packages.
[Claim 6]
2. The semiconductor integrated circuit device according to claim 1, wherein the plurality of bonding pads are formed in a longitudinal center portion of the first semiconductor chip, and the plurality of bump electrodes are arranged on the second surface of the wiring substrate on both sides of the plurality of bonding pads.
[Claim 7]
7. The semiconductor integrated circuit device according to claim 6, wherein the plurality of conductor layers are bonding wires.
[Claim 8]
8. The semiconductor integrated circuit device according to claim 7, wherein the bonding wires and the plurality of bonding pads of the first semiconductor chip are sealed with a resin material supplied to an opening in the wiring substrate.
[Claim 9]
2. The semiconductor integrated circuit device according to claim 1, wherein the bump electrodes are solder bumps.
[Claim 10]
2. The semiconductor integrated circuit device according to claim 1, wherein the sealing body of the second package has a rectangular shape, and the plurality of leads protrude from four side surfaces of the sealing body.
[Claim 11]
2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device constitutes a memory card.
すなわち、本発明の一つの半導体集積回路装置は、第１面と、前記第１面と反対側の第２面と、外部装置と電気的に接続するための複数の外部端子とを有する実装基板と、前記実装基板の前記第１面上に配置された複数の第１パッケージと、前記実装基板の前記第１面上に配置され、前記複数の第１パッケージと異なる機能を有する第２パッケージとを有し、前記複数の第１パッケージの各々は、第１面と、前記第１面の反対側の第２面と、前記第１面から前記第２面に貫通する開口部と前記第２面側に形成された複数の配線層とを有する配線基板と、その主面にＤＲＡＭ回路及び複数のボンディングパッドが形成された第１半導体チップであって、前記複数のボンディングパッドが前記配線基板の開口部に位置するように、前記配線基板の第１面上に搭載された第１半導体チップと、前記第１半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数の配線層とを前記開口部を通して電気的に接続する複数の導体層と、前記配線基板の前記第２面側に前記第１半導体チップと平面的に重なるように配置され、前記複数の配線層の夫々に電気的に接続された複数のバンブ電極とを有し、前記第２パッケージは、前記第１半導体チップと異なる機能を有する第２半導体チップと、前記第２半導体チップを封止する封止体と、前記封止体の側面から突出する複数のリードとを有し、前記複数の第１パッケージの各々は、前記複数のバンプ電極を介して前記実装基板に搭載され、前記第２パッケージは、前記複数のリードを介して前記実装基板に搭載され、前記第１パッケージの個数は、前記第２パッケージの個数より多いことを特徴とするものである。
また、本発明の半導体集積回路装置は、半導体チップの主面上に弾性構造体を介して配線基板を設け、前記配線基板の配線の一端側であるリード部を撓ませた状態で前記半導体チップの主面上の外部端子と電気的に接続させ、かつ前記配線基板の配線の他端側であるランド部をバンプ電極と電気的に接続させてなる半導体集積回路装置に適用して、前記配線基板は基板基材の主面上に前記配線が形成されて、前記基板基材の裏面側に前記弾性構造体を配置させ、かつ前記配線の主面上に絶縁膜を形成させてなる、いわゆる表配線構造を採用したパッケージ構造とするものである。特に、前記配線基板の配線を複数の配線層構造とするようにしたものである。
That is, one semiconductor integrated circuit device of the present invention comprises: a mounting substrate having a first surface, a second surface opposite to the first surface, and a plurality of external terminals for electrically connecting to an external device; a plurality of first packages arranged on the first surface of the mounting substrate; and a second package arranged on the first surface of the mounting substrate and having a function different from that of the plurality of first packages, wherein each of the plurality of first packages comprises a wiring substrate having a first surface, a second surface opposite to the first surface, an opening penetrating from the first surface to the second surface and a plurality of wiring layers formed on the second surface side; and a first semiconductor chip having a DRAM circuit and a plurality of bonding pads formed on its main surface, the first semiconductor chip being mounted on the first surface of the wiring substrate so that the plurality of bonding pads are located in the opening of the wiring substrate. and a plurality of conductor layers that electrically connect the plurality of bonding pads of the first semiconductor chip and the plurality of wiring layers of the wiring board through the openings, and a plurality of bump electrodes that are arranged on the second surface side of the wiring board so as to overlap the first semiconductor chip in a planar manner and are electrically connected to each of the plurality of wiring layers, the second package having a second semiconductor chip having a function different from that of the first semiconductor chip, a sealing body that seals the second semiconductor chip, and a plurality of leads that protrude from side surfaces of the sealing body, each of the plurality of first packages is mounted on the mounting board via the plurality of bump electrodes, and the second package is mounted on the mounting board via the plurality of leads, and the number of the first packages is greater than the number of the second packages.
The present invention also relates to a semiconductor integrated circuit device, which is configured by providing a wiring substrate on the main surface of a semiconductor chip via an elastic structure, electrically connecting lead portions, which are one end of the wiring of the wiring substrate, to external terminals on the main surface of the semiconductor chip in a bent state, and electrically connecting land portions, which are the other end of the wiring of the wiring substrate, to bump electrodes, and which has a package structure employing a so-called front wiring structure, in which the wiring is formed on the main surface of a substrate base, the elastic structure is disposed on the back side of the substrate base, and an insulating film is formed on the main surface of the wiring. In particular, the wiring of the wiring substrate has a multi-layer wiring structure.