JPH118224A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH118224A JPH118224A JP9156796A JP15679697A JPH118224A JP H118224 A JPH118224 A JP H118224A JP 9156796 A JP9156796 A JP 9156796A JP 15679697 A JP15679697 A JP 15679697A JP H118224 A JPH118224 A JP H118224A
- Authority
- JP
- Japan
- Prior art keywords
- plasma
- damage
- charge
- etching
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000001020 plasma etching Methods 0.000 claims abstract description 6
- 230000006378 damage Effects 0.000 abstract description 32
- 239000007789 gas Substances 0.000 abstract description 11
- 238000001312 dry etching Methods 0.000 abstract description 10
- 239000000523 sample Substances 0.000 abstract description 10
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 5
- 229910000838 Al alloy Inorganic materials 0.000 abstract description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 2
- 239000001301 oxygen Substances 0.000 abstract description 2
- 229910052760 oxygen Inorganic materials 0.000 abstract description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 2
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 14
- 238000005530 etching Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 238000005259 measurement Methods 0.000 description 6
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Plasma Technology (AREA)
- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【発明の属する技術分野】本発明は、半導体基板をプラ
ズマエッチング装置を用いて、特に金属配線をエッチン
グする際の半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device when a semiconductor substrate is etched using a plasma etching apparatus, particularly when metal wiring is etched.
【0001】[0001]
【従来の技術】LSIの超微細化に伴いゲート酸化膜の
薄膜化が進むため、プラズマプロセス、特にプラズマエ
ッチング時のチャージングによるゲート酸化膜破壊は深
刻な問題となっている。特に、トランジスタ形成後の金
属配線エッチング時にチャージングダメージは顕著にな
る傾向がある。そのため、チャージングダメージの少な
いエッチング装置の開発やチャージングダメージを避け
るための指標となるものを見出すことが必要である。そ
んな装置の一例が特開平8−255787にて提案され
ている。このエッチング装置は、エッチングが行われる
基板バイアス電極側に13.56MHzの高周波信号を
デューティ比50/50%を有する周波数600〜80
0kHzのパルス信号により変調した高周波電力を加え
る(以後パルスバイアス法と称する)ことにより、プラ
ズマに曝される半導体基板の表面の電位差を小さく抑え
チャージアップ低減を図ることを目的とするものであ
る。2. Description of the Related Art As the thickness of a gate oxide film is reduced with the miniaturization of LSIs, the destruction of the gate oxide film due to charging during plasma processing, especially during plasma etching, has become a serious problem. In particular, charging damage tends to be remarkable during metal wiring etching after transistor formation. Therefore, it is necessary to develop an etching apparatus with less charging damage and to find an index that can be used to avoid charging damage. One example of such an apparatus is proposed in Japanese Patent Laid-Open No. 8-255787. This etching apparatus transmits a 13.56 MHz high frequency signal to a substrate bias electrode side on which etching is performed at a frequency of 600 to 80 having a duty ratio of 50/50%.
An object of the present invention is to apply a high-frequency power modulated by a 0 kHz pulse signal (hereinafter, referred to as a pulse bias method) to reduce a potential difference on a surface of a semiconductor substrate exposed to plasma and reduce charge-up.
【0002】また、チャージアップダメージの少ないプ
ラズマ、すなわち均一なプラズマの指標としてプラズマ
中の正イオン飽和電流密度分布が多用されている。プラ
ズマエッチングを行うに際し、イオン電流密度分布が均
一になるよう放電時の制御パラメータを設定することで
プラズマダメージを避けることができるとしていた。こ
のイオン飽和電流密度分布は、ラングミュアプローブ法
を用いて容易に測定することができる。例えば、Gab
riel等(J.Vac.Sci.Technol.B
12 p454、1994)は誘導結合型プラズマ放
電を利用したエッチング装置において、上記プローブ法
を用いてイオン電流密度及びプラズマ電位の均一性を測
定しており、それぞれ5.3%及び3.7%を得てい
る。そしてこのプラズマをエッチングに適用することで
ダメージの少ないエッチングが実現できたと報告してい
る。Further, a positive ion saturation current density distribution in plasma is frequently used as an index of plasma with little charge-up damage, ie, uniform plasma. It has been described that when performing plasma etching, plasma damage can be avoided by setting control parameters during discharge so that the ion current density distribution becomes uniform. This ion saturation current density distribution can be easily measured using the Langmuir probe method. For example, Gab
riel et al. (J. Vac. Sci. Technol. B
12 p454, 1994) uses an inductively coupled plasma discharge etching apparatus to measure the uniformity of the ion current density and the plasma potential using the above-described probe method. It has gained. It is reported that by applying this plasma to etching, etching with less damage was realized.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、特開平
8−255787で示したパルスバイアス法は、エッチ
ングガスの種類によりデューティ比50/50%やパル
ス周波数600〜800kHzは常に最適になり得ると
はいえない。それはガスの種類(He、Ar等の希ガス
やハロゲンガスに代表される負性ガス)によりプラズマ
のインピーダンスが大きく異なるからである。よって、
必ずしもプラズマに曝される半導体基板の表面の電位差
を小さく抑えられる保証はない。また、上記特開平8−
255787に示された表面電位分布の測定は、プラズ
マの均一性をモニタする手段として有効な方法である
が、測定手段として簡便な方法とは言えない。最も簡便
な方法は前述のラングミュアプローブ法を用いたプラズ
マ諸量の測定である。However, according to the pulse bias method disclosed in Japanese Patent Application Laid-Open No. 8-255787, the duty ratio of 50/50% and the pulse frequency of 600 to 800 kHz can always be optimized depending on the type of etching gas. Absent. This is because the impedance of the plasma greatly differs depending on the type of gas (a rare gas such as a rare gas such as He or Ar or a halogen gas). Therefore,
There is no guarantee that the potential difference on the surface of the semiconductor substrate exposed to plasma can be kept small. Further, Japanese Patent Application Laid-Open No.
The measurement of the surface potential distribution shown in 255787 is an effective method as a means for monitoring the uniformity of plasma, but cannot be said to be a simple method as a measuring means. The simplest method is the measurement of various plasma quantities using the above-described Langmuir probe method.
【0004】しかしながら、前記に示したイオン飽和電
流密度分布は必ずしも低チャージアップダメージの指標
とはならないことが本発明者の実験で明らかとなった。
その具体例を以下に示す。[0004] However, it has been clarified by experiments of the present inventor that the ion saturation current density distribution described above is not always an index of low charge-up damage.
Specific examples are shown below.
【0005】図3は、150mm径の半導体基板上にお
けるイオン飽和電流密度分布を3種類の放電条件に対し
て示したものである。これらの放電条件は、極めて均一
な電流密度分布を与えるものと対照的に極めて不均一な
分布を与えるものとに大別できる(イオン飽和電流密度
分布の均一性が±4.6%の放電条件を条件1、同様に
±7.1%の放電条件を条件2、±40.4%の放電条
件を条件3とそれぞれ称する)。そこで、従来のイオン
飽和電流密度を用いたプラズマ均一性の判定に従うと条
件1や2は条件3に比べプラズマ均一性が極めて良く、
従ってチャージアップダメージが最も低いと予想され
る。一方、条件3は最もダメージが生じるはずである。
しかしながら、ダメージが生じたのは条件1や2であ
り、条件3が最もダメージが少ないことが明らかとなっ
た。FIG. 3 shows an ion saturation current density distribution on a semiconductor substrate having a diameter of 150 mm under three types of discharge conditions. These discharge conditions can be broadly classified into those giving an extremely uniform current density distribution and those giving an extremely non-uniform distribution (discharge conditions in which the uniformity of the ion saturation current density distribution is ± 4.6%). Is referred to as condition 1, similarly, a discharge condition of ± 7.1% is referred to as condition 2, and a discharge condition of ± 40.4% is referred to as condition 3). Therefore, according to the conventional determination of the plasma uniformity using the ion saturation current density, the plasma uniformity of the conditions 1 and 2 is much better than that of the condition 3;
Therefore, the charge-up damage is expected to be the lowest. On the other hand, condition 3 should cause the most damage.
However, it was found that damage occurred in conditions 1 and 2, and that condition 3 caused the least damage.
【0006】図4は半導体装置におけるゲート絶縁膜の
耐圧の指標となる、Qbd(ゲート絶縁膜に定電流を流し
破壊に至るまでの時間から見積もられた、絶縁破壊に至
るまでの単位面積を通過する電荷量で定義される)のア
ンテナ比依存性(ゲート電極に電気的に接続された配線
が有する面積をゲート電極面積で割った値)を示したも
のである。これは一般的に良く知られたダメージ評価方
法のひとつであり、用いられる半導体装置としてはMO
SキャパシタやMOSトランジスタ等がある。さて、チ
ャージアップダメージの影響はゲート絶縁膜の耐圧低下
として現れる。すなわち、アンテナ比の増加に伴いQbd
は劣化(低下)していく。上記各条件において、Qbdの
劣化度合いの激しい順に並べると、条件1、2、3とな
る。すなわち、イオン飽和電流密度の均一性が最も良い
ものほどチャージアップダメージが激しい結果となっ
た。FIG. 4 is a graph showing Qbd (a unit area up to the dielectric breakdown, estimated from the time required to pass a constant current through the gate insulating film to the breakdown, which is an index of the breakdown voltage of the gate insulating film in the semiconductor device). FIG. 4 shows the dependence of the amount of charge passing therethrough on the antenna ratio (the value obtained by dividing the area of a wiring electrically connected to the gate electrode by the area of the gate electrode). This is one of the generally well-known damage evaluation methods.
There are S capacitors and MOS transistors. The effect of the charge-up damage appears as a reduction in the breakdown voltage of the gate insulating film. That is, as the antenna ratio increases, Qbd
Deteriorates (decreases). In each of the above conditions, conditions 1, 2, and 3 are obtained by arranging Qbd in a descending order of the degree of deterioration. That is, the higher the uniformity of the ion saturation current density is, the more severe the charge-up damage is.
【0007】よって、イオン飽和電流密度分布をチャー
ジアップダメージの少ないプラズマ均一性の指標として
用いるには必ずしも十分でないことがわかる。Therefore, it is understood that the ion saturation current density distribution is not always sufficient to be used as an index of plasma uniformity with less charge-up damage.
【0008】本発明は、半導体装置の製造方法において
プラズマが引き起こすチャージアップダメージを低減さ
せることを目的とし、高い信頼性及び生産性のもとで且
つ容易に製造することができる方法を提供することであ
る。An object of the present invention is to reduce charge-up damage caused by plasma in a method of manufacturing a semiconductor device, and to provide a method which can be easily manufactured with high reliability and productivity. It is.
【0009】[0009]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、プラズマエッチングの為のプラズマの電子温
度を半導体基板上で空間的に均一にすることを特徴とす
る。A method of manufacturing a semiconductor device according to the present invention is characterized in that a plasma electron temperature for plasma etching is made spatially uniform on a semiconductor substrate.
【0010】また、その電子温度のばらつきが0.5e
V以下であることを特徴とする。Further, the variation in electron temperature is 0.5e
V or less.
【0011】本発明の作用について説明する。シリコン
半導体デバイスのドライエッチング工程において、デバ
イスのゲート電極とシリコン基板間に発生する電位差又
は電界をできるだけ抑制する必要がある。その目安とし
て、シリコン酸化膜からなるゲート絶縁膜の真性破壊が
生じる電界強度は8MV/cmと言われている。シリコ
ン半導体デバイスをドライエッチングする時、シリコン
半導体デバイスのゲート電極は電気的に浮いた状態にな
っている。よって、ゲート電極の電位はドライエッチン
グ装置内で生成されたプラズマが与える浮遊電位(以後
Vf と称する)と等しくなる。さらにシリコン基板の電
位もこのVf によって決定される。理由として、プラズ
マに照射されたシリコン半導体基板(以後シリコン基板
と称する)の端もプラズマに直接曝される。加えて、シ
リコン基板はバイアス電極に設置されるとともに、直流
的に浮いた状態にある。よって、ゲート電極の電位と同
様、Vf と等しくなる。一般に、Vf はバイアス電極に
RF高周波を印加した際に生じる直流の自己バイアス電
圧(以後Vdcと称する)とプラズマの基準電位となるプ
ラズマ電位(以後Vp と称する)とで決定される。また
Vdcは、プラズマの電子温度(以下Te と称する)、プ
ロセスガス元素の質量(M)、電子質量(m)、バイア
ス電極に印加したRF高周波の電圧(Vrf)で決定され
る。ボルツマン定数をk、素電荷をeとすると、関係式
は以下の通りである。The operation of the present invention will be described. In a dry etching process of a silicon semiconductor device, it is necessary to suppress a potential difference or an electric field generated between a gate electrode of the device and a silicon substrate as much as possible. As a guide, it is said that the electric field strength at which an intrinsic breakdown of a gate insulating film made of a silicon oxide film occurs is 8 MV / cm. When dry etching a silicon semiconductor device, the gate electrode of the silicon semiconductor device is in an electrically floating state. Therefore, the potential of the gate electrode becomes equal to the floating potential (hereinafter referred to as Vf) given by the plasma generated in the dry etching apparatus. Further, the potential of the silicon substrate is also determined by this Vf. The reason is that the edge of the silicon semiconductor substrate irradiated with the plasma (hereinafter referred to as silicon substrate) is also directly exposed to the plasma. In addition, the silicon substrate is placed on the bias electrode and is in a DC floating state. Therefore, it becomes equal to Vf, similarly to the potential of the gate electrode. Generally, Vf is determined by a DC self-bias voltage (hereinafter referred to as Vdc) generated when an RF high frequency is applied to a bias electrode and a plasma potential (hereinafter referred to as Vp) which is a reference potential of plasma. Vdc is determined by the electron temperature of the plasma (hereinafter, referred to as Te), the mass (M) of the process gas element, the electron mass (m), and the RF high-frequency voltage (Vrf) applied to the bias electrode. Assuming that the Boltzmann constant is k and the elementary charge is e, the relational expression is as follows.
【0012】Vdc=Vrf+(1/2)(kTe /e)
{ln(M/2πm)−ln(2πeVrf/kTe )} Vf −Vp =Vdc また、Vp とTe は Vp =Te /2 よって、Te が空間的に均一であればVf も空間的に均
一となることが、上の二式から明らかである。例えば、
塩素ガスを用いたドライエッチングにおいて、Te のば
らつきが0.5eVとし、真性破壊に至る電界強度を前
述の8MV/cmとすると、原理的に、2.9nmのゲー
ト絶縁膜までチャージアップダメージに耐えうることと
なる。Vdc = Vrf + (1/2) (kTe / e)
{In (M / 2πm) -ln (2πeVrf / kTe)} Vf−Vp = Vdc Further, Vp and Te are Vp = Te / 2, so if Te is spatially uniform, Vf will also be spatially uniform. This is clear from the above two equations. For example,
In dry etching using chlorine gas, assuming that the variation of Te is 0.5 eV and the electric field strength leading to intrinsic breakdown is 8 MV / cm as described above, the 2.9 nm gate insulating film can withstand charge-up damage in principle. It will be.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態1につ
いて詳細に説明する。図1は本発明の実施例で用いたド
ライエッチング装置の構成図である。1はプラズマを発
生させる真空装置であり、口径357mm、高さ125
mmの金属製容器2と高さ60mm、口径100mmの
石英製ベルジャ3で構成されている。エッチング時の真
空装置は10mTorr程度に保たれる。エッチングに
用いられるプラズマは、プラズマ中に励起されるヘリコ
ン波により生成される。ヘリコン波は、13.56MH
zの高周波が印加されるRFアンテナ4と二対のソレノ
イドコイル5から発生する静磁場により励起される。内
側と外側のソレノイドコイルから発生する磁場の向きは
互いに逆向きであり、内側が下向き、外側が上向きにな
っている。6はバイアス電極であり、半導体基板7はこ
のバイアス電極6上に設置される。バイアス電極6には
13.56MHzの高周波が印加され、プラズマ中のイ
オンが半導体基板7へ入射する際のエネルギーを制御す
る役割をもつ。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 of the present invention will be described below in detail. FIG. 1 is a configuration diagram of a dry etching apparatus used in an embodiment of the present invention. Reference numeral 1 denotes a vacuum device for generating plasma, having a diameter of 357 mm and a height of 125.
It comprises a metal container 2 having a height of 60 mm and a quartz bell jar 3 having a height of 60 mm and a diameter of 100 mm. The vacuum device at the time of etching is maintained at about 10 mTorr. Plasma used for etching is generated by a helicon wave excited in the plasma. Helicon waves are 13.56 MH
It is excited by a static magnetic field generated from an RF antenna 4 to which a high frequency of z is applied and two pairs of solenoid coils 5. The directions of the magnetic fields generated from the inner and outer solenoid coils are opposite to each other, with the inside facing downward and the outside facing upward. Reference numeral 6 denotes a bias electrode, and the semiconductor substrate 7 is provided on the bias electrode 6. A high frequency of 13.56 MHz is applied to the bias electrode 6 and has a role of controlling the energy when ions in the plasma enter the semiconductor substrate 7.
【0014】プラズマ測定は、ラングミュアプローブ8
を用いて行われた。プローブ8は、半導体基板7の25
mm上に位置するようになっている。プローブ8の先端
はタングステンからなる円筒状の針になっており、その
表面積は0.05cm2 である。プローブ先端8のタン
グステンには直流電圧が−50Vから70Vまで掃引さ
れ、それに伴いプラズマ中の荷電粒子を取り込み、その
電流−電圧特性により、電子温度、プラズマ電位、フロ
ーティング電位、イオン飽和電流密度等のプラズマ諸量
を見積もることができる。The plasma measurement is performed using the Langmuir probe 8
Was performed using The probe 8 is connected to the 25 of the semiconductor substrate 7.
mm. The tip of the probe 8 is a cylindrical needle made of tungsten and has a surface area of 0.05 cm @ 2. A direct current voltage is swept from -50 V to 70 V on tungsten at the probe tip 8, and charged particles in the plasma are taken in along with the current. The current-voltage characteristic causes the electron temperature, plasma potential, floating potential, ion saturation current density, etc. Plasma quantities can be estimated.
【0015】次に本発明に関わるダメージ測定に用いた
半導体装置およびドライエッチング条件について述べ
る。ダメージ測定用半導体装置は150mm径のP型シ
リコン基板上に形成したNチャネルMOSFET群から
なる。トランジスタの設計ルールは、ゲート絶縁膜は
6.0nm、ゲート長は0.35μm、ゲート幅は10μ
mである。ゲート電極はアルミ合金からなる金属配線
(アンテナ)と電気的に接続されており、アンテナ比は
53倍から26000倍で変化させた。エッチングガス
は、塩素と三塩化ホウ素の混合ガスを用いた。ガス総流
量は100sccm、ヘリコン波を励起させるための高
周波パワーは1000W、イオン入射エネルギーを制御
するための基板バイアスパワーは140Wとした。Next, the semiconductor device used for damage measurement and dry etching conditions according to the present invention will be described. The damage measuring semiconductor device comprises an N-channel MOSFET group formed on a P-type silicon substrate having a diameter of 150 mm. The design rules for the transistor are as follows: the gate insulating film is 6.0 nm, the gate length is 0.35 μm, and the gate width is 10 μm.
m. The gate electrode was electrically connected to a metal wiring (antenna) made of an aluminum alloy, and the antenna ratio was changed from 53 times to 26000 times. As an etching gas, a mixed gas of chlorine and boron trichloride was used. The total gas flow rate was 100 sccm, the high frequency power for exciting the helicon wave was 1000 W, and the substrate bias power for controlling the ion incident energy was 140 W.
【0016】ダメージ測定に至るまでの手順を述べる。
二対のソレノイドコイル電流値を変えることで所望のプ
ラズマ状態を生成する。プラズマ状態は、ラングミュア
プローブで診断する。プラズマ状態を確認した後に、ダ
メージ測定用半導体装置のアルミ合金をレジストマスク
に従ってドライエッチングすることにより金属配線が形
成される。不要になったレジストマスクは酸素と水の混
合ガスプラズマにより灰化除去される。その後、トラン
ジスタ特性測定器にて電気特性を調べることにより、チ
ャージアップダメージ量を見積もる。The procedure up to the damage measurement will be described.
A desired plasma state is generated by changing the current values of the two pairs of solenoid coils. The plasma state is diagnosed with a Langmuir probe. After confirming the plasma state, a metal wiring is formed by dry-etching the aluminum alloy of the semiconductor device for damage measurement according to a resist mask. The unnecessary resist mask is ashed and removed by a mixed gas plasma of oxygen and water. Thereafter, the amount of charge-up damage is estimated by examining the electrical characteristics with a transistor characteristic measuring device.
【0017】図2は、半導体基板上の電子温度分布を示
す図面である。内側ソレノイドコイル電流値を50A、
外側電流値を30Aとすると、150mm径のダメージ
測定用半導体装置で山形の分布になり、最大6eVの温
度ばらつきが生じる。次に、内側コイル電流値を40
A、外側電流値を25Aとすると、温度ばらつきは3e
Vとなった。さらに、内側コイル電流値を10A、外側
電流値を10Aとすると、その温度ばらつきは0.5e
Vへ抑制された。このように、コイル電流値を変えるこ
とでプラズマ状態を任意に変えることができることがわ
かる。さて、前述の〔発明が解決しようとする課題〕で
も示したが、図4に示される条件1、2及び3は、上記
の内外ソレノイド電流値50A/30A、40A/25
A、10A/10Aにそれぞれ対応する。すなわち、電
子温度のばらつきが最小なプラズマ状態(本実施例で
は、内外のソレノイド電流値が10A/10Aで放電し
たプラズマ)でエッチングしたほうがダメージが最も少
ないことが結論付けられる。一方、電子温度のばらつき
が大きくなるに従いダメージの度合いも大きくなる。FIG. 2 is a drawing showing an electron temperature distribution on a semiconductor substrate. The current value of the inner solenoid coil is 50A,
Assuming that the outer current value is 30 A, the damage measuring semiconductor device having a diameter of 150 mm has a mountain-shaped distribution, and a maximum temperature variation of 6 eV occurs. Next, the inner coil current value is set to 40
A, if the outside current value is 25 A, the temperature variation is 3e
V. Further, assuming that the inner coil current value is 10 A and the outer current value is 10 A, the temperature variation is 0.5 e.
V. Thus, it is understood that the plasma state can be arbitrarily changed by changing the coil current value. Now, as described in the above-mentioned [Problems to be Solved by the Invention], the conditions 1, 2 and 3 shown in FIG. 4 satisfy the above-mentioned inner and outer solenoid current values 50A / 30A and 40A / 25.
A, 10A / 10A respectively. In other words, it can be concluded that etching in the plasma state in which the variation in the electron temperature is minimum (in the present embodiment, plasma in which the inner and outer solenoid current values are discharged at 10 A / 10 A) causes the least damage. On the other hand, the degree of damage increases as the variation in electron temperature increases.
【0018】なお、上記実施例では、ヘリコン波プラズ
マエッチャに関して例を述べたが、本発明はエレクトロ
ンサイクロトロンレゾナンスプラズマ(ECRプラズ
マ)装置や、誘導結合型プラズマ装置、容量型結合型プ
ラズマ装置などを用いても、電子温度分布が均一になる
プラズマを用いればチャージアップダメージを抑制でき
ることは言うまでもない。Although the above embodiment has been described with respect to a helicon wave plasma etcher, the present invention relates to an electron cyclotron resonance plasma (ECR plasma) apparatus, an inductively coupled plasma apparatus, a capacitively coupled plasma apparatus, and the like. Even if it is used, it is needless to say that charge-up damage can be suppressed by using plasma having a uniform electron temperature distribution.
【0019】[0019]
【発明の効果】効果は、チャージアップダメージを抑制
できることにある。これにより、生産歩留まりが飛躍的
に向上する。それは、プラズマの電子温度ばらつきを最
小限にしたプラズマでドライエッチングする方法を選択
したため、ゲート電極と半導体基板間に生じる電界強度
を抑制したからである。The effect is that charge-up damage can be suppressed. Thereby, the production yield is dramatically improved. This is because the electric field intensity generated between the gate electrode and the semiconductor substrate was suppressed because a method of performing dry etching with plasma in which the variation in electron temperature of plasma was minimized was selected.
【図1】本発明の実施例で用いたドライエッチング装置
である。FIG. 1 shows a dry etching apparatus used in an embodiment of the present invention.
【図2】本発明の実施例で得られた電子温度分布を示し
たものである。FIG. 2 shows an electron temperature distribution obtained in an example of the present invention.
【図3】発明が解決しようとする課題を説明するため
の、イオン飽和電流密度分布を示したものである。FIG. 3 shows an ion saturation current density distribution for describing a problem to be solved by the present invention.
【図4】本発明の実施例で得られた半導体装置のゲート
絶縁膜耐圧の指標となるQbdを示したものである。ま
た、本発明の実施例の結果も兼ねている。FIG. 4 shows Qbd as an index of the gate insulating film breakdown voltage of the semiconductor device obtained in the example of the present invention. The results of the examples of the present invention are also used.
1 真空装置 2 金属製容器 3 石英製ベルジャ 4 RFアンテナ 5 ソレノイドコイル 6 バイアス電極 7 半導体基板 8 ラングミュアプローブ DESCRIPTION OF SYMBOLS 1 Vacuum apparatus 2 Metal container 3 Quartz bell jar 4 RF antenna 5 Solenoid coil 6 Bias electrode 7 Semiconductor substrate 8 Langmuir probe
Claims (2)
子温度を半導体基板上で空間的に均一にすることを特徴
とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: making a plasma electron temperature for plasma etching spatially uniform on a semiconductor substrate.
下であることを特徴とする請求項1記載の半導体装置の
製造方法。2. The method according to claim 1, wherein the variation in the electron temperature is 0.5 eV or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09156796A JP3082711B2 (en) | 1997-06-13 | 1997-06-13 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09156796A JP3082711B2 (en) | 1997-06-13 | 1997-06-13 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118224A true JPH118224A (en) | 1999-01-12 |
| JP3082711B2 JP3082711B2 (en) | 2000-08-28 |
Family
ID=15635512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09156796A Expired - Fee Related JP3082711B2 (en) | 1997-06-13 | 1997-06-13 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082711B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372654B1 (en) | 1999-04-07 | 2002-04-16 | Nec Corporation | Apparatus for fabricating a semiconductor device and method of doing the same |
| US7135722B2 (en) | 2003-09-08 | 2006-11-14 | Kabushiki Kaisha Toshiba | Wiring layout of semiconductor device and design method of the same |
-
1997
- 1997-06-13 JP JP09156796A patent/JP3082711B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372654B1 (en) | 1999-04-07 | 2002-04-16 | Nec Corporation | Apparatus for fabricating a semiconductor device and method of doing the same |
| US7135722B2 (en) | 2003-09-08 | 2006-11-14 | Kabushiki Kaisha Toshiba | Wiring layout of semiconductor device and design method of the same |
| USRE43945E1 (en) | 2003-09-08 | 2013-01-29 | Kabushiki Kaisha Toshiba | Wiring layout of semiconductor device and design method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082711B2 (en) | 2000-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6767838B1 (en) | Method and apparatus for treating surface of semiconductor | |
| EP0145015B1 (en) | Dry etching method and apparatus | |
| US5846885A (en) | Plasma treatment method | |
| JP3689732B2 (en) | Monitoring device for plasma processing equipment | |
| JP3533105B2 (en) | Semiconductor device manufacturing method and manufacturing apparatus | |
| JPH11224796A (en) | Apparatus and method for plasma treatment | |
| JPH1079372A (en) | Plasma processing method and plasma processing apparatus | |
| US8236701B2 (en) | Plasma processing apparatus and plasma processing method | |
| JPH09120957A (en) | Plasma apparatus and plasma processing method | |
| JP3559429B2 (en) | Plasma processing method | |
| JPH11219938A (en) | Plasma etching method | |
| JPH11297679A (en) | Sample surface treatment method and apparatus | |
| JPH08255782A (en) | Plasma surface treatment equipment | |
| Nojiri et al. | Study of gate oxide breakdown caused by charge buildup during dry etching | |
| US6506687B1 (en) | Dry etching device and method of producing semiconductor devices | |
| JP2000150478A (en) | Plasma generating method and device therefor | |
| JP3082711B2 (en) | Method for manufacturing semiconductor device | |
| JPH10312899A (en) | Plasma processing method and plasma processing apparatus | |
| JP2000208496A (en) | Dry etching apparatus and method for manufacturing semiconductor device | |
| JP3599670B2 (en) | Plasma processing method and apparatus | |
| JPH1167725A (en) | Plasma etching equipment | |
| JP3976480B2 (en) | Plasma processing equipment | |
| JP4167768B2 (en) | Surface treatment method | |
| JP3278732B2 (en) | Etching apparatus and etching method | |
| JP3687474B2 (en) | Plasma processing equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |