JPH1164397A - 過電流検知回路 - Google Patents
過電流検知回路Info
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- JPH1164397A JPH1164397A JP9230938A JP23093897A JPH1164397A JP H1164397 A JPH1164397 A JP H1164397A JP 9230938 A JP9230938 A JP 9230938A JP 23093897 A JP23093897 A JP 23093897A JP H1164397 A JPH1164397 A JP H1164397A
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Abstract
(57)【要約】
【課題】負荷起動時にも、確実に過電流状態を検知でき
る過電流検知回路を提供すること。 【解決手段】負荷に流れる電流を監視し、負荷の過電流
状態を検知する過電流検知回路において、負荷起動時に
おける、負荷接続端子の電圧、負荷への検査用電流の状
態、負荷駆動用スイッチ回路の時定数変化を監視し、負
荷の過電流状態を検知する。
る過電流検知回路を提供すること。 【解決手段】負荷に流れる電流を監視し、負荷の過電流
状態を検知する過電流検知回路において、負荷起動時に
おける、負荷接続端子の電圧、負荷への検査用電流の状
態、負荷駆動用スイッチ回路の時定数変化を監視し、負
荷の過電流状態を検知する。
Description
【０００１】
【発明の属する技術分野】本発明は、コイルやモータ、
各種アクチュエータ等の負荷に流れる過電流を検出し、
負荷のショート等の異常の検出を行う過電流検知回路に
関する。
各種アクチュエータ等の負荷に流れる過電流を検出し、
負荷のショート等の異常の検出を行う過電流検知回路に
関する。
【０００２】
【従来の技術】従来より、各種電子機器には異常を検出
する回路が多く用いられているが、その一つにコイルや
モータ、各種アクチュエータ等の負荷に流れる過電流を
検出する過電流検知回路がある。この過電流検知回路
は、負荷に流れる過電流を検出して、負荷のショート等
を検出するために用いられている。図４は、従来の過電
流検知回路の一例を示す回路図である。
する回路が多く用いられているが、その一つにコイルや
モータ、各種アクチュエータ等の負荷に流れる過電流を
検出する過電流検知回路がある。この過電流検知回路
は、負荷に流れる過電流を検出して、負荷のショート等
を検出するために用いられている。図４は、従来の過電
流検知回路の一例を示す回路図である。
【０００３】マイコン等からの制御信号（負荷の駆動信
号）Ｖｉｎはチャージポンプ回路ＣＰＣに入力される。
そしてチャージポンプ回路ＣＰＣからは、制御信号Ｖｉ
ｎに応じて、スイッチング素子であるＦＥＴＱ１，Ｑ２
を制御するのに十分な電圧（ＦＥＴＱ１，Ｑ２を完全に
導通状態にする電圧）の駆動信号がＦＥＴＱ１，Ｑ２の
ゲートに出力される。ＦＥＴＱ２のドレインは電源ライ
ンＢＡＴＴに接続され、ソースは負荷およびダイオード
Ｄ７のアノードに接続され、そしてダイオードＤ７のカ
ソードは、一定電流を流す定電流回路ＣＡ２に接続され
ている。ＦＥＴＱ１のドレインは電源ラインＢＡＴＴに
接続され、カソードはダイオードＤ６のアノードに接続
され、そしてダイオードＤ６のカソードは、一定電流を
流す定電流回路ＣＡ１に接続されている。
号）Ｖｉｎはチャージポンプ回路ＣＰＣに入力される。
そしてチャージポンプ回路ＣＰＣからは、制御信号Ｖｉ
ｎに応じて、スイッチング素子であるＦＥＴＱ１，Ｑ２
を制御するのに十分な電圧（ＦＥＴＱ１，Ｑ２を完全に
導通状態にする電圧）の駆動信号がＦＥＴＱ１，Ｑ２の
ゲートに出力される。ＦＥＴＱ２のドレインは電源ライ
ンＢＡＴＴに接続され、ソースは負荷およびダイオード
Ｄ７のアノードに接続され、そしてダイオードＤ７のカ
ソードは、一定電流を流す定電流回路ＣＡ２に接続され
ている。ＦＥＴＱ１のドレインは電源ラインＢＡＴＴに
接続され、カソードはダイオードＤ６のアノードに接続
され、そしてダイオードＤ６のカソードは、一定電流を
流す定電流回路ＣＡ１に接続されている。
【０００４】ダイオードＤ６のカソードは比較器ＣＭＰ
１の非反転入力端子に、そしてダイオードＤ７のカソー
ドは比較器ＣＭＰ１の反転入力端子に接続され、ダイオ
ードＤ６のカソード電圧が、ダイオードＤ７のカソード
電圧以下になった時に比較器ＣＭＰ１から高電圧レベル
信号（Ｈ信号）が出力されるようになっている。また、
比較器ＣＭＰ１の非反転入力端子および反転入力端子
と、電源ラインＢＡＴＴ間には、直列に接続されたダイ
オードＤ１〜Ｄ５が、そのアノードが電源ラインＢＡＴ
Ｔ側となるように接続されており、負荷非動作時等には
比較器ＣＭＰ１の非反転入力端子および反転入力端子に
はそれぞれ、電源電圧ＶＢから各ダイオードの降下電圧
ｄを減じた電圧（ＶＢ−３ｄ，ＶＢ−２ｄ）が印加さ
れ、比較器ＣＭＰ１の出力は低電圧レベル信号（Ｌ信
号）で安定している。
１の非反転入力端子に、そしてダイオードＤ７のカソー
ドは比較器ＣＭＰ１の反転入力端子に接続され、ダイオ
ードＤ６のカソード電圧が、ダイオードＤ７のカソード
電圧以下になった時に比較器ＣＭＰ１から高電圧レベル
信号（Ｈ信号）が出力されるようになっている。また、
比較器ＣＭＰ１の非反転入力端子および反転入力端子
と、電源ラインＢＡＴＴ間には、直列に接続されたダイ
オードＤ１〜Ｄ５が、そのアノードが電源ラインＢＡＴ
Ｔ側となるように接続されており、負荷非動作時等には
比較器ＣＭＰ１の非反転入力端子および反転入力端子に
はそれぞれ、電源電圧ＶＢから各ダイオードの降下電圧
ｄを減じた電圧（ＶＢ−３ｄ，ＶＢ−２ｄ）が印加さ
れ、比較器ＣＭＰ１の出力は低電圧レベル信号（Ｌ信
号）で安定している。
【０００５】次にこの過電流検知回路の動作を説明す
る。負荷動作時（ＦＥＴＱ２導通時）には、ＦＥＴＱ
１，Ｑ２のゲートにはＦＥＴＱ１，Ｑ２を導通状態にす
るのに十分な電圧が印加されており、ＦＥＴＱ１，Ｑ２
は完全な導通状態になっている。従って、ＦＥＴＱ２の
ソース電圧ＶＳ２は、ほぼ電源電圧ＶＢからＦＥＴＱ２
のオン抵抗（ＲＱ２）に負荷電流（Ｉ０）を乗じた値を
引いた電圧となり、また比較器ＣＭＰ１の反転入力端子
電圧ＶＣＰ（−）はＦＥＴＱ２のソース電圧ＶＳ２から
ダイオードＤ７の降下電圧ｄを減じた電圧となる。
る。負荷動作時（ＦＥＴＱ２導通時）には、ＦＥＴＱ
１，Ｑ２のゲートにはＦＥＴＱ１，Ｑ２を導通状態にす
るのに十分な電圧が印加されており、ＦＥＴＱ１，Ｑ２
は完全な導通状態になっている。従って、ＦＥＴＱ２の
ソース電圧ＶＳ２は、ほぼ電源電圧ＶＢからＦＥＴＱ２
のオン抵抗（ＲＱ２）に負荷電流（Ｉ０）を乗じた値を
引いた電圧となり、また比較器ＣＭＰ１の反転入力端子
電圧ＶＣＰ（−）はＦＥＴＱ２のソース電圧ＶＳ２から
ダイオードＤ７の降下電圧ｄを減じた電圧となる。
【０００６】 ＶＳ２ ＝ ＶＢ − ＲＱ２ × Ｉ０ ＶＣＰ（−） ＝ ＶＢ − ＲＱ２ × Ｉ０ −
ｄ 他方、比較器ＣＭＰ１の非反転入力端子電圧ＶＣＰ
（＋）は、電源電圧ＶＢからＦＥＴＱ１のオン抵抗（Ｒ
Ｑ１）に定電流回路ＣＡ１の定電流（Ｉ）を乗じた値を
引きさらにダイオードＤ６の降下電圧ｄを減じた電圧と
なる。
ｄ 他方、比較器ＣＭＰ１の非反転入力端子電圧ＶＣＰ
（＋）は、電源電圧ＶＢからＦＥＴＱ１のオン抵抗（Ｒ
Ｑ１）に定電流回路ＣＡ１の定電流（Ｉ）を乗じた値を
引きさらにダイオードＤ６の降下電圧ｄを減じた電圧と
なる。
【０００７】 ＶＳ１ ＝ ＶＢ − ＲＱ１ × Ｉ ＶＣＰ（＋） ＝ ＶＢ − ＲＱ１ × Ｉ − ｄ 従って、比較器ＣＭＰ１の両入力端子間の差電圧ＶＣは
電圧ＶＳ１、ＶＳ２の差となる。
電圧ＶＳ１、ＶＳ２の差となる。
【０００８】 ＶＣ ＝ ＲＱ２ × Ｉ０ − ＲＱ１ × Ｉ ＦＥＴＱ１，Ｑ２は、過電流の検出のため、オン抵抗が
ＲＱ１＞＞ＲＱ２となるように選択されており、通常
の負荷電流では、ＶＣは負の値となって比較器ＣＭＰ１
の出力は、Ｌ信号となる。しかし、負荷のショート等に
より負荷に過電流が流れると、電流Ｉ０が急激に大きく
なり、ＶＣは正の値となって比較器ＣＭＰ１の出力は、
Ｈ信号となり、過電流が検知される。そして、この比較
器ＣＭＰ１の出力はマイコン等に接続されており、比較
器ＣＭＰ１の出力がＨ信号となり、過電流が検知される
と、制御信号Ｖｉｎを負荷非動作状態側に変える等の処
理を行い、機器の破損等を防止するようになっている。
ＲＱ１＞＞ＲＱ２となるように選択されており、通常
の負荷電流では、ＶＣは負の値となって比較器ＣＭＰ１
の出力は、Ｌ信号となる。しかし、負荷のショート等に
より負荷に過電流が流れると、電流Ｉ０が急激に大きく
なり、ＶＣは正の値となって比較器ＣＭＰ１の出力は、
Ｈ信号となり、過電流が検知される。そして、この比較
器ＣＭＰ１の出力はマイコン等に接続されており、比較
器ＣＭＰ１の出力がＨ信号となり、過電流が検知される
と、制御信号Ｖｉｎを負荷非動作状態側に変える等の処
理を行い、機器の破損等を防止するようになっている。
【０００９】
【発明が解決しようとする課題】しかし、負荷非動作状
態時に負荷がショート状態となった場合、負荷を動作状
態にする制御信号Ｖｉｎを出力した時に、ＦＥＴＱ１，
Ｑ２は導通状態となるが、ＦＥＴＱ２のソースは接地状
態となるためＦＥＴＱ２のソース電圧は上昇しない。こ
のため、比較器ＣＭＰ１の入力電圧はダイオードＤ１〜
Ｄ５で決まる電圧から変化せず、過電流を検知できない
ことが起こる。本発明は、このような課題を解決するも
ので、負荷非動作時に発生した原因による負荷の過電流
も確実に検出できる過電流検知回路を実現することを目
的としている。
態時に負荷がショート状態となった場合、負荷を動作状
態にする制御信号Ｖｉｎを出力した時に、ＦＥＴＱ１，
Ｑ２は導通状態となるが、ＦＥＴＱ２のソースは接地状
態となるためＦＥＴＱ２のソース電圧は上昇しない。こ
のため、比較器ＣＭＰ１の入力電圧はダイオードＤ１〜
Ｄ５で決まる電圧から変化せず、過電流を検知できない
ことが起こる。本発明は、このような課題を解決するも
ので、負荷非動作時に発生した原因による負荷の過電流
も確実に検出できる過電流検知回路を実現することを目
的としている。
【００１０】
【課題を解決するための手段及びその効果】上記目的を
達成するために、本発明に係る過電流検知回路（１）
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、前記負荷に印
加される電圧を検出する電圧検出手段と、前記第１スイ
ッチ手段が接続状態となってから所定時間後に前記電圧
検出手段により検出された電圧が所定電圧以下の場合、
過電流と判断する過電流判断手段とを備えていることを
特徴としている。
達成するために、本発明に係る過電流検知回路（１）
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、前記負荷に印
加される電圧を検出する電圧検出手段と、前記第１スイ
ッチ手段が接続状態となってから所定時間後に前記電圧
検出手段により検出された電圧が所定電圧以下の場合、
過電流と判断する過電流判断手段とを備えていることを
特徴としている。
【００１１】上記過電流検知回路（１）によれば、負荷
の過電流の発生を、負荷の立ち上がり時に負荷への印加
電圧が上昇しないことにより、つまり負荷ショート等を
負荷の電源端子の電圧低下により検出するので、負荷非
動作時における異常発生による負荷の過電流も確実に検
知できる。
の過電流の発生を、負荷の立ち上がり時に負荷への印加
電圧が上昇しないことにより、つまり負荷ショート等を
負荷の電源端子の電圧低下により検出するので、負荷非
動作時における異常発生による負荷の過電流も確実に検
知できる。
【００１２】また、本発明に係る過電流検知回路（２）
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、一定電流を供
給する定電流供給手段と、該定電流供給手段に対して、
前記負荷と並列に接続された抵抗と、該抵抗に加わる電
圧を検出する電圧検出手段と、前記第１スイッチ手段が
接続状態となった時に前記電圧検出手段により検出され
た電圧が所定電圧以下の場合、過電流と判断する過電流
判断手段とを備えていることを特徴としている。
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、一定電流を供
給する定電流供給手段と、該定電流供給手段に対して、
前記負荷と並列に接続された抵抗と、該抵抗に加わる電
圧を検出する電圧検出手段と、前記第１スイッチ手段が
接続状態となった時に前記電圧検出手段により検出され
た電圧が所定電圧以下の場合、過電流と判断する過電流
判断手段とを備えていることを特徴としている。
【００１３】上記過電流検知回路（２）によれば、負荷
の過電流の発生を、負荷駆動用の電源回路とは別の、負
荷監視用の定電流供給回路からの電流流量で検出するの
で、、負荷非駆動時における異常発生による負荷の過電
流も確実に検知できる。
の過電流の発生を、負荷駆動用の電源回路とは別の、負
荷監視用の定電流供給回路からの電流流量で検出するの
で、、負荷非駆動時における異常発生による負荷の過電
流も確実に検知できる。
【００１４】また、本発明に係る過電流検知回路（３）
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、前記第１スイ
ッチ手段の容量と同等の容量のコンデンサと、前記第１
スイッチ手段に印加される電圧を検出する印加電圧検出
手段と、前記コンデンサの電圧を検出するコンデンサ電
圧検出手段と、前記第１スイッチ手段が接続状態となっ
た時に前記印加電圧検出手段により検出された電圧と、
前記コンデンサ電圧検出手段により検出された電圧の差
が所定値以上の状態が所定時間以上継続した場合に、過
電流と判断する過電流判断手段とを備えていることを特
徴としている。
は、負荷に直列に接続され、該負荷への電流の接断動作
を行う第１スイッチ手段と、該第１スイッチ手段と前記
負荷との接続点にアノードが接続された第１ダイオード
と、該第１ダイオードのカソードに接続され、一定電流
が流れる第１定電流回路と、前記第１スイッチ手段と同
じ接断動作を行う第２スイッチ手段と、該第２スイッチ
手段にアノードが接続された第２ダイオードと、該第２
ダイオードのカソードに接続され、一定電流が流れる第
２定電流回路と、前記第１ダイオードと前記第２ダイオ
ードのカソード電圧を比較する比較手段とを含んで構成
され、該比較手段の比較結果により前記負荷に流れる過
電流を検知する過電流検知回路において、前記第１スイ
ッチ手段の容量と同等の容量のコンデンサと、前記第１
スイッチ手段に印加される電圧を検出する印加電圧検出
手段と、前記コンデンサの電圧を検出するコンデンサ電
圧検出手段と、前記第１スイッチ手段が接続状態となっ
た時に前記印加電圧検出手段により検出された電圧と、
前記コンデンサ電圧検出手段により検出された電圧の差
が所定値以上の状態が所定時間以上継続した場合に、過
電流と判断する過電流判断手段とを備えていることを特
徴としている。
【００１５】上記過電流検知回路（３）によれば、負荷
の過電流の発生を、負荷の駆動制御用のスイッチ手段が
導通状態に変化する時の、該スイッチ手段への制御電圧
の変化状態により検出するのて、負荷非駆動時の異常発
生による負荷の過電流も確実に検知できる。
の過電流の発生を、負荷の駆動制御用のスイッチ手段が
導通状態に変化する時の、該スイッチ手段への制御電圧
の変化状態により検出するのて、負荷非駆動時の異常発
生による負荷の過電流も確実に検知できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態に係る過電流検
知回路の要部を示す回路図であり、図４に示した過電流
検知回路に付加して用いられる。
て説明する。図１は本発明の実施の形態に係る過電流検
知回路の要部を示す回路図であり、図４に示した過電流
検知回路に付加して用いられる。
【００１７】図４に示した過電流検知回路の負荷接続端
子（ＦＥＴＱ２、ダイオードＤ７間）には、比較器ＣＭ
Ｐ３の非反転入力端子が接続され、また比較器ＣＭＰ３
の反転入力端子には基準電圧Ｖ２が印加されている。比
較器ＣＭＰ３の出力は、トランジスタＱ３のベースに接
続され、トランジスタのエミッタ、コレクタは各々比較
器ＣＭＰ２の非反転入力端子、接地に接続されている。
比較器ＣＭＰ２の非反転入力端子は、定電流回路ＣＡ３
を介して電源ラインＢＡＴＴに接続され、またコンデン
サＣ１を介して接地されている。また比較器ＣＭＰ２の
反転入力端子には基準電圧Ｖ１が印加され、比較器ＣＭ
Ｐ２の出力はアンド回路ＡＮＤ１の一方の端子に入力さ
れるようになっている。また、アンド回路ＡＮＤ１の他
方の入力端子には、負荷の制御信号Ｖｉｎが入力され、
アンド回路ＡＮＤ１からは、負荷動作時における比較器
ＣＭＰ２の出力が出力されるようになっている（負荷非
動作時は常にＬ信号）。そして、このアンド回路ＡＮＤ
１の出力が負荷非動作時の異常発生（ショート等）によ
る過電流の検知出力となって図４に示した比較器ＣＭＰ
１の出力と共に、マイコンに入力され、過電流検知時に
は負荷動作停止等の処理が行われるようになっている。
子（ＦＥＴＱ２、ダイオードＤ７間）には、比較器ＣＭ
Ｐ３の非反転入力端子が接続され、また比較器ＣＭＰ３
の反転入力端子には基準電圧Ｖ２が印加されている。比
較器ＣＭＰ３の出力は、トランジスタＱ３のベースに接
続され、トランジスタのエミッタ、コレクタは各々比較
器ＣＭＰ２の非反転入力端子、接地に接続されている。
比較器ＣＭＰ２の非反転入力端子は、定電流回路ＣＡ３
を介して電源ラインＢＡＴＴに接続され、またコンデン
サＣ１を介して接地されている。また比較器ＣＭＰ２の
反転入力端子には基準電圧Ｖ１が印加され、比較器ＣＭ
Ｐ２の出力はアンド回路ＡＮＤ１の一方の端子に入力さ
れるようになっている。また、アンド回路ＡＮＤ１の他
方の入力端子には、負荷の制御信号Ｖｉｎが入力され、
アンド回路ＡＮＤ１からは、負荷動作時における比較器
ＣＭＰ２の出力が出力されるようになっている（負荷非
動作時は常にＬ信号）。そして、このアンド回路ＡＮＤ
１の出力が負荷非動作時の異常発生（ショート等）によ
る過電流の検知出力となって図４に示した比較器ＣＭＰ
１の出力と共に、マイコンに入力され、過電流検知時に
は負荷動作停止等の処理が行われるようになっている。
【００１８】次に動作を説明する。負荷に異常が無く、
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、負荷接続端子電圧Ｖｏｕｔは上昇し、短時間で基準
電圧Ｖ２を超える。従って、比較器ＣＭＰ３の出力は短
時間でＨ信号となり、トランジスタＱ３は導通状態とな
る。この状態ではコンデンサＣ１は放電され、比較器Ｃ
ＭＰ２の非反転入力端子への印加電圧は低下し（接地レ
ベル）、比較器ＣＭＰ２の出力はＬ信号となる。従っ
て、アンド回路ＡＮＤ１出力はＬ信号となる。
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、負荷接続端子電圧Ｖｏｕｔは上昇し、短時間で基準
電圧Ｖ２を超える。従って、比較器ＣＭＰ３の出力は短
時間でＨ信号となり、トランジスタＱ３は導通状態とな
る。この状態ではコンデンサＣ１は放電され、比較器Ｃ
ＭＰ２の非反転入力端子への印加電圧は低下し（接地レ
ベル）、比較器ＣＭＰ２の出力はＬ信号となる。従っ
て、アンド回路ＡＮＤ１出力はＬ信号となる。
【００１９】一方、負荷にショート等の異常が発生し、
過電流が流れた場合、制御信号Ｖｉｎが立ち上がって
も、負荷接続端子電圧Ｖｏｕｔは上昇せず、ほぼ接地レ
ベルのままとなる。従って、比較器ＣＭＰ３の出力はＬ
信号となり、トランジスタＱ３は非導通状態となる。こ
の状態ではコンデンサＣ１は定電流回路ＣＡ３からの電
流で徐々に充電され、所定時間後には基準電圧Ｖ１以上
となる。このため、比較器ＣＭＰ２の非反転入力端子へ
の印加電圧は上昇し（基準電圧Ｖ１以上）、比較器ＣＭ
Ｐ２の出力はＨ信号となる。従って、アンド回路ＡＮＤ
１出力はＨ信号となり、マイコン等に過電流検知信号が
出力されることになる。尚、負荷動作中の異常による過
電流検知に関しては従来技術の場合と同様であるので、
その説明を省略する。
過電流が流れた場合、制御信号Ｖｉｎが立ち上がって
も、負荷接続端子電圧Ｖｏｕｔは上昇せず、ほぼ接地レ
ベルのままとなる。従って、比較器ＣＭＰ３の出力はＬ
信号となり、トランジスタＱ３は非導通状態となる。こ
の状態ではコンデンサＣ１は定電流回路ＣＡ３からの電
流で徐々に充電され、所定時間後には基準電圧Ｖ１以上
となる。このため、比較器ＣＭＰ２の非反転入力端子へ
の印加電圧は上昇し（基準電圧Ｖ１以上）、比較器ＣＭ
Ｐ２の出力はＨ信号となる。従って、アンド回路ＡＮＤ
１出力はＨ信号となり、マイコン等に過電流検知信号が
出力されることになる。尚、負荷動作中の異常による過
電流検知に関しては従来技術の場合と同様であるので、
その説明を省略する。
【００２０】次に本発明の別の実施の形態について説明
する。図２は本発明の実施の形態に係る過電流検知回路
の要部を示す回路図であり、図４に示した過電流検知回
路に破線で囲んだ付加回路を付加した回路構成になって
いる。負荷動作中の異常による過電流検知に関する、そ
の構成および動作は、従来技術の場合と同様であるの
で、その説明を省略する。
する。図２は本発明の実施の形態に係る過電流検知回路
の要部を示す回路図であり、図４に示した過電流検知回
路に破線で囲んだ付加回路を付加した回路構成になって
いる。負荷動作中の異常による過電流検知に関する、そ
の構成および動作は、従来技術の場合と同様であるの
で、その説明を省略する。
【００２１】過電流検知回路の負荷接続端子（ＦＥＴＱ
２、ダイオードＤ７間）には、ＦＥＴＱ６のソースが接
続され、またＦＥＴＱ６のゲートにはチャージポンプ回
路ＣＰＣの出力が接続されており、ＦＥＴＱ６は負荷制
御信号ＶｉｎがＨレベル（負荷駆動）の時、ＦＥＴＱ
１，Ｑ２と同様に導通状態となる。ＦＥＴＱ４，Ｑ５の
ドレインは電源ラインＢＡＴＴに接続され、またそのゲ
ートは相互に接続されると共にＦＥＴＱ４のソースに接
続され、ミラー回路を構成している。そしてＦＥＴＱ４
のソースは定電流回路ＣＡ４を介して接地され、ＦＥＴ
Ｑ４に一定の電流が流れるようになっており、このため
ＦＥＴＱ５にも一定の電流が流れるようになっている。
ＦＥＴＱ５のソースは、抵抗Ｒ２を介して接地されると
共に、ＦＥＴＱ７のゲートに接続され、さらにＦＥＴＱ
６のドレインにも接続されている。また、ＦＥＴＱ７の
ソースは接地され、またドレインは、負荷非動作時の異
常発生（ショート等）による過電流の検知出力となって
比較器ＣＭＰ１の出力と共に、マイコンに入力され、そ
して過電流検知時には負荷動作停止等の処理が行われる
ようになっている。
２、ダイオードＤ７間）には、ＦＥＴＱ６のソースが接
続され、またＦＥＴＱ６のゲートにはチャージポンプ回
路ＣＰＣの出力が接続されており、ＦＥＴＱ６は負荷制
御信号ＶｉｎがＨレベル（負荷駆動）の時、ＦＥＴＱ
１，Ｑ２と同様に導通状態となる。ＦＥＴＱ４，Ｑ５の
ドレインは電源ラインＢＡＴＴに接続され、またそのゲ
ートは相互に接続されると共にＦＥＴＱ４のソースに接
続され、ミラー回路を構成している。そしてＦＥＴＱ４
のソースは定電流回路ＣＡ４を介して接地され、ＦＥＴ
Ｑ４に一定の電流が流れるようになっており、このため
ＦＥＴＱ５にも一定の電流が流れるようになっている。
ＦＥＴＱ５のソースは、抵抗Ｒ２を介して接地されると
共に、ＦＥＴＱ７のゲートに接続され、さらにＦＥＴＱ
６のドレインにも接続されている。また、ＦＥＴＱ７の
ソースは接地され、またドレインは、負荷非動作時の異
常発生（ショート等）による過電流の検知出力となって
比較器ＣＭＰ１の出力と共に、マイコンに入力され、そ
して過電流検知時には負荷動作停止等の処理が行われる
ようになっている。
【００２２】次に動作を説明する。負荷に異常が無く、
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、ＦＥＴＱ６は導通状態となり、ＦＥＴＱ５を流れる
電流は、ＦＥＴＱ６と負荷を通る経路と、抵抗Ｒ２を通
る経路に分離される。一方、ＦＥＴＱ５を流れる電流
は、ＦＥＴＱ４とＦＥＴＱ５によりミラー回路が構成さ
れているので、定電流回路ＣＡ４に応じて定まる一定電
流となる。また、負荷の正常動作時には、その負荷の抵
抗はある範囲内の値となる。従って、負荷正常時に抵抗
Ｒ２の両端電圧はほぼ所定の電圧となり、ＦＥＴＱ７は
導通状態となる（抵抗Ｒ２、ＦＥＴＱ７の特性をそのよ
うなものに設定しておく）。従って、マイコンには、Ｆ
ＥＴＱ７が導通状態である場合の信号が入力され（例え
ば、ＦＥＴＱ７がプルアップされている場合には、Ｌ信
号が入力される）、マイコンは正常時の処理を行う。
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、ＦＥＴＱ６は導通状態となり、ＦＥＴＱ５を流れる
電流は、ＦＥＴＱ６と負荷を通る経路と、抵抗Ｒ２を通
る経路に分離される。一方、ＦＥＴＱ５を流れる電流
は、ＦＥＴＱ４とＦＥＴＱ５によりミラー回路が構成さ
れているので、定電流回路ＣＡ４に応じて定まる一定電
流となる。また、負荷の正常動作時には、その負荷の抵
抗はある範囲内の値となる。従って、負荷正常時に抵抗
Ｒ２の両端電圧はほぼ所定の電圧となり、ＦＥＴＱ７は
導通状態となる（抵抗Ｒ２、ＦＥＴＱ７の特性をそのよ
うなものに設定しておく）。従って、マイコンには、Ｆ
ＥＴＱ７が導通状態である場合の信号が入力され（例え
ば、ＦＥＴＱ７がプルアップされている場合には、Ｌ信
号が入力される）、マイコンは正常時の処理を行う。
【００２３】一方、負荷にショート等の異常が発生し、
過電流が流れる状態の場合、制御信号Ｖｉｎが立ち上が
ると、ＦＥＴＱ６は導通状態となり、ＦＥＴＱ５を流れ
る電流は、ＦＥＴＱ６と負荷を通る経路と、抵抗Ｒ２を
通る経路に分離される。しかし、この電流の殆どはＦＥ
ＴＱ６、負荷を通る経路に流れ（負荷抵抗がほぼ０のた
め）、抵抗Ｒ２には殆ど電流が流れない。従って、負荷
異常時に抵抗Ｒ２の両端電圧はほぼ０となり、ＦＥＴＱ
７は非導通状態となる。従って、マイコンには、ＦＥＴ
Ｑ７が非導通状態である場合の信号が入力され（例え
ば、ＦＥＴＱ７がプルアップされている場合には、Ｈ信
号が入力される）、マイコンは異常時の処理を行う。
過電流が流れる状態の場合、制御信号Ｖｉｎが立ち上が
ると、ＦＥＴＱ６は導通状態となり、ＦＥＴＱ５を流れ
る電流は、ＦＥＴＱ６と負荷を通る経路と、抵抗Ｒ２を
通る経路に分離される。しかし、この電流の殆どはＦＥ
ＴＱ６、負荷を通る経路に流れ（負荷抵抗がほぼ０のた
め）、抵抗Ｒ２には殆ど電流が流れない。従って、負荷
異常時に抵抗Ｒ２の両端電圧はほぼ０となり、ＦＥＴＱ
７は非導通状態となる。従って、マイコンには、ＦＥＴ
Ｑ７が非導通状態である場合の信号が入力され（例え
ば、ＦＥＴＱ７がプルアップされている場合には、Ｈ信
号が入力される）、マイコンは異常時の処理を行う。
【００２４】次に本発明のさらに別の実施の形態につい
て説明する。図３は本発明の実施の形態に係る過電流検
知回路の要部を示す回路図であり、図４に示した過電流
検知回路に付加して用いられている。
て説明する。図３は本発明の実施の形態に係る過電流検
知回路の要部を示す回路図であり、図４に示した過電流
検知回路に付加して用いられている。
【００２５】図４に示した過電流検知回路のチャージポ
ンプ回路ＣＰＣの出力は、反転入力端子が基準電圧Ｖ３
に接続された比較器ＣＭＰ５の非反転入力端子に接続さ
れており、比較器ＣＭＰ５の出力はＲＳ（セット・リセ
ット）フリップフロップＦＦのリセット端子に接続され
ている。制御信号Ｖｉｎは、チャージポンプ回路ＣＰＣ
と同特性のチャージポンプ回路ＣＰＣ１に入力され、チ
ャージポンプ回路ＣＰＣ１はチャージポンプ回路ＣＰＣ
と同じ信号を出力するようになっている。チャージポン
プ回路ＣＰＣ１の出力は、反転入力端子が基準電圧Ｖ３
に接続された比較器ＣＭＰ４の非反転入力端子に接続さ
れており、比較器ＣＭＰ４の出力はＲＳ（セット・リセ
ット）フリップフロップＦＦのセット端子Ｓに接続され
ている。また、チャージポンプ回路ＣＰＣ１の出力は、
負荷が正常な場合におけるＦＥＴＱ２のゲート容量と同
等の容量を持つコンデンサＣ２に接続されている。
ンプ回路ＣＰＣの出力は、反転入力端子が基準電圧Ｖ３
に接続された比較器ＣＭＰ５の非反転入力端子に接続さ
れており、比較器ＣＭＰ５の出力はＲＳ（セット・リセ
ット）フリップフロップＦＦのリセット端子に接続され
ている。制御信号Ｖｉｎは、チャージポンプ回路ＣＰＣ
と同特性のチャージポンプ回路ＣＰＣ１に入力され、チ
ャージポンプ回路ＣＰＣ１はチャージポンプ回路ＣＰＣ
と同じ信号を出力するようになっている。チャージポン
プ回路ＣＰＣ１の出力は、反転入力端子が基準電圧Ｖ３
に接続された比較器ＣＭＰ４の非反転入力端子に接続さ
れており、比較器ＣＭＰ４の出力はＲＳ（セット・リセ
ット）フリップフロップＦＦのセット端子Ｓに接続され
ている。また、チャージポンプ回路ＣＰＣ１の出力は、
負荷が正常な場合におけるＦＥＴＱ２のゲート容量と同
等の容量を持つコンデンサＣ２に接続されている。
【００２６】フリップフロップＦＦのＱ出力（セット端
子ＳへのＨ信号入力でＨ信号出力、リセット端子Ｒへの
Ｈ信号入力でＬ信号出力に遷移）は、トランジスタＱ８
のベースに接続され、トランジスタＱ８のエミッタ、コ
レクタは各々比較器ＣＭＰ６の非反転入力端子、接地に
接続されている。比較器ＣＭＰ６の非反転入力端子は、
定電流回路ＣＡ５を介して電源ラインＢＡＴＴに接続さ
れ、またコンデンサＣ３を介して接地されている。また
比較器ＣＭＰ６の反転入力端子には基準電圧Ｖ４が印加
され、そして比較器ＣＭＰ６の出力はアンド回路ＡＮＤ
２に入力されるようになっている。また、アンド回路Ａ
ＮＤ２のもう一方の入力端子には、負荷の制御信号Ｖｉ
ｎが入力され、アンド回路ＡＮＤ２からは、負荷駆動時
における比較器ＣＭＰ６の出力が出力されるようになっ
ている（負荷非駆動時は常にＬ信号）。そして、このア
ンド回路ＡＮＤ２の出力が負荷非動作時の異常発生（シ
ョート等）による過電流の検知出力となって図４に示し
た比較器ＣＭＰ１の出力と共に、マイコンに入力され、
そして過電流検知時には負荷動作停止等の処理が行われ
るようになっている。
子ＳへのＨ信号入力でＨ信号出力、リセット端子Ｒへの
Ｈ信号入力でＬ信号出力に遷移）は、トランジスタＱ８
のベースに接続され、トランジスタＱ８のエミッタ、コ
レクタは各々比較器ＣＭＰ６の非反転入力端子、接地に
接続されている。比較器ＣＭＰ６の非反転入力端子は、
定電流回路ＣＡ５を介して電源ラインＢＡＴＴに接続さ
れ、またコンデンサＣ３を介して接地されている。また
比較器ＣＭＰ６の反転入力端子には基準電圧Ｖ４が印加
され、そして比較器ＣＭＰ６の出力はアンド回路ＡＮＤ
２に入力されるようになっている。また、アンド回路Ａ
ＮＤ２のもう一方の入力端子には、負荷の制御信号Ｖｉ
ｎが入力され、アンド回路ＡＮＤ２からは、負荷駆動時
における比較器ＣＭＰ６の出力が出力されるようになっ
ている（負荷非駆動時は常にＬ信号）。そして、このア
ンド回路ＡＮＤ２の出力が負荷非動作時の異常発生（シ
ョート等）による過電流の検知出力となって図４に示し
た比較器ＣＭＰ１の出力と共に、マイコンに入力され、
そして過電流検知時には負荷動作停止等の処理が行われ
るようになっている。
【００２７】次に動作を説明する。負荷に異常が無く、
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、チャージポンプ回路ＣＰＣから電圧が印加され負荷
接続端子電圧Ｖｏｕｔは上昇し、負荷が正常な場合にお
けるＦＥＴＱ２のゲート容量に応じた時定数に応じた時
間で、基準電圧Ｖ３を超える。従って、比較器ＣＭＰ５
の出力は上記時定数に応じた時間でＨ信号となり、フリ
ップフロップＦＦのリセット端子ＲにＨ信号が印加され
る。また、コンデンサＣ２にも、チャージポンプ回路Ｃ
ＰＣ１から電圧が印加されて電圧が上昇し、その容量に
応じた時定数に応じた時間で、基準電圧Ｖ３を超える。
従って、比較器ＣＭＰ４の出力は上記時定数に応じた時
間でＨ信号となり、フリップフロップＦＦのセット端子
ＳにＨ信号が印加される。負荷に異常のない場合には、
このフリップフロップＦＦのセットリセット端子Ｓ，Ｒ
へのＨ信号の印加時間に差はあまりなく（セット端子Ｓ
へのＨ信号が若干遅くなるように、各素子の定数を選択
するのが好ましい）、負荷起動時にフリップフロップＦ
ＦのＱ出力は、短時間Ｌ信号出力となるだけで、その殆
どはＨ信号出力となる。従って、トランジスタＱ８の非
導通時間は短時間となり、コンデンサＣ３の電圧は電圧
Ｖ４以上にはならず、比較器ＣＭＰ６の出力はＬ信号の
ままとなる。従って、アンド回路ＡＮＤ１出力はＬ信号
となる。
過電流が流れない場合、制御信号Ｖｉｎが立ち上がる
と、チャージポンプ回路ＣＰＣから電圧が印加され負荷
接続端子電圧Ｖｏｕｔは上昇し、負荷が正常な場合にお
けるＦＥＴＱ２のゲート容量に応じた時定数に応じた時
間で、基準電圧Ｖ３を超える。従って、比較器ＣＭＰ５
の出力は上記時定数に応じた時間でＨ信号となり、フリ
ップフロップＦＦのリセット端子ＲにＨ信号が印加され
る。また、コンデンサＣ２にも、チャージポンプ回路Ｃ
ＰＣ１から電圧が印加されて電圧が上昇し、その容量に
応じた時定数に応じた時間で、基準電圧Ｖ３を超える。
従って、比較器ＣＭＰ４の出力は上記時定数に応じた時
間でＨ信号となり、フリップフロップＦＦのセット端子
ＳにＨ信号が印加される。負荷に異常のない場合には、
このフリップフロップＦＦのセットリセット端子Ｓ，Ｒ
へのＨ信号の印加時間に差はあまりなく（セット端子Ｓ
へのＨ信号が若干遅くなるように、各素子の定数を選択
するのが好ましい）、負荷起動時にフリップフロップＦ
ＦのＱ出力は、短時間Ｌ信号出力となるだけで、その殆
どはＨ信号出力となる。従って、トランジスタＱ８の非
導通時間は短時間となり、コンデンサＣ３の電圧は電圧
Ｖ４以上にはならず、比較器ＣＭＰ６の出力はＬ信号の
ままとなる。従って、アンド回路ＡＮＤ１出力はＬ信号
となる。
【００２８】一方、負荷にショート等の異常が発生し、
過電流が流れた場合、ＦＥＴＱ２のゲートに関する時定
数の変化により、比較器ＣＭＰ５のＨ信号出力タイミン
グが速くなり、フリップフロップＦＦのリセット状態時
間、つまり、フリップフロップＦＦのＱ出力のＬ信号出
力時間が長くなり、トランジスタＱ８は長時間非導通状
態となる。この状態ではコンデンサＣ３は定電流回路Ｃ
Ａ５からの電流で徐々に充電され、所定時間後には基準
電圧Ｖ４以上となる。このため、比較器ＣＭＰ６の反転
入力端子への印加電圧は上昇し（基準電圧Ｖ１以上）、
比較器ＣＭＰ６の出力はＨ信号となる。従って、アンド
回路ＡＮＤ２出力はＨ信号となり、マイコン等に過電流
検知信号が出力されることになる。尚、負荷動作中の異
常による過電流検知に関しては従来技術の場合と同様で
あるので、その説明を省略する。
過電流が流れた場合、ＦＥＴＱ２のゲートに関する時定
数の変化により、比較器ＣＭＰ５のＨ信号出力タイミン
グが速くなり、フリップフロップＦＦのリセット状態時
間、つまり、フリップフロップＦＦのＱ出力のＬ信号出
力時間が長くなり、トランジスタＱ８は長時間非導通状
態となる。この状態ではコンデンサＣ３は定電流回路Ｃ
Ａ５からの電流で徐々に充電され、所定時間後には基準
電圧Ｖ４以上となる。このため、比較器ＣＭＰ６の反転
入力端子への印加電圧は上昇し（基準電圧Ｖ１以上）、
比較器ＣＭＰ６の出力はＨ信号となる。従って、アンド
回路ＡＮＤ２出力はＨ信号となり、マイコン等に過電流
検知信号が出力されることになる。尚、負荷動作中の異
常による過電流検知に関しては従来技術の場合と同様で
あるので、その説明を省略する。
【図１】本発明の実施の形態に係る過電流検知回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の別の実施の形態に係る過電流検知回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】本発明のさらに別の実施の形態に係る過電流検
知回路の構成を示す回路図である。
知回路の構成を示す回路図である。
【図４】従来の過電流検知回路の回路構成を示す回路図
である。
である。
Ｑ１、Ｑ２、Ｑ４、Ｑ５、Ｑ６、Ｑ７ ＦＥＴ Ｑ３、Ｑ８ トランジスタ ＣＭＰ１〜ＣＭＰ６ 比較器 ＣＡ１〜ＣＡ３ 定電流回路 Ｄ１〜Ｄ７ ダイオード Ｃ１〜Ｃ３ コンデンサ ＣＰＣ、ＣＰＣ１ チャージポンプ回路 ＡＮＤ１、ＡＮＤ２ アンド回路
Claims (3)
- 【請求項１】 負荷に直列に接続され、該負荷への電流
の接断動作を行う第１スイッチ手段と、 該第１スイッチ手段と前記負荷との接続点にアノードが
接続された第１ダイオードと、 該第１ダイオードのカソードに接続され、一定電流が流
れる第１定電流回路と、 前記第１スイッチ手段と同じ接断動作を行う第２スイッ
チ手段と、 該第２スイッチ手段にアノードが接続された第２ダイオ
ードと、 該第２ダイオードのカソードに接続され、一定電流が流
れる第２定電流回路と、 前記第１ダイオードと前記第２ダイオードのカソード電
圧を比較する比較手段とを含んで構成され、該比較手段
の比較結果により前記負荷に流れる過電流を検知する過
電流検知回路において、 前記負荷に印加される電圧を検出する電圧検出手段と、 前記第１スイッチ手段が接続状態となってから所定時間
後に前記電圧検出手段により検出された電圧が所定電圧
以下の場合、過電流と判断する過電流判断手段とを備え
ていることを特徴とする過電流検知回路。 - 【請求項２】 負荷に直列に接続され、該負荷への電流
の接断動作を行う第１スイッチ手段と、 該第１スイッチ手段と前記負荷との接続点にアノードが
接続された第１ダイオードと、 該第１ダイオードのカソードに接続され、一定電流が流
れる第１定電流回路と、 前記第１スイッチ手段と同じ接断動作を行う第２スイッ
チ手段と、 該第２スイッチ手段にアノードが接続された第２ダイオ
ードと、 該第２ダイオードのカソードに接続され、一定電流が流
れる第２定電流回路と、 前記第１ダイオードと前記第２ダイオードのカソード電
圧を比較する比較手段とを含んで構成され、該比較手段
の比較結果により前記負荷に流れる過電流を検知する過
電流検知回路において、 一定電流を供給する定電流供給手段と、 該定電流供給手段に対して、前記負荷と並列に接続され
た抵抗と、 該抵抗に加わる電圧を検出する電圧検出手段と、 前記第１スイッチ手段が接続状態となった時に前記電圧
検出手段により検出された電圧が所定電圧以下の場合、
過電流と判断する過電流判断手段とを備えていることを
特徴とする過電流検知回路。 - 【請求項３】 負荷に直列に接続され、該負荷への電流
の接断動作を行う第１スイッチ手段と、 該第１スイッチ手段と前記負荷との接続点にアノードが
接続された第１ダイオードと、 該第１ダイオードのカソードに接続され、一定電流が流
れる第１定電流回路と、 前記第１スイッチ手段と同じ接断動作を行う第２スイッ
チ手段と、 該第２スイッチ手段にアノードが接続された第２ダイオ
ードと、 該第２ダイオードのカソードに接続され、一定電流が流
れる第２定電流回路と、 前記第１ダイオードと前記第２ダイオードのカソード電
圧を比較する比較手段とを含んで構成され、該比較手段
の比較結果により前記負荷に流れる過電流を検知する過
電流検知回路において、 前記第１スイッチ手段の容量と同等の容量のコンデンサ
と、 前記第１スイッチ手段に印加される電圧を検出する印加
電圧検出手段と、 前記コンデンサの電圧を検出するコンデンサ電圧検出手
段と、 前記第１スイッチ手段が接続状態となった時に前記印加
電圧検出手段により検出された電圧と、前記コンデンサ
電圧検出手段により検出された電圧の差が所定値以上の
状態が所定時間以上継続した場合に、過電流と判断する
過電流判断手段とを備えていることを特徴とする過電流
検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230938A JPH1164397A (ja) | 1997-08-27 | 1997-08-27 | 過電流検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230938A JPH1164397A (ja) | 1997-08-27 | 1997-08-27 | 過電流検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1164397A true JPH1164397A (ja) | 1999-03-05 |
Family
ID=16915663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230938A Withdrawn JPH1164397A (ja) | 1997-08-27 | 1997-08-27 | 過電流検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1164397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013185889A (ja) * | 2012-03-07 | 2013-09-19 | Denso Corp | 短絡検出装置 |
| KR102074997B1 (ko) * | 2018-08-20 | 2020-03-17 | 현대오트론 주식회사 | 과전류 진단 방법 및 이를 수행하는 과전류 진단 장치 |
| CN112564048A (zh) * | 2020-12-29 | 2021-03-26 | 惠州市乐亿通科技有限公司 | 一种逆变器冲击短路区分保护电路 |
-
1997
- 1997-08-27 JP JP9230938A patent/JPH1164397A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013185889A (ja) * | 2012-03-07 | 2013-09-19 | Denso Corp | 短絡検出装置 |
| KR102074997B1 (ko) * | 2018-08-20 | 2020-03-17 | 현대오트론 주식회사 | 과전류 진단 방법 및 이를 수행하는 과전류 진단 장치 |
| CN112564048A (zh) * | 2020-12-29 | 2021-03-26 | 惠州市乐亿通科技有限公司 | 一种逆变器冲击短路区分保护电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |