JPH1154758A

JPH1154758A - Semiconductor integrated circuit device and method of manufacturing the same

Info

Publication number: JPH1154758A
Application number: JP9207490A
Authority: JP
Inventors: Yoshifumi Wakahara; ▲祥▼史若原; Yoichi Tamaoki; 洋一玉置
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-01
Filing date: 1997-08-01
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】インパクトイオン化で発生するチャネル領域
に滞留する逆極性キャリアをＭＩＳＦＥＴの領域外にほ
ぼ完全に逃がす。【解決手段】支持基体１ａ、埋め込み酸化層１ｂおよ
びシリコン層１ｃからなるＳＯＩ基体１にｎチャネルＭ
ＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形
成され、シリコン層１ｃの主面に埋め込み酸化層１ｂに
達するフィールド絶縁膜２ａおよび埋め込み酸化層１ｂ
に達しないフィールド絶縁膜２ｂを形成し、フィールド
絶縁膜２ｂの下層の埋め込み酸化層１ｂと支持基体１ａ
との界面領域を含む支持基体１ａにバックゲートとして
作用する不純物半導体領域１４を設ける。不純物半導体
領域１４は、層間絶縁膜１０、フィールド絶縁膜２ａお
よび埋め込み酸化層１ｂに開口された接続孔１１ｄに形
成されたバックゲート電極１２ｄに接続され、負電位が
印加される。 (57) [Summary] [PROBLEMS] A reverse polarity carrier staying in a channel region generated by impact ionization is almost completely released to the outside of a MISFET region. SOI substrate 1 comprising support substrate 1a, buried oxide layer 1b and silicon layer 1c has an n-channel M
ISFET Qn and p-channel MISFET Qp are formed, and field insulating film 2a and buried oxide layer 1b reaching buried oxide layer 1b on the main surface of silicon layer 1c.
Is formed, the buried oxide layer 1b under the field insulating film 2b and the supporting base 1a are formed.
The impurity semiconductor region 14 acting as a back gate is provided on the support base 1a including the interface region with the substrate. The impurity semiconductor region 14 is connected to a back gate electrode 12d formed in a connection hole 11d opened in the interlayer insulating film 10, the field insulating film 2a and the buried oxide layer 1b, and a negative potential is applied.

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基体に形成されたＭＩＳＦＥＴを含む半
導体集積回路装置に適用して有効な技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to an SOI (Silicon) device.
The present invention relates to a technology effective when applied to a semiconductor integrated circuit device including a MISFET formed on a base.

【０００２】[0002]

【従来の技術】ＳＯＩ技術を用いた基板上に形成される
ＭＩＳＦＥＴは、たとえば、昭和５９年１１月３０日、
株式会社オーム社発行、「ＬＳＩハンドブック」、ｐ３
８８〜ｐ３９０に記載されているように、単結晶シリコ
ン基板上に形成されたシリコン酸化膜等からなる絶縁層
上に、アイランド状に形成されたシリコン膜、あるい
は、埋め込み絶縁層に完全に達する素子分離領域により
規定されたシリコン膜に形成される。すなわち、従来技
術においては、ＳＯＩ基板に形成されたＭＩＳＦＥＴ
は、基板および他のＭＩＳＦＥＴから完全に電気的に分
離された状態で形成される。このように、ＭＩＳＦＥＴ
が完全に電気的に孤立した状態に置かれるため、浮遊容
量を低減し、ＭＩＳＦＥＴの高速動作を確保することが
可能となる。2. Description of the Related Art A MISFET formed on a substrate using the SOI technique is disclosed, for example, on November 30, 1984.
Published by Ohmsha, LSI Handbook, p3
88 to p390, an element completely reaching an island-shaped silicon film or a buried insulating layer on an insulating layer made of a silicon oxide film or the like formed on a single crystal silicon substrate. It is formed on a silicon film defined by the isolation region. That is, in the prior art, a MISFET formed on an SOI substrate
Is formed in a state where it is completely electrically separated from the substrate and other MISFETs. Thus, the MISFET
Are completely electrically isolated, so that stray capacitance can be reduced and high-speed operation of the MISFET can be ensured.

【０００３】しかし、ＭＩＳＦＥＴが動作することによ
りインパクトイオン化が発生し、これによりＭＩＳＦＥ
Ｔの動作キャリアと逆極性のキャリアが発生する。ＭＩ
ＳＦＥＴが完全に電気的に絶縁されているため、この逆
極性キャリアが素子領域の外部に拡散することがなく、
ＭＩＳＦＥＴのチャネル領域に滞留して、チャネル領域
の電位を不安定にし、ドレイン耐圧の低下、ドレイン電
流の経時変化あるいはＤＲＡＭのリフレッシュ時間の減
少等、製品適用上不利となる現象を生じ、好ましくな
い。このような現象は、特にソースドレインの不純物領
域を空間的に急峻に形成することが可能な、また、ホッ
トキャリアの発生しやすいｎチャネルＭＩＳＦＥＴにお
いて顕著である。この場合、滞留する逆極性キャリアは
正孔となる。However, when the MISFET operates, impact ionization occurs, and as a result, the MISFE
A carrier having a polarity opposite to that of the T operation carrier is generated. MI
Since the SFET is completely electrically insulated, the opposite polarity carriers do not diffuse out of the element region,
It stays in the channel region of the MISFET, destabilizes the potential of the channel region, and causes undesired phenomena such as a decrease in drain withstand voltage, a change in drain current with time or a decrease in DRAM refresh time, which are disadvantageous in product application. Such a phenomenon is particularly remarkable in an n-channel MISFET in which an impurity region of a source / drain can be formed spatially steep and hot carriers are easily generated. In this case, the retained opposite polarity carriers become holes.

【０００４】したがって、インパクトイオン化により生
じた逆極性キャリアを除去できる技術が望まれている
が、このような逆極性キャリアの除去を可能とする技術
の一つとして、W.Chen,et al. 著「Suppression of SOI
Floating-body Effect by Linked-body Structure」,S
ymposium on VLSI Technology Digest of Technical Pa
pers, p92, 1996 に記載されている技術が知られてい
る。Therefore, a technique capable of removing the opposite polarity carrier generated by impact ionization is desired. One of the techniques capable of removing such a reverse polarity carrier is described in W. Chen, et al. "Suppression of SOI
Floating-body Effect by Linked-body Structure ", S
ymposium on VLSI Technology Digest of Technical Pa
The technique described in Pers, p92, 1996 is known.

【０００５】すなわち、前記文献に記載された技術は、
ＳＯＩ基板上に形成されたｎチャネルＭＩＳＦＥＴを分
離する素子分離領域をＬＯＣＯＳ（Local Oxidation of
Silicon）法を用いて形成し、このＬＯＣＯＳ分離膜
を、ＳＯＩ基板の埋め込み酸化層に達しないように薄く
形成して、ＬＯＣＯＳ分離膜と埋め込み酸化層との間に
シリコン膜を残すようにしたものである。これにより、
滞留した正孔をＬＯＣＯＳ分離膜と埋め込み酸化層との
間のシリコン膜を通して外部に逃すことができ、安定な
トランジスタの動作を確保しようとしたものである。[0005] That is, the technology described in the above-mentioned document is:
An element isolation region for isolating an n-channel MISFET formed on an SOI substrate is defined as a LOCOS (Local Oxidation of
The LOCOS isolation film is formed using a silicon (Si) method, and the LOCOS isolation film is formed to be thin so as not to reach the buried oxide layer of the SOI substrate, and a silicon film is left between the LOCOS isolation film and the buried oxide layer It is. This allows
The accumulated holes can escape to the outside through the silicon film between the LOCOS isolation film and the buried oxide layer, and secure stable transistor operation.

【０００６】[0006]

【発明が解決しようとする課題】しかし、前記文献に記
載の技術では、以下のような問題があることを本発明者
らは認識した。However, the present inventors have recognized that the technology described in the above document has the following problems.

【０００７】すなわち、前記文献に記載のｎチャネルＭ
ＩＳＦＥＴは、完全に電気的に絶縁されたＳＯＩ・ＭＩ
ＳＦＥＴに比較して若干の特性の改善が見られるもの
の、ＳＯＩ基体でない単結晶シリコン上に形成されたＭ
ＩＳＦＥＴ（バルクＭＩＳＦＥＴ）に比較すれば、その
特性は十分に満足できるものではなく、未だ動作が不安
定である。たとえば、前記文献記載のｎチャネルＭＩＳ
ＦＥＴの耐圧は、バルクＭＩＳＦＥＴに比較して0.５Ｖ
程度低い。That is, the n-channel M described in the above document
ISFETs are fully electrically insulated SOI
Although the characteristics are slightly improved as compared with the SFET, the M formed on the single crystal silicon which is not the SOI substrate
Compared with ISFET (bulk MISFET), its characteristics are not sufficiently satisfactory, and its operation is still unstable. For example, the n-channel MIS described in the above document
The withstand voltage of the FET is 0.5 V compared to the bulk MISFET.
About low.

【０００８】このように、前記文献に記載の技術では、
十分にＭＩＳＦＥＴの安定化を図ることができないの
は、滞留した正孔を完全に外部に逃すことができていな
いためであると発明者らは検討の結果認識した。As described above, in the technique described in the above-mentioned document,
The inventors of the present invention have found that the reason why the MISFET cannot be sufficiently stabilized is that the retained holes cannot be completely escaped to the outside.

【０００９】本発明の目的は、ＳＯＩ基体に形成された
ＭＩＳＦＥＴのインパクトイオン化の結果発生し、チャ
ネル領域に滞留する逆極性キャリアをＭＩＳＦＥＴの領
域外にほぼ完全に逃がすことができる技術を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technique capable of almost completely escaping reverse polarity carriers generated as a result of impact ionization of a MISFET formed on an SOI substrate and remaining in a channel region outside the MISFET region. It is in.

【００１０】本発明の他の目的は、ＳＯＩ基体に形成さ
れたＭＩＳＦＥＴのチャネル領域の電位を安定化し、ド
レイン耐圧を向上し、ドレイン電流の経時変化を防止
し、あるいはＤＲＡＭのリフレッシュ時間の減少を防止
して、半導体集積回路装置の性能を向上することにあ
る。Another object of the present invention is to stabilize the potential of the channel region of the MISFET formed on the SOI substrate, improve the drain withstand voltage, prevent the drain current from changing over time, or reduce the DRAM refresh time. And to improve the performance of the semiconductor integrated circuit device.

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１２】[0012]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１３】（１）本発明の半導体集積回路装置は、半
導体材料からなる支持基体と、支持基体上に形成された
埋め込み酸化層と、埋め込み酸化層上に形成されたシリ
コン層とからなるＳＯＩ基体に形成されたＭＩＳＦＥＴ
を含む半導体集積回路装置であって、シリコン層の主面
には、埋め込み酸化層に達する第１の分離領域と、埋め
込み酸化層には達しない第２の分離領域とが形成され、
第２の分離領域の下層の埋め込み酸化層との境界領域を
含む支持基体に、不純物半導体領域が形成されているも
のである。(1) A semiconductor integrated circuit device according to the present invention is an SOI substrate comprising a supporting base made of a semiconductor material, a buried oxide layer formed on the supporting base, and a silicon layer formed on the buried oxide layer. MISFET formed in
A first isolation region reaching the buried oxide layer and a second isolation region not reaching the buried oxide layer are formed on the main surface of the silicon layer;
An impurity semiconductor region is formed in a support base including a boundary region with a buried oxide layer below a second isolation region.

【００１４】また、前記不純物半導体領域は、第２の分
離領域下部のシリコン層に埋め込み酸化層を介して電界
を印加するバックゲートとして作用するものである。The impurity semiconductor region acts as a back gate for applying an electric field to the silicon layer below the second isolation region via a buried oxide layer.

【００１５】このような半導体集積回路装置によれば、
その下部にシリコン層が残っている第２の分離領域の下
層の支持基体に不純物半導体領域を形成するため、これ
を第２の分離領域下部のシリコン層に電界を印加するバ
ックゲートとして作用させることができ、バックゲート
の作用による電界によって、第２の分離領域下部のシリ
コン層に逆極性キャリアを誘起することができる。According to such a semiconductor integrated circuit device,
Forming an impurity semiconductor region on a supporting base below the second isolation region where a silicon layer remains under the second isolation region, so as to act as a back gate for applying an electric field to the silicon layer below the second isolation region; And an electric field generated by the action of the back gate can induce reverse polarity carriers in the silicon layer below the second isolation region.

【００１６】このような逆極性キャリアを第２の分離領
域下部のシリコン層に誘起することによって、当該領域
の抵抗を下げることができ、抵抗値の低い当該領域を通
って、ＭＩＳＦＥＴのチャネル領域に滞留した逆極性キ
ャリアをＭＩＳＦＥＴの領域外に効果的に逃すことがで
きる。これにより、ＭＩＳＦＥＴのチャネル領域の電位
を安定化し、ドレイン耐圧を向上し、ドレイン電流の経
時変化を防止し、あるいはＤＲＡＭのリフレッシュ時間
の減少を防止して、半導体集積回路装置の性能を向上す
ることができる。By inducing such opposite polarity carriers in the silicon layer below the second isolation region, the resistance of the region can be reduced, and the low-resistance region passes through the low-resistance region to the channel region of the MISFET. The retained reverse polarity carriers can be effectively released outside the MISFET region. As a result, the potential of the channel region of the MISFET is stabilized, the drain breakdown voltage is improved, the drain current is prevented from changing with time, or the refresh time of the DRAM is prevented from decreasing, thereby improving the performance of the semiconductor integrated circuit device. Can be.

【００１７】なお、不純物半導体領域は、第２の分離領
域の下層のみならず、第１の分離領域の下層の支持基体
に形成されても良く、この場合、第２の分離領域の下層
の不純物半導体領域と第１の分離領域の下層の不純物半
導体領域とは電気的に接続され、第１の分離領域および
埋め込み酸化層に開口された接続孔に形成された導電部
材を介して電圧を印加することができる。Note that the impurity semiconductor region may be formed not only on the lower layer of the second isolation region but also on the support base below the first isolation region. In this case, the impurity semiconductor region may be formed on the lower layer of the second isolation region. The semiconductor region is electrically connected to the impurity semiconductor region below the first isolation region, and a voltage is applied through a conductive member formed in the first isolation region and a connection hole opened in the buried oxide layer. be able to.

【００１８】このような半導体集積回路装置によれば、
第１の分離領域は埋め込み酸化層に接しているため、バ
ックゲートの引き出しのため接続孔を第１の分離領域に
「形成する場合には、接続孔に形成される導電部材とシ
リコン層とは接触することなく、すなわち、ＭＩＳＦＥ
Ｔと導電部材とは電気的に完全に分離された状態とすす
ことができ、ＭＩＳＦＥＴになんら影響を与えることな
くバックゲートへの給電を行うことができる。According to such a semiconductor integrated circuit device,
Since the first isolation region is in contact with the buried oxide layer, when the connection hole is formed in the first isolation region for leading out the back gate, the conductive member formed in the connection hole and the silicon layer are not connected to each other. Without contact, ie, MISFE
T and the conductive member can be completely electrically separated, and power can be supplied to the back gate without affecting the MISFET at all.

【００１９】また、不純物半導体領域に印加される電圧
は、ＭＩＳＦＥＴのキャリアと逆極性のキャリアが、第
２の分離領域下部のシリコン層に引き寄せられる方向の
極性とすることができる。すなわち、ＭＩＳＦＥＴがｎ
チャネルＭＩＳＦＥＴである場合には、インパクトイオ
ン化により発せするキャリアは正孔であり、この正孔を
引き寄せる電位である負電位を印加することができる。
ｐチャネルＭＩＳＦＥＴの場合はこの逆である。Further, the voltage applied to the impurity semiconductor region may have a polarity in a direction in which a carrier having a polarity opposite to that of the carrier of the MISFET is attracted to the silicon layer below the second isolation region. That is, MISFET is n
In the case of a channel MISFET, carriers emitted by impact ionization are holes, and a negative potential which is a potential for attracting the holes can be applied.
The opposite is true for a p-channel MISFET.

【００２０】また、本発明の半導体集積回路装置は、第
１および第２の分離領域をＬＯＣＯＳ法によるフィール
ド絶縁膜とすることができ、また、第１の分離領域をメ
サ形分離構造とし、第２の分離領域を浅溝分離構造とす
ることができる。Further, in the semiconductor integrated circuit device according to the present invention, the first and second isolation regions can be a field insulating film by a LOCOS method, and the first isolation region has a mesa isolation structure. The second isolation region can have a shallow trench isolation structure.

【００２１】第１の分離領域をメサ形分離構造とし、第
２の分離領域を浅溝分離構造とする場合には、微細加工
を容易にし、半導体集積回路装置の高集積化を図ること
が可能となる。When the first isolation region has a mesa-type isolation structure and the second isolation region has a shallow trench isolation structure, fine processing can be facilitated and high integration of a semiconductor integrated circuit device can be achieved. Becomes

【００２２】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）記載の半導体集積回路装置の製造方
法であって、（ａ）ＳＯＩ基体のシリコン層上にシリコ
ン窒化膜を堆積し、第１の分離領域が形成される領域の
シリコン窒化膜をエッチングして除去した後、シリコン
窒化膜をマスクとしてシリコン層を選択的に酸化し、第
１酸化膜を形成する工程、（ｂ）シリコン窒化膜および
第１酸化膜上にレジストを形成し、接続孔が開口される
第１の分離領域および第２の分離領域が形成される領域
のレジストが除去されるようにレジストをパターニング
し、レジストをマスクとしてシリコン窒化膜をパターニ
ングするとともに、不純物をイオン注入し、支持基体に
不純物半導体領域を形成する工程、（ｃ）レジストを除
去し、シリコン窒化膜をマスクとしてシリコン層を選択
的に酸化し、第１酸化膜をさらに厚膜化して第１の分離
領域を形成するとともに、第２の分離領域を形成する工
程、（ｄ）シリコン窒化膜を除去し、ＳＯＩ基体にＭＩ
ＳＦＥＴを形成した後、第１の分離領域および埋め込み
酸化層を含む絶縁層に接続孔を開口し、接続孔を介して
不純物半導体領域に電気的に接続される導電部材を形成
する工程を含むものである。(2) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to the above (1), wherein (a) depositing a silicon nitride film on the silicon layer of the SOI substrate. Forming a first oxide film by etching the silicon nitride film in a region where the first isolation region is to be formed and then selectively oxidizing the silicon layer using the silicon nitride film as a mask; (b) A) forming a resist on the silicon nitride film and the first oxide film, and patterning the resist so that the resist is removed from the regions where the first isolation region and the second isolation region where the connection holes are opened are formed; Patterning the silicon nitride film using the resist as a mask, ion-implanting impurities to form an impurity semiconductor region on the supporting substrate, and (c) removing the resist and removing the silicon nitride film. Selectively oxidizing the silicon layer using the film as a mask, further increasing the thickness of the first oxide film to form a first isolation region, and forming a second isolation region; and (d) forming a silicon nitride film. Removed, and the MI
After forming the SFET, a step of opening a connection hole in the insulating layer including the first isolation region and the buried oxide layer and forming a conductive member electrically connected to the impurity semiconductor region through the connection hole is included. .

【００２３】このような半導体集積回路装置の製造方法
によれば、前記（１）記載の半導体集積回路装置のう
ち、第１および第２の分離領域をＬＯＣＯＳ法によるフ
ィールド絶縁膜とする半導体集積回路装置を製造するこ
とができる。According to such a method of manufacturing a semiconductor integrated circuit device, in the semiconductor integrated circuit device according to the above (1), the first and second isolation regions are field insulating films formed by a LOCOS method. The device can be manufactured.

【００２４】また、本発明の半導体集積回路装置の製造
方法は、前記（１）記載の半導体集積回路装置の製造方
法であって、（ａ）ＳＯＩ基体のシリコン層に埋め込み
酸化層に達する第１の溝を形成し、シリコン層に埋め込
み酸化層に達しない第２の溝を形成する工程、（ｂ）Ｓ
ＯＩ基体の全面にシリコン酸化膜を堆積し、シリコン酸
化膜をエッチバックまたはＣＭＰ法により研磨して第１
および第２の溝以外の領域のシリコン酸化膜を除去し、
第１および第２の分離領域を形成する工程、（ｃ）ＳＯ
Ｉ基体上にレジストを形成し、接続孔が開口される第１
の分離領域および第２の分離領域が形成される領域のレ
ジストが除去されるようにレジストをパターニングし、
レジストをマスクとして不純物をイオン注入し、支持基
体に不純物半導体領域を形成する工程、（ｄ）ＳＯＩ基
体にＭＩＳＦＥＴを形成した後、第１の分離領域および
埋め込み酸化層を含む絶縁層に接続孔を開口し、接続孔
を介して不純物半導体領域に電気的に接続される導電部
材を形成する工程を含むものである。Further, the method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to the above (1), wherein (a) the first method reaches the buried oxide layer in the silicon layer of the SOI substrate. Forming a second groove that does not reach the buried oxide layer in the silicon layer, and (b) forming a second groove in the silicon layer.
A silicon oxide film is deposited on the entire surface of the OI substrate, and the silicon oxide film is polished by etch-back or CMP to form a first layer.
And removing the silicon oxide film in a region other than the second groove,
Forming first and second isolation regions, (c) SO
First, a resist is formed on an I base, and a connection hole is opened.
Patterning the resist so that the resist in the region where the separation region and the second separation region are formed is removed,
(D) forming an impurity semiconductor region in the support substrate by ion-implanting impurities using the resist as a mask, and (d) forming a MISFET in the SOI substrate and then forming a connection hole in the insulating layer including the first isolation region and the buried oxide layer. The method includes a step of forming a conductive member that is opened and electrically connected to the impurity semiconductor region through the connection hole.

【００２５】このような半導体集積回路装置の製造方法
によれば、前記（１）記載の半導体集積回路装置のう
ち、第１の分離領域をメサ形分離構造とし、第２の分離
領域を浅溝分離構造とする半導体集積回路装置を製造す
ることができる。According to such a method of manufacturing a semiconductor integrated circuit device, in the semiconductor integrated circuit device according to the above (1), the first isolation region has a mesa-type isolation structure, and the second isolation region has a shallow groove. A semiconductor integrated circuit device having a separation structure can be manufactured.

【００２６】[0026]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and a repeated description thereof will be omitted.

【００２７】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の一例を示した平面図
であり、図２は、図１におけるII-II 線断面図である。
なお、図１では、図面を見やすくするため、一部の部材
を破線で表し、また一部の部材を省略している。(Embodiment 1) FIG. 1 is a plan view showing an example of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along line II-II in FIG. is there.
In FIG. 1, some members are represented by broken lines and some members are omitted to make the drawing easier to see.

【００２８】本実施の形態１の半導体集積回路装置は、
支持基体１ａ、埋め込み酸化層１ｂおよびシリコン層１
ｃからなるＳＯＩ基体１にｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐが形成されたもので
ある。The semiconductor integrated circuit device according to the first embodiment is
Support base 1a, buried oxide layer 1b and silicon layer 1
n-channel MISFET Qn
And a p-channel MISFET Qp.

【００２９】支持基体１ａは、たとえばリン（Ｐ）を４
×１０¹⁵個／ｃｍ³程度含んだｎ形の単結晶シリコン
（Ｓｉ）からなる。埋め込み酸化層１ｂは、たとえばシ
リコン酸化膜とすることができ、その膜厚は、たとえば
0.３μｍとすることができる。シリコン層１ｃは、たと
えばリンを４×１０¹⁵個／ｃｍ³程度含んだｎ形の単結
晶シリコンとすることができ、その膜厚は、たとえば0.
１４μｍとすることができる。なお、ＳＯＩ基体１は、
たとえば公知のＳＩＭＯＸ（Separation by Implanted
Oxygen）法、ＦＩＰＯＳ（Full Isolation by Porous O
xidized Silicon）法、アモルファスシリコンあるいは
単結晶シリコンの薄膜を熱等のエネルギで再結晶化させ
る堆積膜再結晶化法、またはシリコン基板上のスピネル
構造上にエピタキシャル膜を堆積させるエピタキシャル
堆積法等により形成することができる。The supporting base 1a is made of, for example, phosphorous (P)
It is made of n-type single crystal silicon (Si) containing about × 10 ¹⁵ / cm ³ . The buried oxide layer 1b may be, for example, a silicon oxide film having a thickness of, for example,
0.3 μm. The silicon layer 1c can be, for example, n-type single crystal silicon containing about 4 × 10 ¹⁵ phosphorus / cm ^{3 of} phosphorus, and the thickness thereof is, for example, 0.1 μm.
It can be 14 μm. The SOI substrate 1 is
For example, a known SIMOX (Separation by Implanted
Oxygen) method, FIPOS (Full Isolation by Porous O)
xidized Silicon) method, deposited film recrystallization method to recrystallize amorphous silicon or single crystal silicon thin film with energy such as heat, or epitaxial deposition method to deposit epitaxial film on spinel structure on silicon substrate can do.

【００３０】シリコン層１ｃの主面には、埋め込み酸化
層１ｂに達するフィールド絶縁膜２ａと埋め込み酸化層
１ｂに達しないフィールド絶縁膜２ｂとが形成されてい
る。フィールド絶縁膜２ａ，２ｂは、たとえばＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法を用いて形成する
ことができる。On the main surface of the silicon layer 1c, a field insulating film 2a reaching the buried oxide layer 1b and a field insulating film 2b not reaching the buried oxide layer 1b are formed. The field insulating films 2a and 2b are, for example, LOCO
It can be formed using the S (Local Oxidation of Silicon) method.

【００３１】このように、埋め込み酸化層１ｂに達する
フィールド絶縁膜２ａによってｎチャネルＭＩＳＦＥＴ
ＱｎおよびｐチャネルＭＩＳＦＥＴＱｐを相互に分離
し、それらＭＩＳＦＥＴを基板との間においても電気的
に完全に分離することができるため、ｎチャネルＭＩＳ
ＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの浮遊容
量を低減して半導体集積回路装置の性能を向上すること
ができる。As described above, the n-channel MISFET is formed by the field insulating film 2a reaching the buried oxide layer 1b.
Since the Qn and p-channel MISFETs Qp can be separated from each other and the MISFETs can be completely electrically separated from the substrate, the n-channel MISFET
The performance of the semiconductor integrated circuit device can be improved by reducing the stray capacitance of the FET Qn and the p-channel MISFET Qp.

【００３２】また、フィールド絶縁膜２ｂは埋め込み酸
化層１ｂに達しないため、その下部にはシリコン層１ｃ
の一部を残すことができ、滞留キャリア引き出し層３が
形成することができる。このような滞留キャリア引き出
し層３が形成されているため、後に説明するように、ｎ
チャネルＭＩＳＦＥＴＱｎのキャリアである電子のイン
パクトイオン化により生じた正孔をｎチャネルＭＩＳＦ
ＥＴＱｎのチャネル領域外に逃すことができる。Since the field insulating film 2b does not reach the buried oxide layer 1b, a silicon layer 1c is formed under the field insulating film 2b.
Can be left, and the staying carrier extraction layer 3 can be formed. Since such a staying carrier extraction layer 3 is formed, as described later, n
Holes generated by impact ionization of electrons, which are carriers of channel MISFET Qn, are converted into n-channel MISFETs Qn.
It can escape outside the channel region of ETQn.

【００３３】フィールド絶縁膜２ａで囲まれたシリコン
層１ｃのうちｎチャネルＭＩＳＦＥＴＱｎが形成されて
いる領域にはｐウェル４が形成され、ｐチャネルＭＩＳ
ＦＥＴＱｐが形成されている領域にはｎウェル５が形成
されている。ｐウェル４には、たとえばボロン（Ｂ）
が、ｎウェル５には、たとえばリンが導入されている。In the silicon layer 1c surrounded by the field insulating film 2a, a p-well 4 is formed in a region where the n-channel MISFET Qn is formed.
An n-well 5 is formed in a region where the FET Qp is formed. For example, boron (B)
However, for example, phosphorus is introduced into the n-well 5.

【００３４】ｐウェル４のフィールド絶縁膜２ｂで規定
されたシリコン層１ｃの主面上には、ゲート絶縁膜６を
介してｎチャネルＭＩＳＦＥＴＱｎのゲート電極７が形
成され、ゲート電極７の両側のシリコン層１ｃの主面に
はｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域
として機能する不純物半導体領域８ａが形成されてい
る。なお、ゲート電極７の下部のｐウェル４の領域は、
ｎチャネルＭＩＳＦＥＴＱｎのチャネル領域９となる。
また、ゲート電極７は、層間絶縁膜１０に開口された接
続孔１１ａを介してゲート引き出し電極１２ａに接続さ
れ、不純物半導体領域８ａは、層間絶縁膜１０に開口さ
れた接続孔１１ｂを介してソース・ドレイン電極（図示
せず）に接続されている。On the main surface of silicon layer 1c defined by field insulating film 2b of p well 4, gate electrode 7 of n-channel MISFET Qn is formed via gate insulating film 6, and silicon on both sides of gate electrode 7 is formed. On a main surface of the layer 1c, an impurity semiconductor region 8a functioning as a source / drain region of the n-channel MISFET Qn is formed. The region of the p well 4 below the gate electrode 7 is
It becomes the channel region 9 of the n-channel MISFET Qn.
The gate electrode 7 is connected to a gate lead-out electrode 12a via a connection hole 11a opened in the interlayer insulating film 10, and the impurity semiconductor region 8a is connected to a source via a connection hole 11b opened in the interlayer insulating film 10. -It is connected to a drain electrode (not shown).

【００３５】ゲート絶縁膜６は、たとえばシリコン酸化
膜とすることができ、その膜厚は、たとえば５ｎｍとす
ることができる。ゲート電極７は、ｎ形不純物たとえば
リンが高濃度に導入された多結晶シリコン膜とすること
ができ、その膜厚は、たとえば0.３μｍとすることがで
きる。不純物半導体領域８ａに導入される不純物は、ｎ
形不純物であり、たとえばヒ素（Ａｓ）とすることがで
きる。また、層間絶縁膜１０は、たとえばシリコン酸化
膜とすることができ、ゲート引き出し電極１２ａおよび
ソース・ドレイン電極は、たとえばタングステン
（Ｗ）、窒化チタン（ＴｉＮ）等の金属膜とすることが
できるが、タングステン、窒化チタン等をプラグとし、
シリコンあるいは銅が添加されたアルミニウム膜として
も良い。Gate insulating film 6 can be, for example, a silicon oxide film, and its thickness can be, for example, 5 nm. Gate electrode 7 can be a polycrystalline silicon film into which an n-type impurity, for example, phosphorus is introduced at a high concentration, and can have a thickness of, for example, 0.3 μm. The impurity introduced into the impurity semiconductor region 8a is n
Type impurity, for example, arsenic (As). The interlayer insulating film 10 can be, for example, a silicon oxide film, and the gate lead electrode 12a and the source / drain electrodes can be, for example, metal films such as tungsten (W) and titanium nitride (TiN). , Tungsten, titanium nitride, etc. as plugs,
An aluminum film to which silicon or copper is added may be used.

【００３６】フィールド絶縁膜２ａおよびフィールド絶
縁膜２ｂで囲まれた領域には、滞留キャリア引き出し領
域１３が形成されている。滞留キャリア引き出し領域１
３は滞留キャリア引き出し層３を介してチャネル領域９
に電気的に接続されている。また、滞留キャリア引き出
し領域１３は、層間絶縁膜１０に開口された接続孔１１
ｃを介してキャリア引き出し電極１２ｃに接続されてい
る。In a region surrounded by the field insulating film 2a and the field insulating film 2b, a staying carrier extraction region 13 is formed. Retained carrier withdrawal area 1
Reference numeral 3 denotes a channel region 9 via the retained carrier extraction layer 3.
Is electrically connected to Further, the staying carrier lead-out region 13 is provided with a connection hole 11 opened in the interlayer insulating film 10.
It is connected to the carrier lead-out electrode 12c via c.

【００３７】このような滞留キャリア引き出し領域１３
にキャリア引き出し電極１２ｃを介して０〜３Ｖ程度の
電圧を印加することができ、チャネル領域９からインパ
クトイオン化により生成した正孔を引き出し、チャネル
領域９に滞留する正孔を逃すことができる。Such a staying carrier extraction region 13
A voltage of about 0 to 3 V can be applied to the substrate through the carrier extraction electrode 12c, holes generated by impact ionization can be extracted from the channel region 9, and holes staying in the channel region 9 can be escaped.

【００３８】また、ｎチャネルＭＩＳＦＥＴＱｎの周辺
のフィールド絶縁膜２ａの下部およびフィールド絶縁膜
２ｂの下部であって、埋め込み酸化層１ｂとの界面を含
む支持基体１ａに不純物半導体領域１４が形成されてい
る。不純物半導体領域１４は、埋め込み酸化層１ｂを介
して滞留キャリア引き出し層３に対向して形成されてい
るものであり、不純物半導体領域１４に負電位を印加す
ることができる。すなわち、滞留キャリア引き出し層３
に負電界を及ぼし、バックゲートとして作用させること
ができる。An impurity semiconductor region 14 is formed below the field insulating film 2a around the n-channel MISFET Qn and under the field insulating film 2b and in the supporting base 1a including the interface with the buried oxide layer 1b. . The impurity semiconductor region 14 is formed to face the staying carrier extraction layer 3 via the buried oxide layer 1b, and a negative potential can be applied to the impurity semiconductor region 14. That is, the staying carrier extraction layer 3
A negative electric field to act as a back gate.

【００３９】このように、不純物半導体領域１４をバッ
クゲートとして作用させ、滞留キャリア引き出し層３に
負電界を印加することにより、滞留キャリア引き出し層
３に正孔を誘導し、滞留キャリア引き出し層３のシート
抵抗値を低下して、滞留キャリア引き出し層３の正孔導
電率を増すことができる。これにより、ｎチャネルＭＩ
ＳＦＥＴＱｎのチャネル領域９に滞留したインパクトイ
オン化による正孔を速やかに滞留キャリア引き出し領域
１３に逃すことができ、過剰な滞留キャリアをほぼ完全
に除去することができる。この結果、ｎチャネルＭＩＳ
ＦＥＴＱｎのチャネル領域９の電位を安定化し、ドレイ
ン耐圧の向上、ドレイン電流の経時変化の防止を図っ
て、半導体集積回路装置の性能を向上することができ
る。また、ｎチャネルＭＩＳＦＥＴＱｎをＤＲＡＭの選
択ＭＩＳＦＥＴに適用した場合にはリフレッシュ時間の
減少を防止して、半導体集積回路装置の性能を向上する
ことができる。As described above, by using the impurity semiconductor region 14 as a back gate and applying a negative electric field to the staying carrier extraction layer 3, holes are induced in the staying carrier extraction layer 3. By lowering the sheet resistance, the hole conductivity of the staying carrier extraction layer 3 can be increased. Thereby, the n-channel MI
Holes due to impact ionization staying in the channel region 9 of the SFET Qn can be quickly escaped to the staying carrier extraction region 13, and excess staying carriers can be almost completely removed. As a result, the n-channel MIS
The performance of the semiconductor integrated circuit device can be improved by stabilizing the potential of the channel region 9 of the FET Qn, improving the drain breakdown voltage and preventing the drain current from changing over time. Further, when the n-channel MISFET Qn is applied to the selection MISFET of the DRAM, the refresh time can be prevented from being reduced, and the performance of the semiconductor integrated circuit device can be improved.

【００４０】なお、不純物半導体領域１４に印加する電
圧としては、−１０Ｖ程度を例示することができる。The voltage applied to the impurity semiconductor region 14 is, for example, about -10V.

【００４１】不純物半導体領域１４に導入される不純物
は、たとえばｐ形不純物であるボロンとすることができ
るが、ｎ形不純物、たとえばリンでも良い。ボロンを用
いる場合には、ｎ形である支持基体１ａとの間にｐｎ接
合アイソレーションが形成され、リーク電流を発生しな
い。The impurity introduced into impurity semiconductor region 14 may be, for example, boron which is a p-type impurity, but may be an n-type impurity, for example, phosphorus. When boron is used, a pn junction isolation is formed between the substrate and the n-type support base 1a, and no leak current is generated.

【００４２】不純物半導体領域１４は、層間絶縁膜１
０、フィールド絶縁膜２ａおよび埋め込み酸化層１ｂに
開口された接続孔１１ｄを介してバックゲート電極１２
ｄに接続されている。このようなバックゲート電極１２
ｄを介して不純物半導体領域１４に電圧を印加すること
ができる。また、接続孔１１ｄは、埋め込み酸化層１ｂ
に達するフィールド絶縁膜２ａの領域に開口されるた
め、バックゲート電極１２ｄがシリコン層１ｃと接触す
ることはなく、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチ
ャネルＭＩＳＦＥＴＱｐを構成するｐウェル４およびｎ
ウェル５にショートすることなく不純物半導体領域１４
に電圧を印加することができる。The impurity semiconductor region 14 is formed on the interlayer insulating film 1
0, the back gate electrode 12 through the connection hole 11d opened in the field insulating film 2a and the buried oxide layer 1b.
d. Such a back gate electrode 12
A voltage can be applied to the impurity semiconductor region 14 via d. Further, the connection hole 11d is formed in the buried oxide layer 1b.
, The back gate electrode 12d does not contact the silicon layer 1c, and the p wells 4 and n forming the n-channel MISFET Qn and the p-channel MISFET Qp
Impurity semiconductor region 14 without short-circuiting to well 5
Can be applied with a voltage.

【００４３】なお、図１および図２においては、フィー
ルド絶縁膜２ｂ、滞留キャリア引き出し領域１３および
キャリア引き出し電極１２ｃを２箇所設けているが、一
箇所であっても良い。本実施の形態１のように２箇所設
ける場合には、より速やかに過剰な滞留キャリアを除去
することができる。また、バックゲート電極１２ｄは、
フィールド絶縁膜２ａ下部の不純物半導体領域１４に接
続できる領域であれば特に限定されない。In FIGS. 1 and 2, the field insulating film 2b, the staying carrier lead-out region 13 and the carrier lead-out electrode 12c are provided at two places, but may be provided at one place. When two locations are provided as in the first embodiment, excess staying carriers can be removed more quickly. The back gate electrode 12d is
There is no particular limitation as long as the region can be connected to the impurity semiconductor region 14 under the field insulating film 2a.

【００４４】ｎウェル５が形成されたシリコン層１ｃの
主面上には、ゲート絶縁膜６を介してｐチャネルＭＩＳ
ＦＥＴＱｐのゲート電極７が形成され、ゲート電極７の
両側のシリコン層１ｃの主面にはｐチャネルＭＩＳＦＥ
ＴＱｐのソース・ドレイン領域として機能する不純物半
導体領域８ｂが形成されている。また、ゲート電極７
は、層間絶縁膜１０に開口された接続孔１１ａを介して
ゲート引き出し電極１２ａに接続され、不純物半導体領
域８ｂは、層間絶縁膜１０に開口された接続孔１１ｂを
介してソース・ドレイン電極（図示せず）に接続されて
いる。On the main surface of the silicon layer 1c on which the n well 5 is formed, a p-channel MIS
The gate electrode 7 of the FET Qp is formed, and the p-channel MISFE is formed on the main surface of the silicon layer 1c on both sides of the gate electrode 7.
An impurity semiconductor region 8b functioning as a source / drain region of TQp is formed. Also, the gate electrode 7
Is connected to a gate lead-out electrode 12a through a connection hole 11a opened in the interlayer insulating film 10, and the impurity semiconductor region 8b is connected to a source / drain electrode (FIG. 5) through a connection hole 11b opened in the interlayer insulating film 10. (Not shown).

【００４５】ゲート絶縁膜６およびゲート電極７は、前
記したｎチャネルＭＩＳＦＥＴＱｎの場合と同様である
ため説明を省略する。不純物半導体領域８ｂに導入され
る不純物は、ｐ形不純物であり、たとえばボロンとする
ことができる。The gate insulating film 6 and the gate electrode 7 are the same as those in the case of the n-channel MISFET Qn described above, and thus the description will be omitted. The impurity introduced into impurity semiconductor region 8b is a p-type impurity, and can be, for example, boron.

【００４６】なお、本実施の形態１では、ｐチャネルＭ
ＩＳＦＥＴＱｐにはフィールド絶縁膜２ｂ、滞留キャリ
ア引き出し領域１３およびキャリア引き出し電極１２ｃ
を設けていない。これは、ｐチャネルＭＩＳＦＥＴＱｐ
の場合には、不純物半導体領域８ｂにはボロンが導入さ
れているため、不純物半導体領域８ｂの境界は一般に急
峻でなく、比較的インパクトイオン化の問題が生じにく
いためである。しかし、今後の微細化の進展に伴い、ｐ
チャネルＭＩＳＦＥＴＱｐについてもインパクトイオン
化が問題となる場合があり、このような場合には、ｎチ
ャネルＭＩＳＦＥＴＱｎの場合と同様にフィールド絶縁
膜２ｂ、滞留キャリア引き出し領域１３およびキャリア
引き出し電極１２ｃを設けても良い。In the first embodiment, the p-channel M
The ISFET Qp has a field insulating film 2b, a staying carrier extraction region 13, and a carrier extraction electrode 12c.
Is not provided. This is the p-channel MISFET Qp
In this case, since boron is introduced into the impurity semiconductor region 8b, the boundary between the impurity semiconductor regions 8b is generally not steep, and the problem of impact ionization is relatively unlikely to occur. However, with the progress of miniaturization in the future, p
Impact ionization may be a problem for the channel MISFET Qp. In such a case, the field insulating film 2b, the staying carrier extraction region 13 and the carrier extraction electrode 12c may be provided as in the case of the n-channel MISFET Qn.

【００４７】次に、図３〜図１５を用いて本実施の形態
１の半導体集積回路装置の製造方法を説明する。図３〜
図１５は、本実施の形態１の半導体集積回路装置の製造
方法の一例を工程順に示した断面図または平面図であ
る。Next, a method of manufacturing the semiconductor integrated circuit device according to the first embodiment will be described with reference to FIGS. FIG. 3-
FIG. 15 is a cross-sectional view or a plan view showing an example of a method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps.

【００４８】まず、支持基体１ａ、埋め込み酸化層１ｂ
およびシリコン層１ｃからなるＳＯＩ基体１を用意する
（図１）。ＳＯＩ基体１は、たとえばリンを４×１０¹⁵
個／ｃｍ³程度含んだｎ形の単結晶シリコンに、たとえ
ば公知のＳＩＭＯＸ（Separation by Implanted Oxyge
n）法、ＦＩＰＯＳ（Full Isolation by Porous Oxidiz
ed Silicon)法、アモルファスシリコンあるいは単結晶
シリコンの薄膜を熱等のエネルギで再結晶化させる堆積
膜再結晶化法、またはシリコン基板上のスピネル構造上
にエピタキシャル膜を堆積させるエピタキシャル堆積法
等を用いて埋め込み酸化層１ｂおよびシリコン層１ｃを
形成して製造することができる。First, the supporting base 1a, the buried oxide layer 1b
And an SOI substrate 1 made of a silicon layer 1c is prepared (FIG. 1). The SOI substrate 1 is made of, for example, 4 × 10 ¹⁵ phosphorus.
N / m ³ single-crystal silicon containing, for example, a known SIMOX (Separation by Implanted Oxyge).
n) method, FIPOS (Full Isolation by Porous Oxidiz
ed Silicon) method, a deposited film recrystallization method for recrystallizing amorphous silicon or single crystal silicon thin film with energy such as heat, or an epitaxial deposition method for depositing an epitaxial film on a spinel structure on a silicon substrate. To form a buried oxide layer 1b and a silicon layer 1c.

【００４９】次に、ＳＯＩ基体１の表面に、たとえばＣ
ＶＤ（Chemical Vapor Deposition)法によりシリコン窒
化膜１５を堆積する（図４）。シリコン窒化膜１５の膜
厚は、たとえば0.１４μｍとすることができる。Next, on the surface of the SOI substrate 1, for example, C
A silicon nitride film 15 is deposited by VD (Chemical Vapor Deposition) (FIG. 4). The thickness of silicon nitride film 15 can be, for example, 0.14 μm.

【００５０】次に、フォトレジスト１６をシリコン窒化
膜１５の表面に形成し、その後、埋め込み酸化層１ｂに
達する厚いフィールド絶縁膜２ａが形成される領域のフ
ォトレジスト１６をパターニングして除去し、このパタ
ーニングされたフォトレジスト１６ををマスクにしてシ
リコン窒化膜１５をエッチングし、除去する（図５、図
６）。Next, a photoresist 16 is formed on the surface of the silicon nitride film 15, and thereafter, the photoresist 16 in a region where the thick field insulating film 2a reaching the buried oxide layer 1b is formed is removed by patterning. The silicon nitride film 15 is etched and removed using the patterned photoresist 16 as a mask (FIGS. 5 and 6).

【００５１】次に、フォトレジスト１６を除去した後、
シリコン窒化膜１５をマスクにしてシリコン層１ｃを選
択的に酸化し、酸化膜１７を形成する（図７）。酸化膜
１７の膜厚は、たとえば0.２μｍとする。なお、酸化膜
１７は、後にフィールド絶縁膜２ａとなるものであり、
この時点では、酸化膜１７の最下層は、未だ埋め込み酸
化層１ｂには接していない。Next, after the photoresist 16 is removed,
Using the silicon nitride film 15 as a mask, the silicon layer 1c is selectively oxidized to form an oxide film 17 (FIG. 7). Oxide film 17 has a thickness of, for example, 0.2 μm. The oxide film 17 is to become the field insulating film 2a later.
At this point, the lowermost layer of the oxide film 17 has not yet contacted the buried oxide layer 1b.

【００５２】次に、バックゲートとして作用する不純物
半導体領域１４が形成される領域を開口したフォトレジ
スト１８を形成し、フォトレジスト１８をマスクとして
シリコン窒化膜１５をエッチングする（図８、図９）。
なお、ここでは、埋め込み酸化層１ｂに達しないフィー
ルド絶縁膜２ｂが形成される領域およびフィールド絶縁
膜２ａが形成される領域の一部の領域が開口されている
例を示しているが、フィールド絶縁膜２ａが形成される
領域の全領域を開口するものであっても良い。Next, a photoresist 18 having an opening in a region where the impurity semiconductor region 14 serving as a back gate is formed is formed, and the silicon nitride film 15 is etched using the photoresist 18 as a mask (FIGS. 8 and 9). .
Here, an example is shown in which the region where the field insulating film 2b which does not reach the buried oxide layer 1b and the partial region where the field insulating film 2a is formed are opened. An opening may be provided in the entire region where the film 2a is formed.

【００５３】次に、フォトレジスト１８をマスクとし
て、たとえばボロンをイオン注入し、不純物半導体領域
１４を形成する（図１０）。ボロンをイオン注入する条
件としては、たとえば、イオンの加速エネルギを１６０
ｋｅＶ、不純物のドーズ量を２×１０¹⁵個／ｃｍ²とす
ることができる。これにより、不純物半導体領域１４を
埋め込み酸化層１ｂの下の支持基体１ａに形成すること
ができる。なお、ここでは注入不純物としてｐ形不純物
のボロンを例示しているが、支持基体１ａと不純物半導
体領域１４とのリークが問題とならない場合には、リン
等のｎ形不純物でも良い。Next, using the photoresist 18 as a mask, for example, boron is ion-implanted to form the impurity semiconductor region 14 (FIG. 10). Conditions for boron ion implantation include, for example, the ion acceleration energy of 160
KeV and the dose of the impurity can be set to 2 × 10 ¹⁵ / cm ² . Thereby, impurity semiconductor region 14 can be formed in support base 1a below buried oxide layer 1b. Here, boron as a p-type impurity is illustrated as an implanted impurity, but an n-type impurity such as phosphorus may be used if leakage between the support base 1a and the impurity semiconductor region 14 does not pose a problem.

【００５４】次に、フォトレジスト１８を除去した後、
シリコン窒化膜１５をマスクにしてシリコン層１ｃを選
択的に酸化し、フィールド絶縁膜２ａおよびフィールド
絶縁膜２ｂを形成する（図１１、図１２）。フィールド
絶縁膜２ａは、本工程の酸化により酸化膜１７の膜厚が
さらに厚くなって埋め込み酸化層１ｂに達することのよ
り形成され、フィールド絶縁膜２ｂは、シリコン窒化膜
１５により覆われていないシリコン層１ｃが選択的に酸
化されることにより形成される。フィールド絶縁膜２ｂ
の厚さは、たとえば0.１４μｍとすることができる。Next, after removing the photoresist 18,
Using the silicon nitride film 15 as a mask, the silicon layer 1c is selectively oxidized to form the field insulating films 2a and 2b (FIGS. 11 and 12). The field insulating film 2a is formed by the oxide film 17 having a larger thickness reaching the buried oxide layer 1b by the oxidation in this step, and the field insulating film 2b is formed of silicon not covered with the silicon nitride film 15. It is formed by selectively oxidizing the layer 1c. Field insulating film 2b
Can have a thickness of 0.14 μm, for example.

【００５５】なお、本実施の形態１では、酸化膜１７を
形成するためのマスクとして作用するシリコン窒化膜１
５と、フィールド絶縁膜２ａ，２ｂを形成するためのマ
スクとして作用するシリコン窒化膜１５とを同一のシリ
コン窒化膜を用いて形成する場合を例示したが、酸化膜
１７を形成した後にシリコン窒化膜１５を除去し、新た
にシリコン窒化膜を堆積してフィールド絶縁膜２ａ，２
ｂを形成するためのマスクとしてもよい。In the first embodiment, silicon nitride film 1 acting as a mask for forming oxide film 17 is formed.
5 and the silicon nitride film 15 acting as a mask for forming the field insulating films 2a and 2b are formed using the same silicon nitride film, but the silicon nitride film is formed after the oxide film 17 is formed. 15 and a new silicon nitride film is deposited to form field insulating films 2a and 2a.
It may be used as a mask for forming b.

【００５６】次に、シリコン窒化膜１５をたとえば熱リ
ン酸により除去し、フォトレジストをマスクとして、た
とえばリンを加速エネルギ２０ｋｅＶ、ドーズ量１×１
０¹³個／ｃｍ²の条件で注入し、ｎウェル５を形成す
る。また、フォトレジストをマスクとして、たとえばボ
ロンを加速エネルギ２０ｋｅＶ、ドーズ量２×１０¹³個
／ｃｍ²の条件で注入し、ｐウェル４を形成する。その
後、レジストを除去してＳＯＩ基体１の表面を酸化する
ことによりゲート絶縁膜６を形成し、ゲート電極７とな
る多結晶シリコン膜を堆積してこれをパターニングし、
ゲート電極７を形成する。さらに、フォトレジストおよ
びゲート電極７をマスクとして、たとえばボロンを加速
エネルギ１０ｋｅＶ、ドーズ量２×１０¹⁵個／ｃｍ²の
条件で注入し、ｎウェル５の領域にｐチャネルＭＩＳＦ
ＥＴＱｐの不純物半導体領域８ｂを形成し、また、フォ
トレジストおよびゲート電極７をマスクとして、たとえ
ばヒ素を加速エネルギ３０ｋｅＶ、ドーズ量２×１０¹⁵
個／ｃｍ²の条件で注入し、ｐウェル４の領域にｎチャ
ネルＭＩＳＦＥＴＱｎの不純物半導体領域８ａを形成す
る（図１３、図１４）。ゲート絶縁膜６の膜厚は、たと
えば５ｎｍとすることができ、ゲート電極７の膜厚は、
たとえば0.３μｍとすることができる。また、ゲート電
極７に含まれる不純物は、たとえばリンとすることがで
き、その濃度は、たとえば２×１０²⁰個／ｃｍ³とする
ことができる。Next, the silicon nitride film 15 is removed with, for example, hot phosphoric acid, and phosphorus is accelerated with a photoresist as a mask at an acceleration energy of 20 keV and a dose of 1 × 1.
The n-well 5 is formed under the condition of 0 ¹³ / cm ² . Using a photoresist as a mask, for example, boron is implanted under the conditions of an acceleration energy of 20 keV and a dose of 2 × 10 ¹³ / cm ² to form a p-well 4. Thereafter, the resist is removed and the surface of the SOI substrate 1 is oxidized to form a gate insulating film 6, and a polycrystalline silicon film to be a gate electrode 7 is deposited and patterned.
The gate electrode 7 is formed. Further, using the photoresist and gate electrode 7 as a mask, for example, boron is implanted under the conditions of an acceleration energy of 10 keV and a dose of 2 × 10 ¹⁵ / cm ² , and p-channel MISF
An impurity semiconductor region 8b of ETQp is formed, and arsenic is accelerated at, for example, 30 keV and a dose is 2 × 10 ¹⁵ using the photoresist and the gate electrode 7 as a mask.
The impurity is implanted under the condition of pcs / cm ² to form an impurity semiconductor region 8a of the n-channel MISFET Qn in the region of the p-well 4 (FIGS. 13 and 14). The thickness of the gate insulating film 6 can be, for example, 5 nm, and the thickness of the gate electrode 7 is
For example, it can be 0.3 μm. Further, the impurity contained in gate electrode 7 can be, for example, phosphorus, and its concentration can be, for example, 2 × 10 ²⁰ / cm ³ .

【００５７】次に、フォトレジストを除去した後に、Ｓ
ＯＩ基体１に熱処理を施し、イオン注入したヒ素、リン
あるいはボロン等の不純物を活性化する。熱処理の条件
は、たとえば８５０℃、１０分とすることができる。Next, after removing the photoresist, S
The OI substrate 1 is subjected to a heat treatment to activate the ion-implanted impurities such as arsenic, phosphorus and boron. The condition of the heat treatment can be, for example, 850 ° C. for 10 minutes.

【００５８】次に、ＳＯＩ基体１の全面に、シリコン酸
化膜からなる層間絶縁膜１０を形成し、層間絶縁膜１０
に接続孔１１ａ，１１ｂ，１１ｃ，１１ｄを形成する
（図１５）。層間絶縁膜１０は、たとえば、ＣＶＤ法に
より、0.９μｍ程度の被膜を堆積し、これをＣＭＰ法を
用いて約0.４μｍ程度研磨して平坦化することにより形
成することができる。また、接続孔１１ａ，１１ｂ，１
１ｃ，１１ｄは、たとえばドライエッチングにより加工
することができる。Next, an interlayer insulating film 10 made of a silicon oxide film is formed on the entire surface of the SOI substrate 1.
Then, connection holes 11a, 11b, 11c, 11d are formed (FIG. 15). The interlayer insulating film 10 can be formed, for example, by depositing a film having a thickness of about 0.9 μm by a CVD method and polishing and flattening the coating by about 0.4 μm using a CMP method. Also, the connection holes 11a, 11b, 1
1c and 11d can be processed by, for example, dry etching.

【００５９】最後に、たとえばタングステン膜を１．５
μｍ程度堆積し、これをパターニングしてゲート引き出
し電極１２ａ、ソースドレイン電極（図示せず）、キャ
リア引き出し電極１２ｃ、バックゲート電極１２ｄを形
成して、図１および図２に示す半導体集積回路装置が完
成する。Finally, for example, a tungsten film is
The gate electrode 12a, the source / drain electrode (not shown), the carrier lead electrode 12c, and the back gate electrode 12d are formed by depositing about μm and patterned to form the semiconductor integrated circuit device shown in FIGS. Complete.

【００６０】本実施の形態１の半導体集積回路装置およ
びその製造方法によれば、バックゲートとして作用する
不純物半導体領域１４を形成し、バックゲート電極１２
ｄを介して負電位を印加することができるため、滞留キ
ャリア引き出し層３の抵抗率を低減してチャネル領域９
に滞留するインパクトイオン化によって発生した正孔を
速やかに滞留キャリア引き出し層３、滞留キャリア引き
出し領域１３およびキャリア引き出し電極１２ｃを介し
てｎチャネルＭＩＳＦＥＴＱｎの領域外に逃がすことが
できる。この結果ｎチャネルＭＩＳＦＥＴＱｎのチャネ
ル領域９の電位を安定化し、ドレイン耐圧の向上、ドレ
イン電流の経時変化の防止を図って、半導体集積回路装
置の性能を向上することができる。また、ｎチャネルＭ
ＩＳＦＥＴＱｎをＤＲＡＭの選択ＭＩＳＦＥＴに適用し
た場合にはリフレッシュ時間の減少を防止して、半導体
集積回路装置の性能を向上することができる。According to the semiconductor integrated circuit device of Embodiment 1 and the method of manufacturing the same, the impurity semiconductor region 14 acting as a back gate is formed, and the back gate electrode 12 is formed.
Since a negative potential can be applied through the d, the resistivity of the staying carrier extracting layer 3 is reduced and the channel region 9 is reduced.
The holes generated by the impact ionization staying in the MISFET Qn can be quickly released to the outside of the n-channel MISFET Qn via the staying carrier extracting layer 3, the staying carrier extracting region 13 and the carrier extracting electrode 12c. As a result, the potential of the channel region 9 of the n-channel MISFET Qn can be stabilized, the drain breakdown voltage can be improved, and the drain current can be prevented from changing with time, so that the performance of the semiconductor integrated circuit device can be improved. Also, n channel M
When the ISFET Qn is applied to the selection MISFET of the DRAM, the reduction of the refresh time can be prevented, and the performance of the semiconductor integrated circuit device can be improved.

【００６１】なお、本実施の形態１では、不純物半導体
領域１４を、ｎチャネルＭＩＳＦＥＴＱｎの周辺全域に
形成した場合を例示したが、図１６に示すように、フィ
ールド絶縁膜２ｂの底部および接続孔１１ｄを形成する
に必要な領域にのみ形成することができる。これによ
り、不必要に不純物半導体領域１４を形成することな
く、不純物半導体領域１４に印加される電界の影響を最
小限にすることが可能である。In the first embodiment, the case where the impurity semiconductor region 14 is formed over the entire periphery of the n-channel MISFET Qn is illustrated. However, as shown in FIG. 16, the bottom of the field insulating film 2b and the connection hole 11d are formed. Can be formed only in a region necessary for forming the. This makes it possible to minimize the influence of the electric field applied to the impurity semiconductor region 14 without forming the impurity semiconductor region 14 unnecessarily.

【００６２】（実施の形態２）図１７は、本発明の他の
実施の形態である半導体集積回路装置の一例を示した断
面図である。(Embodiment 2) FIG. 17 is a sectional view showing an example of a semiconductor integrated circuit device according to another embodiment of the present invention.

【００６３】本実施の形態２の半導体集積回路装置は、
実施の形態１と同様に、支持基体１ａ、埋め込み酸化層
１ｂおよびシリコン層１ｃからなるＳＯＩ基体１にｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐが形成されたものであり、実施の形態１におけるフ
ィールド絶縁膜２ａ，２ｂがメサ形の分離領域１９およ
び浅溝分離領域２０に置き換わったものである。したが
って、その他の部材については実施の形態１と同様であ
り、詳細な説明は省略する。The semiconductor integrated circuit device according to the second embodiment is
As in the first embodiment, an n-channel MISFET Qn and a p-channel MISFET are formed on an SOI substrate 1 comprising a supporting substrate 1a, a buried oxide layer 1b, and a silicon layer 1c.
Qp is formed, and the field insulating films 2a and 2b in the first embodiment are replaced with a mesa-shaped isolation region 19 and a shallow trench isolation region 20. Therefore, the other members are the same as those in the first embodiment, and the detailed description is omitted.

【００６４】シリコン層１ｃは、メサ形の分離領域１９
により分離され、その主面には、その底部が埋め込み酸
化層１ｂに達しない浅溝分離領域２０が形成されてい
る。メサ形の分離領域１９によって分離されているた
め、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩ
ＳＦＥＴＱｐは相互に分離され、また、それらＭＩＳＦ
ＥＴを基板との間においても電気的に完全に分離するこ
とができるため、ｎチャネルＭＩＳＦＥＴＱｎおよびｐ
チャネルＭＩＳＦＥＴＱｐの浮遊容量を低減して半導体
集積回路装置の性能を向上することができる。The silicon layer 1 c has a mesa-shaped isolation region 19.
The shallow groove isolation region 20 whose bottom does not reach the buried oxide layer 1b is formed on the main surface. Since they are separated by the mesa isolation region 19, the n-channel MISFET Qn and the p-channel MI
The SFETs Qp are isolated from each other and their MISF
Since ET can be completely electrically separated from the substrate, n-channel MISFETs Qn and p
The performance of the semiconductor integrated circuit device can be improved by reducing the stray capacitance of the channel MISFET Qp.

【００６５】また、浅溝分離領域２０は埋め込み酸化層
１ｂに達しないため、その下部にはシリコン層１ｃの一
部を残すことができ、滞留キャリア引き出し層３が形成
することができる。このような滞留キャリア引き出し層
３が形成されているため、ｎチャネルＭＩＳＦＥＴＱｎ
のキャリアである電子のインパクトイオン化により生じ
た正孔をｎチャネルＭＩＳＦＥＴＱｎのチャネル領域外
に逃すことができるのは実施の形態１と同様である。Further, since the shallow groove isolation region 20 does not reach the buried oxide layer 1b, a part of the silicon layer 1c can be left under the buried oxide layer 1b, and the staying carrier extraction layer 3 can be formed. Since such a staying carrier extraction layer 3 is formed, the n-channel MISFET Qn
As in the first embodiment, holes generated by impact ionization of electrons as carriers can escape outside the channel region of n-channel MISFET Qn.

【００６６】なお、支持基体１ａ、埋め込み酸化層１
ｂ、シリコン層１ｃ、ｐウェル４、ｎウェル５、ゲート
絶縁膜６、ゲート電極７、不純物半導体領域８ａ，８
ｂ、チャネル領域９、層間絶縁膜１０、接続孔１１ａ，
１１ｃ，１１ｄ、ゲート引き出し電極１２ａ、キャリア
引き出し電極１２ｃ、バックゲート電極１２ｄ、滞留キ
ャリア引き出し領域１３、不純物半導体領域１４につい
ては、実施の形態１と同様であるため説明を省略する。The supporting substrate 1a, the buried oxide layer 1
b, silicon layer 1c, p well 4, n well 5, gate insulating film 6, gate electrode 7, impurity semiconductor regions 8a, 8
b, channel region 9, interlayer insulating film 10, connection hole 11a,
11c, 11d, the gate lead-out electrode 12a, the carrier lead-out electrode 12c, the back gate electrode 12d, the staying carrier lead-out region 13, and the impurity semiconductor region 14 are the same as those in the first embodiment, and therefore the description is omitted.

【００６７】次に、図１８〜図２４を用いて本実施の形
態２の半導体集積回路装置の製造方法を説明する。図１
８〜図２４は、本実施の形態２の半導体集積回路装置の
製造方法の一例を工程順に示した断面図である。Next, a method of manufacturing the semiconductor integrated circuit device according to the second embodiment will be described with reference to FIGS. FIG.
8 to 24 are sectional views showing an example of a method of manufacturing the semiconductor integrated circuit device according to the second embodiment in the order of steps.

【００６８】まず、実施の形態１と同様にＳＯＩ基体１
を用意し、その主面上にシリコン窒化膜２１を堆積した
後に、フォトレジスト２２をマスクとしてシリコン窒化
膜２１をパターニングする（図１８）。ＳＯＩ基体１
は、シリコン窒化膜２１は後に説明するＣＭＰ研磨の際
のストッパ膜として作用するものであり、その膜厚は、
たとえば１４０ｎｍとすることができる。また、シリコ
ン窒化膜２１のパターニングは、メサ形の分離領域１９
となる領域が露出されるように行うものであり、実施の
形態１における図５に対応する。First, as in the first embodiment, the SOI substrate 1
Is prepared, and after depositing a silicon nitride film 21 on its main surface, the silicon nitride film 21 is patterned using the photoresist 22 as a mask (FIG. 18). SOI substrate 1
Is that the silicon nitride film 21 acts as a stopper film at the time of the CMP polishing to be described later.
For example, it can be 140 nm. Further, the patterning of the silicon nitride film 21 is performed in the mesa-shaped isolation region 19.
This is performed so that a region to be exposed is exposed, and corresponds to FIG. 5 in the first embodiment.

【００６９】次に、フォトレジスト２２を除去し、シリ
コン窒化膜２１をマスクとしてシリコン層１ｃをエッチ
ングする（図１９）。この際、エッチングは埋め込み酸
化層１ｂが露出されるまで行う。これにより、シリコン
層１ｃは、アイランド状に形成される。なお、エッチン
グは公知の異方性エッチング法を用いることができる。Next, the photoresist 22 is removed, and the silicon layer 1c is etched using the silicon nitride film 21 as a mask (FIG. 19). At this time, etching is performed until the buried oxide layer 1b is exposed. Thereby, the silicon layer 1c is formed in an island shape. Note that a known anisotropic etching method can be used for the etching.

【００７０】次に、フォトレジスト２３を形成し、フォ
トレジスト２３を浅溝分離領域２０が形成される領域が
開口されるようにパターニングし、フォトレジスト２３
をマスクとしてシリコン窒化膜２１をエッチングする
（図２０）。Next, a photoresist 23 is formed, and the photoresist 23 is patterned so that a region where the shallow groove isolation region 20 is formed is opened.
Is used as a mask to etch silicon nitride film 21 (FIG. 20).

【００７１】次に、シリコン窒化膜２１をマスクとし
て、シリコン層１ｃをエッチングし、浅溝２４を形成す
る（図２１）。エッチングには公知の異方性エッチング
法を用いることができる。Next, using the silicon nitride film 21 as a mask, the silicon layer 1c is etched to form a shallow groove 24 (FIG. 21). A known anisotropic etching method can be used for the etching.

【００７２】次に、ＳＯＩ基体１の全面に、たとえばＣ
ＶＤ法によりシリコン酸化膜２５を堆積する（図２
２）。シリコン酸化膜２５の膜厚は、浅溝２４を埋め込
むに十分な膜厚であれば良く、たとえば９００ｎｍを例
示することができる。Next, for example, C
A silicon oxide film 25 is deposited by the VD method (FIG. 2)
2). The thickness of the silicon oxide film 25 may be a thickness sufficient to fill the shallow groove 24, and may be, for example, 900 nm.

【００７３】次に、ＣＭＰ法により、シリコン酸化膜２
５を研磨して、浅溝２４およびシリコン層１ｃが形成さ
れていない領域に埋め込まれるシリコン酸化膜２５以外
のシリコン酸化膜２５をエッチバックする。このＣＭＰ
研磨の際、シリコン窒化膜２１をストッパ層として用い
ることができる。これにより過剰な研磨を防止すること
ができる。さらに、シリコン窒化膜２１を、たとえば熱
リン酸で除去し、メサ形の分離領域１９および浅溝分離
領域２０を形成する（図２３）。Next, the silicon oxide film 2 is formed by the CMP method.
5 is polished, and the silicon oxide film 25 other than the silicon oxide film 25 embedded in the region where the shallow groove 24 and the silicon layer 1c are not formed is etched back. This CMP
During polishing, the silicon nitride film 21 can be used as a stopper layer. Thereby, excessive polishing can be prevented. Further, the silicon nitride film 21 is removed with, for example, hot phosphoric acid to form a mesa-shaped isolation region 19 and a shallow trench isolation region 20 (FIG. 23).

【００７４】次に、フォトレジストをマスクにして実施
の形態１と同様に、たとえばボロンをイオン注入し、バ
ックゲートとして作用する不純物半導体領域１４を形成
する。この不純物半導体領域１４を形成ためのフォトレ
ジストのパターニングは、実施の形態１における図８と
同様にすることができる。Next, as in the first embodiment, for example, boron is ion-implanted using a photoresist as a mask to form an impurity semiconductor region 14 acting as a back gate. The patterning of the photoresist for forming the impurity semiconductor region 14 can be performed in the same manner as in FIG. 8 in the first embodiment.

【００７５】この後の工程は実施の形態１と同様である
ため説明を省略する。The subsequent steps are the same as those in the first embodiment, and therefore the description is omitted.

【００７６】このような半導体集積回路装置およびその
製造方法によれば、実施の形態１において得られる効果
に加え、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネル
ＭＩＳＦＥＴＱｐを高密度に形成することが可能であ
る。これにより、半導体集積回路装置の高集積化に容易
に対応することが可能となる。According to such a semiconductor integrated circuit device and its manufacturing method, in addition to the effects obtained in the first embodiment, it is possible to form n-channel MISFETs Qn and p-channel MISFETs Qp with high density. This makes it possible to easily cope with high integration of the semiconductor integrated circuit device.

【００７７】なお、実施の形態１と同様に、ｐチャネル
ＭＩＳＦＥＴＱｐにも浅溝分離領域２０、滞留キャリア
引き出し層３および滞留キャリア引き出し領域１３を設
け、インパクトイオン化により生じる電子を外部に逃す
ようにしても良い。また、実施の形態１の図１６によう
に不純物半導体領域を形成しても良い。As in the first embodiment, the p-channel MISFET Qp is also provided with a shallow trench isolation region 20, a staying carrier extracting layer 3 and a staying carrier extracting region 13 so that electrons generated by impact ionization are released to the outside. Is also good. Further, an impurity semiconductor region may be formed as shown in FIG. 16 in Embodiment 1.

【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.

【００７９】たとえば、上記実施の形態１，２ではＭＩ
ＳＦＥＴのみ有する半導体集積回路装置について説明し
たが、バイポーラトランジスタを有するＢｉ−ＣＭＯＳ
構造の半導体集積回路装置に適用しても良い。For example, in the first and second embodiments, MI
Although a semiconductor integrated circuit device having only SFETs has been described, a Bi-CMOS having bipolar transistors has been described.
The present invention may be applied to a semiconductor integrated circuit device having a structure.

【００８０】[0080]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００８１】（１）ＳＯＩ基体に形成されたＭＩＳＦＥ
Ｔのインパクトイオン化の結果発生し、チャネル領域に
滞留する逆極性キャリアをＭＩＳＦＥＴの領域外にほぼ
完全に逃がすことができる。(1) MISFE formed on SOI substrate
The opposite polarity carriers generated as a result of impact ionization of T and staying in the channel region can be almost completely escaped outside the MISFET region.

【００８２】（２）ＳＯＩ基体に形成されたＭＩＳＦＥ
Ｔのチャネル領域の電位を安定化し、ドレイン耐圧を向
上し、ドレイン電流の経時変化を防止し、あるいはＤＲ
ＡＭのリフレッシュ時間の減少を防止して、半導体集積
回路装置の性能を向上することができる。(2) MISFE formed on SOI substrate
T stabilizes the potential of the channel region, improves the drain breakdown voltage, prevents the drain current from changing over time, or
The performance of the semiconductor integrated circuit device can be improved by preventing a decrease in the AM refresh time.

[Brief description of the drawings]

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示した平面図である。FIG. 1 is a plan view showing an example of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図２】図１におけるII−II線断面図である。FIG. 2 is a sectional view taken along line II-II in FIG.

【図３】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図である。FIG. 3 is a sectional view illustrating an example of a method of manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps.

【図４】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図である。FIG. 4 is a sectional view illustrating an example of a method of manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps.

【図５】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した平面図である。FIG. 5 is a plan view showing an example of a method for manufacturing the semiconductor integrated circuit device of the first embodiment in the order of steps.

【図６】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図５における⁰¹
−⁰¹線断面図を示す。[Figure 6] is a sectional view showing an example in the order of steps of the method for manufacturing a semiconductor integrated circuit device of Embodiment 1, ⁰¹ in FIG. 5
- showing the ⁰¹ cross-sectional view taken along line.

【図７】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図５における⁰¹
−⁰¹線断面図を示す。[Figure 7] is a sectional view showing an example in the order of steps of the method for manufacturing a semiconductor integrated circuit device of Embodiment 1, ⁰¹ in FIG. 5
- showing the ⁰¹ cross-sectional view taken along line.

【図８】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した平面図である。FIG. 8 is a plan view showing an example of a method for manufacturing the semiconductor integrated circuit device of the first embodiment in the order of steps.

【図９】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図８における¹⁴
−¹⁴線断面図を示す。[Figure 9] is a sectional view showing an example in the order of steps of the method for manufacturing a semiconductor integrated circuit device of Embodiment 1, in Fig. 8 ¹⁴
FIG. ¹⁴ shows a sectional view taken along line ¹⁴ .

【図１０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図８における
¹⁴−¹⁴線断面図を示す。FIG. 10 is a cross-sectional view showing an example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps;
¹⁴ - shows a ¹⁴ line cross-sectional view.

【図１１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。FIG. 11 is a plan view showing an example of a method for manufacturing the semiconductor integrated circuit device of the first embodiment in the order of steps.

【図１２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１１におけ
る⁴¹¹ −⁴¹¹ 線断面図を示す。[Figure 12] is a sectional view showing an example in the order of steps of the method for manufacturing a semiconductor integrated circuit device of Embodiment 1, ⁴¹¹ in FIG. 11 - shows a ⁴¹¹ line cross section.

【図１３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。FIG. 13 is a plan view showing an example of a method for manufacturing the semiconductor integrated circuit device of the first embodiment in the order of steps.

【図１４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１３にお
け．⁴¹⁰ −⁴¹⁰ 線断面図を示す。FIG. 14 is a cross-sectional view showing an example of a method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps; ⁴¹⁰ - shows a ⁴¹⁰ line cross section.

【図１５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１３にお
け．⁴¹⁰ −⁴¹⁰ 線断面図を示す。FIG. 15 is a cross-sectional view showing one example of a method of manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps; ⁴¹⁰ - shows a ⁴¹⁰ line cross section.

【図１６】本発明の一実施の形態である半導体集積回路
装置の他の例を示した平面図である。FIG. 16 is a plan view showing another example of the semiconductor integrated circuit device according to one embodiment of the present invention;

【図１７】本発明の他の実施の形態である半導体集積回
路装置の一例を示した断面図である。FIG. 17 is a sectional view showing an example of a semiconductor integrated circuit device according to another embodiment of the present invention.

【図１８】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 18 is a sectional view illustrating an example of a method for manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps.

【図１９】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 19 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device according to the second embodiment in the order of steps;

【図２０】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 20 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps;

【図２１】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 21 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps;

【図２２】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 22 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps;

【図２３】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 23 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps;

【図２４】実施の形態２の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。FIG. 24 is a cross-sectional view showing one example of the method of manufacturing the semiconductor integrated circuit device of the second embodiment in the order of steps;

[Explanation of symbols]

１ＳＯＩ基体１ａ支持基体１ｂ埋め込み酸化層１ｃシリコン層２ａフィールド絶縁膜２ｂフィールド絶縁膜３滞留キャリア引き出し層４ｐウェル５ｎウェル６ゲート絶縁膜７ゲート電極８ａ不純物半導体領域８ｂ不純物半導体領域９チャネル領域１０層間絶縁膜１１ａ接続孔１１ｂ接続孔１１ｃ接続孔１１ｄ接続孔１２ａゲート引き出し電極１２ｃキャリア引き出し電極１２ｄバックゲート電極１３滞留キャリア引き出し領域１４不純物半導体領域１５シリコン窒化膜１６フォトレジスト１７酸化膜１８フォトレジスト１９メサ形の分離領域２０浅溝分離領域２１シリコン窒化膜２２フォトレジスト２３フォトレジスト２４浅溝２５シリコン酸化膜ＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴ REFERENCE SIGNS LIST 1 SOI substrate 1 a support substrate 1 b buried oxide layer 1 c silicon layer 2 a field insulating film 2 b field insulating film 3 retention carrier extraction layer 4 p-well 5 n-well 6 gate insulating film 7 gate electrode 8 a impurity semiconductor region 8 b impurity semiconductor region 9 channel region DESCRIPTION OF SYMBOLS 10 Interlayer insulating film 11a Connection hole 11b Connection hole 11c Connection hole 11d Connection hole 12a Gate extraction electrode 12c Carrier extraction electrode 12d Back gate electrode 13 Retained carrier extraction region 14 Impurity semiconductor region 15 Silicon nitride film 16 Photoresist 17 Oxide film 18 Photoresist Reference Signs List 19 Mesa-shaped isolation region 20 Shallow groove isolation region 21 Silicon nitride film 22 Photoresist 23 Photoresist 24 Shallow groove 25 Silicon oxide film Qn N-channel MISFET Qp p channel Flannel MISFET

【手続補正書】[Procedure amendment]

【提出日】平成９年８月１日[Submission date] August 1, 1997

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図面の簡単な説明】[Brief description of the drawings]

【図６】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図５におけるVI
−VI線断面図を示す。FIG. 6 is a cross-sectional view showing an example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps;
FIG. 6 shows a sectional view taken along line VI.

【図７】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図５におけるVI
−VI線断面図を示す。FIG. 7 is a cross-sectional view showing an example of a method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps;
FIG. 6 shows a sectional view taken along line VI.

【図９】実施の形態１の半導体集積回路装置の製造方法
の一例を工程順に示した断面図であり、図８におけるIX
−IX線断面図を示す。FIG. 9 is a sectional view illustrating an example of a method of manufacturing the semiconductor integrated circuit device according to the first embodiment in the order of steps;
FIG.

【図１０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図８における
IX−IX線断面図を示す。FIG. 10 is a cross-sectional view showing an example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps;
The IX-IX line sectional view is shown.

【図１２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１１におけ
るXII −XII 線断面図を示す。12 is a cross-sectional view showing an example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps, and is a cross-sectional view taken along line XII-XII in FIG. 11;

【図１４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１３におけ
るXIV −XIV 線断面図を示す。14 is a cross-sectional view showing one example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps, and shows a cross-sectional view taken along line XIV-XIV in FIG. 13;

【図１５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図であり、図１３におけ
るXIV −XIV 線断面図を示す。15 is a cross-sectional view showing an example of the method for manufacturing the semiconductor integrated circuit device of Embodiment 1 in the order of steps, and is a cross-sectional view taken along the line XIV-XIV in FIG.

【符号の説明】１ＳＯＩ基体１ａ支持基体１ｂ埋め込み酸化層１ｃシリコン層２ａフィールド絶縁膜２ｂフィールド絶縁膜３滞留キャリア引き出し層４ｐウェル５ｎウェル６ゲート絶縁膜７ゲート電極８ａ不純物半導体領域８ｂ不純物半導体領域９チャネル領域１０層間絶縁膜１１ａ接続孔１１ｂ接続孔１１ｃ接続孔１１ｄ接続孔１２ａゲート引き出し電極１２ｃキャリア引き出し電極１２ｄバックゲート電極１３滞留キャリア引き出し領域１４不純物半導体領域１５シリコン窒化膜１６フォトレジスト１７酸化膜１８フォトレジスト１９メサ形の分離領域２０浅溝分離領域２１シリコン窒化膜２２フォトレジスト２３フォトレジスト２４浅溝２５シリコン酸化膜ＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴ[Description of Signs] 1 SOI substrate 1a Support substrate 1b Buried oxide layer 1c Silicon layer 2a Field insulating film 2b Field insulating film 3 Retained carrier extraction layer 4 P well 5 N well 6 Gate insulating film 7 Gate electrode 8a Impurity semiconductor region 8b Impurity Semiconductor region 9 Channel region 10 Interlayer insulating film 11a Connection hole 11b Connection hole 11c Connection hole 11d Connection hole 12a Gate extraction electrode 12c Carrier extraction electrode 12d Back gate electrode 13 Retained carrier extraction region 14 Impurity semiconductor region 15 Silicon nitride film 16 Photoresist 17 Oxide film 18 Photoresist 19 Mesa-shaped isolation region 20 Shallow groove isolation region 21 Silicon nitride film 22 Photoresist 24 Photoresist 24 Shallow groove 25 Silicon oxide film Qn n-channel MISF T Qp p-channel MISFET

Claims

[Claims]

1. A semiconductor including a MISFET formed on an SOI substrate including a support base made of a semiconductor material, a buried oxide layer formed on the support base, and a silicon layer formed on the buried oxide layer. An integrated circuit device, wherein a first isolation region reaching the buried oxide layer and a second isolation region not reaching the buried oxide layer are formed on a main surface of the silicon layer; A semiconductor integrated circuit device, wherein an impurity semiconductor region is formed in the support base including a boundary region with the buried oxide layer below the isolation region.

2. The semiconductor integrated circuit device according to claim 1, wherein said impurity semiconductor region serves as a back gate for applying an electric field to said silicon layer below said second isolation region via said buried oxide layer. A semiconductor integrated circuit device which operates.

3. The semiconductor integrated circuit device according to claim 1, wherein said impurity semiconductor region is a boundary region between said second isolation region and said buried oxide layer below said first isolation region. And a voltage is applied through a conductive member formed in a connection hole opened in the first isolation region and the buried oxide layer. A semiconductor integrated circuit device.

4. The semiconductor integrated circuit device according to claim 1, wherein the voltage applied to said impurity semiconductor region is MIS.
A semiconductor integrated circuit device, wherein a carrier having a polarity opposite to that of a carrier of an FET has a polarity in a direction to be attracted to the silicon layer below the second isolation region.

5. The semiconductor integrated circuit device according to claim 1, wherein the first and second isolation regions are a first configuration that is a field insulating film formed by a LOCOS method. The first isolation region has a mesa isolation structure,
The semiconductor integrated circuit device according to any one of the second structure and the second structure, wherein the isolation region has a shallow groove isolation structure.

6. A semiconductor including a MISFET formed on an SOI substrate including a support base made of a semiconductor material, a buried oxide layer formed on the support base, and a silicon layer formed on the buried oxide layer. A method of manufacturing an integrated circuit device, comprising: (a) depositing a silicon nitride film on the silicon layer of the SOI substrate, and forming a first isolation region reaching the buried oxide layer; Etching and then selectively oxidizing the silicon layer using the silicon nitride film as a mask to form a first oxide film; (b) resist on the silicon nitride film and the first oxide film And the resist is removed in a region where the first isolation region where the contact hole is opened and the second isolation region not reaching the buried oxide layer are formed. Patterning the resist so as to pattern the silicon nitride film using the resist as a mask, ion-implanting impurities to form an impurity semiconductor region in the support base, and (c) removing the resist. Selectively oxidizing the silicon layer using the silicon nitride film as a mask,
Forming the first isolation region by further increasing the thickness of the oxide film and forming the second isolation region; and (d) removing the silicon nitride film and forming a MISFET on the SOI substrate. Forming the connection hole in the insulating layer including the first isolation region and the buried oxide layer, and forming a conductive member electrically connected to the impurity semiconductor region through the connection hole. A method for manufacturing a semiconductor integrated circuit device.

7. A semiconductor integrated device including a support base made of a semiconductor material, a buried oxide layer formed on the support base, and a MISFET formed on an SOI base made of a silicon layer formed on the buried oxide layer. A method of manufacturing a circuit device, comprising: (a) forming a first groove reaching the buried oxide layer in the silicon layer of the SOI substrate, and forming a second groove not reaching the buried oxide layer in the silicon layer; (B) depositing a silicon oxide film on the entire surface of the SOI substrate, polishing the silicon oxide film by etch back or CMP, and forming the silicon oxide film in a region other than the first and second grooves; (C) forming a resist on the SOI substrate, and forming a resist on the SOI substrate, and forming a resist hole on the SOI substrate; Patterning the resist so that the resist in the region where the second isolation region is formed is removed, ion-implanting impurities using the resist as a mask, and forming an impurity semiconductor region in the support base; d) After forming the MISFET on the SOI substrate, the connection hole is opened in the insulating layer including the first isolation region and the buried oxide layer, and the connection hole is electrically connected to the impurity semiconductor region via the connection hole. Forming a conductive member to be formed.