JPH11513830A - ダイナミック・メモリとの通信に関するプロトコル - Google Patents

Abstract

(57)【要約】 コンピュータ・システム内でデータ転送を実行するシステムおよび方法を提供する。このシステムは、通信が行われるチャネルの使用度を最大にするために、一連のデータ転送動作を実行するのに必要な通信のインタリーブを動的に調整するように構成されたコントローラを含む。このコントローラは、制御情報とは別に送信されるストローブ信号を用いてデータ転送の始めを知らせることによって、データ転送を必要とする制御情報を送信してからデータ転送を実行するまでの時間間隔を変化させることができる。コントローラは、終了信号でデータ転送の終了を開始することにより動作中にどれだけのデータが転送されるのか決定を延ばすことができる。この方法は、同じ線上で搬送される同じ制御信号どうしを区別する技法を与える。このシステムは、所与の電源線から電流を供給される１つのメモリ・バンクのみにセンス動作またはプリチャージ動作を実行させる制御回路を有するメモリ装置を含む。

Description

【発明の詳細な説明】 ダイナミック・メモリとの通信に関するプロトコル 発明の分野 本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、 詳細には、ダイナミック・ランダム・アクセス・メモリへのデータ転送及びそれ からデータ転送を制御する方法および装置に関する。発明の背景 第１Ａ図に示したようなダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）の構成要素によって、現在のコンピュータ・システム用の廉価な半導体記憶 技法が確立されている。ディジタル情報は、二次元アレイに配置されたキャパシ タに記憶された電荷の形で維持される。１つのそのようなキャパシタを第１Ｂ図 に示す。 第２図は、プロセッサ構成要素またはメモリ・コントローラ構成要素にＤＲＡ Ｍを接続する対応する制御線、アドレス線、データ線を有するＤＲＡＭを含む従 来技術のメモリ・システムを示す。同期ＤＲＡＭでは、アドレス線上に行アドレ スを送信し、行アドレス・ストローブ（ＲＡＳ）信号を送信することによって書 込みアクセスが開始される。列増幅器によって所望の行がセンスされロードされ る。列アドレスがアドレス線上で送信され、列アドレス・ストローブ（ＣＡＳ） 信号が書込みデータＷＤａｔａ（ａ，１）の第１のワードと共に送信される。次 いで、このデータ・ワードがＤＲＡＭによって受信され、指定された列アドレス で列増幅器に書き込まれる。このステップは、新しい行がセンスされロードされ る前に、現在ロードされている行内で「ｎ」回繰り返すことができる。新しい行 がセンスされる前に、古い行をメモリ・コアに戻し、ＤＲＡＭのビット線をプリ チャージしなければならない。 第３Ａ図は、同期書込みタイミングを示す。この図で、ａ、ｂ．．．は行アド レスを表し、１、２．．．ｎは列アドレスを表し、ＷＤａｔａ［行、列］はデー タ・ワードのＤＲＡＭアドレスを表し、行アドレス・ストローブ（ＲＡＳ）は、 センス動作を開始する制御信号であり、ＷＲＩＴＥ（ＣＡＳ）は列増幅器に対す る書込み動作を開始する。この例では、行列アドレス遅延タイミング・パラメー タは２クロック・サイクルに等しい。第１のクロック・サイクルで行アドレスが アサートされた後、データのＤＲＡＭアレイへの書込みが遅延された後に列アド レスおよび書込みデータがアサートされる。 第３Ｂ図は、同期読取りタイミングを示す。プロセッサは、アドレス線上で行 アドレスを送信し、行アドレス・ストローブ（ＲＡＳ）信号を送信することによ って読取りアクセスを開始する。この場合、列増幅器によって所望の行がセンス される。次いで、列アドレスがアドレス線上で送信され、列アドレス・ストロー ブ（ＣＡＳ）信号が送信される。次いで、読取りデータＲＤａｔａ（ａ，１）の 第１のワードがＤＲＡＭから送信され、プロセッサによって受信される。このス テップは、新しい行がセンスされロードされる前に、現在ロードされている行内 で「ｎ」回繰り返すことができる。新しい行がセンスされる前に、古い行をメモ リ・アレイに記憶し直しておかなければならない。 従来型のＤＲＡＭの性能を向上させるために様々な試みがなされている。その ような試みによって、従来型のＤＲＡＭアーキテクチャとは様々な程度に異なる ＤＲＡＭアーキテクチャが得られている。「ＮＥＷ ＤＲＡＭ ＴＥＣＨＮＯＬ ＯＧＩＥＳ」（Ｓｔｅｖｅｎ Ａ．Ｐｒｚｙｂｙｌｓｋｉ、ＭｉｃｒｏＤｅｓｉ ｇｎ Ｒｅｓｏｕｒｃｅｓ、Ｓｅｂａｓｔｏｐｏｌ、ＣＡ（１９９４年）」に様 々な代替ＤＲＡＭアーキテクチャが詳しく記載されている。それらのアーキテク チャのうちのいくつかについて下記に全般的に説明する。 拡張データ出力ＤＲＡＭ 従来技術には拡張データ出力（ＥＤＯ）メモリ・システムが含まれる。ＥＤＯ ＤＲＡＭで、出力バッファは、出力イネーブル（ＯＥ）制御線および列アドレ ス・ストローブ（ＣＡＳ）制御線に印加される信号によって制御される。一般に 、データは、ＥＤＯ ＤＲＡＭの出力では、従来型のＤＲＡＭの場合よりも長い 間有効なままである。データがより長い間有効なままであるので、メモリ・コン トローラ内のラッチへのデータの転送に次の列プリチャージを重ね合わせること が できる。その結果、より少ないクロック・サイクルでバースト転送を行うことが できる。 同期ＤＲＡＭ 従来技術には同期ＤＲＡＭ（ＳＤＲＡＭ）メモリ・システムも含まれる。ＳＤ ＲＡＭのインタフェースは多重化アドレス・バスと高速クロックとを含む。高速 クロックは、ＤＲＡＭ上およびＤＲＡＭ外のアドレス、データ、制御の流れを同 期させ、動作のパイプライン化を推進するために使用される。すべてのアドレス 入力、データ入力、制御入力はクロックの立上りでラッチされる。出力はクロッ ク立上りの後に変化する。ＳＤＲＡＭは通常、モード・レジスタを含む。モード ・レジスタには、ある動作パラメータを制御する値をロードすることができる。 たとえば、モード・レジスタはバースト長値と、バースト・タイプ値と、待ち時 間モード値とを含むことができる。バースト長値は、ＤＲＡＭが実行するデータ ・バーストの長さを決定する。バースト・タイプ値は、バースト内で送信される データの順序付けを決定する。典型的なバースト順序には順次順序とサブブロッ ク順序とが含まれる。待ち時間モード値は、ある列アドレスからデータ・バス上 にデータが現れるまでのクロック・サイクルの数を決定する。この時間間隔の適 切な値は主としてＳＤＲＡＭの動作周波数に依存する。ＳＤＲＡＭが動作周波数 を検出することはできないので、待ち時間モード値はユーザによってプログラム することができる。 要求指向ＤＲＡＭシステム 従来技術には、コントローラからＤＲＡＭに発行された転送要求に応答してＤ ＲＡＭによってデータ転送動作が実行されるメモリ・システムも含まれる。第４ 図を参照すると、転送要求に応答してデータ転送が行われるメモリ空間が示され ている。要求パケット・フォーマットは、プロセッサなどのマスタ装置とメモリ などのスレーブ装置との間で通信する高速多重化バス上で使用できるように設計 される。このバスは、それに結合されたスレーブ装置と通信するマスタ装置が必 要とするほぼすべてのアドレス情報、データ情報、制御情報を搬送する。このバ ス・アーキテクチャにはＢｕｓＣｔｌと、ＢｕｓＤａｔａ［８：０］、ＢｕｓＥ ｎａｂｌｅ、ならびにクロック信号線、電源線およびグラウンド線の各信号伝送 線が含まれる。これらの線は各装置に並列に接続される。 プロセッサはＤＲＡＭと通信し、メモリとの間でデータの読取りおよび書込み を行う。プロセッサは、ビットを所定の伝送線上で所定の時間シーケンス（すな わち、所定のクロック・サイクル）で送信するためにＤＲＡＭに伝達される要求 パケットを形成する。ＤＲＡＭ受信機のバス・インタフェースは、受信された情 報を処理し、メモリ要求のタイプとその動作のバイト数を判定する。ＤＲＡＭは 次いで、要求パケットで示されたメモリ動作を行う。 第５図は、従来技術のプロトコルに従ってデータ転送要求内で送信されるコマ ンド制御情報５００を示す。図の例では、コマンド制御情報５００が、ＢｕｓＣ ｔｌ線および９ビット・データ・バス（ＢｕｓＤａｔａ［８：０］）を介して６ クロック・サイクルで送信される。コマンド制御情報５００は、アドレスを構成 する数群のビット５０１、５０２、５０４、５０６、５０８と、６ビット５１０ 、５１２、５１４、５１６、５１８、５２０からなる命令コードと、カウントを 指定する数群のビット５２２、５２４、５２８とを含む。コマンド制御情報５０ ０内で識別されるアドレスは、ターゲットＤＲＡＭと、動作を実行すべきデータ のＤＲＡＭ内の開始位置とを指定する。コマンド制御情報５００内で識別される カウントは、動作を実行すべき情報の量を指定する。発明の概要および目標 本発明の目的は、制御タイミングとデータ・タイミングの結合を解除する機構 を提供することである。 本発明の他の目的は、最小帯域幅を使用してデータ・タイミングを判定し、同 時に、データ転送を終了すべきであることを知らせてから最後のデータ・パケッ トを送信するまでの待ち時間を最小限に抑える機構を提供することである。 本発明の他の目的は、コマンドに従って任意に長いデータ転送を行う機構を提 供することである。これには、同時に、転送される各データ・パケットごとに新 しい列アドレスを設けることを含めることができる。 本発明の他の目的は、データ転送が終了するのと同時に、プリチャージ動作を 実行すべきであることを知らせる手段を提供することである。 本発明の他の目的は、高価であるために満たすことの困難な、ＤＲＡＭコアに 対する待ち時間要件を課すことなしに、ピン使用度が最大になるように制御情報 とデータ情報をインタリーブする機構および手段を提供することである。 本発明の他の目的は、データ転送の始めと終わりを知らせるために消費される 帯域幅を最小限に抑える制御情報とデータ情報をインタリーブする機構を提供す ることである。 本発明の他の目的は、ピンに与えられた情報を常に解釈するとは限らない装置 を提供することである。各コマンドは、前のコマンド転送に関係する制御情報が 存在するときでも、コマンドに関係する他のすべての制御情報を容易に判定する のに十分な情報を与える。 本発明の他の目的は、一連のコア動作をデータ転送の前に順序付け、任意選択 で、最後のコア動作を、データ伝送が終了した後に順序付ける機構を提供するこ とである。 本発明の他の目的は、ＤＲＡＭのコストおよび複雑さを最小限に抑えるために ある１時点で単一の高電流ＲＡＳ動作を行わせるＤＲＡＭコアを提供することで ある。 本発明の他の目的は、復号空間および復号時間が最小限に抑えられ、機能が最 大になるように、コマンドの符号化を行うことである。 本発明は、コンピュータ・システム内でデータ転送を行う方法および装置を提 供する。この方法は、コントローラにバス上で制御情報を転送させることを含む 。この制御情報はデータ転送動作と、転送すべきデータの開始位置を指定する。 コントローラは、バス上で制御情報を転送した後、データ転送動作で転送すべき 所望のデータ量を判定する。コントローラは、所望のデータ量とデータ転送動作 の開始時間に基いたある時間にバスを介して終了表示を送信する。メモリ装置は バス上の制御情報を読み取る。メモリ装置は、開始位置に記憶されているデータ に対して指定されたデータ転送動作を実行する。メモリ装置は、バス上で終了表 示を検出するまで、指定されたデータ転送動作を実行し続ける。メモリ装置は、 終了表示が検出された時間に基いた時間にデータ転送動作の実行を終了する。 本発明の他の目的、特徴、利点は、添付の図面と下記の詳細な説明から明らか になろう。図面の簡単な説明 添付の図面では、本発明を制限ではなく一例として示す。図中の同じ参照符号 は同様な要素を指す。 第１Ａ図は、従来技術のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）構成要素のブロック図である。 第１Ｂ図は、第１Ａ図に示したＤＲＡＭの記憶セルを示す図である。 第２図は、ＤＲＡＭシステムと、ＤＲＡＭシステムにアクセスするための入出 力ピンおよび信号線とを示すブロック図である。 第３Ａ図は、同期書込みタイミングを示すタイミング図である。 第３Ｂ図は、同期読取りタイミングを示す従来技術のタイミング図である。 第４図は、メモリ・コントローラが要求パケットをチャネルを介してＤＲＡＭ に発行する従来技術のメモリ・システムを示す図である。 第５図は、コントローラから従来技術のプロトコルによるＤＲＡＭへ送信され るコマンド制御情報を示す図である。 第６図は、本発明を含むコンピュータ・システムのブロック図である。 第７図は、本発明の一実施形態によるＤＲＡＭの制御回路および復号回路を示 すブロック図である。 第８図は、本発明の実施形態によるデータ転送を開始するためにコントローラ によって使用されるプロトコルを示すフローチャートである。 第９図は、本発明の一実施形態による要求パケットを示す図である。 第１０図は、従来技術のプロトコルによる、読取り待ち時間が書込み待ち時間 に等しいときのインタリーブされた読取り／書込みトランザクション・タイミン グを示すタイミング図である。 第１１図は、代替従来技術プロトコルによる、多重化データ／行／列制御情報 の同期インタリーブ読取りタイミングを示すタイミング図である。 第１２図は、本発明の非インタリーブ実施形態で実行される５つのトランザク ションのタイミングを示す図である。 第１３図は、本発明のインタリーブ実施形態で実行される５つのトランザクシ ョンのタイミングを示す図である。 第１４図は、従来技術による命令コードを復号する回路を示す図である。 第１５図は、本発明の一実施形態による命令コードを復号する回路を示す図で ある。 第１６Ａ図は、本発明の実施形態による命令コード符号化方式を示す図である 。 第１６Ｂ図は、第１６Ａ図に示した表の続きである。 第１７図は、特定のＤＲＡＭが動作要求に応答すべきかどうかを判定する従来 技術の回路を示す図である。 第１８図は、本発明の実施形態による、特定のＤＲＡＭが動作要求に応答すべ きかどうかを判定する従来技術の回路を示す図である。 第１９図は、本発明の実施形態による、オープン・ビットとクローズ・ビット との間のマッピングと、ビットに応答してＤＲＡＭによって実行される動作とを 示す図である。 第２０Ａ図は、本発明の実施形態による、各内部電源線を介して１つの高電流 動作しか実行させないように構成されたＤＲＡＭを示すブロック図である。 第２０Ｂ図は、本発明の実施形態による、所与の時間にＤＲＡＭ内で１つの高 電流動作しか実行させないように構成されたＤＲＡＭを示すブロック図である。詳細な説明 第６図は、本発明を含むコンピュータ・システムのブロック図である。データ 転送システムは、中央演算処理装置６００と、メモリ・コントローラ６０１と、 ＤＲＡＭ６０３とを含む。メモリ・コントローラ６０１は、ＤＲＡＭ６０３が接 続されたチャネル６２２にＣＰＵ６００を接続する。説明の都合上、チャネル６ ２２上には単一のＤＲＡＭを示す。しかし、本発明はチャネル６２２上の特定の 数のＤＲＡＭには限られない。 ＣＰＵ６００はたとえば、マイクロプロセッサであってもよい。ＣＰＵ６００ は、データ転送動作を必要とする命令を実行する際、所望の転送動作を指定した 制御信号をメモリ・コントローラ６０１へ送信する。メモリ・コントローラ６０ １はたとえば、所望の転送動作を指定するために要求パケットをチャネル６２２ を介してＤＲＡＭ６０３へ送信するように構成された特定用途向け集積回路（Ａ ＳＩＣ）メモリ・コントローラでよい。 一実施形態によれば、チャネル６２２は、デージー・チェーン入力を初期設定 する線６２４と、「クロック・ツー・エンド」線６５０と、「クロック・フロム ・マスタ」線６２８と、「クロック・ツー・マスタ」線６３０と、ＢａｓＥｎａ ｂｌｅ線、ＢｕｓＣｔｌ線、９ビット・データ・バス（ＢｕｓＤａｔａ［８：０ ］）を含む複数の線６２６とを含む。「クロック・ツー・エンド」線６５０はク ロック信号をメモリ・コントローラ６０１から線６３０の端部へ搬送する。「ク ロック・ツー・マスタ」線６３０はクロック信号をチャネル６２２上の様々な装 置に経路指定し、再びメモリ・コントローラ６０１に経路指定する。「クロック ・フロム・マスタ」線６２８は、クロック信号を「クロック・ツー・マスタ」線 ６３０から再びチャネル６２２上の様々な装置に経路指定する。「クロック・フ ロム・マスタ」線６２８上のクロック信号は、コントローラ６０１から送信され る要求パケットおよび書込みデータ・パケットに整列する。「クロック・ツー・ マスタ」線６３０上のクロック信号は、ＤＲＡＭ６０３から送信される読取りデ ータ・パケットに整列する。線６２６を介して伝達される情報には、要求パケッ トと、データ転送制御信号と、データ・パケットとが含まれる。 ＤＲＡＭ６０３は、記憶部６３２と、制御部６３４と、入出力部６３６の３つ の部分に分割される。記憶部６３２は、２つの独立のメモリ・バンク６０２およ び６０６からなるＤＲＡＭコアを含む。単に説明の都合上２バンクＤＲＡＭにつ いて簡単に説明することに留意されたい。本発明は特定の数のメモリ・バンクを 含むＤＲＡＭに限らない。 メモリ・バンク６０２および６０６はそれぞれ、ラッチングセンス増幅器キャ ッシュ６０４および６０８を有する。キャッシュ６０４および６０８は、それぞ れのメモリ・バンクの現在センスされている行を保持する。制御部６３４は制御 ロジック６１０と制御レジスタ６１４とを含む。制御ロジック６１０は、線６２ ４上の制御信号に応答して初期設定動作を実行する。制御レジスタ６１４の読取 りおよび書込みは特殊レジスタ空間コマンドを使用して行われる。制御レジスタ ６１４の内容は、ＤＲＡＭ６０３がどのように動作するかを決定する。たとえば 、制御レジスタ６１４は、ＤＲＡＭ６０３が使用する出力駆動電流と、ＤＲＡＭ ６０３のベース・アドレスと、ＤＲＡＭ６０３の構成およびサイズを決定する値 を記憶することができる。 入出力部６３６は、クロック生成装置６１８と、受信機６２０と、送信機６１ ６とを含む。クロック生成装置６１８は外部クロック信号を使用して、ＤＲＡＭ ６０３が内部で使用するクロック信号を生成する。受信機６２０および送信機６ １６は、内部データ経路に、線６２６よりも遅いクロック速度でかつ線６２６と 等しい帯域幅で動作させる、多重化ハードウェアと記憶ハードウェアとを含む。 第７図は、本発明の一実施形態による、本発明を実施することのできるＤＲＡ Ｍのブロック図である。第７図を参照すると分かるように、ＤＲＡＭ７００は概 略的には、入出力・制御回路７２２と、４つのメモリ・バンクと、複数の列デコ ーダ７１８および７２０と、複数の行デコーダ７０４、７０６、７１２、７１４ とを含む。４つのバンクはそれぞれ、２つのメモリ・ブロックに分割される。具 体的には、ＢＡＮＫ０はブロック７０２Ａとブロック７０２Ｂをに分けられ、Ｂ ＡＮＫ１はブロック７０８Ａとブロック７０８Ｂに分けられ、ＢＡＮＫ２はブロ ック７１０Ａとブロック７１０Ｂに分けられ、ＢＡＮＫ３はブロック７１６Ａと ブロック７１６Ｂに分けられる。 入出力・制御回路７２２はチャネル７２４を介してコントローラから要求パケ ットを受信する。要求パケットは、記憶位置に対応するアドレスと、指定された 記憶位置に記憶されているデータに対して実行すべき動作を指定する命令コード とを含む。読取り動作を実行するときは、入出力・制御回路７２２が行デコーダ ７０４、７０６、７１２、７１４へ制御信号を送信し、指定されたデータを含む 行をキャッシュ内へ移動させる。次いで、入出力・制御回路７２２は列デコーダ ７１８および７２０へ制御信号を送信し、行キャッシュ内の行の列から得たデー タをチャネル７２４上へ送出させる。送信される列は、要求パケット内に含まれ るアドレスに対応する列である。 コントローラ動作 第８図を参照すると、本発明の一実施形態による、データ転送を開始するため にコントローラによって使用されるプロトコルを示すフローチャートである。ス テップ８０２で、コントローラは、データ転送動作で使用されるＤＲＡＭ（「タ ーゲットＤＲＡＭ」）へウェークアップ信号を送信する。ステップ８０４で、コ ントローラは、ターゲットＤＲＡＭへコマンド制御情報を送信する。本発明の一 実施形態によるコマンド制御情報の内容を第９図に示す。 第９図を参照すると分かるように、コマンド制御情報は、ＢｕｓＣｔｌ線およ びＢｕｓＤａｔａ［８：０］線を介して、それぞれ、偶数フェーズと奇数フェー ズとを有する、３クロック・サイクルにわたって送信される。開始ビット９０２ は、ＢｕｓＣｔｌ線を介して第１のクロック・サイクルの偶数フェーズで送信さ れる。下記で詳しく説明するように、開始ビットは、ＤＲＡＭに信号をコマンド 制御情報として識別させるフラグとして働く。 コマンド制御情報は、指定されたデータ転送動作で使用されるターゲットＤＲ ＡＭ内の開始メモリ位置を識別するアドレス９０４を含む。コマンド制御情報は さらに、命令コードと、オープン・ビットおよびクローズ・ビットと、ペンド（ Ｐｅｎｄ）値とを含む。 後述のように、命令コード内のある種のビットは、ターゲットＤＲＡＭ内の制 御線に直接対応する。具体的には、命令コードは、ターゲットＤＲＡＭ内の制御 線に対応する書込みビット９０６と、Ｒｅｇビット９０８と、ＮｏＢｙｔｅＭビ ット９１０とを含む。コマンド制御情報の受信時に、ＤＲＡＭは単に、これらの ビットに記憶されている値をそれぞれの制御線上に置く。命令コードは、指定さ れた動作がブロードキャスト動作であるかどうかを示すブロードキャスト・ビッ ト９１２も含む。 オープン値、クローズ値、ペンド値は、下記で詳しく説明する機能を果たす。 一般には、オープン・ビットおよびクローズ・ビットは、命令コードに指定され た動作の前または後、あるいはその両方にプリチャージ動作またはセンス動作、 あるいはその両方を実行すべきかどうかを指定する。ペンド値は、コマンド制御 情報から、コマンド制御情報に指定された動作に対応するストローブ信号までの 間にＢｕｓＣｔｌ線上にいくつの奇数フェーズ・ビット（他のトランザクション 用の要求パケット内の奇数フェーズ・ビット以外）が現れるかを示す。コマンド 制御情報には、本発明に関係のない他の値「ＥｖａｌＣＣ」および「Ｍａｓｋ」 も含まれる。 再び第８図を参照すると分かるように、制御はステップ８０４からステップ８ ０６に渡る。ステップ８０６で、コントローラはＢｕｓＣｔｌ線を介してストロ ーブ信号を送信する（ステップ８１０）。トランザクションで複数のデータ・パ ケットが使用される場合、第１のデータ・パケットに続いて送信されるデータ・ パケットの列アドレスがＢｕｓＥｎａｂｌｅ線を介して順次送信される（ステッ プ８０８）。ステップ８０８とステップ８１０は、ステップ８１０がステップ８ ０８と並行して実行されることを示すためにステップ８０６で組み合わされてい る。一実施形態では、後続のデータ・パケットのアドレスの伝送は、第１のデー タ・パケットの後に第２のデータ・パケットおよびそれ以後のデータ・パケット を連続的に送信できるように後続のデータ・パケットを送信する時間よりも前の 十分な間隔に開始する。 ステップ８１４で、データはデータ・バス（ＢｕｓＤａｔａ［８：０］）を介 して送信される。このステップでは、データ転送動作が書込み動作であるか、そ れとも読取り動作であるかに応じてターゲットＤＲＡＭとの間でデータを送った り受けたりすることができる。コントローラは、最後のデータ・パケットを送信 する前の一定の期間内に、ＢｕｓＣｔｌ線上で終了信号を送信する（ステップ８ １６）。ステップ８１４の実行中にステップ８１６が実行されることを示すよう に、ステップ８１６とステップ８１４は単一のステップ８１２として示されてい る。 後述のように、メモリ・コントローラの一実施形態は、データ情報と制御情報 のインタリーブを、チャネルをより十分に利用するように動的に調整する。イン タリーブとは、複数のトランザクションに関連付けられたデータ、要求、制御信 号の相対的な順序付けを指す。動的なインタリーブ調整が可能なように、ステッ プ８０４の実行とステップ８０６の実行との間には一定の期間がある。コントロ ーラは、所望のインタリーブを与える（たとえば、ステップ８０４の実行とステ ップ８０６の実行との間に他のトランザクション用のコマンド制御情報を送信す る時間を与える）必要に応じて、ステップ８０６のタイミングをステップ８０４ のタイミングに対して調整することができる。 一実施形態では、コントローラは、所与のＤＲＡＭをターゲットとする要求の 数を制限するように構成される。たとえば、所与のＤＲＡＭに対して２つのデー タ転送動作が要求された場合、コントローラは、未処理の１つの要求が実行され るまで第３の要求を発行するのを控える。ＤＲＡＭが所与の時間に処理しなけれ ばならない要求の数を制限することによって、ＤＲＡＭ内のコマンド待ち行列の サイズが縮小し、ＤＲＡＭの複雑さが低減される。 一実施形態では、チャネル上の未処理の要求の数は、単一のＤＲＡＭが処理し ている要求の数よりも多くてよい。好ましくは、未処理の要求の数は、未処理の 要求の数を示すフィールドのサイズと、チャネル上のすべてのＤＲＡＭが処理す ることのできる要求の総数によってのみ制限される。 異なる転送サイズ判定 典型的なＥＤＯ構成要素およびＳＤＲＡＭ構成要素では、有限数のデータ転送 サイズしかサポートされない。各データ転送サイズごとに、ＤＲＡＭへ送信しな ければならない制御情報の量と、この動作で転送されるデータの量との間に一定 の比率がある。したがって、転送すべきデータの量が多ければ多いほど、ＤＲＡ Ｍへ送信しなければならない制御情報の量も多くなる。たとえば、１つまたは４ つのデータ・ワードの転送しかサポートしないＳＤＲＡＭを用いた場合、８つの データ・ワードを転送するには２度の４ワード転送を行わなければならない。し たがって、命令コードとアドレスとを含む４データ・ワード転送のためにコント ローラがＤＲＡＭへ送信しなければならないすべての制御情報を２度送信しなけ ればならない。 従来技術の要求指向システムでは、データ転送カウントは、コントローラがデ ータ転送動作を開始するためにＤＲＡＭへ送信するコマンド制御情報の一部であ る。データ転送カウントを送信するために制御情報に割り振られるビットの量は 一定である。したがって、システムが単一の転送要求に応答して実行できるデー タ転送のサイズは、使用可能なビット数に指定できるデータ・パケットの数に制 限される。このようにデータ転送に対してサイズ制限が課されるので、より小規 模なデータ転送動作を求める多数の要求を使用して多量のデータの転送を実行す る必要がある。たとえば、データ転送カウントが５ビット長に過ぎず、データ・ パケットが８バイトである場合、データ転送の最大サイズは２５６バイト（３２ 個のデータ・パケット）である。２５６バイトよりも大規模な転送の場合、複数 の要求パケットを使用しなければならない。 従来技術のある要求指向システムでは、コントローラは、終了制御信号をＤＲ ＡＭへ送信することによってデータ転送動作を早めに終了することができる。Ｄ ＲＡＭは、特定のデータ転送動作中に終了制御信号を受信すると、転送されたデ ータの量がこの動作のデータ転送カウントに指定されたデータの量よりも少ない 場合でも、この動作に関するデータの処理を終了する。この技法では、コントロ ーラは、特定の転送サイズが指定された後にデータ転送を縮小することができる が、要求されるトランザクション当たりに最大サイズ限界を有することに関連す る制限は解消されない。 本発明の一態様によれば、要求パケット内のコマンド制御情報はもはやサイズ 情報を含まない。ＤＲＡＭは、コマンド制御情報の伝送とは別に、かつその伝送 の後に続いてコントローラからＤＲＡＭへ送信されるデータ転送制御情報に基づ いてデータの伝送を開始し終了するように構成される。一実施形態によれば、デ ータ転送制御情報には、ＤＲＡＭがいつデータの送信を開始するかを示すために コントローラから送信されるデータ転送開始情報（「ストローブ信号」）と、Ｄ ＲＡＭがいつデータの送信を停止するかを示すデータ転送終了情報（「終了信号 」）とが含まれる。ストローブ信号の伝送と終了信号の伝送との間に経過するク ロック・サイクルの数は、データ転送のサイズを示す。 データ転送動作で複数のデータ・パケットが使用される場合、コントローラは 、第２のデータ・パケットおよびそれ以後のデータ・パケットで送信すべきデー タを含む列を指定する列アドレス情報をＢｕｓＥｎａｂｌｅ線上で順次送信する 。好ましくは、コントローラは、列アドレスを再構築し、列アドレスに対応する データ・パケットがチャネルを介して送信される前にＤＲＡＭコア内の指定され た列からデータを事前取出しするのに十分な時間をＤＲＡＭが確保できるときに 列アドレス情報の伝送を開始する。ＤＲＡＭは、マルチパケット転送時にＢｕｓ Ｅｎａｂｌｅ線を介して列アドレスを連続的に受信するので、次のデータ・パケ ッ トのデータをどこから受信すべきかを判定するためのカウンタを維持する必要は ない。 コマンド制御情報とは別にデータ転送制御情報を送信することによって、任意 の量のデータに関する転送動作を指定することが可能である。したがって、大規 模な転送を、より少ない量のデータを求める複数の要求に分割する必要はない。 一実施形態では、ＤＲＡＭ内の制御回路は、要求パケットを受信した後できるだ け早く、要求されたデータのＤＲＡＭコアからの受信を開始するように構成され る。ＤＲＡＭは、ストローブ信号がＤＲＡＭコアからのデータの受信を開始する のを待たない。しかし、ストローブ信号が受信されるまでＤＲＡＭがチャネル上 でデータを送信することはない。ＤＲＡＭから送信すべき最初のデータ・パケッ トがコアから事前取り出しされているので、最終的にストローブ信号が到着して から最小限の遅延で、チャネルを介してデータ・パケットを送信することができ る。 転送動作に対するストローブ信号（１）を送信してから、転送動作中に第１の パケット（２）を送信するまでの遅延を短縮することには多数の利益がある。た とえば、転送要求から転送の始めまでの最小待ち時間がストローブ−データ間遅 延よりも短くなることはない。したがって、ストローブ−データ間遅延は、高速 コア動作をサポートするＤＲＡＭ用のクリチカル・パスを決定することができる 。また、ストローブ−データ間遅延が長ければ長いほど、コマンド制御情報信号 およびストローブ信号を正確にかつ効率的にパイプライン化するためにコントロ ーラをより複雑にしなければならない。 単一のビット・ストローブ信号と終了信号とを含むデータ転送動作の始めおよ び終わりを示すのに必要な帯域幅は最小限である。一実施形態では、単一の線（ ＢｕｓＣｔｌ線）を使用して、ストローブ信号と終了信号を含め、様々な制御信 号が搬送される。さらに、転送動作を開始し終了するために使用されるチャネル の使用度が転送すべきデータのサイズと共に変動することはない。 ＤＲＡＭは、固有の回路遅延のために、終了信号を受信したときに瞬時にデー タ伝送を終了するわけでない。終了信号によって、ＤＲＡＭはデータ転送の終了 を開始する。転送中の最後のデータ・パケットの伝送は、終了信号を受信したあ とのあるクロック・サイクルで行われる。終了信号を使用して転送動作の終了を 指定すると、重要なこととして、トランザクションに関する終了信号の伝送とト ランザクションの最後のデータ・パケットの伝送との間の待ち時間が最小限に抑 えられる。トランザクションに関する終了信号から、チャネルがトランザクショ ンに関するデータの送信に使用されるのが終了する時間までの待ち時間を短縮す ることによって、コントローラがチャネルを他のトランザクションに使用するの に必要な時間が短縮される。これは、同じチャネルを求めて競合する複数の要求 があるときに特に重要である。 一実施形態では、終了信号を使用してトランザクションを終了または中断する ことができる。終了信号の厳密なタイミングを使用して、転送動作を終了すべき か、それとも単に中断すべきかを示すことができる。たとえば、終了信号をスト ローブ信号に対して１モジュラスで送信する場合、ＤＲＡＭはデータ転送動作を 終了するように構成される。モジュラスとは、ある整数を別の整数で除した後に 得られる剰余のことである。終了信号をストローブ信号に対して異なるモジュラ スで送信する場合、ＤＲＡＭは転送動作を中断するように構成される。ＤＲＡＭ は、継続制御信号を受信したときに、中断されていた転送動作を継続するように 構成することができる。 データ転送制御情報の結合解除 従来技術のシステムでは、データ転送のタイミングはデータ転送を求める要求 のタイミングによって示される。したがって、転送要求が特定のクロック・サイ クルで到着した場合、その要求に指定されたデータが特定のクロック・サイクル から所定のクロック・サイクル数を経てＢｕｓＤａｔａ［８：０］上に現れ始め ることが知られていた。たとえば、要求パケットと、要求パケットに指定された データの転送との間で経過するクロック・サイクルの数は、ＤＲＡＭ内のレジス タに記憶されている値によって求めることができる。このため、従来技術のシス テムは、チャネルの使用度を最大にするために制御信号とデータ信号をどのよう にインタリーブするかに関して融通が利かない。 前述のように、要求パケットに関連するデータ転送のタイミングを制御するデ ータ転送制御情報は、その制御情報に対応するコマンド制御情報とは別に送信さ れる。本発明の他の態様によれば、データ転送制御情報のタイミングは、対応す る要求パケットのタイミングに対して可変である。すなわち、要求パケットを送 信してから、要求パケットに指定された転送を開始するためにストローブ信号を 送信するまでのクロック・サイクル数は、トランザクションごとに異なるもので よい。 本発明の代替実施形態によれば、要求パケットを送信してから、要求パケット に指定されたデータを送信するまでの間に経過する時間が、ストローブ信号およ び終了信号を使用せずに変更される。この実施形態では、要求パケットは、要求 パケットが送信された時間に対して、要求パケットに指定されたデータの送信が いつ開始するかをＤＲＡＭに示す遅延値を含む。ＤＲＡＭは、適切なクロック・ サイクルで、要求に指定されたデータを送信または受信するために、要求パケッ トが到着してから経過するクロック・サイクルをカウントするカウンタを含む。 コントローラは、要求パケットからデータ伝送までの待ち時間を変更することが できるので、下記で詳しく説明するようにチャネル上の動作インタリーブを動的 に調整することができる。 動的インタリーブ調整 前述のように、要求からデータ伝送までのタイミングが一定である関する、た め、従来技術のシステムは、制御信号とデータ信号をどのようにインタリーブす るかに関して融通が利かない。たとえば、第１０図および第１１図は、特定の従 来技術のプロトコル・システムの場合のトランザクションのタイミングを示す。 第１０図を参照すると、読取りアクセスおよび書込みアクセスのインタリーブ されたタイミングが示されている。このインタリーブ構造のために、あるＤＲＡ Ｍへの読取りアクセスを他のＤＲＡＭへの書込みアクセスとインタリーブするこ とができる。第１１図は、代替従来技術プロトコルによる多重化データ／行／制 御情報の同期インタリーブ読取りタイミングを示す。これらの従来技術のインタ リーブ・パターンは共に、非インタリーブ・プロトコルと比べて、ＤＲＡＭのチ ャネルおよび内部資源の使用度を高める。しかし、要求からデータ転送までのタ イミングが一定であり、したがってインタリーブ・パターンが一定である。した がって、コントローラは、システムの状態の変化に応答してチャネルおよびＤＲ ＡＭ資源の使用度を最大にするようにインタリーブを調整することはできない。 コマンド制御状態に指定されたデータを送信するまでのタイミングを変更する ことができれば、従来は不可能であった変更を加えながらＢｕｓＤａｔａ［８： ０］上の情報をインタリーブすることが可能である。本発明の一実施形態によれ ば、コントローラは、制御情報またはデータの伝送に対して内部ＤＲＡＭ待ち時 間が長いにもかかわらずチャネルの使用度を最大にするようにインタリーブを動 的に調整する。 付記Ａおよび第１２図を参照すると、５回の非インタリーブ・データ転送動作 のタイミングが示されている。クロック・サイクル０で、トランザクション０に 関連するウェークアップ信号がコントローラからＢｕｓＣｔｌ線「ＢＣ」上のＤ ＲＡＭへ送信される。クロック・サイクル４ないし６で、トランザクション０に 関するコマンド制御情報が、ＢｕｓＣｔｌ線および９本のバス・データ線「ＢＤ ［８：０］」を介してコントローラからＤＲＡＭへ送信される。クロック・サイ クル１０で、ＤＲＡＭは、コマンド制御情報に指定されたバンクのコマンド制御 情報に指定された行のセンスを開始する。クロック・サイクル１７で、コントロ ーラは、トランザクション０に関連するストローブ信号をＤＲＡＭへ送信する。 クロック・サイクル２３で、ＤＲＡＭはコマンド制御情報に指定されたアドレス から始まるデータの転送を開始する。クロック・サイクル３０で、コントローラ は、トランザクション０に関連する終了信号をＤＲＡＭへ送信する。クロック・ サイクル３８で、ＤＲＡＭは、トランザクション０に関連する最後のデータを送 信する。 トランザクション１に関するウェークアップ信号はクロック信号３５で送信さ れる。クロック・サイクル３９ないし４１で、トランザクション１に関するコマ ンド制御情報が送信される。トランザクション１ないし４に関するタイミングは 図のように進行する。この例は、それぞれの異なるトランザクションに関する信 号をインタリーブしないとトランザクション間のタイミング・オーバラップが最 小限になることを明確に示す。したがって、その後に続くトランザクションを開 始するために使用できる帯域幅が未使用になる。 付記Ｂおよび第１３図を参照すると、インタリーブされたデータ転送動作のタ イミングが示されている。図の例では、トランザクション１に関するウェークア ップ信号は、トランザクション０に関するデータの送信が開始されていないとき でもクロック・サイクル２０で送信される。トランザクション０に関する終了信 号が送信されるまでの間に、トランザクション１に関するウェークアップ信号お よびコマンド制御情報がＤＲＡＭへ送信されている。トランザクション０の実行 中にこの情報が送信されても、情報を転送するために使用される帯域幅は普通な ら使用されないものなので性能ペナルティは課されない。顕著なこととして、付 記Ｂに示したインタリーブ例を使用した場合、５回のトランザクションはクロッ ク・サイクル１３１によって完了するが、付記Ａに示した非インタリーブ・シス テムでは、５回のトランザクションを完了にするには１７２回のクロック・サイ クルが必要である。 制御情報およびデータ情報のインタリーブを動的に調整できるので、コントロ ーラはチャネルの使用度を高めることができる。また、コントローラは、待ち時 間を最小限に抑えるためにバスに課される変化する要件にインタリーブを適応さ せることができる。たとえば、コントローラは、一連のバック・ツー・バック要 求を送信し、次いで要求に応答して送信されるデータを待つことによって、バス がアイドル状態であるコールド・スタートからアクティブ状態に遷移することが できる。スタート後、コントローラは、待ち時間を最小限に抑えることから、Ｄ ＲＡＭのチャネルおよび内部資源の使用度を最大にすることへのシフトに合わせ てインタリーブを調整する。したがって、定常状態が達成された後、コントロー ラは過度に多くのバック・ツー・バック要求を有することを回避する。コントロ ーラは、付記Ｂに示したパターンなど、より円滑なインタリーブ・パターンに切 り換える。本発明のプロトコルを使用するコントローラがどのようにトランザク ションのインタリーブを動的に変更できるかを示す例示的な一連のトランザクシ ョンについては、下記で付記Ｃを参照して詳しく説明する。 信号オーバロード チャネルの使用度を最大にすることを手助けするために、同じ制御線を使用し て多数の制御信号を搬送することができる。たとえば、付記ＡおよびＢに示した プロトコルでは、ＢｕｓＣｔｌ線を使用してウェークアップ信号、ストローブ信 号、コマンド制御情報の一部、終了信号が搬送される。本発明の一実施形態によ れば、クロック・サイクルは偶数フェーズと奇数フェーズに分割される。クロッ ク・サイクルの偶数フェーズに、ＢｕｓＣｔｌ線上では、コマンド制御情報の前 に、非零値「スタート・ビット」が存在する。ＤＲＡＭは、スタート・ビットが 検出された後、クロック・サイクルの以後の３回の奇数フェーズ中のＢｕｓＣｔ ｌ線上の信号が、コマンド制御情報の一部であり、ストローブ信号やウェークア ップ信号や終了信号の一部ではないことを知る。ストローブ信号、ウェークアッ プ信号、終了信号はすべて、クロック・サイクルの奇数フェーズにＢｕｓＣｔｌ 線上で非零値によって示される。したがって、ＤＲＡＭは信号どうしを区別する 何らかの機構を有さなければならない。 固定インタリーブを使用する本発明の実施形態では、動作を指定するコマンド 制御情報に対して一定の間隔を置いてその動作が開始される。したがって、ＤＲ ＡＭは単に、コマンド制御情報の到着時間と既知の間隔とを使用して、動作をい つ実行すべきかを判定する。トランザクションに関連する終了信号は常に、Ｂｕ ｓＣｔｌ線上の対応するコマンド制御情報の後の次の奇数フェーズ信号である。 したがって、コマンド制御情報を識別することができる場合は、終了信号も識別 することができる。クロック・サイクルの奇数フェーズ中のＢｕｓＣｔｌ線上の 信号はウェークアップ信号である。 同じ制御信号（すなわち、同じ線を使用し、かつ同じ特性を有する制御信号） どうしを区別する前述の方法は、固定インタリーブを使用する実施形態でうまく 働く。しかし、要求パケットからそれに対応するストローブ信号までのタイミン グ間隔が可変である場合は、受信された要求パケットに対応するストローブ信号 をいつ探すべきかをＤＲＡＭに示す機構を設けなければならない。 付記Ｂに示した例では、トランザクションに関するコマンド制御情報を送信し てからトランザクションに関するストローブ信号を送信するまでの期間は一定で はない。したがって、ＤＲＡＭは、ＢｕｓＣｔｌ線上に到着するすべての信号の うちで、トランザクション１に関するコマンド制御情報に関連するストローブ信 号がクロック・サイクル４７での信号であることを判定する他の何らかの機構を 有さなければならない。 本発明の一実施形態によれば、ＤＲＡＭは、前にチャネル上にどんな情報が現 れたかの知識に基づいてＢｕｓＣｔｌ線上の同じ信号どうしを区別することがで きる。チャネル上のデータに関する情報を得るために、ＤＲＡＭは常にチャネル を監視する。ＤＲＡＭがチャネルを常に監視するので、コントローラがウェーク アップ信号をＤＲＡＭへ送信する必要はない。したがって、ＢｕｓＣｔｌ線上の 唯一の同じ信号はストローブ信号と終了信号である。 この実施形態によれば、コントローラがストローブ信号および終了信号を送信 する順序は、コントローラが要求パケットを送信する順序に一致しなければなら ない。たとえば、コントローラがトランザクション０、１、２に関する要求パケ ットをその順序で送信する場合、コントローラはトランザクション０、１、２に 関するストローブ信号および終了信号をその順序で送信しなければならない。 前述の制約の下で、ＤＲＡＭは、チャネル上のストローブ信号と終了信号を正 しく識別するのに必要な情報を有する。具体的には、ＢｕｓＣｔｌ線上の第１の 制御信号は常に、第１のトランザクションに関連するストローブ信号になる。ス トローブ信号の後に続く制御信号は常に、前のストローブ信号に対応するトラン ザクションに関する終了信号である。終了信号の後に続く制御信号は常に、前の ストローブ信号に関連するトランザクションのすぐ後に続くトランザクションに 関するストローブ信号になる。 前述の手法では、ＤＲＡＭは、ストローブ信号と終了信号を正確に識別するこ とができるが、２つの自明の欠点を有する。第１に、すべてのＤＲＡＭが常にチ ャネルを監視する必要がある。あるＤＲＡＭがある期間にわたって線を監視しな かった場合、そのＤＲＡＭが同じ制御信号どうしを正確に識別することはできな い。ＤＲＡＭは常にチャネルを監視するので、ＤＲＡＭが電源遮断モードを開始 することによってエネルギーを保存することはできない。すべてのＤＲＡＭに常 に電力を供給する際に伴う経費は顕著なものである。 第２の欠点は、コントローラがコマンド制御情報とまったく同じ順序で制御信 号を送信しなければならないことである。そのため、コントローラは選択できる インタリーブ・パターンのタイプに関して制限される。具体的には、コントロー ラが、トランザクションの順序を変更するインタリーブ・パターンを選択するこ とはできない。 本発明の代替実施形態によれば、コントローラは、要求パケット内のコマンド 制御情報の一部として、コマンド制御情報に対応するストローブ信号をＤＲＡＭ が識別できるようにするデータを送信するように構成される。たとえば、一実施 形態では、コントローラはコマンド制御情報内に「ペンド」値を含む。要求パケ ット内のペンド値は、トランザクションに関するコマンド制御情報の終わりから トランザクションに関する実際のストローブ信号までの間にストローブ信号と同 一の制御信号がいくつ発生するかを示す。ＤＲＡＭは、ペンド値に基づいて、コ マンド制御情報が到着する前にチャネル上に何が現れたかを知る必要なしに制御 信号を識別することができる。 付記Ｂに示した例では、トランザクション１に関するコマンド制御情報がクロ ック・サイクル２４で送信され、トランザクション１に関するストローブ信号が クロック・サイクル４７で送信される。トランザクション１に関するコマンド制 御情報を送信してからトランザクション１に関するストローブ信号を送信するま での間に、トランザクション０に関する終了信号、トランザクション２に関する ウェークアップ信号、トランザクション２に関する要求パケットが送信される（ ＤＲＡＭは、クロック・サイクルの偶数フェーズにスタート・ビットを検出する ことによって、トランザクション１に関するコマンド制御情報を無視すべきであ ることを知る）。 トランザクション０に関する終了信号とトランザクション２に関するウェーク アップ信号は共に、ストローブ信号と同じ特性を有する。したがって、トランザ クション１に関するコマンド制御情報で送信されるペンド値は２である。このペ ンド値によって、ＤＲＡＭは、トランザクション１に関する実際のストローブ信 号の前にＢｕｓＣｔｌ線上に２つのストローブ状信号が現れることを知らされる 。ＤＲＡＭは、トランザクション１に関するコマンド管理情報を受信した後にチ ャネルを監視する。ＤＲＡＭは、トランザクション１に関するコマンド制御情報 内のペンド情報と、トランザクション１に関するコマンド制御情報を受信した後 にチャネル上で発生する信号とに基づいて、トランザクション１に関するストロ ーブを識別することができる。 ペンド手法は、トランザクションで使用されるＤＲＡＭが、トランザクション に関するコマンド制御情報が到着する前にチャネル上に何が現れたかを知る必要 がないので、一定チャネル監視手法の欠点を解消する。したがって、ＤＲＡＭは 、ウェークアップ信号が到着し、要求パケットが送信される直前まで電源遮断モ ードであることができる。また、ペンド手法では、トランザクションを、要求さ れたのと同じ順序で送信する必要はない。したがって、コントローラは順序を変 更したトランザクションがいくつかあるインタリーブ・パターンを示すことがで きる。 プリチャージ通知の遅延 コントローラによって要求パケットが送信された時点で、コントローラには、 トランザクションが完了した後にプリチャージ動作を実行すべきかどうかを判定 するのに十分な情報がなくなることがある。したがって、本発明の一実施形態に よれば、要求パケットで送信されるコマンド制御情報は、トランザクション後に プリチャージを行うかどうかの表示を含まない。コントローラは、転送動作の終 了を開始する終了信号をＤＲＡＭへ送信したときにプリチャージを行うべきかど うかをＤＲＡＭに伝達する。終了信号の伝送が遅延するので、プリチャージ動作 が適切であるか否かの判定は、要求パケットを送信してから終了信号を送信する までに間に得られた情報に基づいてコントローラによって下すことができる。 たとえば、要求パケットが送信された時点で、同じＤＲＡＭ内のそれぞれの異 なる行のデータを求める追加要求が到着していないことがある。したがって、動 作後プリチャージは必要ではないように思われる。しかし、終了信号を送信する 前に、ＤＲＡＭ内の同じバンクの異なる行に対する動作を実行することを求める 要求が到着することがある。コントローラは、現動作に関する終了信号を送信す る際、プリチャージ動作を実行すべきであることをＤＲＡＭに伝達することがで きる。したがって、ＤＲＡＭは、現データ転送動作を完了しながら適切な行を含 むバンク上でプリチャージ動作を開始することができる。 ある動作後にプリチャージを実行すべきであるかどうかを伝達するためにコン トローラによって使用される技法は好ましくは、データが通常、一連の１つまた は複数の固定サイズ・パケットとして転送され、各パケットが単一のクロック・ サイクル中に送信できるよりも多くのデータを含むことを利用する。単一のパケ ットの伝送が複数のクロック・サイクルにわたって行われるので、複数のクロッ ク・サイクルのうちの任意の１つのクロック・サイクル中に終了信号を送信し、 特定のパケットが最後のパケットであることを示すことができる。たとえば、単 一のデータ・パケットを送信するのに４サイクル・クロックかかり、ＤＲＡＭが 、終了信号を受信した後に１つのデータ・パケットしか送信しないように構成さ れていると仮定する。最後から２番目のデータ・パケットが送信される４クロッ ク・サイクルのうちの任意の１クロック・サイクルで終了信号が送信されるかぎ り、データ伝送は適切な時間に終了する。 本発明の一実施形態によれば、コントローラは終了信号の厳密なタイミングを 使用して、ＤＲＡＭにプリチャージ動作を実行すべきかどうかを示す。たとえば 、コントローラが、前述のように、４クロック・サイクルのうちの任意の１クロ ック・サイクル中に終了信号を送信することによって適切な時間に転送を終了す ることができると仮定する。コントローラは、４つの可能なクロック・サイクル のうちの第１のクロック・サイクルで終了信号を送信することによってプリチャ ージを行うべきであることと、４つの可能なクロック・サイクルのうちの第２の クロック・サイクルで終了信号を送信することによってプリチャージを行うべき ではないことをＤＲＡＭに示すことができる。ＤＲＡＭは、４つの可能なクロッ ク・サイクルのうちのどのクロック・サイクルに終了信号が現れたかを判定する ことによってプリチャージ情報を復号する。ＤＲＡＭはたとえば、対応するスト ローブが受信されたクロック・サイクルに対する、終了信号が受信されたクロッ ク・サイクルのモジュラスを判定することによって、この判定を下すことができ る。 代替実施形態によれば、４つの利用可能なクロック・サイクルのそれぞれに特 定のプリチャージ動作が関連付けられる。たとえば、ＤＲＡＭは４つのバンク・ メモリを含むことができる。前述の技法は、第１の可能なクロック・サイクル中 の終了信号によってＤＲＡＭが第１のメモリ・バンクをプリチャージし、第２の 可能なクロック・サイクル中の終了信号によってＤＲＡＭが第２のメモリ・バン クをプリチャージし、第３の可能なクロック・サイクル中の終了信号によってＤ ＲＡＭが第３のメモリ・バンクをプリチャージし、第４の可能なクロック・サイ クル中の終了信号によってＤＲＡＭが第４のメモリ・バンクをプリチャージする ように拡張することができる。重要なこととして、この実施形態では、１つのメ モリ・バンク上の動作に関する終了信号の位置によって、異なるメモリ・バンク 上でプリチャージ動作を行うべきであることを示すことができる。この実施形態 では、コマンド制御情報は、終了信号のタイミングにかかわらずに、プリチャー ジを行うべきでないことを指定するビットを含むことができる。 命令コード化の最適化 通常、コントローラは、所望の動作に対応する命令コードを含む要求パケット をＤＲＡＭへ送信することによってＤＲＡＭに実行させたい動作をＤＲＡＭに示 す。要求パケットにどのように応答するかを判定するには、命令コードの各ビッ トを、機能を制御するためにインタフェースを通じてグローバルに送信する前に ＤＲＡＭ上の受信点からデコーダに配線しなければならない。この配線・復号プ ロセスでは空間および電力が消費される。命令コード復号を行う典型的な回路を 第１４図に示す。 第１４図を参照すると分かるように、復号回路１４００は、複数のピン１４０ ２と、複数のグローバル制御線１４０４と、複数の復号装置１４０６とを含む。 各復号装置１４０６は特定のグローバル制御線１４０４に対応する。ピン１４０ ２で多ビット命令コードが受信されると、この命令コード全体が各復号装置１４ ０６に経路指定される。各復号装置１４０６は命令コードを復号し、復号装置自 体に対応する制御線１４０４に適用するのに適切な信号を判定する。 第１５図を参照すると、本発明の実施形態による復号回路１５００が示されて いる。復号回路１５００は、復号回路１４００と同様に、複数のピン１５０２、 １５０４、１５０６と、複数の復号装置１５０８、１５１０、１５１２と、複数 のグローバル制御線１５１６、１５１８、１５２０とを含む。各復号装置１５０ ８、１５１０、１５１２は制御線１５１６、１５１８、１５２０のうちの１本に 対応する。従来技術の復号装置１４００とは異なり、各復号装置１５０８、１５ １０、１５１２は１本のピンからの信号しか受信しない。復号装置は、ピンから の信号と復号装置に記憶されている状態情報に基づいて、復号装置自体に対応す る制御線に適切な信号を適用する。 第１４図に示した従来技術の回路に勝る復号回路１５００の利点には、配線要 件の低減と、電力消費量の低下と、回路複雑さの低減とが含まれる。具体的には 、信号をピン１５０２、１５０４、１５０６からそれぞれ復号装置１５０８、１ ５１０、１５１２に経路指定するにはピン１本当たりに１本の線があるだけでよ い。さらに、デコーダ１５０８、１５１０、１５１２の複雑さは著しく低減され る。 復号回路１５００が正しく働くには、コントローラによって送信される命令コ ードに、線１５１６、１５１８、１５２０上で搬送される信号に直接対応するビ ットが含まれなければならない。通常、グローバル制御線にはＮｏＢｙｔｅＭ線 と、Ｒｅｇ線と、Ｗｒｉｔｅ線とが含まれる。ＮｏＢｙｔｅＭ線は、命令に指定 されたデータに対してバイト・マスクを使用すべきであるかどうかを示す。Ｒｅ ｇ線は、この動作がレジスタに関係するものであるか、それともメモリに関係す るものであるかを示す。Ｗｒｉｔｅ線は、動作が読取り動作であるか、それとも 書込み動作であるかを示す。 第１６Ａ図および第１６Ｂ図は、本発明の実施形態による命令コード符号化方 式を示す。第１６Ａ図および第１６Ｂ図を参照すると、命令コード内のビットが 、対応する動作を実行するために各グローバル制御線上に置くべき信号を直接示 す動作・命令コード間マッピングが示されている。具体的には、各命令コードは 、ＮｏＢｙｔｅＭ制御線上に信号を置くべきかどうかを指定するビット「ＯＰ［ ２］」と、Ｒｅｇ制御線上に信号を置くべきかどうかを指定するビット「ＯＰ［ １］」と、Ｗｒｉｔｅ制御線上に信号を置くべきかどうかを指定するビット「Ｏ Ｐ［０］」とを有する。可能な各動作タイプに対応する命令コードは、グローバ ル制御線上で適切な信号を生成させるように設定された様々な命令コード・ビッ トを有する。たとえば、レジスタ読取り命令動作を実行するには、ＮｏＢｙｔｅ Ｍ制御線およびＲｅｇ制御線上で信号を生成しなければならないが、Ｗｒｉｔｅ 制御線上では生成してはならない。したがって、レジスタ読取り動作に対応する 命令コードでは、ＮｏＢｙｔｅＭ制御線、Ｒｅｇ制御線、Ｗｒｉｔｅ制御線に対 応するビットはそれぞれ、「１」、「１」、「０」である。 ブロードキャスト動作 要求パケットに指定された動作が特にＤＲＡＭに関するものであり、あるいは 要求パケットでブロードキャスト動作が指定されている場合、ＤＲＡＭは要求パ ケットに応答する。第１７図は、特定のＤＲＡＭが動作要求に応答すべきである かどうかを判定する従来技術の回路を示す。 第１７図を参照すると分かるように、比較器１７０２は、要求パケット内のア ドレス・ビットをＤＲＡＭの装置ＩＤと比較する。要求パケット内のアドレス・ ビットが装置ＩＤに一致しない場合、ＡＮＤゲート１７０６の一方の入力へ論理 ＬＯＷが送信される。したがって、ＡＮＤゲート１７０６の出力はＬＯＷになる 。要求に含まれる命令コードは復号装置１７０４によって復号される。復号装置 １７０４は、要求パケット内の命令コードを復号し、命令コードで指定された動 作に基づいて線１７０８および１７１０を介して信号を送信する。命令コードが ブロードキャスト動作を表す場合、復号装置１７０４は論理ＨＩＧＨを線１７１ ０に適用する。命令コードが非ブロードキャスト動作を表す場合、復号装置１７ ０４は、コマンドを示す信号を線１７０８上で送信し、論理ＬＯＷを線１７１０ 上で送信する。線１７１０およびＡＮＤゲート１７０６の出力はＯＲゲート１７ １２に印加される。ＯＲゲート１７１２の出力での信号は、指定された動作をＤ ＲＡＭが処理すべきかどうかを決定する。指定された動作がブロードキャスト動 作であるとき、ＯＲゲート１７１２の出力は、ＡＮＤゲート１７０６の出力にか かわらずＨＩＧＨである。 第１８図を参照すると、本発明の実施形態による、ＤＲＡＭが要求パケットに 応答すべきかどうかを判定する回路が示されている。第１７図に示した回路と同 様に、回路１８００は、要求パケット内のアドレス・ビットをＤＲＡＭの装置Ｉ Ｄと比較する比較器１８０２を含む。しかし、回路１８００は、要求の命令コー ド内の１ビットが、その要求がブロードキャスト動作に関するものであるかどう かを示すプロトコル向けに構成される。再び第１６Ａ図および第１６Ｂ図を参照 すると分かるように、一実施形態で使用される命令コードは、命令コードで指定 された動作がブロードキャスト動作であるかどうかを示すビット「Ｏｐ［３］」 を含む。 動作がブロードキャスト動作であるかどうかを示すビットが命令コードに含ま れるので、その動作がブロードキャスト動作であるかどうかを判定するために命 令コードを復号する必要はない。ブロードキャスト・ビットの値は、ＯＲゲート １８０４の一方の入力に直接送られる。ＯＲゲート１８０４の他方の入力は、要 求内のアドレスがＤＲＡＭの装置ＩＤに一致したかどうかを示す信号を受信する 。ＯＲゲート１８０４の出力は、ＤＲＡＭが要求に応答すべきかどうかを示す。 あらゆるタイプの動作に関する命令コードに、その動作がブロードキャスト動 作に関するものであるかどうかを指定するビットが含まれるので、ブロードキャ スト動作を識別するために命令コードを復号する必要は回避される。したがって 、回路１８００が、第１７図に示した回路よりも簡単で効率的であることは明ら かである。 コントローラが指定する状態変化 典型的なＤＲＡＭでは、データが記憶セルから直接送信されることはない。デ ータは伝送前に一時的にセンス増幅器にコピーされる。通常、センス増幅器は１ データ行しか記憶しない。現在記憶されている行以外のデータ行に対して動作を 実行する場合、２つの動作を実行しなければならない。第１の動作はプリチャー ジ動作と称され、メモリ内のビット線対が中点電圧レベルに等化される。第２の 動作はセンス動作と呼ばれ、動作が実行される行がセンス増幅器上にコピーされ る。プリチャージ動作からその後に続くセンス動作までの間、当該のＤＲＡＭは クローズ状態であると言われる。それ以外のすべてのときは、ＤＲＡＭはオープ ン状態であると言われる。 従来技術では、ＤＲＡＭは、コントローラからのデータ転送要求を満たす前に プリチャージ動作およびセンス動作を実行する必要があるかどうかを判定するよ うに構成される。通常、ＤＲＡＭは、要求パケットに含まれるアドレスをバンク 内の現アドレスと比較することによってこの判定を下す。アドレスが一致する場 合、センス増幅器からデータが送信され、プリチャージ動作もセンス動作も必要 とされない。アドレスが一致しない場合、ＤＲＡＭはプリチャージ動作およびセ ンス動作を行い、適切な行から得たデータをセンス増幅器にロードするが、デー タ転送要求は満たさない。 ＤＲＡＭがアドレス比較を行うのに必要なオーバヘッドおよび複雑さのために 、著しくコストがかかり、性能が低下する。したがって、本発明は、データ転送 要 求を出す前にプリチャージ動作またはセンス動作、あるいはその両方が必要かど うかを判定するコントローラを提供する。このコントローラが判定を下すので、 ＤＲＡＭの複雑さが低減され、同時にデータ転送システム全体の性能が向上する 。コントローラは、命令コード内のデータのアドレスと、そのアドレスに対応す るバンクの現在の状態と、現在バンクに記憶されているデータのアドレスとに基 づいてプリチャージ動作またはセンス動作、あるいはその両方が必要であるかど うかの判定を下す。通常、この情報はすでにコントローラによって他の目的のた めに維持される。したがって、コントローラが判定を下すための追加オーバヘッ ドはほとんど必要とされない。 コントローラは、特定のデータ転送動作に関して判定を下した後、この決定を ＤＲＡＭに伝達しなければならない。好ましくは、コントローラは、トランザク ションに関するコマンド制御情報と共に送信されるデータを通じてこの判定をＤ ＲＡＭに伝達する。本発明の一実施形態によれば、コマンド制御情報は、動作に 対応するメモリ・セルをセンスしプリチャージすることに関してどんな処置をと るべきかをＤＲＡＭに示す２ビット（「オープン」および「クローズ」）を含む 。ＤＲＡＭは、現バンク状態ならびにオープン・ビットおよびクローズ・ビット の値に基づいて、どんな処置をとるべきかを判定する。 一般に、クローズ・ビットは、コマンド制御状態に指定された動作を実行した 後にメモリ・バンクをプリチャージするかどうかを示し、オープン・ビットは、 動作の前に何らかの種類のセンス動作またはプリチャージ／センス動作を実行し なければならないかどうかを示す。オープン・ビットおよびクローズ・ビットに 応答してとられる処置は、当該のバンクの前の状態に依存する。第１９図は、本 発明の一実施形態では、オープン・ビット、クローズ・ビット、前のバンク状態 の各値の組合せが、とるべき処置に対してどのようにマップされるかを示す。 第１９図を参照すると分かるように、現バンク状態がクローズであり、オープ ン・ビットおよびクローズ・ビットがそれぞれ、「０」および「１」である場合 、ＤＲＡＭがデータ転送要求に応答して処置をとることはない。処置がとられな いので、バンクの状態はクローズのままである。現バンク状態がクローズであり 、オープン・ビットおよびクローズ・ビットがそれぞれ、「１」および「０」で あ る場合、ＤＲＡＭはバンクをセンスし、次いでコマンド制御情報に指定された動 作を実行する。動作が実行された後、バンクはオープン状態になる。現バンク状 態がクローズであり、オープン・ビットとクローズ・ビットが共に「１」である 場合、ＤＲＡＭはバンクをセンスし、指定された動作を実行し、バンクをプリチ ャージする。これらの処置がとられた後、バンクはクローズ状態になる。現バン ク状態がクローズ状態である場合、オープン・ビットとクローズ・ビットが共に 「０」であってはならない。 現バンク状態がオープンであり、オープン・ビットとクローズ・ビットが共に 「０」である場合、ＤＲＡＭは単に、コマンド制御情報に指定された動作を実行 する。動作後に、バンクはオープン状態になる。現バンク状態がオープンであり 、オープン・ビットとクローズ・ビットがそれぞれ、「０」および「１」である 場合、ＤＲＡＭはコマンドを実行し、次いでメモリ・バンクをプリチャージする 。バンクは、プリチャージされた後、クローズ状態になる。現バンク状態がオー プンであり、オープン・ビットおよびクローズ・ビットがそれぞれ、「１」およ び「０」である場合、ＤＲＡＭはバンクをプリチャージし、バンクをセンスし、 指定された動作を行う。動作が実行された後、バンクはオープン状態になる。現 バンク状態がオープンでありオープン・ビットとクローズ・ビットが共に「１」 である場合、ＤＲＡＭはバンクをプリチャージし、バンクをセンスし、指定され た動作を実行し、次いでバンクをプリチャージする。これらの動作が実行された 後、バンクはクローズ状態になる。 本発明は、内部ＤＲＡＭ動作に対してコントローラにかなり強い制御を与える だけでなく、要求パケットと指定された動作との１対多数対応を確立する。具体 的には、単一の要求パケットによってＤＲＡＭに（１）複数のＤＲＡＭコア動作 、（２）ＤＲＡＭコア動作およびデータ転送動作、または（３）データ転送動作 および複数の動作コア動作を実行させることができる。要求パケットに応答して ＤＲＡＭが実行する動作の数を増加することによって、実行される動作当たりの 制御情報の比が著しく低減される。 線雑音低減 典型的なＤＲＡＭでは、複数のメモリ・バンクが同じ電源線を介して電力を受 け取る。メモリ・バンク上でプリチャージ動作またはセンス動作を実行すると必 ず、バンクが接続された電源線上にいくらかの雑音が発生する。一般に、メモリ ・バンクには、他のメモリ・バンクによって並行して実行されている動作は分か らない。したがって、同じ電源線を介して電力を供給される２つ以上のメモリ・ バンクは、プリチャージ動作またはセンス動作、あるいはその両方を並行して行 うことができる。雑音を発生させる複数の動作を並行して実行するために電源線 において雑音が増大すると、当該のＤＲＡＭの信頼性が低下し、あるいは電源線 を大型化しなければならなくなり、そのために貴重なダイ面積が使用される。 このような信頼性問題を防止するには、従来技術のＤＲＡＭを網羅的に試験し 、すべての可能なセンス・パターンおよびプリチャージパターンをエラーなしに 実行できるようにしなければならない。本発明では、ＤＲＡＭに所与の電源線上 の１つのバンクにしかプリチャージ動作またはセンス動作を実行させないように 構成された制御回路を含む。ＤＲＡＭが一度にチャージまたはセンスさせるのが 電源線上の１つのバンクだけなので、ＤＲＡＭには、並行するセンス動作および プリチャージ動作による雑音問題が生じない。さらに、ＤＲＡＭが、発生しない パターンに関する試験を受ける必要はない。また、電源線が複数の動作のための 電流を処理できなくてもよいので、ＤＲＡＭのダイ・サイズを減少させることが できる。ＤＲＡＭ内の制御回路はこの制限を様々な方法で課すことができる。 一実施形態では、制御回路は各電源線ごとに待ち行列を含む。そのような実施 形態を第２０Ａ図に示す。第２０Ａ図を参照すると分かるように、ＤＲＡＭ２０ ００は制御回路２００２と、結合サイト２０２０から延びる２本の電源線を介し て電力を供給される４つのメモリ・バンクを含む。制御回路２００２は、チャネ ル２００８を介し入出力装置２０３０を通じてコントローラ２００４から要求パ ケットを受信する。要求パケットは、データ転送動作と、動作が実行されるメモ リ・バンクとを指定する。制御回路２００２は、指定された動作でいつプリチャ ージ動作またはセンス動作が必要になるかを検出するように構成される。要求さ れた動作でプリチャージ動作またはセンス動作が必要であるとき、その動作は、 要求パケットに指定されたメモリ・バンクが接続された電源線に関連付けられた 待ち行列上に置かれる。たとえば、制御回路２００２が、バンク２０１０をプリ チャージすることを必要とする動作を指定する要求パケットと、バンク２０１２ をセンスすることを必要とする動作を指定する要求パケットを受信するものと仮 定する。バンク２０１０および２０１２は同じ電源線２０１４から電力を供給さ れる。したがって、制御回路２００２は、電源線２０１４に関連付けられた待ち 行列２０１６に両方の動作を入れる。 制御回路２００２は、所与の待ち行列内の動作を一度に実行する。したがって 、上記で与えた例で、制御回路２００２はバンク２０１０上の動作を実行させ、 次いでバンク２０１２上の動作を実行させることができる。動作が順次実行され るので、同じ電源線に接続されたバンク上で１つのセンス動作またはプリチャー ジ動作が並行して実行される。制御回路２００２が各電源線ごとに別々の待ち行 列を維持するので、同じＤＲＡＭ２０００内のそれぞれの異なる電源線から電力 を供給されるバンク上でプリチャージ動作およびセンス動作を並行して実行する ことができる。この実施形態では、コントローラ２００４は好ましくは、電源線 に関連付けられた待ち行列がオーバフローするのを防止するように各要求パケッ ト内のオープン・ビットおよびクローズ・ビットを設定するように構成される。 代替実施形態では、制御回路２００２は、センス動作またはプリチャージ動作 が現在実行されている他のバンクと同じ電源線に接続されたバンク上でセンス動 作またはプリチャージ動作を実行することを必要とする動作を求める要求パケッ トを無視するように構成される。他の実施形態では、制御回路２００２は、この 制約に違反する要求パケットを処理せずに、その要求パケットが実行されないこ とを示すメッセージをコントローラ２００４へ送り返す。 同じ電源線上のバンクによる並行するセンス動作およびプリチャージ動作を禁 止することによって、メモリ・バンク間に確立することのできる並行性の程度が 制限されるが、本発明の全体的なアーキテクチャはこの制約に違反せずにチャネ ル使用度を最大にするように設計されている。具体的には、コントローラは、チ ャネルの使用度を最大にするようにトランザクションのインタリーブを調整する 。ＤＲＡＭ内の並行性が欠落しているので、すでに十分に利用されているチャネ ルのスループットが増大する。したがって、同じ電源線上のバンクによる並行す るセンス動作およびプリチャージ動作を禁止しても、データ転送システムの性能 が 悪影響を受けることはない。 第２０Ｂ図に示した代替実施形態では、ＤＲＡＭ２０００は単一の待ち行列２ ０５０を含む。ＤＲＡＭ２０００がそれ自体内のメモリ・バンク上でプリチャー ジ動作またはセンス動作を実行することを必要とするすべての動作は、制御回路 ２００２によって待ち行列２０５０に入れられる。制御回路２００２は、待ち行 列２０５０に記憶されている動作を順次処理し、複数のプリチャージ動作または センス動作が同時に実行されるのを防止する。この実施形態では、１電源線当た り１待ち行列実施形態で可能な並行性は許容されないが、制御回路がそれほど複 雑でなくて済む。 他の実施形態では、ＤＲＡＭ上の制御回路は、１電源線当たり１コア動作制限 を実施しない。コントローラ内の制御回路は、同じ電源線に接続されたバンク上 で複数のコア動作を同時に実行させることのない順序およびタイミングを選択す ることによって要求パケットを送信するように構成される。この実施形態では、 ＤＲＡＭは、それ自体が制約を実施しない場合でも、一度に１つのコア動作しか サポートしないように設計された電源線を備えることができる。 動的調整インタリーブの例 付記Ｃを参照すると、コントローラがインタリーブを動的に調整した一連のト ランザクションが示されている。コントローラは、クロック・サイクル０でＢｕ ｓＣｔｒｌ線を介して第１のトランザクション（トランザクション０）に関する ウェークアップ信号を送信する。コントローラは、クロック・サイクル４からク ロック・サイクル６までの間にＢｕｓＣｔｌ線およびＢｕｓＤａｔａ［８：０］ 線を介してトランザクション０に関する要求パケットを送信する。コントローラ はクロック・サイクル８からクロック・サイクル１０までの間にＢｕｓＥｎａｂ ｌｅ線を介して列アドレス情報を送信する。この列アドレス情報は、トランザク ションで使用される第２のデータ・パケットおよびそれ以後のデータ・パケット のデータの列アドレスを示す。第１のパケットのデータの列アドレスは要求パケ ットに含められる。クロック・サイクル１０で、コントローラはトランザクショ ン０に関するストローブ信号を送信する。ストローブ信号のタイミングは、ＤＲ ＡＭに、トランザクション０に関するデータの検索および送信をいつ開始すべき かを示す。ストローブ信号に応答して、ＤＲＡＭは、クロック・サイクル１０で 、指定された列からのデータの検索を開始し、クロック・サイクル１６でＢｕｓ Ｄａｔａ［８：０］線を介してデータの送信を開始する。ＤＲＡＭはまず、要求 パケットに指定された列からデータを検索し、次いでＢｕｓＥｎａｂｌｅ線を介 して送信された列アドレス情報に指定された列からデータを検索する。コントロ ーラは、クロック・サイクル１５でＢｕｓＣｔｒｌ線を介してトランザクション ０に関する終了信号を送信する。終了信号のタイミングは、ＤＲＡＭに、トラン ザクション０に関するデータの送信をいつ停止すべきかを示す。ＤＲＡＭは、終 了信号に応答して、クロック・サイクル１８の後にデータの検索を終了し、クロ ック・サイクル２３の後にデータの転送を終了する。トランザクション０に関し て合計で２オクトバイト・データ・パケットが送信される。 コントローラは、クロック・サイクル８でＢｕｓＣｔｒｌ線を介してトランザ クション１に関するウェークアップ信号を送信する。コントローラは、クロック ・サイクル１２からクロック・サイクル１４までの間にＢｕｓＣｔｒｌ線および ＢｕｓＤａｔａ［８：０］線を介してトランザクション１に関する要求パケット を送信する。コントローラは、クロック・サイクル２０からクロック・サイクル ３１までの間にＢｕｓＥｎａｂｌｅ線を介して列アドレス情報を送信する。この 列アドレス情報は、トランザクションで使用される第２のデータ・パケットおよ びそれ以後のデータ・パケットのデータの列アドレスを示す。第１のパケットの データの列アドレスは要求パケットに含められる。クロック・サイクル２２で、 コントローラはトランザクション１に関するストローブ信号を送信する。ストロ ーブ信号のタイミングは、ＤＲＡＭに、トランザクション１に関するデータの検 索および送信をいつ開始すべきかを示す。ストローブ信号に応答して、ＤＲＡＭ は、クロック・サイクル２３で、指定された列からのデータの検索を開始し、ク ロック・サイクル２８でＢｕｓＤａｔａ［８：０］線を介してデータの送信を開 始する。ＤＲＡＭはまず、要求パケットに指定された列からデータを検索し、次 いでＢｕｓＥｎａｂｌｅ線を介して送信された列アドレス情報に指定された列か らデータを検索する。コントローラは、クロック・サイクル３５でＢｕｓＣｔｒ ｌ線を介してトランザクション１に関する終了信号を送信する。終了信号のタイ ミングは、ＤＲＡＭに、トランザクション１に関するデータの送信をいつ停止す べきかを示す。ＤＲＡＭは、終了信号に応答して、クロック・サイクル３８の後 にデータの検索を終了し、クロック・サイクル４３の後にデータの転送を終了す る。トランザクション１に関して合計で４オクトバイトのデータ・パケットが送 信される。 コントローラは、クロック・サイクル２０でＢｕｓＣｔｒｌ線を介してトラン ザクション２に関するウェークアップ信号を送信する。コントローラは、クロッ ク・サイクル２４からクロック・サイクル２６までの間にＢｕｓＣｔｒｌ線およ びＢｕｓＤａｔａ［８：０］線を介してトランザクション２に関する要求パケッ トを送信する。トランザクション１では１つのオクトバイト・データ・パケット 、すなわち要求パケットに含められる列アドレスしか使用しないので、コントロ ーラがＢｕｓＥｎａｂｌｅ線を介して列アドレス情報を送信することはない。ク ロック・サイクル５０で、コントローラはトランザクション２に関するストロー ブ信号を送信する。ストローブ信号のタイミングは、ＤＲＡＭに、トランザクシ ョン２に関するデータの検索および送信をいつ開始すべきかを示す。ストローブ 信号に応答して、ＤＲＡＭは、クロック・サイクル５１で、指定された列からの データの検索を開始し、クロック・サイクル５６でＢｕｓＤａｔａ［８：０］線 を介してデータの送信を開始する。コントローラは、クロック・サイクル５１で ＢｕｓＣｔｒｌ線を介してトランザクション２に関する終了信号を送信する。終 了信号のタイミングは、ＤＲＡＭに、トランザクション２に関するデータの送信 をいつ停止すべきかを示す。ＤＲＡＭは、終了信号に応答して、クロック・サイ クル５４の後にデータの検索を終了し、クロック・サイクル５９の後にデータの 転送を終了する。トランザクション２に関して単一のオクトバイト・データ・パ ケットが送信される。 コントローラは、クロック・サイクル４０でＢｕｓＣｔｒｌ線を介してトラン ザクション３に関するウェークアップ信号を送信する。コントローラは、クロッ ク・サイクル４４からクロック・サイクル４６までの間にＢｕｓＣｔｒｌ線およ びＢｕｓＤａｔａ［８：０］線を介してトランザクション３に関する要求パケッ トを送信する。要求パケット内に含まれる「オープン、ノークローズ」パラメー タは、ＤＲＡＭに、要求されたデータ転送を行う前にプリチャージ動作およびセ ンス動作を実行しなければならないことを示す。ＤＲＡＭは、トランザクション ３に関するストローブ信号を待たずに、クロック・サイクル５０からクロック・ サイクル５７までの間にプリチャージ動作を実行し、クロック・サイクル５８か らクロック・サイクル６５までの間にセンス動作を実行する。センス動作の後、 クロック・サイクル６６からクロック・サイクル７３までの間にＲＡＳ動作が実 行される。トランザクション３では１つのオクトバイト・データ・パケット、す なわち要求パケットに含められる列アドレスしか使用しないので、コントローラ がＢｕｓＥｎａｂｌｅ線を介して列アドレス情報を送信することはない。クロッ ク・サイクル６６で、コントローラはトランザクション３に関するストローブ信 号を送信する。ストローブ信号のタイミングは、ＤＲＡＭに、トランザクション ３に関するデータの検索および送信をいつ開始すべきかを示す。ストローブ信号 に応答して、ＤＲＡＭは、クロック・サイクル６６で、指定された列からのデー タの検索を開始し、クロック・サイクル７２でＢｕｓＤａｔａ［８：０］線を介 してデータの送信を開始する。コントローラは、クロック・サイクル６７でＢｕ ｓＣｔｒｌ線を介してトランザクション３に関する終了信号を送信する。終了信 号のタイミングは、ＤＲＡＭに、トランザクション３に関するデータの送信をい つ停止すべきかを示す。ＤＲＡＭは、終了信号に応答して、クロック・サイクル ７０の後にデータの検索を終了し、クロック・サイクル７５の後にデータの転送 を終了する。トランザクション３に関して合計で１オクトバイト・データのパケ ットが送信される。 コントローラは、クロック・サイクル４８でＢｕｓＣｔｒｌ線を介してトラン ザクション４に関するウェークアップ信号を送信する。コントローラは、クロッ ク・サイクル５２からクロック・サイクル５４までの間にＢｕｓＣｔｒｌ線およ びＢｕｓＤａｔａ［８：０］線を介してトランザクション４に関する要求パケッ トを送信する。トランザクション１では１つのオクトバイト・データ・パケット 、すなわち要求パケットに含められる列アドレスしか使用しないので、コントロ ーラがＢｕｓＥｎａｂｌｅ線を介して列アドレス情報を送信することはない。ク ロック・サイクル５８で、コントローラはトランザクション４に関するストロー ブ 信号を送信する。ストローブ信号のタイミングは、ＤＲＡＭに、トランザクショ ン４に関するデータの検索および送信をいつ開始すべきかを示す。ストローブ信 号に応答して、ＤＲＡＭは、クロック・サイクル５９で、指定された列からのデ ータの検索を開始し、クロック・サイクル６４でＢｕｓＤａｔａ［８：０］線を 介してデータの送信を開始する。コントローラは、クロック・サイクル５９でＢ ｕｓＣｔｒｌ線を介してトランザクション４に関する終了信号を送信する。終了 信号のタイミングは、ＤＲＡＭに、トランザクション４に関するデータの送信を いつ停止すべきかを示す。ＤＲＡＭは、終了信号に応答して、クロック・サイク ル６２の後にデータの検索を終了し、クロック・サイクル６７の後にデータの転 送を終了する。トランザクション４に関して単一のオクトバイト・データ・パケ ットが送信される。 前述のトランザクションは、本発明が使用するプロトコルによって、コントロ ーラが、チャネル上の信号のタイミングおよびインタリーブに関係する多数のパ ラメータをどのように動的に調整できるかを示すものである。たとえば、各トラ ンザクションは、コントローラがどのようにストローブ信号および終了信号を使 用してデータ転送のタイミングおよび規模を決定するかを示している。したがっ て、トランザクション１に関する要求パケットのサイズとトランザクション３に 関する要求パケットのサイズは等しいが、トランザクション１に関するストロー ブ信号と終了信号との間の相対遅延のためにトランザクション１ではトランザク ション３の４倍のデータが送信される。 また、コントローラは、要求パケットから要求に関連するデータが送信される までの時間を動的に調整することができる。たとえば、要求パケットを送信して から、ＤＲＡＭがトランザクション０に関するデータの送信をいつ開始するかを 示すストローブ信号を送信するまでの間に３クロック・サイクルが経過する。こ れに対して、トランザクション２に関する要求パケットを送信してから、ＤＲＡ Ｍがトランザクション２に関するデータの送信をいつ開始するかを示すストロー ブ信号を送信するまでの間に２１クロック・サイクルが経過する。 コントローラは、トランザクションの要求パケットを送信してから、トランザ クションで使用されるデータを送信するまでの時間を調整することができるので 、 データの伝送を遅延させ、データを送信する前にチャネルを他の目的のために使 用させることができる。たとえば、トランザクション０に関する要求パケットと トランザクション０に関するストローブとの間にＢｕｓＣｔｒｌ線およびＢｕｓ Ｄａｔａ［８：０］線を介して送信される信号は、トランザクション１に関する ウェークアップ信号だけである。したがって、トランザクション０に関するスト ローブ信号は、トランザクション０に関する要求パケットから３クロック・サイ クル後に送信される。これに対して、トランザクション２に関する要求パケット とトランザクション２に関するストローブ信号との間にＢｕｓＣｔｒｌ線および ＢｕｓＤａｔａ［８：０］線を介して送信される信号には、トランザクション１ に関するデータと、トランザクション１に関する終了信号と、トランザクション ３に関するウェークアップ信号と、トランザクション３に関する要求パケットと 、トランザクション４に関するウェークアップ信号が含まれる。トランザクショ ン３に関するデータの前にこの情報をすべて送信できるように、トランザクショ ン３に関する要求パケットから２４クロック・サイクルが経過するまでトランザ クション３に関するストローブ信号は送信されない。 付記Ｃに示したトランザクションは、本発明のプロトコルでは、コントローラ がトランザクションの実行順序を変更できることを示している。典型的なＤＲＡ Ｍシステムでは、トランザクションは要求時と同じ順序で実行される。しかし、 本発明のプロトコルでは、コントローラはトランザクションを要求時と異なる順 序で実行することができる。付記Ｃに示した例では、トランザクション３に関す る要求パケットがクロック・サイクル４４で送信され、トランザクション４に関 する要求パケットが８クロック・サイクル後のクロック・サイクル５２で送信さ れる。しかし、トランザクション４に関するデータ転送を開始するストローブは クロック・サイクル５８で送信されるが、トランザクション３に関するデータ転 送を開始するストローブはクロック・サイクル６６まで送信されない。したがっ て、トランザクション４は、トランザクション３で使用されるデータの伝送が開 始される前に完全に終了する。 付記Ｃに示したトランザクションは、本発明のプロトコルでは、コントローラ が、チャネル上の未処理のトランザクションの数を時間の経過と共に変化させる ようにインタリーブを調整できることも示している。たとえば、クロック・サイ クル１５では、２つのトランザクションが要求されており、完了したトランザク ションはない。したがって、２つの要求が未処理である。クロック・サイクル５ ５では、５つのトランザクションが要求されており、２つのトランザクションが 完了している。したがって、３つの要求が未処理である。 前述のように、本発明のプロトコルでは、コントローラは、（１）データが送 信される時間を、データが要求された時間に対して動的に調整し、かつ（２）ト ランザクションの実行順序と（３）未処理の要求の数を動的に調整することがで きる。また、このプロトコルでは、コントローラは、ＤＲＡＭが実行すべきコア 動作と、ＤＲＡＭがコア動作を実行するシーケンスを指示することができる。こ のプロトコルによって可能になる機能拡張されたチャネル制御により、チャネル の使用度を最大にし、所与の１組のデータ・トランザクションをより短期間で完 了できるようにするのに必要な融通性がコントローラに与えられる。 上記の明細書では、本発明を特定の実施形態に参照して説明した。しかし、本 発明の広範囲な趣旨および範囲から逸脱せずに本発明に様々な修正および変更を 加えられることは明らかである。したがって、本明細書および図面は制限的なも のではなく例示的なものとみなすべきである。 付記Ａ トランザクション・テンプレートの説明 １．０ はじめに 本付記は、チャネルを介して伝達される情報と、一連のトランザクション中に 生じる内部ＤＲＡＭコア状態を示すトランザクション・テンプレートを含む。 タイミング情報はテンプレートに沿って進み、各水平行はクロック・サイクル または２つのバス・サンプルを表す。各行は、５００ＭＨｚでの４ｎｓまたは５ ３３ＭＨｚでの３．７５ｎｓを表す。 １．１ Ｃｌｋ Ｃｙｃ列 第１の列は、クロック・サイクルと呼ばれ、このテンプレートの始めからのク ロック・サイクル単位の時間を表す。 １．２ ＢＥ列 第２列は、ＢＥで示され、そのクロック・サイクル中のＢｕｓＥｎａｂｌｅピ ンの状態である。ＢｕｓＥｎａｂｌｅはシリアル・アドレスをＲＤＲＡＭへ送信 するためにのみ使用される。 １．３ ＢＣ列 第３列は、ＢＣで示され、そのクロック・サイクル中のＢｕｓＣｔｒｌピンの 状態である。ＢｕｓＣｔｒｌは、要求パケット、ストローブ情報、終了情報、ウ ェークアップ情報を送信するために使用される。要求パケット時には、このフィ ールドは、要求およびデータを追跡できるようにする要求番号と、要求タイプと 、そのトランザクションに関するペンド・フィールドの値を識別する。ウェーク アップ情報、ストローブ情報、終了情報では、このフィールドは、その情報と共 に搬送される値、すなわち（ストローブ０）によって、どのトランザクションが 開始され、ストローブされ、終了するかを示すこともできる。 １．４ ＢＤ［８：０］列 第４列は、ＢＤ［８：０］で示され、そのクロック・サイクル中のＢｕｓＤａ ｔａワイヤの状態である。データ・パケット時には、この列は、トランザクショ ン番号と、送信または受信中のオクトバイトを示す。要求パケット時には、この 列は、制御ビット・オープンおよびクローズの状態を示す。これらのビットは、 どのコア動作を実行すべきかをＲＤＲＡＭに伝えるために使用される。アクセス 中のバンクに関して仮定される状態と、アドレスされるバンクは、要求パケット の最後のフィールドにも含まれる。 １．５ ＤＲＡＭ内部状態列 第５列ないし第９列は、０で示されるＲＤＲＡＭ内の活動を表し、第５列はそ のＣＡＳ活動であり、次の４列は４つのバンクのそれぞれ（Ｂａｎｋ［０：３］ ）の活動または状態である。第１０列ないし第１４列は、１で示される他のＲＤ ＲＡＭ内の活動を表し、第１０列はそのＣＡＳ活動であり、次の４列は４つのバ ンクのそれぞれ（Ｂａｎｋ［０：３］）の活動または状態である。 １．６ 列符号化 列符号化は２つの数字からなる。第１の数字は要求番号である。第２の数字は オクトバイト番号である。 １．７ バンク［０：３］符号化 これらの列は、動作を表す記号と、その動作を行ったトランザクションの番号 とを含む。記号の意味を下記の表に与える。 非インタリーブ式プリチャージ４オクト１バンクRWWRR 付記Ｂ トランザクション・テンプレートの説明 １．０ はじめに 本付記は、チャネルを介して伝達される情報と、一連のトランザクション中に 生じる内部ＤＲＡＭコア状態とを示すトランザクション・テンプレートを含む。 タイミング情報はテンプレートに沿って進み、各水平行はクロック・サイクル または２つのバス・サンプルを表す。各行は、５００ＭＨｚでの４ｎｓまたは５ ３３ＭＨｚでの３．７５ｎｓを表す。 １．１ Ｃｌｋ Ｃｙｃ列 第１の列は、クロック・サイクルと呼ばれ、このテンプレートの始めからのク ロック・サイクル単位の時間を表す。 １．２ ＢＥ列 第２列は、ＢＥで示され、そのクロック・サイクル中のＢｕｓＥｎａｂｌｅピ ンの状態である。ＢｕｓＥｎａｂｌｅはシリアル・アドレスをＲＤＲＡＭへ送信 するためにのみ使用される。 １．３ ＢＣ列 第３列は、ＢＣで示され、そのクロック・サイクル中のＢｕｓＣｔｒｌピンの 状態である。ＢｕｓＣｔｒｌは、要求パケット、ストローブ情報、終了情報、ウ ェークアップ情報を送信するために使用される。要求パケット時には、このフィ ールドは、要求およびデータを追跡できるようにする要求番号と、要求タイプと 、そのトランザクションに関するペンド・フィールドの値を識別する。ウェーク アップ情報、ストローブ情報、終了情報では、このフィールドは、その情報と共 に搬送される値、すなわち（ストローブ０）によって、どのトランザクションが 開始され、ストローブされ、終了するかを示すこともできる。 １．４ ＢＤ［８：０］列 第４列は、ＢＤ［８：０］で示され、そのクロック・サイクル中のＢｕｓＤａ ｔａワイヤの状態である。データ・パケット時には、この列は、トランザクショ ン番号と、送信または受信中のオクトバイトを示す。要求パケット時には、この 列は、制御ビット・オープンおよびクローズの状態を示す。これらのビットは、 どのコア動作を実行すべきかをＲＤＲＡＭに伝えるために使用される。アクセス 中のバンクに関して仮定される状態と、アドレスされるバンクは、要求パケット の最後のフィールドにも含まれる。 １．５ ＤＲＡＭ内部状態列 第５列ないし第９列は、０で示されるＲＤＲＡＭ内の活動を表し、第５列はそ のＣＡＳ活動であり、次の４列は４つのバンクのそれぞれ（Ｂａｎｋ［０：３］ ）の活動または状態である。第１０列ないし第１４列は、１で示される他のＲＤ ＲＡＭ内の活動を表し、第１０列はそのＣＡＳ活動であり、次の４列は４つのバ ンクのそれぞれ（Ｂａｎｋ［０：３］）の活動または状態である。 １．６ 列符号化 列符号化は２つの数字からなる。第１の数字は要求番号である。第２の数字は オクトバイト番号である。 １．７ バンク［０：３］符号化 これらの列は、動作を表す記号と、その動作を行ったトランザクションの番号 とを含む。記号の意味を下記の表に与える。 インタリーブ式プリチャージ４オクト２バンク１RDRAM RWWRWWRRR 付記Ｃ トランザクション・テンプレートの説明 １．０ はじめに 本付記は、チャネルを介して伝達される情報と、一連のトランザクション中に 生じる内部ＤＲＡＭコア状態とを示すトランザクション・テンプレートを含む。 タイミング情報はテンプレートに沿って進み、各水平行はクロック・サイクル または２つのバス・サンプルを表す。各行は、５００ＭＨｚでの４ｎｓまたは５ ３３ＭＨｚでの３．７５ｎｓを表す。 １．１ Ｃｌｋ Ｃｙｃ列 第１の列は、クロック・サイクルと呼ばれ、このテンプレートの始めからのク ロック・サイクル単位の時間を表す。 １．２ ＢＥ列 第２列は、ＢＥで示され、そのクロック・サイクル中のＢｕｓＥｎａｂｌｅピ ンの状態である。ＢｕｓＥｎａｂｌｅはシリアル・アドレスをＲＤＲＡＭへ送信 するためにのみ使用される。 １．３ ＢＣ列 第３列は、ＢＣで示され、そのクロック・サイクル中のＢｕｓＣｔｒｌピンの 状態である。ＢｕｓＣｔｒｌは、要求パケット、ストローブ情報、終了情報、ウ ェークアップ情報を送信するために使用される。要求パケット時には、このフィ ールドは、要求およびデータを追跡できるようにする要求番号と、要求タイプと 、そのトランザクションに関するペンド・フィールドの値を識別する。ウェーク アップ情報、ストローブ情報、終了情報では、このフィールドは、その情報と共 に搬送される値、すなわち（ストローブ０）によって、どのトランザクションが 開始され、ストローブされ、終了するかを示すこともできる。 １．４ ＢＤ［８：０］列 第４列は、ＢＤ［８：０］で示され、そのクロック・サイクル中のＢｕｓＤａ ｔａワイヤの状態である。データ・パケット時には、この列は、トランザクショ ン番号と、送信または受信中のオクトバイトを示す。要求パケット時には、この 列は、制御ビット・オープンおよびクローズの状態を示す。これらのビットは、 どのコア動作を実行すべきかをＲＤＲＡＭに伝えるために使用される。アクセス 中のバンクに関して仮定される状態と、アドレスされるバンクは、要求パケット の最後のフィールドにも含まれる。 １．５ ＤＲＡＭ内部状態列 第５列ないし第９列は、０で示されるＲＤＲＡＭ内の活動を表し、第５列はそ のＣＡＳ活動であり、次の４列は４つのバンクのそれぞれ（Ｂａｎｋ［０：３］ ）の活動または状態である。第１０列ないし第１４列は、１で示される他のＲＤ ＲＡＭ内の活動を表し、第１０列はそのＣＡＳ活動であり、次の４列は４つのバ ンクのそれぞれ（Ｂａｎｋ［０：３］）の活動または状態である。 １．６ 列符号化 列符号化は２つの数字からなる。第１の数字は要求番号である。第２の数字は オクトバイト番号である。 １．７ バンク［０：３］符号化 これらの列は、動作を表す記号と、その動作を行ったトランザクションの番号 とを含む。記号の意味を下記の表に与える。 データ・サイズ、実行順序、未処理の要求、データ時間を変える

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，Ｅ Ｅ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ， ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ， ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 ディロン，ジョン・ブラッドリー アメリカ合衆国・94306・カリフォルニア 州・パロアルト・モンロー ドライブ・ 177 (72)発明者 スターク，ドナルド・チャールズ アメリカ合衆国・94022・カリフォルニア 州・ロスアルトス・エル カミーノ・ビイ 10・4546・アパートメント 108 (72)発明者 ハンプル，クレイグ・エドワード アメリカ合衆国・95123・カリフォルニア 州・サン ホゼ・ダン アヴェニュ・5927 (72)発明者 グリフィン，マシュー・マーディ アメリカ合衆国・94040・カリフォルニア 州・マウンテンビュー・アプリコット レ ーン・360

Claims (1)

1. 【特許請求の範囲】 １．コンピュータ・システム内でデータ転送を行う方法であって、 コントローラに データ転送動作と転送すべきデータの第１の位置とを指定する制御情報を バス上で送信するステップと、 バス上で制御情報を送信した後に、 データ転送動作で転送すべき所望のデータ量を求めるステップと、 所望のデータ量が所定のデータ量よりも多い場合に追加データ位置を バスを介して送信するステップと、 転送すべき所望のデータ量に基づく時間にバスを介して終了表示を送 信するステップとを実行するステップと を実行させるステップと、 メモリ装置に バス上の制御情報を読み取るステップと、 第１の位置に記憶されているデータに対して、指定されたデータ転送動作 を実行するステップと、 所望のデータ量が、第１の位置に関連付けられたデータ量よりも多いとき に追加位置に記憶されているデータに対して指定されたデータ転送動作を実行す るステップと、 バス上で終了表示を検出するまで指定されたデータ転送動作を実行し続け るステップと、 終了表示が検出された時間に基づく時間にデータ転送動作の実行を終了さ せるステップと を実行させるステップと を含むことを特徴とする方法。 ２．さらに、 コントローラに、制御情報を送信した後にバス上でストローブ信号を送信させ るステップと、 メモリ装置に、メモリ装置自体がバス上でストローブ信号をいつ検出したかに 基づく時間に、指定されたデータ転送動作の実行を開始させるステップとを含む ことを特徴とする請求項１に記載の方法。 ３．さらに、 コントローラに、指定されたデータ転送動作と、指定されたデータ転送動作以 外の１回または複数のデータ転送動作に関して受信された要求と、に基づいてイ ンタリーブ・パターンを選択させるステップと、 コントローラに、指定されたデータ転送動作に関する制御情報を送信してから ストローブ信号を送信するまでの間に１回または複数のデータ転送動作のうちの 少なくとも１回のデータ転送動作でバスを介して制御情報を送信させるステップ とを含むことを特徴とする請求項２に記載の方法。 ４．さらに、 転送動作中に、コントローラに、メモリ装置がデータ転送動作を実行した後に プリチャージ動作を実行すべきかどうかを判定させるステップと、 データ転送動作の終わりあるいは終わり近くに、コントローラに、データ転送 動作を実行した後にプリチャージ動作を実行すべきかどうかをメモリ装置に伝達 させるステップとを含むことを特徴とする請求項１に記載の方法。 ５．さらに、コントローラに、データ転送動作を実行した後にプリチャージ動 作を実行すべきかどうかをメモリ装置に伝達させるステップが、 複数のクロック・サイクルと複数のプリチャージオプションとの間に相関関係 を確立するステップと、 複数のプリチャージオプションからプリチャージオプションを選択するステッ プと、 コントローラに、選択したプリチャージオプションに対応するクロック・サイ クル中に終了表示を送信させるステップとを含むことを特徴とする請求項４に記 載の方法。 ６．データを記憶しデータ転送動作を実行するメモリ装置であって、 バスに結合された制御回路と、 データを記憶するメモリとを備え、 制御回路が、バス上に保持された制御情報を読み取るように構成され、 制御情報が、データ転送動作および第１のアドレスを指定するデータを含み、 メモリ装置が、メモリに記憶され、第１のアドレスから始まるデータに対して 指定されたデータ転送動作を実行するように構成され、 メモリ装置が、バス上で終了表示を検出するまで、バス上に保持されたアドレ スに指定された追加位置から開始する、記憶されているデータに対して、指定さ れたデータ転送動作を実行するように構成され、 メモリ装置が、終了表示が検出された時間に基づく時間にデータ転送動作の実 行を終了することを特徴とするメモリ装置。 ７．さらに、バス上でストローブ信号を検出し、ストローブ信号が検出された 時間に基づく時間に、指定されたデータ転送動作の実行を開始するように構成さ れることを特徴とする請求項６に記載のメモリ装置。 ８．さらに、バスの１本または複数の線上に保持されたアドレス情報を読み取 り、同時に、バスの１本または複数の他の線を使用して指定されたデータ転送動 作を実行するように構成され、アドレス情報が、指定されたデータ転送動作で使 用されるデータがどこに配置されているかを指定することを特徴とする請求項６ に記載のメモリ装置。 ９．制御情報が、第１の１組のデータの位置を指定し、メモリ装置が、ストロ ーブ信号を検出する前にこの位置から第１の１組のデータを検索するように構成 されることを特徴とする請求項７に記載のメモリ装置。 １０．メモリ装置がさらに、バスの１本または複数の線からアドレス情報を読 み取るように構成され、 アドレス情報が、データ転送動作で送信すべき１組または複数組の追加データ の位置を指定し、 メモリ装置が、アドレス情報の読取り時に１組または複数組の追加データを検 索し、 メモリ装置が、第１の１組のデータを送信した後に１組または複数組の追加デ ータを送信することを特徴とする請求項９に記載のメモリ装置。 １１．メモリ・コントローラを１つまたは複数のメモリ装置に接続するバスの 使用度を最大にするためにメモリ・コントローラ内で使用される方法であって、 複数のデータ転送動作のために受信された要求に基づいてインタリーブ・パタ ーンを選択するステップと、 複数のデータ転送動作のそれぞれのデータ転送動作に対して データ転送動作を指定する制御情報をバスを介して送信するステップと、 インタリーブ・パターンを形成するには制御情報を送信してからデータ転 送動作を開始するまでにどのくらいの時間が経過しなければならないかを判定す るステップと、 データ転送動作をいつ開始すべきかを指定する開始インジケータをバスを 介して送信するステップと を含むことを特徴とする方法。 １２．開始インジケータを送信するステップが、制御情報で遅延値を送信する ことによって実行され、遅延値が、制御情報がバスを介して送信される時間に対 して、データ転送動作をいつ開始すべきかを示すことを特徴とする請求項１１に 記載の方法。 １３．開始インジケータを送信するステップが制御情報を送信してから選択さ れたクロック・サイクル数が経過した後にストローブ信号を送信することによっ て実行され、クロック・サイクルの数がインタリーブ・パターンを形成するには 制御情報を送信してからデータ転送を開始するまでの間にどれだけの時間が経過 しなければならないかに基づいて決定されることを特徴とする請求項１１に記載 の方法。 １４．１つまたは複数のメモリ装置へ制御情報を送信するために必要な線の数 を削減する方法であって、 １つまたは複数のメモリ装置が接続されたチャネルを介して、データ転送動作 を指定し、かつチャネルの特定の制御線上に現れるデータ転送動作に関連するス トローブ信号をどのように識別するかを示す値を含む要求パケットを送信するス テップと、 要求パケットを送信してからストローブ信号を送信するまでの間に、ストロー ブ信号と同じ信号特性を有する零個以上の制御信号を特定の制御線で送信するス テップと、 その特定の制御線でストローブ信号を送信するステップと を含むことを特徴とする方法。 １５．前記値が、ストローブ信号の前に特定の制御線上に現れるストローブ信 号と同じ信号はいくつかを示すことを特徴とする請求項１４に記載の方法。 １６．データ転送動作がチャネルを介して実行すべき複数のデータ転送動作の うちの１つであり、方法がさらに、複数のデータ転送動作に関するインタリーブ ・パターンを動的に判定するステップを含み、要求パケットを送信してからスト ローブ信号を送信するまでの時間の長さがインタリーブ・パターンに基づいて変 化することを特徴とする請求項１４に記載の方法。 １７．さらに、 １つまたは複数のメモリ装置に、その装置自体がチャネルを監視しないパワー ・ダウン・モードを開始させるステップと、 データ転送動作を実行するために必要な１つまたは複数のメモリ装置のうちの １つのメモリ装置に、パワー・ダウン・モードを終了させ、かつチャネルの監視 を開始させるウェークアップ信号を、要求パケットを送信する前に特定の制御線 を介して送信するステップとを含むことを特徴とする請求項１４に記載の方法。 １８．バスを介してメモリ装置に結合されたメモリ・コントローラによって使 用される、プリチャージの決定を遅延する方法であって、 データ転送動作を指定する要求パケットをバスの第１の数の線を介してメモリ 装置へ送信するステップと、 メモリ装置がデータ転送動作を実行している間に追加データ転送動作を求める 要求を受信するステップと、 追加データ転送トランザクションに対して受信された要求に基づいて、データ 転送動作の後にプリチャージ動作を開始すべきであるかどうかを判定するステッ プと、 データ転送動作の終わりあるいは終わり近くに、データ転送動作の後にプリチ ャージ動作を実行すべきかどうかを示す制御信号を、第１の回線数よりも少ない バスの第２の数の線を介してメモリ装置へ送信するステップと を含むことを特徴とする方法。 １９．制御信号を送信するステップが、メモリ装置へ終了信号を送信すること によって実行され、メモリ装置が、メモリ装置自体が終了信号をいつ受信したか に基づく時間にデータ転送動作を終了することを特徴とする請求項１８に記載の 方法。 ２０．メモリ装置が、メモリ装置自体が複数のクロック・サイクルのうちの任 意の１クロック・サイクルに終了信号を検出した場合に、特定のデータ・パケッ トが送信された後にデータ転送動作を終了するように構成され、 メモリ・コントローラが、複数のクロック・サイクルのうちの特定のクロック ・サイクルに終了信号を送信することによって、プリチャージ動作を実行すべき であることを示し、 メモリ・コントローラが、複数のクロック・サイクルのうちの異なるクロック ・サイクルに終了信号を送信することによって、プリチャージ動作を実行すべき ではないことを示し、 メモリ装置が、メモリ装置自体が終了信号を検出したクロック・サイクルに基 づいてプリチャージ動作を開始することを特徴とする請求項１９に記載の方法。 ２１．メモリ装置が複数のバンクを含み、 メモリ装置が、メモリ装置自体が複数のクロック・サイクルのうちの任意の１ クロック・サイクルに終了信号を検出した場合に、特定のデータ・パケットが送 信された後にデータ転送動作を終了し、 方法がさらに、複数のクロック・サイクルと複数のバンクとの対応を確立する ステップを含み、 メモリ・コントローラが、バンクに対応する複数のクロック・サイクルのうち の１クロック・サイクルに終了信号を送信することによって、プリチャージ動作 を実行すべきであるメモリ装置内のバンクを示し、 メモリ装置が、メモリ装置自体が終了信号を検出したクロック・サイクルに対 応するバンクに対するプリチャージ動作を開始することを特徴とする請求項１９ に記載の方法。 ２２．データ転送動作を実行する方法であって、 コントローラに メモリ装置内の複数の制御線に対応する複数のビットを含む、データ転送 動作に関する命令コードを構築するステップと、 命令コードをバスを介してメモリ装置へ送信するステップと を実行させるステップと、 メモリ装置に バスを介して命令コードを受信するステップと、 複数の制御線のそれぞれごとに、命令コード内の制御線に対応するビット の値に基づく信号を制御線に印加するステップと、 命令コードに指定されたデータ転送動作を実行するステップと を実行させるステップと を含むことを特徴とする方法。 ２３．１本の制御線が書込み制御線であり、 複数のビットが書込み制御線に対応するビットを含み、 方法がさらに、 データ転送動作が書込み動作であるか、それとも読取り動作であるかに基づい て、コントローラが書込み制御線に対応するビットをセットするステップと、 書込み制御線に対応するビットがセットされているかどうかに基づく信号をメ モリ装置が書込み制御線に印加するステップとを含むことを特徴とする請求項２ ２に記載の方法。 ２４．メモリ装置が複数のレジスタを含み、 １本の制御線がレジスタ制御線であり、 複数のビットが、レジスタ制御線に対応するビットを含み、 方法がさらに、 コントローラが、データ転送動作がレジスタ動作であるかどうかに基づいてレ ジスタ制御線に対応するビットをセットするステップと、 レジスタ制御線に対応するビットがセットされているかどうかに基づく信号を メモリ装置がレジスタ制御線に印加するステップとを含むことを特徴とする請求 項２２に記載の方法。 ２５．バスを介して命令コードを受信するステップが、メモリ装置のそれぞれ の異なるピンで複数のビットのそれぞれを受信することを含み、 方法がさらに、 各ビットを、それが受信されたピンから、そのビットに対応する制御線に関連 付けられたデコーダに経路指定するステップと、 各制御線に関連付けられたデコーダに、制御線に対応するビットとデコーダに 維持されている状態情報とに基づく信号を制御線に印加させるステップとを含む ことを特徴とする請求項２２に記載の方法。 ２６．メモリ装置によって使用される、要求パケットを処理すべきかどうかを 判定する方法であって、 データ転送動作およびアドレスを指定する命令コードを含む要求パケットをバ スを介して受信するステップと、 要求パケット内のアドレスをメモリ装置に関連付けられたアドレスと比較する ステップと、 要求パケット内のアドレスが、モリ装置に関連付けられたアドレスに一致する か、あるいは命令コード内の特定のビットが特定の状態を有する場合に要求パケ ットを処理するステップと を含むことを特徴とする方法。 ２７．データ転送動作を実行する方法であって、 コントローラに データ転送動作を求める要求を受信するステップと、 データ転送動作で使用されるメモリ装置を判定するステップと、 メモリ装置がデータ転送動作を実行する前または後に内部メモリ・コア動 作を実行すべきであるかどうかを判定するステップと、 データ転送動作を指定する第１の１組のビットと、メモリ装置によって実 行すべき零個以上のメモリ・コア動作を指定する第２の１組のビットとを含む制 御情報をバスを介して送信するステップと を実行させるステップと、 メモリ装置に バスを介して制御情報を受信するステップと、 第１の１組のビットで指定されたデータ転送動作を実行するステップと、 第２の１組のビットで指定された内部メモリ・コア動作を実行するステッ プと を実行させるステップと を含むことを特徴とする方法。 ２８．第２の１組のビットが、データ転送動作および内部メモリ・コア動作の シーケンスを指定し、メモリ装置が、第２の１組のビットによって指定されたシ ーケンスでデータ転送動作および内部メモリ・コア動作を実行することを特徴と する請求項２７に記載の方法。 ２９．コントローラがメモリ装置の現在の状態のレコードを維持し、 メモリ装置が内部メモリ・コア動作を実行すべきかどうかを判定するステップ が、メモリ装置の現在の状態に基づいてコントローラによって実行されることを 特徴とする請求項２７に記載の方法。 ３０．コントローラが、メモリ装置内のセンス増幅器に現在記憶されているデ ータのアドレスのレコードを維持し、 メモリ装置内のセンス増幅器に現在記憶されているデータのアドレスとデータ 転送動作で使用されるデータのアドレスとに基づいて、メモリ装置が内部メモリ ・コア動作を実行すべきであるかどうかを判定するステップをコントローラが実 行することを特徴とする請求項２９に記載の方法。 ３１．デジタル・データを記憶するメモリ装置であって、 電源線と、 電源線に結合され、それぞれバンク上でコア動作が実行されるときに電源線か ら電流を引き出す複数のバンクと、 複数のバンクおよび外部バスに結合され、データ転送動作を求める要求を外部 バスを介して受信する制御回路と、 を備え、 制御回路は、データ転送動作を実行した場合に、いつ複数のバンクのうちの２ つ以上のバンク上でコア動作が並行して実行されるかを検出するように構成され 、 かつ データ転送動作を実行しても、複数のバンクのうちの２つ以上のバンク上でコ ア動作が並行して実行されることのない場合にのみ各データ転送動作を実行する ように構成されたことを特徴とするメモリ装置。 ３２．さらに、電源線上のすべてのバンクに対応する待ち行列を備え、制御回 路が、複数のバンクのうちの任意のバンク上でコア動作を実行する必要があるデ ータ転送動作を待ち行列に入れ、かつ待ち行列を順次実行し、複数のバンクのう ちの２つ以上のバンク上でコア動作が並行して実行されるのを防止することを特 徴とする請求項３１に記載のメモリ装置。 ３３．制御回路が、その動作を実行すると複数のバンクのうちの２つ以上のバ ンク上でコア動作が並行して実行される各データ転送動作を無視するように構成 されることを特徴とする請求項３１に記載のメモリ装置。 ３４．さらに、待ち行列を備え、制御回路が、メモリ装置内の任意のバンク上 でコア動作を実行する必要があるデータ転送動作を待ち行列に入れ、かつ待ち行 列を順次実行し、メモリ装置内の２つ以上のバンク上でコア動作が並行して実行 されるのを防止することを特徴とする請求項３１に記載のメモリ装置。 ３５．チャネルに結合されたコントローラを含むコンピュータ・システム内で 使用されるメモリ装置であって、 チャネルに結合され、メモリ装置がデータ転送動作を実行できるようにコア動 作を実行しなければならないいくつかのデータ転送動作を含むデータ転送動作を 指定する制御情報をチャネルを介してコントローラから受信するように構成され た入力回路と、 複数のメモリ・バンクと、 複数のメモリ・バンクに結合され、コア動作を実行するのに必要な電流を供給 するために複数のメモリ・バンクへ電流を搬送し、確実に一度に１回のコア動作 分の電流しか供給しないように構成された電源線と、 入力回路に結合され、転送トランザクションを実行すると複数のメモリ・バン ク上で複数のコア動作が並行して実行されるかどうかにかかわらずに、制御情報 に指定されたデータ転送動作をメモリ装置に実行させるように構成された制御回 路と を備え、コントローラが、複数のメモリ・バンク上で複数のコア動作が並行して 実行されるのを防止するように制御情報の伝送を制御することを特徴とするメモ リ装置。 ３６．コンピュータ・システム内でデータ転送を実行する方法であって、 データ転送動作と転送すべきデータの第１の位置とを指定する制御情報をバス 上で送信するステップと、 遅延間隔を判定するステップと、 バス上で制御情報を送信するステップが実行されたときから遅延時間が経過し た後にバスを介して制御信号を送信するステップとをコントローラに実行させる ステップと、 バス上の制御情報を読み取るステップと、 バス上で制御信号を検出するステップと、 いつバス上で制御信号が検出されたかに基づく時間に、第１の位置に記憶され ているデータに対して、指定されたデータ転送動作を実行するステップとをメモ リ装置に実行させるステップと を含むことを特徴とする方法。 ３７．さらに、コントローラに、連続するデータ転送動作にわたって遅延間隔 を変化させるステップを含むことを特徴とする請求項３６に記載の方法。 ３８．さらに、コントローラに所望のインタリーブを判定させるステップを含 み、コントローラが、所望のインタリーブに基づいて遅延間隔を求めるステップ を実行することを特徴とする請求項３６に記載の方法。 ３９．さらに、 コントローラにバスを介して終了信号を送信させるステップと、 メモリ装置に、バス上で終了信号を検出するまでデータ転送動作を実行し続け させるステップとを含むことを特徴とする請求項３６に記載の方法。 ４０．メモリ・コントローラを１つまたは複数のメモリ装置に接続するバスの 使用度を最大にするように構成されたメモリ・コントローラであって、 複数のデータ転送動作に関して受信された要求に基づいてインタリーブ・パタ ーンを選択するように構成された制御装置と、 制御装置およびバスに結合された出力装置と を備え、 制御装置がさらに、複数のデータ転送動作のそれぞれの場合に、 データ転送動作を指定する制御情報を出力装置を通じてバスへ送信し、 インタリーブ・パターンを形成するのに制御情報を送信してからデータ転 送動作を開始するまでの間にどれだけの時間が経過しなければならないかを判定 し、 データ転送動作をいつ開始すべきかを指定する開始インジケータを出力装 置を通じてバスへ送信するのを実行するように構成されることを特徴とするメモ リ・コントローラ。 ４１．開始インジケータを送信するステップが、制御情報で遅延値を送信する ことによって実行され、遅延値が、バスを介して制御情報が送信された時間に対 していつデータ転送動作を開始すべきかを示すことを特徴とする請求項４０に記 載のメモリ・コントローラ。 ４２．開始インジケータを送信するステップが、制御情報を送信してから選択 されたクロック・サイクル数が経過した後にストローブ信号を送信することによ って実行され、クロック・サイクル数が、インタリーブ・パターンを形成するに は制御情報を送信してからデータ転送動作を開始するまでにどれだけの時間が経 過しなければならないかに基づいて求められることを特徴とする請求項４０に記 載のメモリ・コントローラ。