JPH1140809A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】従来の量産工程に容易に取り込める半導体微結
晶の製造方法、及びこれを利用した半導体装置を提供す
る。 【解決手段】基板（１０、１１）上に、非晶質および多
結晶のいずれかよりなるＩＶ族原子の層（１２）を、５
００℃以下の低温で厚さ０．３ｎｍ以上５ｎｍ以下に形
成した後に、６００℃以上８５０℃以下の高温加熱によ
り前記ＩＶ族原子の層を塊状化せしめて、ＩＶ族原子か
らなり、二次元状に分布しかつ互いに独立した直径５０
ｎｍ以下の半球状微細結晶（１３）を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細な構造を有す
る半導体装置およびその作成方法に関する。

【０００２】

【従来の技術】ナノメートルスケールの微細な半導体結
晶を用いた構造は、各種デバイスへの応用が可能で、そ
の作成方法を含め盛んに報告されている。しかしながら
従来の技術は通常の量産可能な半導体製造に合い容れな
い特殊な方法を用いたものが殆どである。

【０００３】すなわち減圧ＣＶＤあるいはプラズマＣＶ
Ｄを用いて気相中で微細結晶を形成し、低温に冷却され
た基板上に堆積させる方法では、微細素子の量産工程で
問題となるパーティクルの発生等により、従来の半導体
プロセスとは整合性が悪い。また気相中で形成される微
細結晶同士が基板表面で複合化し、所望の微細結晶を均
一に分布させることも困難であった。

【０００４】一方、従来大規模集積回路において、ＭＯ
Ｓと呼ばれる半導体素子が利用されてきた。その集積度
は年々上昇し、２５６ＭビットＤＲＡＭにおいてはその
ゲート長が０．２５μｍ（１９９６年）、１ＧビットＤ
ＲＡＭにおいては０．１８μｍ（２０００年）、４Ｇビ
ットＤＲＡＭにおいては０．１３μｍ（２００５年）と
いうように微細化の進展が予測されている。

【０００５】しかしながら、現在のフォトリソグラフィ
技術を利用した微細化技術には限界があり、フォトリソ
グラフィ技術の次の技術といわれる電子ビーム（ＥＢ）
露光、Ｘ線リソグラフィにも問題が山積している。

【０００６】ＥＢ装置を利用した露光においては、電子
ビームの半径は１０ｎｍのオーダーに達するが、レジス
トの解像度の限界によりせいぜい５０ｎｍが加工限界と
されている。

【０００７】また、Ｘ線を用いた微細加工においては、
シンクロトロン光を利用するために、装置として莫大な
設備投資が必要となり、その割には生産能率が上がらず
実用化は現実的でないとされている。さらに、Ｘ線は放
射線であるために、人体に悪影響を及ぼすことが難点と
されている。

【０００８】以上の点から、０．０５μｍ（５０ｎｍ）
以下のゲート長を持つ半導体素子の量産化は現段階では
困難とされている。

【０００９】一方、素子の微細化の観点から、単一電子
素子といわれる微細化素子が検討されている。この素子
においては、素子のキャパシタンスＣが十分に小さく、
トンネルジャンクションに蓄えられる帯電エネルギー
（ｅ² ／（２Ｃ））が温度揺らぎ（ｋＴにほぼ等しい）
に対して十分に大きいときに（ｅ² ／（２Ｃ）＞ｋ
Ｔ）、電子のトンネリングが抑制される、いわゆるクー
ロンブロッケイドという原理を利用している。この性質
を利用することにより電流電圧特性に閾値が生じる。低
消費電力という特性と併せて、この閾値の存在により、
３端子トランジスタ、メモリ等の様々な応用の提案が数
多く為されている。

【００１０】実際にクーロンブロッケイド効果を発現さ
せるためには、通常デバイスとして室温動作をさせよう
とすると、キャパシタンスの大きさとしてａＦ（１０
^-18 ファラッド）程度の小さいトンネルジャンクション
を形成する必要がある。

【００１１】IEDM'93-541(Yano et al) や IEDM'94-938
(Takahashi et al.)等の文献に見られるような特殊な方
法を用いてクーロンブロッケイド効果の室温での動作確
認を行っている例はあるものの、現在の通常の半導体製
造技術では、このような小さいジャンクションを作製す
るのは極めて困難である。

【００１２】但し、クーロンブロッケイド効果は、現実
に室温動作することが確認されていることから、ＬＳＩ
の回路の中に実際に組み込むことが可能な新しい技術と
して期待されている。

【００１３】しかしながら、従来の単一電子素子、およ
びその製造方法には、以下のような問題が存在し、実際
にＬＳＩの素子応用には至っていない。

【００１４】（１）通常のＬＳＩ作製プロセスにおける
フォトマスクを用いた作製方法では、リソグラフィの微
細化の限界から、十分高温でクーロンブロッケイドが観
測できるほど小さなキャパシタンスの作製は困難であ
る。

【００１５】（２）クーロンブロッケイドの本質的なト
ンネリングの性質を決定するトンネル障壁そのものにつ
いて、従来その特性は製造方法からの大きな制限があ
り、回路に応じた特性を持つ単一電子素子を作製するこ
とは困難であった。

【００１６】（３）通常の単一電子素子において電子が
トンネリングする部分は、酸化膜等の絶縁体若しくはバ
ンド図においてエネルギー障壁の高い物質を用いて形成
されたトンネルジャンクションであるが、電子の感じる
エネルギー障壁が高いために、エネルギー障壁の厚さは
薄くしないと、電子自体のトンネリング確率が指数関数
的に減ってしまう。このため、特に酸化膜の厚さを極め
て繊細にコントロールする必要があり、これが均一な素
子を作ることを一層困難なものにしていた。

【００１７】

【発明が解決しようとする課題】本発明の第１の課題
は、量産可能な半導体製造工程に容易に組み込める半導
体微結晶の作成方法を提供し、またこれを利用した半導
体装置を提供することにある。

【００１８】本発明の第２の課題は、５０ｎｍ以下のゲ
ート長を持つ半導体素子、特にＭＯＳ型素子の構造と、
量産可能で人体にも有害な影響を与えない製造方法を提
供することにある。

【００１９】本発明の第３の課題は、微細なゲート長を
有し、制御性の良い単一電子素子およびその製造方法を
提供することにある。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置（請求項１）は、半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、前記第
１の絶縁層上に形成され、第１の半導体微結晶の上に第
２の絶縁層を介して第２の半導体微結晶が積み上げられ
た少なくとも１つの二重半導体微結晶と、前記少なくと
も１つの二重半導体微結晶を覆うように、前記第１の絶
縁層の上に選択的に形成された第３の絶縁層とを具備す
ることを特徴とする。

【００２１】さらに、前記二重半導体微結晶の直径が５
０ｎｍ以下であることを特徴とする（請求項２）。

【００２２】本発明の半導体装置（請求項３）は、請求
項１の構成に加え、前記第３の絶縁層上に形成され、少
なくとも相対する２辺を有する導電層と、前記導電層の
前記相対する２辺に沿った前記半導体基板の表面に、前
記導電層を挟むように形成された１対の不純物添加領域
とをさらに具備することを特徴とする。

【００２３】本発明の半導体装置の製造方法（請求項
４）は、基板上に、非晶質および多結晶のいずれかより
なるＩＶ族原子の層を、５００℃以下の低温で厚さ０．
３ｎｍ以上５ｎｍ以下に形成する工程と、前記ＩＶ族原
子の層を形成した後に、６００℃以上８５０℃以下の高
温加熱により前記ＩＶ族原子の層を塊状化せしめて、Ｉ
Ｖ族原子からなり、二次元状に分布しかつ互いに独立し
た直径５０ｎｍ以下の半球状微細結晶を形成する工程と
を具備することを特徴とする。

【００２４】上記の製造方法は、前記基板がシリコン酸
化膜からなり、前記ＩＶ族原子の層がシリコンからなる
ことが好ましい（請求項５）。

【００２５】あるいは、前記基板がシリコン酸化膜から
なり、前記ＩＶ族原子の層がゲルマニウムからなるよう
にしてもよい（請求項６）。

【００２６】本発明の半導体装置の製造方法（請求項
７）は、シリコン基板上に幅１００ｎｍ以下の帯状のシ
リコン酸化膜層を形成する工程と、前記基板上に、非晶
質および多結晶のいずれかよりなるシリコン層を、５０
０℃以下の低温で厚さ０．５乃至５ｎｍに堆積する工程
と、７３０乃至８５０℃の高温で前記シリコン層を塊状
化せしめて、前記帯状のシリコン酸化膜層上に１列に整
列された複数のシリコン微結晶を形成する工程とを具備
することを特徴とする。

【００２７】本発明の半導体装置の製造方法（請求項
８）は、シリコン基板上に８原子層以下のゲルマニウム
薄膜結晶層を形成する工程と、６００乃至８００℃の熱
処理で前記ゲルマニウム薄膜層を塊状化せしめて、直径
１００ｎｍ以下の複数のゲルマニウム微結晶を形成する
工程と、前記複数のゲルマニウム微結晶形成後、前記シ
リコン基板上にシリコン結晶層を形成し、前記複数のゲ
ルマニウム微結晶を埋め込む工程とを具備することを特
徴とする。

【００２８】本発明の半導体装置（請求項９）は、第１
導電型の不純物を含む第１のシリコン層と、前記第１の
シリコン層上に形成された不純物を含まない第２のシリ
コン層と、前記第２のシリコン層上に形成された直径１
００ｎｍ以下の複数のゲルマニウム微結晶と、前記第２
のシリコン層上に前記複数のゲルマニウム微結晶を埋め
込むように形成された、不純物を含まない第３のシリコ
ン層と、前記第３のシリコン層上に形成された、第２導
電型の不純物を含む第４のシリコン層とを具備すること
を特徴とする。

【００２９】本発明の半導体装置の製造方法（請求項１
０）は、ＩＶ族原子を含む基板上に、前記ＩＶ族原子の
第１の酸化膜を形成する工程と、前記第１の酸化膜上に
前記ＩＶ族原子を含む第１の層を形成する工程と、前記
第１の層上に前記ＩＶ族原子の第２の酸化膜を形成する
工程と、前記第２の酸化膜上に、非晶質および多結晶の
いずれかよりなる前記ＩＶ族原子の第２の層を、５００
℃以下の低温で厚さ０．３ないし５ｎｍに形成する工程
と、６００乃至８５０℃で加熱処理することにより前記
第２の層を塊状化せしめて、前記ＩＶ族原子からなる直
径５０ｎｍ以下の複数の微結晶を形成する工程と、前記
複数の微結晶をマスクとして、前記微結晶の下部以外の
前記第２の酸化膜、前記第１の層をエッチングにより除
去する工程とを具備することを特徴とする。

【００３０】本発明の半導体装置（請求項１１）は、半
導体基板と、前記半導体基板の所定の領域に形成された
第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形
成された直径５０ｎｍ以下の複数の半導体微細構造と、
前記第１のゲート絶縁膜上に形成され、前記複数の半導
体微細構造を埋め込む第２のゲート絶縁膜と、前記第２
のゲート絶縁膜上に形成されたゲート電極と、前記ゲー
ト電極の両側の前記半導体基板上に、前記ゲート電極に
沿って形成された１対の不純物拡散層とを具備し、前記
複数の半導体微細構造の各々は、層間絶縁膜を介して上
下に分離された２つ半導体微結晶を少なくとも含むこと
を特徴とする。

【００３１】本発明では、基板上に薄く堆積した基板と
は異なる材質の薄膜層が、表面が酸化されない条件で高
温加熱したときに塊状化する性質を利用して半導体微結
晶を作成する。薄膜層を堆積した後に高清浄雰囲気で高
温加熱することにより生ずる塊状化を利用することによ
り、通常の半導体製造工程と互換性の高い半導体微結晶
作成技術が提供できる。

【００３２】上記第２の目的を達成するために、本発明
の半導体装置（請求項１２）は、半導体基板と、前記半
導体基板上にゲート絶縁膜を介して形成され、直径5 ０
ｎｍ以下の塊状導体が帯状に連続して形成されたゲート
電極と、前記帯状ゲート電極の両側に沿って、これを挟
むように、前記半導体基板上に形成された第１と第２の
不純物添加領域とを具備することを特徴とする。

【００３３】また上記半導体装置の製造方法（請求項１
３）は、半導体基板上の素子領域に形成された絶縁膜を
横切るように粒子を打ち込み、前記絶縁膜表面に複数の
ダメージ箇所を形成する工程と、前記複数のダメージ箇
所を核として、前記絶縁膜上に直径5 ０ｎｍ以下の複数
の塊状導体を形成し、かつ前記複数の塊状導体を連続さ
せて帯状導体を形成する工程と具備することを特徴とす
る。

【００３４】前記複数の塊状導体を形成する工程は、前
記絶縁膜の表面マイグレーションより大きな表面マイグ
レーションを有する材料を均一に成長させた後、加熱処
理により前記材料を塊状化せしめるものであることを特
徴とする（請求項１６）。

【００３５】絶縁膜（酸化膜）の上に電子ビーム（Ｅ
Ｂ）等によりダメージを与えた後、シリコンのエピタキ
ャル成長を行うと、結晶成長の初期過程においてそのダ
メージを与えた場所からシリコンの固まりが成長し始め
る。その大きさは結晶成長の時間にもよるが、５０ｎｍ
を切る大きさのドット状のものが制御性よく形成され
る。

【００３６】ＭＯＳ型半導体素子において、ゲート電極
を作成する部分に対して、ゲート酸化膜を形成した後、
ＥＢのビーム径を絞りＥＢの間隔が数十ｎｍになるよう
にしてＥＢを打ち込む。その後この結晶成長を行い、そ
の成長の初期過程で生成するドットの大きさを打ち込ん
だ電子ビームの帯に合わせると、シリコンドットの帯が
生成される。このドットの帯の端を通常の電極パッドに
つなぐことにより、ドットの大きさに依存するゲート長
を持つ３端子のＭＯＳ型ＦＥＴが形成される。

【００３７】この工程はレジストを用いるのではないた
め、レジスト自体の限界がゲート長の制限をすることは
なく、制御性は良くなる。また、Ｘ線のように大きな設
置面積と人体への悪影響も無く、生産技術としても優れ
ていることが特徴としてあげられる。

【００３８】本発明の第３の目的を達成するために、本
発明の半導体装置（請求項１４）は、半導体基板上の所
定の領域を取り囲むように形成され、各々の直径が５０
ｎｍ以下の複数の突起と、前記複数の突起の表面を含む
前記所定の領域にゲート絶縁膜を介して形成されたゲー
ト電極と、前記所定の領域を挟んで対向し、不純物が添
加された第１と第２の半導体層と、前記所定の領域内
で、前記ゲート電極に電圧が印加される時に前記複数の
突起の間の前記基板表面に形成される反転層とを具備す
ることを特徴とする。

【００３９】また、上記半導体素子の製造方法（請求項
１５）は、半導体基板表面に形成された第１の絶縁膜
に、加速された粒子により複数のダメージ箇所を形成す
る工程と、５００℃以下の低温で厚さ５ｎｍ以下のＩＶ
族原子からなる非晶質層を形成する工程と、６００℃以
上の高温加熱により、前記ダメージ箇所を核として前記
非晶質層を塊状化せしめ、前記第１の絶縁膜上に互いに
離隔したサイズ５０ｎｍ以下の微細結晶により複数の塊
状導体を形成する工程と、前記複数の塊状導体をマスク
として、前記第１の絶縁膜をエッチング除去し、第２の
絶縁膜を介して全面に電極層を形成する工程とを具備す
ることを特徴とする。

【００４０】前記複数の塊状導体を形成する工程は、前
記第１の絶縁膜の表面マイグレーションより大きな表面
マイグレーションを有する材料を均一に成長させた後、
加熱処理により前記材料を塊状化せしめるものであるこ
とを特徴とする（請求項１６）。

【００４１】本発明の単一電子素子においては、電荷の
数を正確にコントロールするために微細な構造を必要と
するアイランド部分を、電子ビーム等でダメージを与え
た後の超高真空（ＵＨＶ）−ＣＶＤにより生成されたシ
リコン微細ドット間の反転層領域としている。

【００４２】この方法においてアイランドの大きさを決
定するのは、アイランドの周りのシリコン微細ドットの
間隔とＵＨＶ−ＣＶＤにより生成するシリコン微細ドッ
トの大きさである。従来のアイランドの大きさはリソグ
ラフィの限界による寸法そのものに制限されていた。

【００４３】本発明においてアイランドの周囲のシリコ
ン微細ドットの間隔を現状のリソグラフィの限界寸法と
すれば、ＵＨＶ−ＣＶＤによるシリコン微細ドットの大
きさを制御することで、最終的に形成される反転層アイ
ランドの大きさは、現状のリソグラフィの限界寸法より
遥かに小さいものとすることができる。

【００４４】本発明において、トンネル障壁はアイラン
ド部分とソース間、またはアイランド部分とドレイン間
を結ぶ、シリコン微細ドットの間の狭窄部分である。バ
ンド図として見ると、この部分は酸化膜等のようなポテ
ンシャル障壁の高さを有しないので、加工寸法に対する
トンネル確率の制御は容易である。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００４６】（第１の実施形態）図１に本発明の第１の
実施形態に係る半導体装置の形成方法を示す。第１の実
施形態では、表面を熱酸化したシリコン基板上にシリコ
ンの微細結晶を形成する。

【００４７】まず最初に、面方位（１００）のシリコン
基板１０上に、厚さ１００ｎｍの熱酸化膜１１を形成す
る（図１（ａ））。続いてこの基板を超高真空（ＵＨ
Ｖ）ＣＶＤ装置に導入し、基板を加熱せずに厚さ１ｎｍ
の非晶質シリコン層１２の堆積を行う（図１（ｂ））。

【００４８】この場合、非晶質シリコン層１２の堆積の
ための原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガ
ス分子をＣＶＤ装置内の基板位置を見込む位置に設置さ
れた補助ヒーターで熱分解した後に、供試基板に供給す
ることにより、基板表面で原料分解が起こらない室温に
おいてもシリコン薄膜の形成が可能となる。本発明に使
用したＵＨＶ−ＣＶＤ装置の詳細は特開平７−２４５２
３６に記載されている。

【００４９】この方法により作成した厚さ１ｎｍの非晶
質シリコン薄膜は極めて平坦である。また非晶質薄膜を
形成する方法は、本実施形態で説明したＵＨＶ−ＣＶＤ
装置に限るものではない。例えば、固体シリコン原料を
電子線で加熱し基板に供給する分子線結晶成長（ＭＢ
Ｅ）法や、プラズマ放電により気体原料分子を分解して
基板に供給するプラズマＣＶＤ法等で得られる薄膜を用
いても、同様の微細結晶を形成できる。またこの薄膜は
非晶質である必要もない。多結晶シリコン薄膜を用いて
も同じ結果が得られる。

【００５０】この場合重要な課題は、最初の薄膜層に酸
素等の不純物混入を抑制することである。初期のシリコ
ン層に酸素が混入すると、シリコン原子のマイグレーシ
ョンが抑制されるため、塊状化が進まない。特に初期シ
リコン層を形成する際に、基板温度を上昇させ、原料分
子の表面分解により薄膜を生成するＬＰＣＶＤ法等の方
法では、界面に多量の酸素が混入する可能性が高いので
好ましくない。

【００５１】本実施形態では、シリコン薄膜堆積時の基
板温度は室温としているが、酸化膜基板中の酸素と、堆
積するシリコンとが反応を起こさない範囲において基板
温度を上昇させることは問題ない。この場合基板温度は
５００℃以下であれば、原料シリコンと基板表面の酸素
との反応は低く抑えられる。しかし、シリコン原料が分
子原料分解用のヒーターのように高温ソースから供給さ
れる場合は、基板温度は３００℃以下が望ましい。

【００５２】続いて、作成した薄膜層を大気に暴露せず
に（表面が酸化されない状態で）８００℃で加熱する。
具体的にはＵＨＶ−ＣＶＤで非晶質薄膜形成後に原料分
子分解用の補助ヒーターを切り、基板加熱ヒーターを昇
温し基板を超高真空中で３分間加熱する。この加熱によ
り熱酸化膜上に平坦に形成されていた非晶質シリコン層
は、塊状化現象により最大直径１０ｎｍ、高さ５ｎｍ程
度の独立した結晶１３となる（図１（ｃ））。すなわ
ち、熱酸化膜上にシリコンの微細結晶が形成できる。

【００５３】このとき基板上に形成されたシリコン微結
晶の密度は、３．５×１０¹¹／ｃｍ³ であった。これ
は、初期の非晶質シリコン層のシリコン原子が気相中へ
脱離・蒸発することなく、基板上での質量移動により微
結晶に変形したことを示している。この場合基板を加熱
する時間を増加すると、一つの微結晶の大きさは大きく
なるが、さらにアニールを続けるとシリコン原子が酸化
膜基板の酸素と反応し脱離をはじめ、やがて微結晶は消
滅する。

【００５４】この場合、初めに堆積する非晶質シリコン
薄膜の厚さと、塊状化を起こすための加熱温度により、
形成される微細結晶の大きさを制御することが可能であ
る。例えば、当初の非晶質層の厚さを０．５ｎｍとし、
加熱温度を７３０℃とすることにより、微細結晶の最大
直径を５ｎｍ、高さを２ｎｍとすることができる。この
場合、初期非晶質の厚さが０．５ｎｍ以下の条件では、
アニール温度が高温（８００℃以上）の時に酸化膜との
反応が起こり、シリコン原子の一部が脱離をするため
に、塊状化が進まないことがある。ここで、初期の非晶
質の厚さに対して、アニール条件（温度・時間）と得ら
れる微結晶の大きさの関係を図２（ａ）に示す。

【００５５】以上は、酸化膜上に非晶質シリコン層を堆
積し、加熱により微結晶を形成せしめた例であるが、同
様に酸化膜上に非晶質ゲルマニウム層を堆積し、加熱に
より微結晶を形成せしめることも可能である。この場
合、ゲルマニウムの塊状化はシリコンと比べより低温で
も起こりうるため、初期非晶質の厚さ、アニール条件と
得られる微結晶の大きさは図２（ｂ）に示す通りとな
る。

【００５６】従来充分に厚い非晶質シリコン層を表面が
酸化されない条件で加熱した場合に、表面マイグレーシ
ョンにより平坦な表面形状が変形し、きのこ状の固まり
が形成されることが知られている。しかし非晶質層の厚
さを薄くした場合に生じる塊状化現象は、本発明者等が
初めて得た知見であり、独立した微結晶が形成されるた
めには、下地との相互作用が強くないことが重要である
ことを発見した。

【００５７】本実施形態で利用した基板は表面を熱酸化
したシリコン基板であるが、高温加熱が可能で、その際
シリコンとのミキシングが発生しないことが満たされれ
ばいずれの基板（例えばシリコン窒化膜）でも使用可能
である。ただし、塊状化を生じせしめる為には、基板の
表面マイグレーションよりも、被堆積物の表面マイグレ
ーションが大きいことが必要とされる。さらに、基板表
面を予め異なる種類の薄膜層でパターニングしておけ
ば、パターンに応じて微結晶の配置、大きさ等を制御す
ることも可能である。

【００５８】また上述の通り、酸化膜上に非晶質シリコ
ンを堆積し、加熱により塊状化せしめる場合、加熱条件
によっては基板中の酸素と微結晶中のシリコン原子が反
応し、微結晶が消滅することが起こりうる。しかしこれ
は基板が酸化膜の場合に特有の現象であり、酸素を含ま
ない基板（例えばシリコン窒化膜）では起こり得ない。
従って酸化膜上の一部を窒化膜でパターニングした基板
において、窒化膜上にのみ微結晶を形成し、酸化膜上の
微結晶を脱離消滅させることも可能である。

【００５９】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体装置の形成方法を示す断面図で
ある。第２の実施形態では、第１の実施形態で示した微
細結晶を応用した素子に関するものである。

【００６０】まず、厚さ３ｎｍ程度（あるいはそれ以
下）の薄い熱酸化膜２２を有するシリコン基板２０（面
方位（１００））上に、第１の実施形態の方法でシリコ
ン微結晶を形成する（図３（ａ））。第１の実施形態同
様に、基板温度を室温のまま厚さ０．５ｎｍの初期非晶
質層を堆積し、その後基板温度を７３０℃に加熱するこ
とにより、直径５ｎｍ、高さ２ｎｍの微結晶２２を熱酸
化膜２１上に形成する。

【００６１】この後にＣＶＤ法により酸化シリコン膜層
２３を堆積し、さらに多結晶シリコン層２４を堆積す
る。このようにして形成された積層構造の模式的断面図
を図３（ｂ）に示す。シリコン結晶基板２０上にシリコ
ン微結晶２１を含むシリコン酸化膜層２３、さらにその
上に多結晶シリコン層２４が形成された構造が実現でき
る。

【００６２】酸化膜層２３および多結晶層２４をそれぞ
れゲート酸化膜、およびゲート電極に見立てゲートサイ
ズに加工し、さらによく知られた方法によりソース・ド
レイン領域２６、２７を形成することにより、ＭＯＳＦ
ＥＴ構造を作成する（図３（ｃ））。

【００６３】このＭＯＳＦＥＴにおいては、ゲート酸化
膜２３中にシリコン微結晶２２が存在するために、従来
のＭＯＳＦＥＴとは異なる動作が期待できる。すなわ
ち、例えば基板側よりシリコン微結晶に電荷を注入する
ことにより、ＭＯＳＦＥＴ動作の閾値電圧を変化させる
ことができる。さらに、１つの微結晶に蓄積される電荷
量が小さいため、微少な電荷量の蓄積をＭＯＳＦＥＴの
閾値電圧の変化として捕らえる記憶素子として使用でき
る。

【００６４】上記シリコン微結晶を含むＭＯＳＦＥＴ構
造は、プラズマＣＶＤ等を用いる従来技術を用いても類
似なものは作成可能であるが、種々な問題を生じる。図
４は従来技術によりシリコン微結晶を作成する方法の模
式図である。真空容器３１にシリコン原子を含む気体分
子、例えばモノシランあるいはジシラン等を導入し、プ
ラズマ放電を発生させて、気相中で原料分子の分解を行
う。

【００６５】この時、原料分子の分圧が適当な値に設定
されれば、気相中で分解反応により発生したシリコン原
子同士が、さらに結合してシリコン原子のみから成る微
細な結晶３３が生じる。これら微結晶を、低温に冷却し
た基板３４に堆積させることにより、所定の基板上にシ
リコン微結晶を配置することができる。なお、図４にお
いて、３２はガス導入口、３５は基板支持台、３６はガ
ス排出口、３７は上部電極である。

【００６６】ここで基板温度が高い場合、基板表面に到
達した微結晶同士がさらに反応を起こし結合することに
より、より大きな結晶が生じてしまい、微結晶のサイズ
の制御性が低下する。通常基板を液体窒素等で冷却した
シンクで低温に保持することが多い。

【００６７】これら半導体基板を室温以下の温度に冷却
する工程は、通常の半導体製造工程では採用されておら
ず、従来の製造プロセスとは整合性が悪い。また必要以
上に大量の微粒子が気相中に生じ、半導体製造工程にお
いて歩留まり低下の最大の原因となるパーティクルの発
生を伴うため、量産工程には不向きである。

【００６８】また気相中で発生した微結晶を基板表面に
堆積させる従来技術に基づく方法では、発生した微結晶
は無秩序に基板上に到達するため、表面で微結晶が配置
する間隔も無秩序となり、確率的に複数個の微結晶の複
合化が発生する。これに加え、低温に冷却した基板上に
気相中で生成された半導体微結晶を配置する従来技術に
基づく方法では、堆積する微結晶と基板との密着性が悪
いという問題がある。

【００６９】図５（ａ）は従来技術に基づいて微結晶４
２を基板４１上に配置した場合の模式的な断面図であ
る。基板上に球状に近い微結晶が付着した形態になる。
このような形態では微結晶が配置した基板上に、さらに
別な種類の被膜を堆積させる場合、例えば先の例のよう
にＣＶＤ法でシリコン酸化膜４４を堆積する場合、この
被膜４４と基板４１の間に‘す’４３を発生する可能性
が高い（図５（ｂ））。

【００７０】また、先の例のような複合化した微結晶も
‘す’を発生する原因となる。このように発生した
‘す’は、その後の熱工程で破裂あるいは収縮して周囲
の構造を破壊する。このような原因によるトラブルは、
集積度の高い半導体工程では致命的な不良を引き起こ
し、歩留まり低下を招く。

【００７１】一方、本発明で示された塊状化による方法
では、平坦に堆積した層が塊状化を起こすため、本質的
に微結晶を均質に配置することが可能となり、‘す’の
発生原因となる微結晶同士の複合化は殆ど起こらない。
また、微結晶と基板との密着性が高いため、この意味で
も‘す’の発生を飛躍的に低減できる。

【００７２】図６は、本発明の方法により、図５（ｂ）
と同様な構造を形成した例を示すもので、５１はシリコ
ン基板、５２は微結晶、５３はシリコン酸化膜である。
図５（ｂ）に見られるような‘す’は発生していない。

【００７３】（第３の実施形態）図７は本発明の第３の
実施形態に係る半導体装置の構成を示す斜視図である。
第３の実施形態は、本発明の半導体微結晶の他の応用例
を示す。

【００７４】まず、シリコン結晶基板６１上に、予め長
さ１μｍ，幅１００ｎｍ、厚さ２０ｎｍに区画されたシ
リコン酸化膜層の領域６２を用意する（図７（ａ））。
この酸化膜領域６２の作成は、基板表面全体を熱酸化し
た後に、フォトエッチングプロセスでパターニングする
従来方法で行うことができる。

【００７５】この加工された基板上に第１の実施形態で
示した方法によりシリコン微結晶を形成する。この場
合、初期非晶質シリコン層の厚さは２ｎｍとし、基板温
度を室温として堆積する。その後基板温度を８３０℃ま
で加熱し、直径３０ｎｍの微結晶を作成する。この時酸
化膜領域６２以外の領域（シリコン結晶が露出している
領域）では、堆積された非晶質シリコンは加熱により下
地結晶と均質な平坦層となる。

【００７６】一方短冊状の酸化膜領域６２の上に堆積し
た非晶質シリコン層は、加熱による塊状化の際に、短冊
状領域６２の境界付近では、シリコン原子は酸化膜部分
の外側のシリコン結晶部に移動する。また境界から離れ
た内側部分では、短冊状領域６２の中央部に集積し微結
晶を形成する。

【００７７】その結果、本実施形態のように、塊状化に
より発生する微結晶の大きさに対して、領域の幅が充分
な大きさを持たない場合には、微結晶の位置をその領域
中央部に配置することが可能となる。この結果、図７
（ｂ）示すように、酸化膜領域６２の中央に微結晶が１
列に配置された構造が可能となる。

【００７８】このように、短冊状酸化膜の上に微結晶を
列状に配置する手法は、短冊状の領域の幅（大きさ）や
堆積する初期非晶質層の厚さ、塊状化のための加熱温度
等の組み合わせにより任意に制御することが可能であ
る。また本実施形態では、塊状化を起こす領域として酸
化膜を用いているが、シリコン窒化膜等も利用できるこ
とは第１の実施形態と同様である。

【００７９】（第４の実施形態）次に、シリコン結晶基
板上にゲルマニウムの量子閉じ込め構造を作成する実施
形態を説明する。図８は、第４の実施形態に係わる量子
閉じ込め構造の基本的な作成手順を示す断面図である。

【００８０】まず、面方位（１００）のシリコン基板７
１上に厚さ４原子層（１．２３ｎｍ）のゲルマニウム薄
膜結晶層７２を形成する。この例では、ＵＨＶ−ＣＶＤ
装置を用い、ＧｅＨ₄ ガス分子を５００℃の基板表面で
熱分解する手法によりゲルマニウム薄膜結晶を作成した
（図８（ａ））。

【００８１】ゲルマニウム結晶層をシリコン結晶基板の
上に形成する場合、ゲルマニウム結晶とシリコン結晶の
間に発生する歪の効果により、薄膜層の厚さが厚くなっ
てきたときに、ドットの発生が観察されることが知られ
ている。しかし本実施形態で用いるような温度条件で、
厚さ４原子層程度あるいはそれ以下の場合は、平坦性の
高い薄膜結晶層が得られる。厚さ８原子層の場合には、
初期の平坦性は４原子層以下に比較して悪くなるが、以
下に述べる塊状化により得られるドットの大きさは、制
御されたものとなる。

【００８２】ゲルマニウム薄膜結晶層形成後に、引き続
き７５０℃、１０分間の加熱を行う。この加熱により平
坦であったゲルマニウム薄膜層が、塊状化により微細な
結晶７３となる。この条件では、直径５０ｎｍ、高さ１
２ｎｍの微細結晶が形成される（図８（ｂ））。

【００８３】再び基板温度を６００℃に設定し、Ｓｉ₂
Ｈ₆ を原料としてシリコン結晶層７４を厚さ２００ｎｍ
成長させる。この時ゲルマニウムの微結晶には形状の変
化は起こらないため、ゲルマニウムの微細結晶部分をシ
リコン結晶により挟み込むことにより、量子閉じ込め構
造が作成できる。

【００８４】本実施形態についても、当初作成するゲル
マニウム薄膜層の厚さと塊状化の為の加熱温度により、
微細結晶の大きさを制御することが可能である。ゲルマ
ニウム薄膜層の厚さを２原子層にし、加熱温度を７００
℃に設定することにより、微細結晶の大きさを直径１０
ｎｍ、高さ２ｎｍとすることができる。様々な条件によ
り微結晶の大きさを図９に示す。図９の２原子層におい
て、温度は６５０℃以上しか記載されていないが、低温
域の余裕度は比較的大きく、６００℃であっても６５０
℃と同様なサイズの微結晶を得ることができる。

【００８５】また、低温で平坦に形成したゲルマニウム
結晶薄膜層を高温加熱して塊状化させる方法が実施し易
いが、予め高温に加熱したシリコン基板上にゲルマニウ
ム原料を供給する方法でも、微結晶を形成することは可
能である。例えば７５０℃に加熱したシリコン基板にゲ
ルマニウム原料を供給して１７０ｎｍ程度の大きさの微
結晶を作成することもできる。

【００８６】上記実施形態ではゲルマニウム微細結晶を
挟み込む層は、不純物（ドーパント）を含まないシリコ
ン層としたが、ｐ型およびｎ型のドーパントを添加した
層でゲルマニウム微細結晶層を挟み込むように積層して
もよい。このようにしてｐｎ接合を形成することによ
り、ゲルマニウム量子ドットに電流注入し、発光ダイオ
ードを作成することが可能である。次にこのような例を
説明する。

【００８７】（第５の実施形態）図１０は、第４の実施
形態のゲルマニウムドットの作成方法を用いて作成した
発光ダイオードの断面図である。第４の実施形態と同一
部分には同一番号を付して重複する説明を省略する。

【００８８】本実施形態においては、燐をドーパントと
するｎ型基板７０上に不純物を含まないシリコン層７１
を厚さ５ｎｍ、ＵＨＶ−ＣＶＤ法で作成し、さらに第４
の実施形態の方法でゲルマニウム量子ドット７３を形成
し、その上に再び不純物を含まない厚さ５ｎｍのシリコ
ン層７４、そして最上層にボロンをドーパントとするｐ
型シリコン層７５を形成して、発光ダイオードを作成し
ている。

【００８９】この場合ゲルマニウムの量子ドットは発光
中心の役割をしており、その大きさを最大１０ｎｍ程度
とした場合、赤色から赤外の発光が確認できる。

【００９０】（第６の実施形態）図１１は、第４の実施
形態のゲルマニウムドットの作成方法を用いて作成した
発光ダイオードの他の例を示す。

【００９１】ｎ型シリコン基板基板８１上に、厚さ５μ
ｍのドーパントを含まない第１のシリコン層８２を形成
し、その上に第４の実施形態の方法でゲルマニウムドッ
ト８３を形成する。その上に厚さ１μｍでドーパントを
含まない第２のシリコン層８４を形成し、表面からｎ型
不純物をイオン注入してｎ型領域８５を形成し、さらに
ｐ型不純物をイオン注入してｐ型領域８６を形成する。
これによりｐｉｎ接合が形成されて発光ダイオードとな
る。

【００９２】この方法では、ゲルマニウムドット作成工
程以外は通常のシリコン量産プロセスを用いているた
め、大口径シリコン基板上に大量の発光ダイオードを作
成することができる上、素子の集積化、複合化が容易で
ある。

【００９３】（第７の実施形態）図１２は、第７の実施
形態に係る発光ダイオードの作成手順を示す断面図であ
る。本実施形態では、シリコン酸化膜がパターニングさ
れたｎ型シリコン基板上に選択成長法を用いてゲルマニ
ウム量子ドット領域を作成する例を示す。

【００９４】図１２（ａ）に示すように、ｎ型基板９１
上に形成された厚さ１００ｎｍの熱酸化膜９２に、直径
１０ｎｍの開口部９８を設ける。次にこの開口部９８内
に選択成長法で厚さ１０ｎｍのシリコン層９３を成長さ
せる。さらにその上に同じく選択成長法により厚さ１．
５原子層のゲルマニウム層９４を積層する（図１２
（ｂ））。

【００９５】その後７００℃で高温加熱して、ゲルマニ
ウム微細結晶９５を形成する（図１２（ｃ））。さらに
非選択成長法で厚さ１０ｎｍのシリコン層９６を成長さ
せた後、ｐ型ドーパントを含むシリコン層９７を形成
し、ｐｉｎダイオード構造を作成する（図１２
（ｄ））。

【００９６】このように、シリコン酸化膜に囲まれた領
域に発光ダイオード部を形成することにより、屈折率の
違いによる光閉じ込め構造を容易に形成できる。しかも
従来のシリコンプロセスの応用で構成できるため極めて
有利である。また周囲の酸化膜の形状や、他材料との組
み合わせにより導波路を形成することも、既存の半導体
プロセスにより可能となる。

【００９７】（第８の実施形態）図１３は、第８の実施
形態に係る面発光レーザーの断面図である。本実施形態
では、第７の実施形態の構造をＳＯＩ基板上に形成して
いる。素子分離が容易となる上、基板上下方向にも光閉
じ込めが容易にできる。この構造によれば基板表面側か
らの光取り出しを行うことにより、多数の素子を集積し
た面発光レーザーが作成可能となる。

【００９８】シリコン基板１０１上に厚さ５００ｎｍの
シリコン酸化膜１０２を挟んで厚さ１５０ｎｍのｐ型シ
リコン層（ＳＯＩ層）１０３を有するＳＯＩ基板を用意
する。この基板の表面に厚さ２００ｎｍの熱酸化膜１０
４を形成する。この時ＳＯＩ層１０３の厚さは５０ｎｍ
残る。

【００９９】続いて表面の熱酸化膜に１μｍ×２５０μ
ｍの開口部を設け、下地のＳＯＩ層１０３を露出させ
る。その結果露出したシリコン層上のみにシリコン層が
成長できる。

【０１００】この基板上に薄膜シリコン層を選択成長法
を用いて１００ｎｍ成長させる。この場合下側の５０ｎ
ｍには不純物としてボロンを添加してｐ型層１０５と
し、上側５０ｎｍは不純物を含まないシリコン層１０６
とする。

【０１０１】この上にさらに厚さ３原子層のゲルマニウ
ム薄膜を、第４の実施形態で述べた方法により形成した
後、高温加熱によりゲルマニウムドット１０７に変形さ
せる。このときゲルマニウムドットの典型的な大きさは
１０ｎｍとする。また、本発明の方法ではゲルマンガス
分子はシリコン結晶上のみで分解する（選択成長する）
ため、酸化膜上にはドットは形成されない。

【０１０２】この上にさらにシリコン薄膜を４００ｎｍ
成長させる。この時酸化膜上にも薄膜成長が起こる非選
択成長のモードで行う。また膜厚４００ｎｍの内、下側
５０ｎｍには不純物を添加しない層１０８とし、その上
の３５０ｎｍはヒ素を高濃度に含む層１０９とする。

【０１０３】このように作成した層はゲルマニウムの量
子ドット１０７を含む層を中心にｐｉｎ構造となってお
り、電流注入が可能なダイオードが構成される。ここで
強励起をすることによりレーザー発振が可能となる。

【０１０４】ゲルマニウム量子ドット１０７を含む層
は、予め用意された酸化膜層１０４に取り囲まれている
ため、光閉じ込めも可能である。また光の取り出し方向
の酸化膜に関しては、予め作成された酸化膜１０４の対
応部分を一旦削り取り、シリコン層１０３を露出させた
後、再び熱酸化させることも有効である。

【０１０５】一般に化合物半導体レーザーではキャビテ
ィーの形成にへき開端面を利用しているが、本実施形態
の構成ではシリコン結晶と整合性の良い熱酸化膜を利用
できるため、微細な量産プロセスに整合性の悪いへき開
工程を組み合わせる必要がない。

【０１０６】（第９の実施形態）次に、トンネル酸化膜
を介して積み重ねられた２つのシリコン微粒子を有する
半導体装置について説明する。図１４は、その作成手順
を示した半導体装置の断面図である。

【０１０７】半導体基板１１０の上に形成された厚さ７
ｎｍの第１の酸化膜１１１の上に、厚さ５ｎｍの多結晶
シリコン層１１２を形成する。ただしこの層は必ずしも
多結晶であることを要しない。薄膜結晶シリコン層を有
するＳＯＩ基板を用いても、その後のプロセスは同じで
あり、同様な効果を奏する。

【０１０８】続いて、この多結晶シリコン層の表面に酸
化膜１１３を形成する（図１４（ａ））。この酸化膜形
成は通常の熱酸化法でよく、表面に１．５ｎｍの酸化膜
を形成する。これにより多結晶シリコン層１１２の厚さ
は４．８ｎｍ程度となる。酸化膜１１３はＣＶＤ法によ
る堆積酸化膜でも構わない。

【０１０９】続いてこの酸化膜１１３上に厚さ１ｎｍの
非晶質シリコン層１１４を形成する（図１４（ｂ））。
この非晶質シリコンの形成は、５００℃以下の低温で行
うのが望ましい。すなわち、基板側酸化膜１１３（トン
ネル酸化膜）と上側シリコン層１１４の間の層変化の急
峻性が要求される。

【０１１０】非晶質シリコン層１１４形成後に、加工さ
れた基板を８００℃程度に加熱する。この加熱により最
上面の非晶質シリコン層１１４は塊状化して粒径１０ｎ
ｍ程度の微細な結晶１１５となる（図１４（ｃ））。具
体的には、初期の非晶質シリコン層を１ｎｍとして、８
００℃で３分の加熱を加えることにより、直径１０ｎｍ
の半球状シリコン微粒子を形成することが可能である。

【０１１１】多結晶シリコン層１１２の形成あるいは最
下層酸化膜１１１形成から後の工程は、大気に曝さず
に、同じ処理室で連続的に進めることが望ましい。大気
に曝すと多結晶シリコン層１１２表面に自然酸化膜が形
成され、酸化膜１１３において設計通りの膜厚が得られ
ないことがある為である。さらに、非晶質シリコン層１
１４を加熱して塊状化する際に、非晶質シリコン層１１
４の表面が酸化されていないことが必要とされるからで
ある。さらに前述のように、基板側酸化膜１１３と上側
シリコン層１１４の間の層変化の急峻性が重要なファク
ターとなる。

【０１１２】続いて基板を成膜装置より取り出し、形成
されたシリコン微粒子１１５をマスクにしてエッチング
を行う。エッチングはドライエッチングでもウェットエ
ッチングでも構わない。まず、大気取り出しにより生じ
た自然酸化膜及び多結晶シリコン層１１２上部の酸化膜
層を除去した後、多結晶シリコン層１１２をエッチング
により削る。

【０１１３】このときマスクとなるシリコン微結晶１１
５も同時にエッチングされるが、エッチング量を制御す
ることにより、塊状化により得たシリコン微粒子１１５
およびその下部の多結晶シリコンを残し、その他の領域
の多結晶シリコン層１１２を除去することが可能であ
る。本実施形態において、塊状化直後に直径１０ｎｍで
あったシリコン微粒子をマスクに使い多結晶シリコン層
をエッチングすることにより、シリコン微結晶の直径が
３ｎｍになり、その下部の多結晶層のみを残すことが可
能であった。

【０１１４】また多結晶シリコン層をエッチングする際
に、酸化膜に対して選択性のあるエッチング法を用いる
ことにより、多結晶シリコン層の下の酸化膜でエッチン
グを停止することも可能となる。ただしこの場合、表面
の酸化膜の除去と多結晶シリコン層の除去に異なるエッ
チングを交互に繰り返す必要がある。

【０１１５】上記の方法により、酸化膜の上にシリコン
微粒子を２重に積み重ねた微粒子構造１１６が作成でき
る（図１４（ｄ））。このようにして作成した２重微粒
子１１６を利用して、図１５に示すような記憶素子の構
成が可能である。

【０１１６】２重微粒子１１６含む基板上に、ＣＶＤ法
により酸化膜１１７を厚さ２５ｎｍで堆積し、２重微粒
子１１６を埋め込む。酸化膜１１７を堆積後に、多結晶
シリコン層１１８を形成し、ゲート電極に加工し、さら
にソースおよびドレイン領域（不純物添加領域）１１９
を形成することにより２重微粒子を含むナノクリスタル
メモリーが完成する。この２重微粒子を浮遊ゲートとし
て使用すれば、より微細な制御が可能なメモリが実現さ
れる。

【０１１７】ここで、図１５に示すナノクリスタルメモ
リの動作に関し説明する。まず基板１１０、ゲート電極
１１８間にゲート電極側が正電位となるような強い電場
を印加する。このときゲート酸化膜にトンネル電流が流
れ、二重微粒子１１６の下部に電子が蓄積される。ひと
たび二重微粒子中に蓄積された電子は、酸化膜のバリア
内に閉じ込められるために、基板−ゲート電極間の電場
を弱めても放出され難く保持される。二重微粒子の下部
に電子が蓄積された状態でソース−ドレイン間に電圧を
加え電流を流すと、微粒子下部の電子により生ずる電場
のために、ソース−ドレイン間の電流が制御される。

【０１１８】次に、ゲート電極−基板間にゲート電極側
を正電位とする弱い電場を加えると、二重微粒子下部に
あった電子は二重微粒子上部に移動する。この場合も二
重微粒子の上部と下部はトンネル酸化膜で分離されてい
るために、ゲート電極−基板間の電場を戻しても、電子
は二重微粒子上部に止まる。この状態では二重微粒子下
部に電子が蓄積されていた場合と比べ、チャネルに与え
る電場は弱められる。従ってソース−ドレイン間に電圧
を印加し電流を流そうとした場合流れやすくなる。

【０１１９】すなわち、二重微粒子の上部あるいは下部
への電子の移動により、ソース−ドレイン間の電流の流
れ易さが変化する。このことはＭＯＳＦＥＴのしきい値
電圧の変化として検出することが可能である。二重微粒
子の上下間の電子の移動はゲート電極に加える電圧の正
負により制御が可能である。

【０１２０】従来のナノクリスタルメモリでは、チャン
ネルからゲート酸化膜を介して微粒子に導入された電子
を、微粒子中に保持することにより、記憶保持動作を行
っているために、微粒子中への電子の導入の容易さ（即
ち記憶書込みの容易さ、速さ）と微粒子への電子の保持
の安定性（即ち記憶の保持時間）は相反する事象であっ
た。

【０１２１】一方本発明においては、二重微粒子とチャ
ネル間のゲート酸化膜は７ｎｍと比較的厚く設定するた
め、ひとたび二重微粒子に閉じ込められた電子は、安定
的に保持できる。さらに記憶のＯＮ／ＯＦＦは二重微粒
子内の薄いトンネル酸化膜間の電子の移動で行うため、
より高速動作が可能となる。

【０１２２】（第１０の実施形態）図１６は、本発明の
第１０の実施形態に係る３重微粒子構造を作成する手順
を示す断面図で、図１７が本実施形態の完成品の断面図
である。

【０１２３】半導体基板１２０上に形成された第１の酸
化膜１２１の上に、厚さ５ｎｍの第１の多結晶シリコン
層１２２、さらに厚さ３ｎｍの第２の酸化膜層１２３、
さらにその上に再び厚さ５ｎｍの第２の多結晶シリコン
層１２４を積層し、最上層には厚さ３ｎｍの第３の酸化
膜層１２５を形成する（図１６（ａ））。

【０１２４】次に、第３の酸化膜層１２５の上に厚さ１
ｎｍの非晶質ゲルマニウム層１２６を堆積する（図１６
（ｂ））。この後のプロセスは先の第９の実施形態とほ
ぼ同じである。非晶質ゲルマニウム層１２６の表面を大
気に曝さない条件で加熱処理を加え、塊状化現象により
ゲルマニウムの微粒子１２７を形成する（図１６
（ｃ））。ここで、ゲルマニウム微粒子の大きさは直径
１０ｎｍである。

【０１２５】さらにこのゲルマニウム微粒子１２７をマ
スクに、下層の酸化膜１２５、１２３および多結晶シリ
コン層１２４、１２２をエッチングする（図１７）。ゲ
ルマニウム微粒子をマスクとして下層の多結晶シリコン
層をエッチングする場合は、エッチング時の選択比が高
くとれるので、下層シリコン層が複数ある場合でもエッ
チングすることが可能となる。この方法により、図１７
示すように薄い酸化膜で区分された３重の微粒子を積層
した３重微粒子構造１２８の作成が可能となる。

【０１２６】図１８は、２重微粒子構造の応用例を示
す。薄い酸化膜で分離された２重微粒子１１６を複数個
基板１１０上に１列に配列し、各々の２重微粒子には片
側の微粒子にのみ電荷を注入する。このとき電荷同士の
反発力により、ライン上で隣接する２重微粒子の同じ側
（上側若しくは下側）の微粒子には安定して電荷を保持
することができず、互に異なる側の微粒子に電荷が蓄積
される。従って複数の２重微粒子を整列させると、上側
と下側の微粒子に交互に電荷が蓄積される（図１８
（ａ））。

【０１２７】この場合、ラインの１端の２重微粒子の電
荷の位置を逆転させると隣接する２重微粒子の電荷位置
も反転する。この反転現象は、次々とライン上で隣接す
る２重微粒子に伝播していく（図１８（ｂ））。従って
ライン上で１端に位置する２重微粒子の電荷の位置をあ
る周期（周波数）で反転させると、その周期信号を次々
と伝播させることが可能となり、あたかも電気配線の如
く振る舞うことができる。

【０１２８】次に、本発明の微細構造を応用した、微細
なゲート電極構造を有する半導体素子に関する実施の形
態を説明する。

【０１２９】（第１１の実施形態）図１９、図２０は本
発明の第１１の実施形態に係るＭＯＳ型半導体装置のゲ
ート電極の形成方法を説明するための模式的な平面図で
ある。この半導体装置の製造方法を以下に説明する。

【０１３０】まず、図１９（ａ）に示すように、シリコ
ン基板上に能動素子が形成される素子領域１３１を取り
囲むように、ＬＯＣＯＳ（Local Oxidation of Silico
n）により素子分離領域１３２を形成する。

【０１３１】次に図１９（ｂ）に示すように、素子領域
１３１のゲートが形成される部分に、ゲート絶縁膜（不
図示）を形成後、電子ビームを２０〜３０ｎｍ間隔で連
続的に打ち込む。このとき電子ビームはゲート幅方向の
ＬＯＣＯＳ領域を含んで直線的に打ち込む。この電子ビ
ームの打ち込みにより、ゲート絶縁膜（シリコン酸化
膜）の結晶構造が破壊されてダメージ箇所１３３が形成
される。

【０１３２】次に、この基板を超高真空（ＵＨＶ）ＣＶ
Ｄ装置に導入し、基板を加熱せずに非晶質シリコンの微
細ドット１３４を形成する（図１９（ｂ））。図２１
（ａ），（ｂ）は、夫々ゲート部分のダメージ箇所１３
３の部分と、この上に形成されたシリコン微細ドットの
形状を説明するための拡大斜視図である。

【０１３３】この場合非晶質シリコンを作製するための
原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガス
をＣＶＤ装置内の基板表面を見込む位置に設置された補
助ヒーターで熱分解した後に、これを基板に供給するこ
とにより、基板表面に膜厚５ｎｍの非晶質シリコンの薄
膜を形成する。この方法により作成した５ｎｍの非晶質
シリコン薄膜は極めて均一である。

【０１３４】続いて８５０℃で加熱すると、非晶質シリ
コンの表面マイグレーションはシリコン酸化膜のそれよ
りも小さいので、非晶質シリコンは凝縮して高さ２５ｎ
ｍ、直径５０ｎｍ程度のドット状になり、かつ互いに電
気的に接続されて帯状のゲート電極になる。この方法に
よれば原料分解が起こらない温度においても、シリコン
微細ドットを形成することが可能である。

【０１３５】このように形成されたシリコン微細ドット
の帯の端に、通常の光によるリソグラフィで作成された
ゲート電極用のパッド１３５を形成することにより、ゲ
ート長５０ｎｍのゲート電極が作成される。このゲート
電極を作成した構造に不純物イオンを打ち込むことによ
り電子濃度を上げ、ゲート電極の両側にソース領域１３
６とドレイン領域１３７を形成する。ソース領域１３６
とドレイン領域１３７の夫々の端部には、ソース電極１
３６ａ、ドレイン電極１３７ａを形成する。この構造の
上に層間絶縁膜を介して上層配線を形成することによ
り、ＭＯＳ型半導体素子が完成する。

【０１３６】本発明は、ＳＯＩを用いたＭＯＳＦＥＴを
始めとして、ＬＳＩ回路に用いられるすべての素子につ
いて微細電極を作成する工程に適用できる。

【０１３７】（第1 ２の実施形態）図２２〜図２５は、
本発明の第1 ２の実施形態に係わる単一電子素子の製造
方法を段階的に説明するための図である。各図の（ａ）
は平面図、（ｂ）は対応する平面図のＡ−Ａ’線若しく
はＢ−Ｂ’線に沿った断面図である。

【０１３８】まず、図２２に示すように、半導体基板１
４０上にＬＯＣＯＳ１４２により囲まれた素子領域１４
１を形成した後、さらに全体を酸化するか、あるいはＣ
ＶＤにより膜厚１００ｎｍ程度のＳｉＯ₂ 酸化膜１４３
を素子領域１４１上に形成する。

【０１３９】次に図２３に示すように、単一電子素子の
アイランド部分を形成する領域１４４を囲む４点に電子
ビーム等を照射して、酸化膜１３の結晶構造を点として
破壊し、ダメージ箇所１４５を形成する。続いてこの基
板を高真空（ＵＨＶ）ＣＶＤ装置に導入し、基板を加熱
せずに非晶質シリコン微細ドット１４６を形成する。

【０１４０】この場合非晶質シリコンを作製するための
原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガスをＣ
ＶＤ装置内の基板表面を見込む位置に設置された補助ヒ
ーターで熱分解した後に、これを基板に供給することに
より、３００℃以下の低温で基板表面に膜厚５ｎｍ以下
の非晶質シリコンの薄膜を形成する。

【０１４１】本実施形態では、シリコン薄膜堆積時の基
板温度は室温としているが、酸化膜基板中の酸素と堆積
するシリコンとが反応を起こさない範囲において、基板
温度を上昇させることは問題ない。この場合、基板温度
は５００℃以下であれば原料シリコンと基板表面の酸素
との反応は低く抑えられる。しかしシリコン原料が分子
原料分解用のヒーターのように高温ソースから供給され
る場合は、基板温度は３００℃以下が望ましい。

【０１４２】続いて７３０〜８５０℃で加熱すると、非
晶質シリコンの表面マイグレーションは酸化膜のそれよ
りも小さいので、非晶質シリコンは凝縮して直径５０ｎ
ｍ以下のサイズのドット状になり、かつ互いに独立した
微細結晶を形成する。

【０１４３】この微細ドットの形成は非晶質に限られる
ものではなく、シリコンに限らず他のＩＶ族元素を用い
てもよい。また、形成方法もＵＨＶ−ＣＶＤ装置に限ら
ず、例えば固体シリコン原料を電子線で加熱し基板に供
給する分子線結晶成長（ＭＢＥ）法やプラズマ放電によ
り気体原料分子を分解して基板に供給するプラズマＣＶ
Ｄでもかまわない。

【０１４４】なお、電子ビームによるダメージ箇所は４
点に限らず、アイランドを囲む形ならば何点でもよい。
但し、ダメージ箇所の間隔は、後に形成される微細ドッ
トの径よりも若干大きい程度、例えばこの例では１００
乃至２００ｎｍに設定する。

【０１４５】次に、図２４に示すように、弗酸を用いて
素子領域１４１上に形成されたＳｉＯ₂ 膜１４３をエッ
チング除去する。この際、上記のシリコン微細ドット１
４６の部分がマスクとなり、シリコン微細ドット１４６
の下にＳｉＯ₂ 層１４３が残される。

【０１４６】次に、図２５に示すように素子全体にゲー
ト酸化を行い、５ｎｍ程度のゲート酸化膜１４７を形成
する。続いてアイランド１４４を含む部分の上にポリシ
リコン等のゲート電極１４８を形成する。ここでの電極
材料はポリシリコンに限らず、アルミニウム等の金属で
もかまわない。

【０１４７】次に、ソースとドレイン領域に不純物のイ
オン注入を行うことにより、ソースとドレイン領域の電
子濃度を高める。この構造の上に層間絶縁膜を介して上
層配線を形成することにより、単一電子素子が完成す
る。

【０１４８】本実施例においては、シリコン微細ドット
の数を４個としたが、前述のようにアイランドを囲むよ
うに多数のシリコンドットを設けても良い。図２６はダ
メージ箇所を６箇所とし、電子が蓄えられるアイランド
の数を、参照番号１５１および１５２で示すように、ソ
ース・ドレイン方向に直列の２つにした例である。この
２つのアイランドを夫々制御するゲート電極１５３、１
５４を設けることにより、２つのアイランドに蓄えられ
る電子の数に応じて多値の論理制御が可能になる。

【０１４９】また、図２７の参照番号１６１および１６
２で示すように、アイランドの数をソース・ドレイン方
向に並列の２つとすることもできる。この場合はアイラ
ンドに蓄えられる電子の数が合計２個となるため、電流
容量を増やすことができる。

【０１５０】本発明の単一電子素子においては、電荷が
蓄積するアイランド部分を形成するために、アイランド
を囲む領域に電子ビーム等でダメージを与え、このダメ
ージを中心にＵＨＶ−ＣＶＤ装置内で形成されるシリコ
ン微細ドットをマスクに弗酸等によりＳｉＯ₂ 膜をエッ
チングした後、ゲート酸化およびポリシリコン等電極層
を形成するという方法をとる。

【０１５１】従って、マスクの精度としては最初のダメ
ージの点の間隔の精度が要求されるだけである。シリコ
ンドットに囲まれた領域に反転層（図２５（ｂ）におけ
る１４９）として形成される電荷蓄積アイランドの大き
さは、成長したシリコンドットの大きさを合わせて決定
される。このため、従来の加工技術を用いても限界加工
以下のサイズを持つアイランドの形成が可能となる。

【０１５２】本実施形態では、シリコン微細ドットの径
を５０ｎｍ程度としているため、平面的なゲート電極長
は１００ｎｍ程度となるが、シリコン微細ドットの径を
２５ｎｍとすれば、ゲート長を５０ｎｍ程度とすること
も可能である。

【０１５３】

【発明の効果】本発明により、既存の半導体量産プロセ
スと整合性の高い手法で、半導体基板上に微細な半導体
結晶を作成する方法が提供できる。また、本発明の微粒
子構造を利用して、高性能の発光ダイオード、半導体レ
ーザー、メモリ素子等が実現できる。

【０１５４】また、本発明は直径５０ｎｍ以下のシリコ
ン微細ドットが、電子ビーム等の照射によりダメージを
受けたＳｉＯ₂ 膜上に、選択的に制御よく形成されるこ
とを、ゲート電極の形成に利用している。このため、通
常のゲート電極形成法のようにレジストの特性や限界に
制限されることがない。また多大な設備投資を必要と
し、汎用性がなく、取扱いが困難な上に放射線として人
体への悪影響のあるＸ線リソグラフィのような欠点もな
く、１０ｎｍオーダーのゲート長を有する半導体素子を
提供することを可能にしている。

【０１５５】また、本発明の単一電子素子においては、
電荷の数を正確にコントロールするために微細な構造を
必要とするアイランド部分を、上記のシリコン微細ドッ
トを利用し、このシリコン微細ドット間の反転層領域と
している。

【０１５６】本発明においてアイランドの周囲のシリコ
ン微細ドットの間隔を現状のリソグラフィの限界寸法と
すれば、ＵＨＶ−ＣＶＤによるシリコン微細ドットの大
きさを制御することで、最終的に形成される反転層アイ
ランドの大きさは、現状のリソグラフィの限界寸法より
遥かに小さいものとすることができる。以上の方法によ
り、室温動作が充分可能で、制御性、再現性の良い単一
電子素子を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るシリコン微結晶
の作成手順を示す半導体基板の断面図

【図２】第１の実施形態の微結晶の作成法において、初
期の非晶質の厚さに対する、アニール条件と得られる微
結晶の大きさの関係を示す図で、（ａ）はシリコン、
（ｂ）はゲルマニウムの場合

【図３】本発明の第２の実施形態に係るＭＯＳ型半導体
装置の作成手順を示す断面図

【図４】第２の実施形態の半導体装置に類似の半導体装
置を、従来技術で作成する際の問題点を説明するための
プラズマＣＶＤ装置の模式図

【図５】図４のＣＶＤ装置で作成したシリコン微結晶の
断面図

【図６】本発明により作成したシリコン微結晶の断面図

【図７】本発明の第３の実施形態に係るシリコン微結晶
の作成方法を説明するための斜視図

【図８】本発明の第４の実施形態に係るゲルマニウム微
結晶の作成方法を説明するための断面図

【図９】第４の実施形態のゲルマニウム微結晶の作成法
において、初期のゲルマニウム質の厚さに対する、アニ
ール条件と得られる微結晶の大きさの関係を示す図

【図１０】本発明の第５の実施形態に係るゲルマニウム
微結晶を組み込んだ発光ダイオードの断面図

【図１１】本発明の第６の実施形態に係るゲルマニウム
微結晶を組み込んだ発光ダイオードの断面図

【図１２】本発明の第７の実施形態に係るゲルマニウム
微結晶を組み込んだ発光ダイオードの作成手順を示す断
面図

【図１３】本発明の第８の実施形態に係るゲルマニウム
微結晶を組み込んだ面発光レーザーの断面図

【図１４】本発明の第９の実施形態に係る２重微粒子構
造の作成手順を示す断面図

【図１５】本発明の第９の実施形態に係る２重微粒子構
造を組み込んだメモリ素子の断面図

【図１６】本発明の第１０の実施形態に係る３重微粒子
構造の作成手順を示す断面図

【図１７】本発明の第１０の実施形態に係る３重微粒子
構造の完成品の断面図

【図１８】本発明の２重微粒子構造の応用例を説明する
ための模式的断面図

【図１９】本発明の第１１の実施形態に係るＭＯＳ型半
導体素子の製造方法を説明するための平面図

【図２０】図１９の次の段階であり、完成形の半導体素
子の平面図

【図２１】第１１の実施形態におけるシリコン微細ドッ
トの形成法を説明する斜視図

【図２２】本発明の第１２の実施形態に係わる半導体素
子の製造方法を説明するための図で、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図

【図２３】図２２の次の段階を示す平面図と断面図

【図２４】図２３の次の段階を示す平面図と断面図

【図２５】図２４の次の段階を示す平面図と断面図で、
（ｂ）は（ａ）のＢ−Ｂ’線に沿った拡大断面図

【図２６】第１２の実施形態の変形例で、２つの直列の
アイランドとそれぞれのアイランドに付属するゲート電
極を有する半導体素子の平面図

【図２７】第１２の実施形態の変形例で、２つの並列の
アイランドとそれらに共通の１つのゲート電極を有する
半導体素子の平面図

【符号の説明】

１０ … シリコン基板 １１ … シリコン酸化膜 １２ … 非晶質シリコン層 １３ … シリコン微結晶 ２０ … シリコン基板 ２１ … シリコン酸化膜 ２２ … シリコン微結晶 ２３ … シリコン酸化膜 ２４ … 多結晶シリコン膜 ２５ … ゲート側壁絶縁膜 ２６、２７ … ソース・ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒部 篤 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 棚本 哲史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１の絶縁層と、 前記第１の絶縁層上に形成され、第１の半導体微結晶の
   上に第２の絶縁層を介して第２の半導体微結晶が積み上
   げられた少なくとも１つの二重半導体微結晶と、 前記少なくとも１つの二重半導体微結晶を覆うように、
   前記第１の絶縁層の上に選択的に形成された第３の絶縁
   層と、を具備することを特徴とする半導体装置。
2. 【請求項２】 前記二重半導体微結晶の直径が５０ｎｍ
   以下であることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 前記第３の絶縁層上に形成され、少なく
   とも相対する２辺を有する導電層と、 前記導電層の前記相対する２辺に沿った前記半導体基板
   の表面に、前記導電層を挟むように形成された１対の不
   純物添加領域と、をさらに具備することを特徴とする請
   求項１に記載の半導体装置。
4. 【請求項４】 基板上に、非晶質および多結晶のいずれ
   かよりなるＩＶ族原子の層を、５００℃以下の低温で厚
   さ０．３ｎｍ以上５ｎｍ以下に形成する工程と、 前記ＩＶ族原子の層を形成した後に、６００℃以上８５
   ０℃以下の高温加熱により前記ＩＶ族原子の層を塊状化
   せしめて、ＩＶ族原子からなり、二次元状に分布しかつ
   互いに独立した直径５０ｎｍ以下の半球状微細結晶を形
   成する工程と、を具備することを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 前記基板がシリコン酸化膜からなり、前
   記ＩＶ族原子の層がシリコンからなることを特徴とする
   請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 前記基板がシリコン酸化膜からなり、前
   記ＩＶ族原子の層がゲルマニウムからなることを特徴と
   する請求項４に記載の半導体装置の製造方法。
7. 【請求項７】 シリコン基板上に幅１００ｎｍ以下の帯
   状のシリコン酸化膜層を形成する工程と、 前記基板上に、非晶質および多結晶のいずれかよりなる
   シリコン層を、５００℃以下の低温で厚さ０．５乃至５
   ｎｍに堆積する工程と、 ７３０乃至８５０℃の高温で前記シリコン層を塊状化せ
   しめて、前記帯状のシリコン酸化膜層上に１列に整列さ
   れた複数のシリコン微結晶を形成する工程と、を具備す
   ることを特徴とする半導体装置の製造方法。
8. 【請求項８】 シリコン基板上に８原子層以下のゲルマ
   ニウム薄膜結晶層を形成する工程と、 ６００乃至８００℃の熱処理で前記ゲルマニウム薄膜層
   を塊状化せしめて、直径１００ｎｍ以下の複数のゲルマ
   ニウム微結晶を形成する工程と、 前記複数のゲルマニウム微結晶形成後、前記シリコン基
   板上にシリコン結晶層を形成し、前記複数のゲルマニウ
   ム微結晶を埋め込む工程と、を具備することを特徴とす
   る半導体装置の製造方法。
9. 【請求項９】 第１導電型の不純物を含む第１のシリコ
   ン層と、 前記第１のシリコン層上に形成された不純物を含まない
   第２のシリコン層と、 前記第２のシリコン層上に形成された直径１００ｎｍ以
   下の複数のゲルマニウム微結晶と、 前記第２のシリコン層上に前記複数のゲルマニウム微結
   晶を埋め込むように形成された、不純物を含まない第３
   のシリコン層と、 前記第３のシリコン層上に形成された、第２導電型の不
   純物を含む第４のシリコン層と、を具備することを特徴
   とする半導体装置。
10. 【請求項１０】 ＩＶ族原子を含む基板上に、前記ＩＶ
    族原子の第１の酸化膜を形成する工程と、 前記第１の酸化膜上に前記ＩＶ族原子を含む第１の層を
    形成する工程と、 前記第１の層上に前記ＩＶ族原子の第２の酸化膜を形成
    する工程と、 前記第２の酸化膜上に、非晶質および多結晶のいずれか
    よりなる前記ＩＶ族原子の第２の層を、５００℃以下の
    低温で厚さ０．３ｎｍ以上５ｎｍ以下に形成する工程
    と、 ６００乃至８５０℃で加熱処理することにより前記第２
    の層を塊状化せしめて、前記ＩＶ族原子からなる直径５
    ０ｎｍ以下の複数の微結晶を形成する工程と、 前記複数の微結晶をマスクとして、前記微結晶の下部以
    外の前記第２の酸化膜、前記第１の層をエッチングによ
    り除去する工程と、を具備することを特徴とする半導体
    装置の製造方法。
11. 【請求項１１】 半導体基板と、 前記半導体基板の所定の領域に形成された第１のゲート
    絶縁膜と、 前記第１のゲート絶縁膜上に形成された直径５０ｎｍ以
    下の複数の半導体微細構造と、 前記第１のゲート絶縁膜上に形成され、前記複数の半導
    体微細構造を埋め込む第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側の前記半導体基板上に、前記ゲー
    ト電極に沿って形成された１対の不純物拡散層と、を具
    備し、前記複数の半導体微細構造の各々は、層間絶縁膜
    を介して上下に分離された２つ半導体微結晶を少なくと
    も含むことを特徴とする半導体装置。
12. 【請求項１２】 半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成され、直
    径５０ｎｍ以下の塊状導体が帯状に連続して形成された
    ゲート電極と、 前記帯状ゲート電極の両側に沿って、これを挟むよう
    に、前記半導体基板上に形成された第１と第２の不純物
    添加領域と、を具備することを特徴とする半導体装置。
13. 【請求項１３】 半導体基板上の素子領域に形成された
    絶縁膜を横切るように粒子を打ち込み、前記絶縁膜表面
    に複数のダメージ箇所を形成する工程と、 前記複数のダメージ箇所を核として、前記絶縁膜上に直
    径５０ｎｍ以下の複数の塊状導体を形成し、かつ前記複
    数の塊状導体を連続させて帯状導体を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
14. 【請求項１４】 半導体基板上の所定の領域を取り囲む
    ように形成され、各々の直径が５０ｎｍ以下の複数の突
    起と、 前記複数の突起の表面を含む前記所定の領域にゲート絶
    縁膜を介して形成されたゲート電極と、 前記所定の領域を挟んで対向し、不純物が添加された第
    １と第２の半導体層と、 前記所定の領域内で、前記ゲート電極に電圧が印加され
    る時に前記複数の突起の間の前記基板表面に形成される
    反転層と、を具備することを特徴とする半導体装置。
15. 【請求項１５】 半導体基板表面に形成された第１の絶
    縁膜に、加速された粒子により複数のダメージ箇所を形
    成する工程と、 ５００℃以下の低温で厚さ５ｎｍ以下のＩＶ族原子から
    なる非晶質層を形成する工程と、 ６００℃以上の高温加熱により、前記ダメージ箇所を核
    として前記非晶質層を塊状化せしめ、前記第１の絶縁膜
    上に互いに離隔したサイズ５０ｎｍ以下の微細結晶によ
    り複数の塊状導体を形成する工程と、 前記複数の塊状導体をマスクとして、前記第１の絶縁膜
    をエッチング除去し、第２の絶縁膜を介して全面に電極
    層を形成する工程と、を具備することを特徴とする半導
    体装置の製造方法。
16. 【請求項１６】 前記複数の塊状導体を形成する工程
    は、前記絶縁膜若しくは前記第１の絶縁膜の表面マイグ
    レーションより大きな表面マイグレーションを有する材
    料を前記絶縁膜若しくは前記第１の絶縁膜上に均一に成
    長させた後、加熱処理により前記材料を塊状化せしめる
    ものであることを特徴とする請求項１３および請求項１
    ５のいずれかに記載の半導体装置の製造方法。