JPH1140564A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ボンディング用のパッド電極をエッチングす
る際のプラズマダメージを防止する。 【解決手段】 半導体基板１上の拡散層３上にゲート酸
化膜４、ゲート電極５が設けられる。この上に第１の絶
縁膜６が設けられ、コンタクト７がゲート電極５に至っ
て設けられる。第１の絶縁膜６上には、ゲート電極５に
接続する小面積の部分８Ａと、これとは離れたパッド電
極２０用の大面積の部分８Ｂからなる第１の配線８があ
る。全体に第２の絶縁膜９が設けられ、第２の絶縁膜９
には第１の配線８に至って第１のビア１０が設けられ
る。第２の絶縁膜９上に設けられた第２の配線１１が、
第１のビア１０を介して第１の配線８の２つの部分８
Ａ、８Ｂを接続する。全体にはパシベーション膜１８が
設けられ、パッド電極２０に至るパッド開口部１９が、
パシベーション膜１８と第２の絶縁膜９内に設けられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に半導体製造プロセスに起因す
るゲート酸化膜のチャージングダメージを低減するため
の半導体装置、およびその製造方法に関する。

【０００２】

【従来の技術】半導体製造プロセスにおいては、プラズ
マを用いたプロセスが数多く存在する。これらのプラズ
マプロセスは、酸化膜へダメージを生じさせ、ＬＳＩの
良品率を低下させたり、信頼性を劣化させたりするとい
う問題を引き起こす。デバイスが微細化され、ゲート酸
化膜が薄くなるにつれ、劣化の程度は大きくなり、さら
に深刻な問題となる。酸化膜ダメージの生ずる機構を図
１３を参照して以下に説明する。

【０００３】図１３は、従来例１に係る半導体装置を示
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｙ
線断面図である。図１３に示すように、半導体基板１の
表面には、素子分離用のフィールド酸化膜２で囲まれた
領域に拡散層３が存在する。また、ゲート酸化膜４を介
してゲート電極５が設けられ、ゲート電極５とフィール
ド酸化膜２を含む全体に第１の絶縁膜６が設けられる。
ゲート電極５は、第１の絶縁膜６に設けられたコンタク
ト７を介して第１の配線８に接続している。

【０００４】図１３に示す従来例の半導体装置を製造す
る工程のうち、第１の配線８の形成工程、およびその後
工程には、プラズマを用いる工程が多く使われる。例え
ば配線のプラズマエッチング、レジスト除去のためのプ
ラズマアッシング、層間絶縁膜形成のためのプラズマＣ
ＶＤ法、層間絶縁膜へのビア形成のためのプラズマエッ
チングなどである。

【０００５】プラズマ中には、電離したイオン、電子が
存在する。これらイオンと電子の正負の電荷の均衡が崩
れたプラズマ中に、図１３のような素子を有する半導体
基板を晒すと、プラズマに晒された導体（図１３の場合
は、第１の配線８）の表面から電荷が入り込み、ゲート
電極５、ゲート酸化膜４を経由して半導体基板１内に流
れ込むことになる。流れる電流量が多い場合には、ゲー
ト酸化膜４の絶縁破壊、あるいは長期信頼性の劣化など
の問題点を生じさせることとなる。このようなダメージ
はプラズマによる電気的なダメージであり、プラズマダ
メージと呼ぶことにする。

【０００６】従って、プラズマに直に晒される導体がア
ンテナとなり、このアンテナが大きいほどダメージも大
きいことになる。プラズマダメージの程度を定量的に表
す指標として、「アンテナ比」が用いられる。ここで
は、プラズマに晒されている導体の表面積に対するゲー
ト酸化膜の面積の比をアンテナ比と定義することにす
る。従って、ダメージ低減のためには、アンテナ比すな
わち配線の面積または長さをなるべく小さくすることが
必要である。

【０００７】プラズマダメージの原因となりうる工程
は、複数存在する。例えば、配線のエッチング工程、配
線エッチング後のレジスト剥離のためのアッシング工
程、配線形成後のプラズマＣＶＤ法による層間絶縁膜の
形成工程、絶縁膜への開口部形成のためのビアエッチン
グ工程などが挙げられる。本発明者が試験したところに
よると、配線のエッチング時に生じるダメージが最も深
刻であり、これ以外のプラズマ工程におけるダメージ
は、ほとんど問題にはならなかった。

【０００８】そこで、以下では、配線のプラズマエッチ
ング時のダメージに着目し、これを低減する例について
説明する。その低減する例が特開平６−２０４４６７号
公報に開示されている。特開平６−２０４４６７号公報
に開示された技術を図１４に示す。図１４（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【０００９】図１４に示す半導体装置では、図１３
（Ｂ）について説明したのと同様の要領で、第１の配線
８までが設けられている。ただし、第１の配線８は、ゲ
ート電極５に接続する部分８Ａと、ゲート電極５に接続
しない部分８Ｂとからなる。第１の配線８と第１の絶縁
膜６を含む全面に第２の絶縁膜９が設けられる。第２の
絶縁膜９には、第１の配線８に至る第１のビア１０が設
けられている。第２の絶縁膜９上には、第１の配線８の
接続部分８Ａ、８Ｂに第１のビア１０を介して第２の配
線１１が接続されている。

【００１０】図１４に示す従来例においては、第１の配
線８が、ゲート電極５に接続する部分８Ａと、これとは
離れた部分８Ｂとからなる点が重要である。第１の配線
８のエッチング時には、第１の配線８の内、ゲート電極
５に接続した部分８Ａのみがアンテナとなるため、アン
テナ比は小さくできる。例えば、ゲート電極５に接続し
た部分８Ａの配線長さを、接続しない部分８Ｂの長さの
１０分の１にすれば、アンテナ比も１０分の１とするこ
とができる。第１の配線８の２つの部分８Ａと８Ｂとの
電気的な接続は、上層の第２の配線１１で行っている。
この部分の第２の配線１１の面積も十分に小さくできる
ため、第２の配線１１が受けるダメージも小さくでき
る。結果的に、ゲート酸化膜４が受けるダメージは、十
分に小さくすることができる。

【００１１】図１４に示す従来例では、第１の配線８の
エッチング工程、アッシング工程、第２の絶縁膜９の形
成工程におけるプラズマダメージを防止できる。

【００１２】次にボンディングまたはプローブ用の大面
積のパッドを形成する際のダメージを低減する方法が、
特開平７−２３５５４１およびＵＳＰ−５３９３７０１
に開示されているが、特開平７−２３５５４１を例に説
明する。

【００１３】図１５は、特開平７−２３５５４１号に開
示された半導体装置を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【００１４】図１５に示す従来例では、半導体基板１表
面の第１の絶縁膜６上に、第１の配線８が設けられてい
る。第１の配線８は、パッド電極２０の一部となる大面
積の部分８Ｂと、それとは離れた小面積の部分８Ａから
なる。第１の配線８上には、第２の絶縁膜９が設けられ
る。第２の絶縁膜９には、パッド形成領域にパッドと同
程度の大きさのパッド開口部１９と、第１の配線を接続
する領域に小さな開口部（第１のビア１０）が設けら
れ、これら開口部には第２の配線１１が設けられる。

【００１５】図１５に示す従来例では、第１の配線８の
小面積の部分８Ａにゲート電極（図示しない）が接続す
ることになる。この場合、アンテナ比が小さくできるた
め、図１４で説明した従来例と同様に、第１の配線８の
エッチング時のダメージを低減できる。さらに、第１の
配線８上のパッド開口部の形成におけるプラズマダメー
ジも低減できる。

【００１６】

【発明が解決しようとする課題】しかしながら、図１４
及び１５に示す従来例では、第１の配線のエッチング
時、アッシング時、第２の絶縁膜形成時、第１のビア形
成時などに生じるプラズマダメージを低減するためには
有効であるが、パッド電極である第２の配線１１を形成
するためのプラズマエッチング工程で生ずるダメージ
は、防止することができない。特に図１５に示すよう
に、ボンディング用またはプローブ用のパッドを第２の
配線で設ける際には、パッドの面積は、通常１００ｘ１
００ミクロン程度と大きいため、アンテナ比も大きく、
生ずるダメージも大きいという課題があった。

【００１７】本発明の目的は、多層配線を有する半導体
装置において、ボンディング用のパッド電極をエッチン
グする際のプラズマダメージを防止することのできる半
導体装置とその製造方法を提供することにある。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ボンディング用のパッ
ド電極を含む多層配線を有する半導体装置であって、ボ
ンディング用のパッド電極は、最上層よりも下の配線層
を用いて設けられ、かつ前記パッド電極の存在する配線
層において、前記パッド電極は、前記ゲート電極とは接
続せず離れて設けられたものである。

【００１９】また前記ゲート電極と前記パッド電極と
は、前記パッド電極よりも上層の配線層を用いて接続さ
れたものである。

【００２０】また前記パッド電極上の絶縁膜に設けられ
るボンディング用の開口部は、前記半導体装置の最表面
を覆うパッシベーション膜と配線層間の絶縁膜を貫通し
てパッド電極に達して設けられたものである。

【００２１】また本発明に係る半導体装置の製造方法
は、半導体基板表面に、素子分離用のフィールド酸化膜
で囲まれた拡散層を形成する工程と、前記拡散層表面に
ゲート酸化膜を介してゲート電極を設ける工程と、前記
ゲート電極と前記フィールド酸化膜を含む全体に第１の
絶縁膜を設ける工程と、前記第１の絶縁膜を貫通して前
記ゲート電極に達するコンタクトを形成する工程と、前
記コンタクトの表面を含む前記第１の絶縁膜上に、前記
ゲート電極に接続する部分と、これとは離れた位置にパ
ッド電極用の部分からなる第１の配線を形成する工程
と、前記第１の絶縁膜と前記第１の配線とを含む全体に
第２の絶縁膜を設ける工程と、前記第２の絶縁膜を貫通
して前記第１の配線に至るに第１のビアを形成する工程
と、前記第１のビアを介して前記第１の配線の２つの部
分を接続するように、前記第１のビアを含む前記第２の
絶縁膜上に第２の配線を形成する工程とを含むものであ
る。

【００２２】また前記第１の配線からなるパッド電極に
達するパッド開口部を形成する工程を含むものである。

【００２３】また本発明に係る半導体装置の製造方法
は、半導体基板表面に、素子分離用のフィールド酸化膜
で囲まれた拡散層を形成する工程と、前記拡散層表面に
ゲート酸化膜を介してゲート電極を設ける工程と、前記
ゲート電極と前記フィールド酸化膜を含む全体に第１の
絶縁膜を設ける工程と、前記第１の絶縁膜を貫通して前
記ゲート電極に達するコンタクトを形成する工程と、前
記コンタクトの表面を含む前記第１の絶縁膜上に前記ゲ
ート電極に接続する第１の配線を形成する工程と、前記
第１の絶縁膜と前記第１の配線とを含む全体に第２の絶
縁膜を設ける工程と、前記第２の絶縁膜を貫通して前記
第１の配線に達する第１のビアを形成する工程と、前記
第２の絶縁膜上に、前記ゲート電極に接続する部分と、
これとは離れた位置にパッド電極用の部分からなる第２
の配線を形成する工程と、前記第２の絶縁膜と前記第２
の配線とを含む全体に第３の絶縁膜を設ける工程と、前
記第３の絶縁膜を貫通して前記第２の配線に達する第２
のビアを形成する工程と、前記第２のビアを介して前記
第２の配線の２つの部分を接続するように、前記第２の
ビアを含む前記第３の絶縁膜上に第３の配線を形成する
工程とを含むものである。

【００２４】また前記第２の配線からなるパッド電極に
達するボンデング用のパッド開口部を形成する工程を含
むものである。

【００２５】また前記ボンデング用のパッド電極を、多
層に積層する配線により形成する工程を含むものであ
る。

【００２６】

【作用】本発明者が試験したところによると、配線のエ
ッチング時に生じるダメージが最も深刻であり、これ以
外のプラズマ工程におけるダメージはさほど問題にはな
らなかった。そこで、本発明では、配線のエッチング時
のダメージを低減することに注目した。パッド電極のエ
ッチングの際には、パッド電極は、ゲート電極とは電気
的に離れているため、パッド電極のエッチングの際に、
パッド電極がプラズマにより帯電しても、ゲート電極は
帯電せず、ゲート酸化膜はダメージを受けることがな
い。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す図であって、（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【００２９】図１において、半導体基板１表面におい
て、素子分離用のフィールド酸化膜２で囲まれた領域に
拡散層３が存在する。またゲート酸化膜４を介してゲー
ト電極５が設けられ、ゲート電極５とフィールド酸化膜
２を含む全体に第１の絶縁膜６が設けられている。第１
の絶縁膜６には、コンタクト７がゲート電極５に達して
設けられている。コンタクト７の表面を含む第１の絶縁
膜６上には、第１の配線８が設けられている。第１の配
線８は、ゲート電極５に接続する小面積の部分８Ａと、
これとは離れたパッド電極２０用の大面積の部分８Ｂと
からなる。第１の絶縁膜６と第１の配線８を含む全体に
第２の絶縁膜９が設けられる。第２の絶縁膜９には、第
１のビア１０が第１の配線８に達して設けられている。

【００３０】第１のビア１０を含む第２の絶縁膜９上に
設けられた第２の配線１１が、第１のビア１０を介して
第１の配線８の２つの部分８Ａ、８Ｂを接続する。第２
の絶縁膜９と第２の配線１１を含む全体には、素子保護
用としてシリコン窒化膜（ＳｉＮ膜）、ＳｉＯＮ膜、Ｓ
ｉＯ₂膜、ポリイミド膜などからなるバシベーション膜
１８が設けられる。パッド電極２０に至るパッド開口部
１９が、バシベーション膜１８と第２の絶縁膜９内に設
けられている。

【００３１】本発明の実施形態１は、パッド電極２０の
形成時においても、プラズマダメージが生じないという
効果を有している。その理由は、パッド電極２０の形成
時には、パッド電極２０はゲート電極５と電気的に接続
していないためである。

【００３２】本発明の実施形態１において、ダメージの
低減効果が得られる程度について考察する。トランジス
タのゲート長、ゲート幅がそれぞれ０．２５ミクロン、
５ミクロンとすると、ゲート酸化膜４の面積は、０．２
５ｘ５＝１．２５平方ミクロンとなる。もし、このゲー
ト電極５に１００ｘ１００平方ミクロンのパッド電極２
０が接続しているとすると、アンテナ比は、１００ｘ１
００／１．２５＝８０００となる。この値は、通常のプ
ラズマプロセスにおいて、ゲート酸化膜４の信頼性を低
下させるに十分なアンテナ比である。

【００３３】本発明の実施形態１を適用した場合には、
例えば、第１の配線８Ａのサイズが、幅０．４ミクロ
ン、長さが１００ミクロンとすれば、アンテナ比は、
０．４ｘ１００／１．２５＝３２となり、２５０分の１
の大幅に低減できることになる。

【００３４】次に、本発明の実施形態１に係る半導体装
置の製造方法を図６〜図１２を用いて説明する。

【００３５】まず図６に示すように、半導体基板１上に
素子分離のためのフィールド酸化膜２を、所定の形状
で、かつ通常知られた選択酸化方法でおよそ３００ｎｍ
の厚さで形成する。この結果、フィールド酸化膜２が無
い領域で、トランジスタの活性領域になる拡散層３が得
られる。次に全体を酸化することにより、半導体基板１
上の拡散層３表面にゲート酸化膜４を厚さ６ｎｍに設け
る。フィールド酸化膜２とゲート酸化膜４上に渡ってポ
リシリコンを厚さ２００ｎｍで形成する。次に通常のフ
ォトリソグラフィー技術により所定の形状に形成したフ
ォトレジストをマスクとしてポリシリコンを異方性エッ
チングし、ゲート電極５を形成する。

【００３６】次に図７に示すように、全体を覆って第１
の絶縁膜６として例えばＢＰＳＧを厚さ１０００ｎｍに
形成する。その後、必要に応じて、第１の絶縁膜６の表
面を化学的機械的研磨法により平坦化してもよい。次
に、通常のフォトリソグラフィー技術により所定の形状
に形成したフォトレジストをマスクとして、第１の絶縁
膜６を上下に貫通するコンタクト用の開口部をゲート電
極５上に開孔する。次に、この開口部を含む第１の絶縁
膜６上にＣＶＤ法によりタングステンを全面に成長す
る。次に、全面をエッチバックすることにより、平坦部
でのタングステンを除去し、コンタクト孔部にのみタン
グステンを残すようにする。ここで、エッチバックのか
わりに化学的機械的研磨法を用いても良い。この結果、
コンタクト７が形成される。

【００３７】次に図８に示すように、コンタクト７を含
む第１の絶縁膜６上に、第１の配線として例えばＡｌＣ
ｕをスパッタ法により、厚さ５００ｎｍに形成する。次
に、通常のフォトリソグラフィー技術により所定の形状
に形成したフォトレジストをマスクとして第１の配線８
を異方性エッチングし、第１の配線８を得る。第１の配
線８は、コンタクト７に接続する短い部分８Ａと、それ
とは離れて形成された長い部分８Ｂからなる。第１の配
線８Ｂは後にパッド電極２０となる部分である。

【００３８】次に図９に示すように、全体を覆って、第
２の絶縁膜９としてプラズマ法によるシリコン酸化膜を
厚さ８００ｎｍに形成する。必要に応じて第２の絶縁膜
９表面は、化学的機械的研磨法により平坦化してもよ
い。次に、通常のフォトリソグラフィー技術により所定
の形状に形成したフォトレジストをマスクとして、第２
の絶縁膜９にビア用の開口部を第１の配線８上に形成す
る。次に、コンタクトの形成方法と同様の方法で、この
開口部をタングステンで埋めて、第１のビア１０を形成
する。

【００３９】次に、図１０に示すように、第１のビア１
０を含む第２の絶縁膜９上に、第２の配線１１用として
例えばＡｌＣｕをスパッタ法により、厚さ５００ｎｍに
形成する。次に、通常のフォトリソグラフィー技術によ
り所定の形状に形成したフォトレジストをマスクとして
ＡｌＣｕを異方性エッチングし、第２の配線１１を得
る。第２の配線１１は、第１の配線８Ａと第１の配線８
Ｂを接続するためのものであり、その面積は小さくて済
む。

【００４０】次に図１１に示すように、第２の配線１１
を含む全体に保護のためのパシベーション膜１８とし
て、たとえば、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＯ₂膜、ポ
リイミド膜の単独または複数を用いて形成する。

【００４１】次に図１２に示すように、パッド電極２０
上のパシベーション膜１８および第２の絶縁膜９を除去
し、パッド電極２０に至るパッド開口部１９を形成す
る。

【００４２】パッド開口部１９のサイズは、通常１００
ｘ１００ミクロン程度と大きいため、エッチング条件の
選択の幅は、比較的広い。たとえば、パシベーション膜
１８および第２の絶縁膜１１がＳｉＯ₂からなる場合に
は、フッ酸（ＨＦ）を主成分とする溶液を用いたウェッ
トエッチングを行えば、プラズマダメージは生じない。
パシベーション膜１８がＳｉＮ膜、ＳｉＯＮ膜またはＳ
ｉＯ２膜を含む場合には、ガスとしてＣＨＦ₃とＯ₂また
はＣＦ₄を用いたプラズマエッチングを行い、その後に
フッ酸（ＨＦ）を主成分とする溶液を用いたウェットエ
ッチングを行えば、ダメージの問題は無い。

【００４３】また、ビア開口部１９をプラズマエッチン
グで形成する場合でも、プラズマダメージが生じないよ
うなエッチング条件を選択することは容易である。本発
明者が試験した結果によると、パシベーション膜１８が
ＳｉＮ膜、ＳｉＯＮ膜またはＳｉＯ２膜からなり、第２
の絶縁膜１１がＳｉＯ₂膜からなる場合に、パッド開口
部１９の形成にガスとしてＣＨＦ₃とＯ₂、またはＣＦ₄
を用いたプラズマエッチングを適用したところプラズマ
ダメージは生じなかった。

【００４４】その理由は、以下のように考えられる。ビ
アのように微細な開口部（例えば、径が０．５ミクロン
以下）をエッチングする際には、径が小さいと、開口部
内のエッチングレートが低下するという問題（マイクロ
ローディング効果という）が生じやすくなる。これを解
決するためには、プラズマの密度を高くする方法が有効
である。更に、微細な開口部を精度良く形成するために
は、異方性を強くする必要がある。ところが、これらの
エッチング条件は、反面プラズマダメージが生じやすい
条件に相当する。一方、パッド開口部の様に大面積の開
口部のエッチングにおいては、マイクロローディング効
果が生じ難いため、プラズマ密度を高くする必要がな
い。また異方性も低くて良いため、プラズマダメージが
生じにくい条件を選択することが容易となる。

【００４５】（実施形態２）次に、本発明の実施形態２
に係る半導体装置を図２に基づいて説明する。図２に示
す本発明の実施形態２においては、配線８、１１、１４
の層数が３層であり、パッド電極２０が第２の配線１１
で形成されている。第１の配線８は面積の小さい部分の
みからなり、第２の配線１１は、第１の配線８に接続す
る小面積の部分１１Ａと、これとは離れたパッド電極２
０用の大面積の部分１１Ｂとからなる。

【００４６】第２の配線１１上には第４の絶縁膜１５が
設けられ、第３の絶縁膜１２には、第２の配線１１の２
つの部分１１Ａ、１１Ｂに達する第２のビア１６が設け
られている。第４の絶縁膜上１５上には、第２の配線１
１のこれら２つの部分１１Ａ、１１Ｂを接続するように
第３の配線１４が設けられている。第３の絶縁膜１５と
第３の配線１７を含む全体には、素子保護用としてシリ
コン窒化膜（ＳｉＮ）またはＳｉＯＮなどからなるバシ
ベーション膜１８が設けられている。パッド電極２０に
達するパッド開口部１９が、バシベーション膜１８と第
４の絶縁膜１５内に設けられている。

【００４７】本発明の実施形態２においても、実施形態
１と同様の効果が得られる。

【００４８】（実施形態３）図３は、本発明の実施形態
３に係る半導体装置を示す断面図である。

【００４９】ボンディング用のパッド電極においては、
ボンディング時の機械的な衝撃に耐えるために、パッド
電極の膜厚は厚い方が望ましい。ところが、配線の膜厚
は、加工の容易さや配線間の容量などで決まるため、１
層のみでは必要な厚さが確保できないことがある。その
ため、複数の配線層を重ねて配置することでパッド電極
を厚くする方法が知られている。本実施形態３は、この
ようにパッド電極２０を厚くする場合に適用した例であ
る。

【００５０】すなわち本発明の実施形態３は図３に示す
ように、パッド電極２０が、第１の配線８Ｂと第２の配
線１１Ｂの２層となっている。またパッド電極２０は、
第１のビア１０用の開口部の形成と同時に第２の絶縁膜
９に設けられた開口部を介して、第１の配線８Ｂと第２
の配線１１Ｂとが接触している。パッド電極２０は、第
１の配線８Ｂを介してゲート電極５に接続する。パッド
電極２０の、第１の配線８Ｂ形成時、第２の絶縁膜９へ
の開口部形成時、および第２の配線１１Ｂ形成時におい
ては、パッド電極２０はゲート電極５に接続していない
ため、パッド電極形成時にはプラズマダメージは生じな
い。

【００５１】図４は、図３に示す実施形態３の変形例を
示すものであり、図４に示す例では、パッド電極２０が
第２の配線１１Ｂを介してゲート電極５に接続する点が
異なる。回路全体のレイアウトによっては、パッド電極
２０からゲート電極５までの接続は、様々な配線層を経
由する必要がある。図４の例では、ゲート電極５への接
続が第１の配線８、第２の配線１１のいずれでも行うこ
とが可能であるため、レイアウトの自由度を上げること
になるという利点がある。

【００５２】図５は、図３に示す実施形態３の変形例を
示すものであり、図５に示す例においては、配線８、１
１、１４、１７の層数が４層であり、パッド電極２０
は、第２の配線１１Ｂと第３の配線１１Ｂからなる。

【００５３】以上のように本発明の実施形態では、最後
の配線層を除いた配線層を用いてパッド電極２０を形成
するため、配線層が２層以上であれば適用できる。

【００５４】なお、本発明の実施形態の説明では、配線
エッチング時に生じるプラズマダメージの低減について
述べたが、配線形成後のアッシング工程や、配線形成後
のプラズマＣＶＤ法による層間絶縁膜の形成時のダメー
ジ低減についても同様の効果が得られる。

【００５５】

【発明の効果】以上で説明したように本発明によれば、
パッド電極のエッチングの際のプラズマダメージを防止
することができる。その理由は、パッド電極のエッチン
グの際にはパッド電極はゲート電極とは離れて設けられ
ているためである。このため、ゲート電極に直接接続す
る配線部分の面積は十分小さくすることができ、アンテ
ナ比を数百分の１に低減すること可能である。従って、
従来に比べゲート酸化膜の信頼性を著しく向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置を示す図
であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｙ線断
面図である。

【図２】本発明の実施形態２に係る半導体装置を示す断
面図である。

【図３】本発明の実施形態３に係る半導体装置を示す断
面図である。

【図４】本発明の実施形態３に係る半導体装置の変形例
を示す断面図である。

【図５】本発明の実施形態３に係る半導体装置の変形例
を示す断面図である。

【図６】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。

【図７】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。

【図８】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。

【図９】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。

【図１０】本発明の実施形態１に係る半導体装置の製造
方法を工程順に示す断面図である。

【図１１】本発明の実施形態１に係る半導体装置の製造
方法を工程順に示す断面図である。

【図１２】本発明の実施形態１に係る半導体装置の製造
方法を工程順に示す断面図である。

【図１３】従来の半導体装置を示す図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【図１４】従来の半導体装置を示す図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【図１５】従来の半導体装置を示す図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のＸ−Ｙ線断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド酸化膜 ３ 拡散層 ４ ゲート酸化膜 ５ ゲート電極 ６ 第１の絶縁膜 ７ コンタクト ８、８Ａ、８Ｂ 第１の配線 ９ 第２の絶縁膜 １０ 第１のビア １１、１１Ａ、１１Ｂ 第２の配線 １２ 第３の絶縁膜 １３ 第２のビア １４、１４Ａ、１４Ｂ 第３の配線 １５ 第４の絶縁膜 １６ 第３のビア １７ 第４の配線 １８ パシベーション膜 １９ パッド開口部 ２０ パッド電極

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ボンディング用のパッド電極を含む多層
   配線を有する半導体装置であって、 ボンディング用のパッド電極は、最上層よりも下の配線
   層を用いて設けられ、かつ前記パッド電極の存在する配
   線層において、前記パッド電極は、前記ゲート電極とは
   接続せず離れて設けられたものであることを特徴とする
   半導体装置。
2. 【請求項２】 前記ゲート電極と前記パッド電極とは、
   前記パッド電極よりも上層の配線層を用いて接続された
   ものであることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 前記パッド電極上の絶縁膜に設けられる
   ボンディング用の開口部は、前記半導体装置の最表面を
   覆うパッシベーション膜と配線層間の絶縁膜を貫通して
   パッド電極に至って設けられたものであることを特徴と
   する請求項１に記載の半導体装置。
4. 【請求項４】 半導体基板表面に、素子分離用のフィー
   ルド酸化膜で囲まれた拡散層を形成する工程と、 前記拡散層表面にゲート酸化膜を介してゲート電極を設
   ける工程と、 前記ゲート電極と前記フィールド酸化膜を含む全体に第
   １の絶縁膜を設ける工程と、 前記第１の絶縁膜を貫通して前記ゲート電極に達するコ
   ンタクトを形成する工程と、 前記コンタクトの表面を含む前記第１の絶縁膜上に、前
   記ゲート電極に接続する部分と、これとは離れた位置に
   パッド電極用の部分からなる第１の配線を形成する工程
   と、 前記第１の絶縁膜と前記第１の配線とを含む全体に第２
   の絶縁膜を設ける工程と、 前記第２の絶縁膜を貫通して前記第１の配線に至るに第
   １のビアを形成する工程と、 前記第１のビアを介して前記第１の配線の２つの部分を
   接続するように、前記第１のビアを含む前記第２の絶縁
   膜上に第２の配線を形成する工程とを含むものであるこ
   とを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記第１の配線からなるパッド電極に達
   するパッド開口部を形成する工程を含むものであること
   を特徴とする請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 半導体基板表面に、素子分離用のフィー
   ルド酸化膜で囲まれた拡散層を形成する工程と、 前記拡散層表面にゲート酸化膜を介してゲート電極を設
   ける工程と、 前記ゲート電極と前記フィールド酸化膜を含む全体に第
   １の絶縁膜を設ける工程と、 前記第１の絶縁膜を貫通して前記ゲート電極に達するコ
   ンタクトを形成する工程と、 前記コンタクトの表面を含む前記第１の絶縁膜上に前記
   ゲート電極に接続する第１の配線を形成する工程と、 前記第１の絶縁膜と前記第１の配線とを含む全体に第２
   の絶縁膜を設ける工程と、 前記第２の絶縁膜を貫通して前記第１の配線に達する第
   １のビアを形成する工程と、 前記第２の絶縁膜上に、前記ゲート電極に接続する部分
   と、これとは離れた位置にパッド電極用の部分からなる
   第２の配線を形成する工程と、 前記第２の絶縁膜と前記第２の配線とを含む全体に第３
   の絶縁膜を設ける工程と、 前記第３の絶縁膜を貫通して前記第２の配線に達する第
   ２のビアを形成する工程と、 前記第２のビアを介して前記第２の配線の２つの部分を
   接続するように、前記第２のビアを含む前記第３の絶縁
   膜上に第３の配線を形成する工程とを含むものであるこ
   とを特徴とする半導体装置の製造方法。
7. 【請求項７】 前記第２の配線からなるパッド電極に達
   するボンデング用のパッド開口部を形成する工程を含む
   ものであることを特徴とする請求項６に記載の半導体装
   置の製造方法。
8. 【請求項８】 前記ボンデング用のパッド電極を、多層
   に積層する配線により形成する工程を含むものであるこ
   とを特徴とする請求項６に記載の半導体装置の製造方
   法。