JPH113062A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH113062A JPH113062A JP9152038A JP15203897A JPH113062A JP H113062 A JPH113062 A JP H113062A JP 9152038 A JP9152038 A JP 9152038A JP 15203897 A JP15203897 A JP 15203897A JP H113062 A JPH113062 A JP H113062A
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- JP
- Japan
- Prior art keywords
- signal
- image signal
- clock
- image
- synchronization
- Prior art date
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 オーバーサンプリング方式によりコンピュー
タのビデオ信号を解像度変換してＦＬＣＤ上に補間拡大
表示する場合における画像のちらつきをなくす。 【解決手段】 ラッチ１０１〜１０３でラッチされたＯ
ｄｄ、Ｅｖｅｎ、一つ前のＯｄｄフィールドの各入力画
像信号は演算部１３０〜１３３でパラメータを用いて解
像度変換される。入力画像信号の同期信号とこれに同期
したクロックＣＬＫ０とこのＣＬＫ０から生成された解
像度倍率に応じたクロックＣＬＫ１とに基づいてタイミ
ング制御部１２０及びパラメータ発生部１１０は上記パ
ラメータを生成する。解像度変換された画像信号はＦｉ
Ｆｏ１４０〜１４３に格納される。アドレス制御部１５
０はＦｉＦｏの書き込みをＣＬＫ０で行うと共に、読み
出しをＣＬＫ１で行う。
タのビデオ信号を解像度変換してＦＬＣＤ上に補間拡大
表示する場合における画像のちらつきをなくす。 【解決手段】 ラッチ１０１〜１０３でラッチされたＯ
ｄｄ、Ｅｖｅｎ、一つ前のＯｄｄフィールドの各入力画
像信号は演算部１３０〜１３３でパラメータを用いて解
像度変換される。入力画像信号の同期信号とこれに同期
したクロックＣＬＫ０とこのＣＬＫ０から生成された解
像度倍率に応じたクロックＣＬＫ１とに基づいてタイミ
ング制御部１２０及びパラメータ発生部１１０は上記パ
ラメータを生成する。解像度変換された画像信号はＦｉ
Ｆｏ１４０〜１４３に格納される。アドレス制御部１５
０はＦｉＦｏの書き込みをＣＬＫ０で行うと共に、読み
出しをＣＬＫ１で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号と同期信
号とを含むビデオ信号を入力して表示器に表示させる場
合等に用いて好適な画像処理装置に関するものである。
号とを含むビデオ信号を入力して表示器に表示させる場
合等に用いて好適な画像処理装置に関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータは、ＣＡ
Ｄやデザインなどグラフィック表示を必要とする用途に
幅広く普及するようになってきた。それに伴い、コンピ
ュータディスプレイのグラフィック表示の画質の向上・
高品位化が求められている。このような要望を満たす方
法として、 １．表示解像度を大きくする ２．フレーム（フィールド）周波数を高くする などがあり、前者の手法によりきめ細かい画像が得ら
れ、後者の手法によりちらつきの少ない表示が可能とな
る。そのため、パーソナルコンピュータでは、以前主流
だった６４０×４８０の解像度のあるＶＧＡモードに加
え、８００×６００、１０２４×７６８、更には１２８
０×１０２４の高解像度なＳＶＧＡモードも表示できる
ディスプレイが一般的になりつつあり、しかも垂直同期
周波数が６０Ｈｚから７０Ｈｚ以上へと高くなる傾向に
ある。
Ｄやデザインなどグラフィック表示を必要とする用途に
幅広く普及するようになってきた。それに伴い、コンピ
ュータディスプレイのグラフィック表示の画質の向上・
高品位化が求められている。このような要望を満たす方
法として、 １．表示解像度を大きくする ２．フレーム（フィールド）周波数を高くする などがあり、前者の手法によりきめ細かい画像が得ら
れ、後者の手法によりちらつきの少ない表示が可能とな
る。そのため、パーソナルコンピュータでは、以前主流
だった６４０×４８０の解像度のあるＶＧＡモードに加
え、８００×６００、１０２４×７６８、更には１２８
０×１０２４の高解像度なＳＶＧＡモードも表示できる
ディスプレイが一般的になりつつあり、しかも垂直同期
周波数が６０Ｈｚから７０Ｈｚ以上へと高くなる傾向に
ある。
【０００３】一方、ディスプレイデバイステクノロジー
として、液晶等を用いたフラットパネルディスプレイが
近年注目を集めている。フラットパネルディスプレイは
ラップトップコンピュータやノートブックコンピュータ
はもとより、デスクトップコンピュータ用のモニタとし
ても、コンパクト性や電磁波の放出の極めて低いことな
どから、これまでのＣＲＴに代わって今後広く用いられ
るようになると予想される。
として、液晶等を用いたフラットパネルディスプレイが
近年注目を集めている。フラットパネルディスプレイは
ラップトップコンピュータやノートブックコンピュータ
はもとより、デスクトップコンピュータ用のモニタとし
ても、コンパクト性や電磁波の放出の極めて低いことな
どから、これまでのＣＲＴに代わって今後広く用いられ
るようになると予想される。
【０００４】このようなフラットパネルディスプレイの
一つとして、強誘電性液晶（ＦＬＣ）を用いたディスプ
レイ（以下、ＦＬＣＤと略す）が実用化されている。Ｆ
ＬＣはメモリ性と呼ばれる性質（スイッチングに必要な
電界を取り去っても液晶のＯＮ／ＯＦＦ状態が保たれる
という性質）を持っており、これを活かすことで従来の
液晶技術では非常に困難であった大画面フラットディス
プレイを実現することができる。すなわち、表示すべき
画像データに変化のあったラインを動き検知し、それを
選択してディスプレイ上で優先的に走査するという部分
書換走査を用いることにより、画面の効率的なリフレッ
シュ動作を行うことが可能になり、ディスプレイの大型
／高精細化にともなう表示ラインの増加によってフレー
ム全面書き換え上限周波数（以降、簡単のため単にフレ
ーム周波数と呼ぶ）が低下傾向に陥っても、コンピュー
タ画面としては十分な応答速度を実現できるのである。
一つとして、強誘電性液晶（ＦＬＣ）を用いたディスプ
レイ（以下、ＦＬＣＤと略す）が実用化されている。Ｆ
ＬＣはメモリ性と呼ばれる性質（スイッチングに必要な
電界を取り去っても液晶のＯＮ／ＯＦＦ状態が保たれる
という性質）を持っており、これを活かすことで従来の
液晶技術では非常に困難であった大画面フラットディス
プレイを実現することができる。すなわち、表示すべき
画像データに変化のあったラインを動き検知し、それを
選択してディスプレイ上で優先的に走査するという部分
書換走査を用いることにより、画面の効率的なリフレッ
シュ動作を行うことが可能になり、ディスプレイの大型
／高精細化にともなう表示ラインの増加によってフレー
ム全面書き換え上限周波数（以降、簡単のため単にフレ
ーム周波数と呼ぶ）が低下傾向に陥っても、コンピュー
タ画面としては十分な応答速度を実現できるのである。
【０００５】現在のＦＬＣＤの技術では、ディスプレイ
の各画素はＯＮ状態かＯＦＦ状態のいずれかの状態しか
とり得ないため、基本的には２値ディスプレイとなる。
そのため、より多くの表示色数を得るために、 １．画素分割を行い、サブピクセルの組み合わせによる
面積階調を行う ２．「ディザ法」、「誤差拡散法」などのディジタル中
間調処理を行って擬似中間調表現を行う といった方法を個別にあるいは組み合わせてとる必要が
ある。リアルタイムに表示の変化するディスプレイの場
合、サブピクセルの駆動やディジタル中間調処理もそれ
に匹敵する高速処理スピードが要求されるが、高度な半
導体技術を用いてこれらの手法をＬＳＩ化することがで
きる。
の各画素はＯＮ状態かＯＦＦ状態のいずれかの状態しか
とり得ないため、基本的には２値ディスプレイとなる。
そのため、より多くの表示色数を得るために、 １．画素分割を行い、サブピクセルの組み合わせによる
面積階調を行う ２．「ディザ法」、「誤差拡散法」などのディジタル中
間調処理を行って擬似中間調表現を行う といった方法を個別にあるいは組み合わせてとる必要が
ある。リアルタイムに表示の変化するディスプレイの場
合、サブピクセルの駆動やディジタル中間調処理もそれ
に匹敵する高速処理スピードが要求されるが、高度な半
導体技術を用いてこれらの手法をＬＳＩ化することがで
きる。
【０００６】これまで、高精細ＦＬＣＤにワークステー
ションやパーソナルコンピュータのビデオ信号を表示す
る場合は、以下のように行われている。すなわち、コン
ピュータの同期信号から表示モードを識別すると共に、
同期信号を水平及び垂直同期信号に分離する。次に、識
別した表示モードを基に、この分離された水平同期信号
を用いてコンピュータのピクセルクロックと同期してい
るＦＬＣＤ用ドットクロックを再生し、そのＦＬＣＤ用
ドットクロックを用いて画像信号をＡ／Ｄ変換する。そ
れによって得られたディジタルデータにγ特性調整や中
間調処理を施した後、ＦＬＣＤの出力コントローラにデ
ィジタル画像データを転送することにより表示が可能と
なる。
ションやパーソナルコンピュータのビデオ信号を表示す
る場合は、以下のように行われている。すなわち、コン
ピュータの同期信号から表示モードを識別すると共に、
同期信号を水平及び垂直同期信号に分離する。次に、識
別した表示モードを基に、この分離された水平同期信号
を用いてコンピュータのピクセルクロックと同期してい
るＦＬＣＤ用ドットクロックを再生し、そのＦＬＣＤ用
ドットクロックを用いて画像信号をＡ／Ｄ変換する。そ
れによって得られたディジタルデータにγ特性調整や中
間調処理を施した後、ＦＬＣＤの出力コントローラにデ
ィジタル画像データを転送することにより表示が可能と
なる。
【０００７】また、解像度の低いＶＧＡ、ＳＶＧＡ、Ｘ
ＧＡなどの表示モードでは、識別された表示モードに基
づいて、ライン方向の伸張に関しては、ビデオ信号の水
平有効表示領域をＦＬＣＤの表示ライン画素数に一致す
る１２８０でサンプリングする“オーバーサンプリング
手法”を行い、垂直方向に関してはアスペクト比を維持
したディジタル補間演算を行って、画面全体に表示させ
る拡大補間表示を行っている。
ＧＡなどの表示モードでは、識別された表示モードに基
づいて、ライン方向の伸張に関しては、ビデオ信号の水
平有効表示領域をＦＬＣＤの表示ライン画素数に一致す
る１２８０でサンプリングする“オーバーサンプリング
手法”を行い、垂直方向に関してはアスペクト比を維持
したディジタル補間演算を行って、画面全体に表示させ
る拡大補間表示を行っている。
【０００８】
【発明が解決しようとする課題】しかしながら、前記の
オーバーサンプリング方式によってコンピュータのビデ
オ信号をＦＬＣＤ上に補間拡大表示する場合には、以下
のような問題がある。すなわち、アナログビデオ信号を
ホストコンピュータのピクセルクロックと非同期にサン
プリングを行うので、画素間の過渡的で急峻なポイント
をサンプリングすることになる。この際に、Ａ／Ｄ変換
のサンプリングクロックであるドットクロックは、水平
同期信号から生成されており、一般的にこの水平同期信
号にはジッタが含まれている。その影響を受けて、ドッ
トクロックにもジッタが生じてしまう。そのため、主に
静止画であると、そのジッタにより、特に画素間のサン
プリングポイントが毎フレーム不確定となり、表示がち
らつく画質劣化を起こしてしまう。
オーバーサンプリング方式によってコンピュータのビデ
オ信号をＦＬＣＤ上に補間拡大表示する場合には、以下
のような問題がある。すなわち、アナログビデオ信号を
ホストコンピュータのピクセルクロックと非同期にサン
プリングを行うので、画素間の過渡的で急峻なポイント
をサンプリングすることになる。この際に、Ａ／Ｄ変換
のサンプリングクロックであるドットクロックは、水平
同期信号から生成されており、一般的にこの水平同期信
号にはジッタが含まれている。その影響を受けて、ドッ
トクロックにもジッタが生じてしまう。そのため、主に
静止画であると、そのジッタにより、特に画素間のサン
プリングポイントが毎フレーム不確定となり、表示がち
らつく画質劣化を起こしてしまう。
【０００９】本発明は上記のような問題を解決するため
になされたもので、ちらつきの少ない補間拡大された高
品位なコンピュータ画像等の画像を得ることができる画
像処理装置を得ることを目的とする。
になされたもので、ちらつきの少ない補間拡大された高
品位なコンピュータ画像等の画像を得ることができる画
像処理装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明においては、画像
信号と同期信号とを含むビデオ信号のモードを上記同期
信号に基づいて識別する識別手段と、上記画像信号に同
期している第１の画素同期クロックの周波数から上記識
別されたモードに応じた倍数の周波数を有する第２の画
素同期クロックを生成するクロック発生手段と、上記識
別されたモードに応じた解像度変換のためのパラメータ
を発生するパラメータ発生手段と、上記パラメータを用
いて上記画像信号の解像度変換を上記識別されたモード
に応じた上記倍数で行う解像度変換手段と、上記解像度
変換された画像信号を格納するメモリ手段と、上記第１
の画素同期クロックに同期して画像信号を書き込み、上
記第２の画素同期クロックに同期して画像信号を読み出
すように、上記メモリ手段のアドレスを制御するアドレ
ス制御手段とを設けている。
信号と同期信号とを含むビデオ信号のモードを上記同期
信号に基づいて識別する識別手段と、上記画像信号に同
期している第１の画素同期クロックの周波数から上記識
別されたモードに応じた倍数の周波数を有する第２の画
素同期クロックを生成するクロック発生手段と、上記識
別されたモードに応じた解像度変換のためのパラメータ
を発生するパラメータ発生手段と、上記パラメータを用
いて上記画像信号の解像度変換を上記識別されたモード
に応じた上記倍数で行う解像度変換手段と、上記解像度
変換された画像信号を格納するメモリ手段と、上記第１
の画素同期クロックに同期して画像信号を書き込み、上
記第２の画素同期クロックに同期して画像信号を読み出
すように、上記メモリ手段のアドレスを制御するアドレ
ス制御手段とを設けている。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施の形態を示
すブロック図である。図１において、１０は入力された
ビデオ信号に帯域制限をするローパスフィルタ、２０は
帯域制限されたビデオ信号をサンプリングするＡ／Ｄ変
換器、３０は表示モードを識別し、システム周辺を制御
するシステム制御部、４０は同期信号を分離するシンク
セパレータ、５０は入力同期信号の位相調整により画素
同期クロック（以下、ＣＬＫ０′）の位相を調整するデ
ィレイ素子である。
に基づいて説明する。図１は、本発明の実施の形態を示
すブロック図である。図１において、１０は入力された
ビデオ信号に帯域制限をするローパスフィルタ、２０は
帯域制限されたビデオ信号をサンプリングするＡ／Ｄ変
換器、３０は表示モードを識別し、システム周辺を制御
するシステム制御部、４０は同期信号を分離するシンク
セパレータ、５０は入力同期信号の位相調整により画素
同期クロック（以下、ＣＬＫ０′）の位相を調整するデ
ィレイ素子である。
【００１２】６０は入力同期信号からＣＬＫ０′を生成
するＰＬＬ−０、７０は入力同期信号からＣＬＫ０を再
生し、内部同期信号を生成するクロック発生部、８０は
ＣＬＫ０′の逓倍されたＣＬＫ１を生成するＰＬＬ−
１、９０はＣＬＫ１の逓倍されたＣＬＫ２を生成するＰ
ＬＬ−２、１００は水平方向に画像伸張するよこ補間
部、２００は垂直方向に画像伸張するたて補間部、３０
０はディジタイズされたデータに画像処理を施す中間調
処理部、４００は表示デバイスである強誘電性液晶ディ
スプレイ（以下、ＦＬＣＤ）である。
するＰＬＬ−０、７０は入力同期信号からＣＬＫ０を再
生し、内部同期信号を生成するクロック発生部、８０は
ＣＬＫ０′の逓倍されたＣＬＫ１を生成するＰＬＬ−
１、９０はＣＬＫ１の逓倍されたＣＬＫ２を生成するＰ
ＬＬ−２、１００は水平方向に画像伸張するよこ補間
部、２００は垂直方向に画像伸張するたて補間部、３０
０はディジタイズされたデータに画像処理を施す中間調
処理部、４００は表示デバイスである強誘電性液晶ディ
スプレイ（以下、ＦＬＣＤ）である。
【００１３】次に動作について説明する。最初に同期信
号の流れから説明する。同期信号には、セパレートシン
ク、コンポジットシンク、シンクオングリーンなどが入
力され、シンクセパレータ４０に送られる。シンクセパ
レータ４０では、入力された信号から同期信号を取り出
し、同期信号の極性などを判別して、システム制御部３
０へは垂直同期信号、水平同期信号とこれらの同期信号
の極性を出力し、クロック発生部７０へは負極性に変換
された水平同期信号を出力する。
号の流れから説明する。同期信号には、セパレートシン
ク、コンポジットシンク、シンクオングリーンなどが入
力され、シンクセパレータ４０に送られる。シンクセパ
レータ４０では、入力された信号から同期信号を取り出
し、同期信号の極性などを判別して、システム制御部３
０へは垂直同期信号、水平同期信号とこれらの同期信号
の極性を出力し、クロック発生部７０へは負極性に変換
された水平同期信号を出力する。
【００１４】システム制御部３０では、入力された同期
信号の周波数を計測し、その結果と同期信号の極性など
から、入力されたビデオ信号の表示モードを識別する。
その識別結果に基づいて、ＰＬＬ−０（６０）、ＰＬＬ
−１（８０）、ＰＬＬ−２（９０）、よこ補間部１０
０、たて補間部２００、中間調処理部３００など周辺シ
ステムの制御を行う。
信号の周波数を計測し、その結果と同期信号の極性など
から、入力されたビデオ信号の表示モードを識別する。
その識別結果に基づいて、ＰＬＬ−０（６０）、ＰＬＬ
−１（８０）、ＰＬＬ−２（９０）、よこ補間部１０
０、たて補間部２００、中間調処理部３００など周辺シ
ステムの制御を行う。
【００１５】ＰＬＬ−０（６０）、ＰＬＬ−１（８
０）、ＰＬＬ−２（９０）において、ここでは、Phase
Locked Loop 回路（ＰＬＬ）とＶＣＯ（Voltage-contro
lled Oscillator ）を用いたクロック発生回路を１例と
して取り上げる。システム制御部３０によって、表示モ
ードと補間倍率に対応した分周値がＰＬＬ−０（６
０）、ＰＬＬ−１（８０）、ＰＬＬ−２（９０）に設定
される。
０）、ＰＬＬ−２（９０）において、ここでは、Phase
Locked Loop 回路（ＰＬＬ）とＶＣＯ（Voltage-contro
lled Oscillator ）を用いたクロック発生回路を１例と
して取り上げる。システム制御部３０によって、表示モ
ードと補間倍率に対応した分周値がＰＬＬ−０（６
０）、ＰＬＬ−１（８０）、ＰＬＬ−２（９０）に設定
される。
【００１６】次にビデオ信号の流れについて説明する。
入力されたビデオ信号は、信号中に含まれるリップルな
どの高周波ノイズ成分を取り除くために、ＬＰＦ１０に
入力される。帯域制限されたビデオ信号は、Ａ／Ｄ変換
器２０に入力され、ＣＬＫ０によって奇数、偶数フィー
ルドごとにサンプリングされる。ここで、遅延素子５０
は、コンピュータの出力時に位相が合っていたビデオ信
号と同期信号がそれぞれ異なる処理系を通ることによっ
て生じる位相ずれを、調整するものであって、ＣＬＫ０
と帯域制限されたビデオ信号との位相を調整するもので
ある。
入力されたビデオ信号は、信号中に含まれるリップルな
どの高周波ノイズ成分を取り除くために、ＬＰＦ１０に
入力される。帯域制限されたビデオ信号は、Ａ／Ｄ変換
器２０に入力され、ＣＬＫ０によって奇数、偶数フィー
ルドごとにサンプリングされる。ここで、遅延素子５０
は、コンピュータの出力時に位相が合っていたビデオ信
号と同期信号がそれぞれ異なる処理系を通ることによっ
て生じる位相ずれを、調整するものであって、ＣＬＫ０
と帯域制限されたビデオ信号との位相を調整するもので
ある。
【００１７】上記サンプリングされたディジタルビデオ
データは、よこ補間部１００、たて補間部２００におい
て、システム制御部３０が定める倍率で拡大補間処理が
施されるが、ここでは本発明に関するよこ補間部２００
の説明を図２を用いて行う。図２において、１０１〜１
０３は入力データをラッチするラッチ部、１１０は、補
間演算のパラメータを制御するパラメータ部、１２０は
よこ補間部１００全体の各モジュールのタイミングを制
御するタイミング制御部、１３０〜１３３は補間演算を
行う演算部、１４０〜１４３は補間演算結果を格納する
ＦｉＦｏ、１５０はＦｉＦｏの書き込み・読み出し等を
制御するアドレス制御部、１６０、１６１は出力すべき
データを選択する出力選択部、１７０は同期信号を生成
する出力制御部である。
データは、よこ補間部１００、たて補間部２００におい
て、システム制御部３０が定める倍率で拡大補間処理が
施されるが、ここでは本発明に関するよこ補間部２００
の説明を図２を用いて行う。図２において、１０１〜１
０３は入力データをラッチするラッチ部、１１０は、補
間演算のパラメータを制御するパラメータ部、１２０は
よこ補間部１００全体の各モジュールのタイミングを制
御するタイミング制御部、１３０〜１３３は補間演算を
行う演算部、１４０〜１４３は補間演算結果を格納する
ＦｉＦｏ、１５０はＦｉＦｏの書き込み・読み出し等を
制御するアドレス制御部、１６０、１６１は出力すべき
データを選択する出力選択部、１７０は同期信号を生成
する出力制御部である。
【００１８】入力された画像信号は、奇数、偶数（Ｏｄ
ｄ、Ｅｖｅｎ）フィールドごとにラッチ１０１とラッチ
１０２にラッチされ、ラッチ１０３では一つ前のＯｄｄ
の画像データがラッチされる。これらの画像データは、
パラメータ部１１０の演算子に基づいて、演算部１３０
〜１３３に図示の通り入力される。
ｄ、Ｅｖｅｎ）フィールドごとにラッチ１０１とラッチ
１０２にラッチされ、ラッチ１０３では一つ前のＯｄｄ
の画像データがラッチされる。これらの画像データは、
パラメータ部１１０の演算子に基づいて、演算部１３０
〜１３３に図示の通り入力される。
【００１９】本実施の形態で用いた演算例を下記に示
す。ここでは、ＶＧＡをＸＧＡに（８／５）倍の補間倍
率で補間処理した場合の演算の一例を示す。ａ１、ａ
２、…、ａｎは入力画素を示しており、ｂ１、ｂ２、
…、ｂｎは出力画素を示している。 ｂ１＝ａ１ ｂ２＝（１／４＋１／８）＊ａ１＋（１／２＋１／８＋
１／１６）＊ａ２ ｂ３＝ａ２ ｂ４＝ａ３ ｂ５＝（１／２＋１／３２）＊ａ３＋（１／２）＊ａ４ ｂ６＝ａ４ ｂ７＝ａ５ ｂ８＝（１／２＋１／８＋１／１６）＊ａ５＋（１／４
＋１／８）＊ａ６
す。ここでは、ＶＧＡをＸＧＡに（８／５）倍の補間倍
率で補間処理した場合の演算の一例を示す。ａ１、ａ
２、…、ａｎは入力画素を示しており、ｂ１、ｂ２、
…、ｂｎは出力画素を示している。 ｂ１＝ａ１ ｂ２＝（１／４＋１／８）＊ａ１＋（１／２＋１／８＋
１／１６）＊ａ２ ｂ３＝ａ２ ｂ４＝ａ３ ｂ５＝（１／２＋１／３２）＊ａ３＋（１／２）＊ａ４ ｂ６＝ａ４ ｂ７＝ａ５ ｂ８＝（１／２＋１／８＋１／１６）＊ａ５＋（１／４
＋１／８）＊ａ６
【００２０】上記に示した演算をさせるべくパラメータ
をパラメータ部１１０から演算部１３０、１３２に送
る。演算された画像データは、ＦｉＦｏ−０（１４
０）、ＦｉＦｏ−１（１４１）、ＦｉＦｏ−２（１４
２）、ＦｉＦｏ−３（１４３）に一時格納され、出力選
択部１６０、１６１へ各々送られる。
をパラメータ部１１０から演算部１３０、１３２に送
る。演算された画像データは、ＦｉＦｏ−０（１４
０）、ＦｉＦｏ−１（１４１）、ＦｉＦｏ−２（１４
２）、ＦｉＦｏ−３（１４３）に一時格納され、出力選
択部１６０、１６１へ各々送られる。
【００２１】一方、入力された同期信号は、タイミング
制御部１２０に送られ、周囲のパイプ処理の段数合わせ
と非同期部の制御を行い、各モジュールに制御信号を送
る。アドレス制御部１５０では、タイミング制御部１２
０からの各イネーブル信号を受けて、各々のＦｉＦｏ−
０（１４０）、ＦｉＦｏ−１（１４１）、ＦｉＦｏ−２
（１４２）、ＦｉＦｏ−３（１４３）へのデータ書き込
み・読み出しアドレスの制御を行う。出力制御部１７０
では、同期信号と出力選択部１６０、１６１への制御信
号とのタイミング調整を行う。ＣＬＫ１は、ＣＬＫ０を
ＰＬＬ−１（８０）で（８／５）倍したもので、ＦｉＦ
ｏの読み出しクロックとして用いられる。
制御部１２０に送られ、周囲のパイプ処理の段数合わせ
と非同期部の制御を行い、各モジュールに制御信号を送
る。アドレス制御部１５０では、タイミング制御部１２
０からの各イネーブル信号を受けて、各々のＦｉＦｏ−
０（１４０）、ＦｉＦｏ−１（１４１）、ＦｉＦｏ−２
（１４２）、ＦｉＦｏ−３（１４３）へのデータ書き込
み・読み出しアドレスの制御を行う。出力制御部１７０
では、同期信号と出力選択部１６０、１６１への制御信
号とのタイミング調整を行う。ＣＬＫ１は、ＣＬＫ０を
ＰＬＬ−１（８０）で（８／５）倍したもので、ＦｉＦ
ｏの読み出しクロックとして用いられる。
【００２２】図３によこ補間部のＤａｔａ＿Ｆｌｏｗを
示す。ａ１、ａ２、…、ａｎは入力画素を示しており、
ＦｉＦｏ−０（１４０）、ＦｉＦｏ−１（１４１）、Ｆ
ｉＦｏ−２（１４２）、ＦｉＦｏ−３（１４３）に演算
された出力画素ｂ１、ｂ２、…、ｂｎがＣＬＫ０により
格納される。次に、逓倍されたＣＬＫ１でよこ補間デー
タを読み出し、出力選択部１６０、１６１へ選択すべき
ＦｉＦｏの番号を渡すことにより、よこ補間された新た
なデータを出力選択部１６０、１６１から得ることがで
きる。
示す。ａ１、ａ２、…、ａｎは入力画素を示しており、
ＦｉＦｏ−０（１４０）、ＦｉＦｏ−１（１４１）、Ｆ
ｉＦｏ−２（１４２）、ＦｉＦｏ−３（１４３）に演算
された出力画素ｂ１、ｂ２、…、ｂｎがＣＬＫ０により
格納される。次に、逓倍されたＣＬＫ１でよこ補間デー
タを読み出し、出力選択部１６０、１６１へ選択すべき
ＦｉＦｏの番号を渡すことにより、よこ補間された新た
なデータを出力選択部１６０、１６１から得ることがで
きる。
【００２３】たて補間部２００については、従来のディ
ジタル補間をシステム制御部３０に基づいて拡大補間す
る。中間調処理部３００は、ディジタルビデオデータと
ＣＬＫ２とシステム制御部３０からの信号を受けて、Ｆ
ＬＣＤ４００に必要なディジタル画像処理を施す。中間
調処理を施されたディジタルビデオデータは、適切な出
力ライン制御を受けてＦＬＣＤ４００へ転送され、ちら
つきのない高品位な拡大補間されたコンピュータ画像を
表示する。
ジタル補間をシステム制御部３０に基づいて拡大補間す
る。中間調処理部３００は、ディジタルビデオデータと
ＣＬＫ２とシステム制御部３０からの信号を受けて、Ｆ
ＬＣＤ４００に必要なディジタル画像処理を施す。中間
調処理を施されたディジタルビデオデータは、適切な出
力ライン制御を受けてＦＬＣＤ４００へ転送され、ちら
つきのない高品位な拡大補間されたコンピュータ画像を
表示する。
【００２４】尚、本実施の形態におけるＦｉＦｏ１４０
〜１４３からなるメモリ手段は、ｎ／ｍの解像度変換を
行う際に、ｍａｘ（ｎ，ｍ）／ｍｉｎ（ｎ，ｍ）の商以
上で最小の整数をｌとした場合、水平方向に対しては
（ｌ＋１）ピクセル、垂直方向に対しては（ｌ＋１）ラ
インを最小必要メモリ容量とすることができる。
〜１４３からなるメモリ手段は、ｎ／ｍの解像度変換を
行う際に、ｍａｘ（ｎ，ｍ）／ｍｉｎ（ｎ，ｍ）の商以
上で最小の整数をｌとした場合、水平方向に対しては
（ｌ＋１）ピクセル、垂直方向に対しては（ｌ＋１）ラ
インを最小必要メモリ容量とすることができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ちらつきの少ない補間拡大された高品位なコンピュータ
画像等の画像を得ることができる。また、メモリへ非同
期に書き込みと読み出しをリアルタイムに行うことによ
り、解像度変換を行う際にフレームメモリやラインバッ
ファなどの大容量のメモリを必要とすることなく、小量
のメモリで安価に解像度変換が行えるようになる。
ちらつきの少ない補間拡大された高品位なコンピュータ
画像等の画像を得ることができる。また、メモリへ非同
期に書き込みと読み出しをリアルタイムに行うことによ
り、解像度変換を行う際にフレームメモリやラインバッ
ファなどの大容量のメモリを必要とすることなく、小量
のメモリで安価に解像度変換が行えるようになる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１のよこ補間部の構成を示すブロック図であ
る。
る。
【図３】よこ補間部の動作を示すタイミングチャートで
ある。
ある。
３０ システム制御部 ６０ ＰＬＬ−０ ７０ クロック発生部 ８０ ＰＬＬ−１ １０１〜１０３ ラッチ部 １１０ パラメータ部 １２０ タイミング制御部 １３０〜１３３ 演算部 １４０〜１４３ ＦｉＦｏ １５０ アドレス制御部
Claims (2)
- 【請求項１】 画像信号と同期信号とを含むビデオ信号
のモードを上記同期信号に基づいて識別する識別手段
と、 上記画像信号に同期している第１の画素同期クロックの
周波数から上記識別されたモードに応じた倍数の周波数
を有する第２の画素同期クロックを生成するクロック発
生手段と、 上記識別されたモードに応じた解像度変換のためのパラ
メータを発生するパラメータ発生手段と、 上記パラメータを用いて上記画像信号の解像度変換を上
記識別されたモードに応じた上記倍数で行う解像度変換
手段と、 上記解像度変換された画像信号を格納するメモリ手段
と、 上記第１の画素同期クロックに同期して画像信号を書き
込み、上記第２の画素同期クロックに同期して画像信号
を読み出すように、上記メモリ手段のアドレスを制御す
るアドレス制御手段とを備えた画像処理装置。 - 【請求項２】 上記メモリ手段は、ｎ／ｍの解像度変換
を行う際に、ｍａｘ（ｎ，ｍ）／ｍｉｎ（ｎ，ｍ）の商
以上で最小の整数をｌとした場合、 水平方向に対しては、（ｌ＋１）ピクセル、 垂直方向に対しては、（ｌ＋１）ライン、を最小必要メ
モリ容量とすることを特徴とする請求項１記載の画像処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152038A JPH113062A (ja) | 1997-06-10 | 1997-06-10 | 画像処理装置 |
| US09/090,335 US6348931B1 (en) | 1997-06-10 | 1998-06-04 | Display control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152038A JPH113062A (ja) | 1997-06-10 | 1997-06-10 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113062A true JPH113062A (ja) | 1999-01-06 |
Family
ID=15531707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152038A Pending JPH113062A (ja) | 1997-06-10 | 1997-06-10 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010088133A (ja) * | 2010-01-04 | 2010-04-15 | Toshiba Corp | 画像処理装置、および画像処理方法 |
| US8373700B2 (en) | 2008-08-04 | 2013-02-12 | Kabushiki Kaisha Toshiba | Image processing apparatus |
-
1997
- 1997-06-10 JP JP9152038A patent/JPH113062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8373700B2 (en) | 2008-08-04 | 2013-02-12 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| JP2010088133A (ja) * | 2010-01-04 | 2010-04-15 | Toshiba Corp | 画像処理装置、および画像処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040601 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061024 |