JPH11297867A - Electronic component having a doped metal oxide dielectric material and fabrication process of electronic component having a doped metal oxide dielectric material - Google Patents
Electronic component having a doped metal oxide dielectric material and fabrication process of electronic component having a doped metal oxide dielectric materialInfo
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Abstract
(57)【要約】
【課題】 本発明は、ドープされた金属酸化物誘電体材
料を有する電子部品及びドープされた金属酸化物誘電体
材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及び
この材料で作られた電子部品が明らかにされている。金
属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａ
ｌ2Ｏ3、Ｙ2Ｏ3、Ｔａ2Ｏ5またはＶ2Ｏ5）で、金属ドー
パントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）で
ある。金属酸化物は約０．１重量パーセントないし約３
０重量パーセントのドーパントを含む。本発明のドープ
された金属酸化物誘電体は、多くの異なる電子部品及び
デバイス中で用いられる。たとえば、ドープされた金属
酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として
用いられる。ドープされた金属酸化物誘電体はまた、フ
ラッシュメモリデバイスのポリ間誘電体材料としても用
いられる。
(57) The present invention provides an electronic component having a doped metal oxide dielectric material and a process for producing an electronic component having a doped metal oxide dielectric material. SOLUTION: A doped metal oxide dielectric material and an electronic component made of this material are disclosed. The metal oxide is a Group III or V metal oxide (eg, A
l 2 O 3 , Y 2 O 3 , Ta 2 O 5 or V 2 O 5 ), and the metal dopant is a group IV element (Zr, Si, Ti and Hf). The metal oxide is present in an amount from about 0.1 weight percent to about 3
Contains 0 weight percent dopant. The doped metal oxide dielectric of the present invention is used in many different electronic components and devices. For example, doped metal oxide dielectrics are used as gate dielectrics in MOS devices. Doped metal oxide dielectrics are also used as interpoly dielectric materials in flash memory devices.
Description
【０００１】[0001]
【関連出願の記述】本出願は１９９７年６月６日に出願
された米国特許出願第０８／８７１，０２４号と一部連
続したものであり、この特許出願は１９９６年１０月１
０日に出願された米国暫定出願６０／０２７６１２号の
利点を、特許請求の範囲としたものである。米国特許出
願第０８／８７１，０２４号が、ここに参照文献として
含まれている。DESCRIPTION OF RELATED APPLICATION This application is a continuation-in-part of US patent application Ser. No. 08 / 871,024 filed on Jun. 6, 1997, which was filed on Oct. 1, 1996.
The advantages of U.S. Provisional Application No. 60/027612, filed on October 0, are claimed. US patent application Ser. No. 08 / 871,024 is hereby incorporated by reference.
【０００２】[0002]
【技術分野】本発明は半導体デバイス及び部品、より具
体的には、半導体デバイス及び要素中で用いるための金
属酸化物誘電体材料に係る。TECHNICAL FIELD This invention relates to semiconductor devices and components, and more particularly, to metal oxide dielectric materials for use in semiconductor devices and components.
【０００３】[0003]
【技術背景】誘電体材料は半導体デバイスの特性の鍵で
ある。デバイスがより小さくなり、より高特性への必要
性が大きくなるにつれ、半導体デバイス中の誘電体層の
厚さは減少しつつある。同時に、最も一般的な誘電体材
料、ＳiＯ2の誘電定数より大きな誘電定数をもつ誘電体
材料への必要性が増している。また、半導体デバイス中
の誘電層の厚さが減少するにつれ、誘電体材料層が非常
に薄い（例えば１００Å以下）時ですら、電荷を漏らさ
ない材料への必要性が増している。BACKGROUND OF THE INVENTION Dielectric materials are key to the properties of semiconductor devices. As devices become smaller and the need for higher performance increases, the thickness of dielectric layers in semiconductor devices is decreasing. At the same time, the most common dielectric materials, need for dielectric materials with a large dielectric constant than the dielectric constant of the S i O 2 is increased. Also, as the thickness of the dielectric layer in semiconductor devices decreases, the need for materials that do not leak charge increases even when the dielectric material layer is very thin (eg, less than 100 °).
【０００４】しかし、全ての誘電体材料が、半導体デバ
イス及び部品中で用いるのに許容しうる薄い誘電体層を
形成するわけではない。半導体デバイスは効率、動作パ
ワー等のいくつかの特性要件をもつ。誘電体材料層の特
性は、デバイス特性に直接影響を及ぼす。たとえば、薄
い誘電体層があまりに多くの電流を、それを貫いて透過
させると（この好ましくない電流は漏れ電流と呼ばれ
る）、得られるデバイス又は部品は、所望の特性要件に
あわないであろう。ＭＯＳ（金属−酸化物−半導体−電
界効果トランジスタ）のゲート誘電体を貫く漏れ電流
は、誘電体の絶縁特性（抵抗及び信頼性）を示すから、
貫く漏れ電流が高すぎるゲート誘電体層は、誘電体層の
抵抗及び信頼性が低すぎることを示している。誘電体材
料層がポリ間（すなわち誘電体材料が多結晶シリコンの
２つの層間にはさまれている）誘電体材料（ＩＰＤ）半
導体デバイス類において、ＩＰＤ中の漏れ電流は、フラ
ッシュメモリの保持時間に関連する。もし、ＩＰＤを貫
く漏れ電流が高すぎると、デバイスの保持時間は低くな
るであろう。[0004] However, not all dielectric materials form a thin dielectric layer that is acceptable for use in semiconductor devices and components. Semiconductor devices have several characteristic requirements, such as efficiency and operating power. The properties of the dielectric material layer directly affect device properties. For example, if a thin dielectric layer transmits too much current through it (this undesirable current is called leakage current), the resulting device or component will not meet the desired property requirements. The leakage current through the gate dielectric of a MOS (Metal-Oxide-Semiconductor-Field-Effect Transistor) indicates the insulating properties (resistance and reliability) of the dielectric,
A gate dielectric layer that passes through too high a leakage current indicates that the resistance and reliability of the dielectric layer is too low. In dielectric material (IPD) semiconductor devices where the dielectric material layer is between poly (i.e., the dielectric material is sandwiched between two layers of polycrystalline silicon), the leakage current during the IPD depends on the retention time of the flash memory. is connected with. If the leakage current through the IPD is too high, the retention time of the device will be low.
【０００５】誘電体層と下の半導体界面との間の界面準
位密度もまた、デバイス特性に影響を与える。界面準位
密度は電流デバイス（チャネルを横切る電流）及びＭＯ
ＳＦＥＴとＭＩＳ（金属−絶縁体−半導体）ＦＥＴの信
頼性を劣化させる。したがって、もし界面準位密度が高
すぎると、得られるデバイス又は部品は、所望の特性要
件にあわないであろう。[0005] The interface state density between the dielectric layer and the underlying semiconductor interface also affects device characteristics. The interface state density depends on the current device (current across the channel) and the MO
It degrades the reliability of SFETs and MIS (metal-insulator-semiconductor) FETs. Thus, if the interface state density is too high, the resulting device or component will not meet the desired property requirements.
【０００６】従って、許容しうる漏れ特性及び他の特性
を有する薄い誘電体層を形成する誘電体材料が探求され
ている。[0006] Accordingly, dielectric materials that form thin dielectric layers with acceptable leakage and other properties are sought.
【０００７】[0007]
【本発明の要約】本発明は誘電体材料層を有する集積回
路デバイス及び線形容量のような集積又は個別部品のよ
うな電子部品に係る。誘電体材料はＩＶ族元素をドープ
したＩＩＩ族金属又はＶＢ族金属の金属酸化物に係る。
ＩＩＩ族（族はここで用いるように、メンデレーフ周期
律表の族を意味する）金属酸化物の例には、アルミニウ
ム酸化物（Ａｌ2Ｏ3）及びイットリウム酸化物（Ｙ
2Ｏ3）が含まれる。ＶＢ族金属酸化物の例は、五酸化タ
ンタル（Ｔａ2Ｏ5）及び五酸化バナジウム（Ｖ2Ｏ5）で
ある。適当なＩＶ族ドーパントの例には、ジルコニウム
（Ｚｒ）、シリコン（Ｓｉ）、チタン（Ｔｉ）及びハフ
ニウム（Ｈｆ）が含まれる。ドーパントは金属酸化物の
約０．１重量パーセントないし約３０重量パーセントで
ある。もし、ドーパントが金属酸化物の約０．１重量パ
ーセントないし約１０重量パーセントであると有利であ
る。SUMMARY OF THE INVENTION The present invention relates to integrated circuit devices having a layer of dielectric material and electronic components such as integrated or discrete components such as linear capacitors. The dielectric material relates to a metal oxide of a group III metal or a group VB metal doped with a group IV element.
Examples of Group III (group as used herein, group of the Mendeleev Periodic Table) metal oxides include aluminum oxide (Al 2 O 3 ) and yttrium oxide (Y
2 O 3 ). Examples of Group VB metal oxides are tantalum pentoxide (Ta 2 O 5 ) and vanadium pentoxide (V 2 O 5 ). Examples of suitable Group IV dopants include zirconium (Zr), silicon (Si), titanium (Ti) and hafnium (Hf). The dopant is from about 0.1% to about 30% by weight of the metal oxide. Advantageously, the dopant is from about 0.1 weight percent to about 10 weight percent of the metal oxide.
【０００８】スパッタリング、化学気相堆積（ＣＶ
Ｄ）、有機金属ＣＶＤ（ＭＯＣＶＤ）及び原子層堆積
（ＡＬＤ）といった従来の堆積技術を用いて、所望のデ
バイス又は部品に適した基板の表面上に、誘電体材料層
が形成される。基板上に層を形成する間に、ドーパント
が金属酸化物に加えられる。所望の厚さのドープされた
金属酸化物が基板上に形成されたら、次にデバイスを完
成させるために、従来のプロセス技術が用いられる。[0008] Sputtering, chemical vapor deposition (CV
Using conventional deposition techniques such as D), metal organic chemical vapor deposition (MOCVD) and atomic layer deposition (ALD), a layer of dielectric material is formed on the surface of the substrate suitable for the desired device or component. During formation of the layer on the substrate, a dopant is added to the metal oxide. Once the desired thickness of the doped metal oxide has been formed on the substrate, conventional processing techniques are then used to complete the device.
【０００９】本発明の一実施例において、半導体デバイ
スはＭＯＳ又はＭＩＳデバイスである。そのようなデバ
イスの構造は、当業者には良く知られており、ここで詳
細には述べない。これらのデバイス中のゲート誘電体層
は、先に述べたようなドープされた金属酸化物である。
低い漏れ、低い界面準位密度及びこれらの材料の高い誘
電率のため、これらのデバイス中のゲート誘電体層は、
直接トンネル漏れ電流の開始によって制限される最小の
許容厚さ（たとえば約３０Å又はそれ以下）ほどに薄
い。多くのトンネル電流が存在するが、ここではトンネ
ル電流は直接トンネル電流をさす。このように、本発明
のデバイス中のゲート誘電体層は、ＳiＯ2（この場合、
最小厚はトンネル漏れ電流の開始によって制限される）
又は、たとえばＡｌ2Ｏ3のようなアンドープ金属酸化物
（この場合、最小厚は高い界面準位密度及びトンネル漏
れ電流の開始の両方によって制限される）のような従来
の誘電体材料より利点をもつ。In one embodiment of the present invention, the semiconductor device is a MOS or MIS device. The construction of such devices is well known to those skilled in the art and will not be described in detail here. The gate dielectric layer in these devices is a doped metal oxide as described above.
Due to low leakage, low interface state density and high dielectric constant of these materials, the gate dielectric layers in these devices are:
As thin as the minimum allowable thickness limited by the onset of direct tunnel leakage current (eg, about 30 ° or less). There are many tunnel currents, but here the tunnel current refers directly to the tunnel current. Thus, the gate dielectric layer in a device of the present invention, S i O 2 (in this case,
The minimum thickness is limited by the onset of tunnel leakage current)
Or an advantage over conventional dielectric materials such as, for example, undoped metal oxides such as Al 2 O 3 , where the minimum thickness is limited by both high interface state density and the onset of tunnel leakage current. Have.
【００１０】本発明のＭＯＳデバイスは当業者に良く知
られた従来の技術を用いて作製される。ゲート誘電体層
の堆積前及び後の従来のプロセス工程が適当と考えられ
る。[0010] The MOS device of the present invention is fabricated using conventional techniques well known to those skilled in the art. Conventional process steps before and after the deposition of the gate dielectric layer may be appropriate.
【００１１】本発明の第２の実施例において、デバイス
は不揮発性メモリデバイスである。不揮発性メモリは、
パワーが除去された時、蓄積されたデータを保持するメ
モリの型である。不揮発性メモリの例には、消去可能で
プログラム可能なリードオンリーメモリー（ＥＰＲＯ
Ｍ）及び電気的に消去可能なプログラム可能なリードオ
ンリーメモリー（ＥＥＰＲＯＭ）が含まれる。便宜上、
フラッシュＥＥＰＲＯＭ及びＥＰＲＯＭはここではまと
めてＥＰＲＯＭとよぶ。In a second embodiment of the present invention, the device is a non-volatile memory device. Non-volatile memory is
A type of memory that holds stored data when power is removed. Examples of non-volatile memory include erasable and programmable read only memory (EPRO)
M) and electrically erasable programmable read only memory (EEPROM). For convenience,
The flash EEPROM and EPROM are collectively referred to herein as EPROM.
【００１２】本発明の不揮発性メモリデバイスは、従来
の構造をもつが、デバイスのＩＰＤ層は本発明の誘電体
材料である。ＩＰＤ層は先に述べた堆積技術を用いて堆
積させる。本発明の不揮発性メモリデバイスは、ＩＰＤ
層を形成する前及び後の両方で、そのようなデバイスを
形成するために、従来のプロセス技術を用いて形成され
る。The nonvolatile memory device of the present invention has a conventional structure, but the IPD layer of the device is the dielectric material of the present invention. The IPD layer is deposited using the deposition techniques described above. The non-volatile memory device according to the present invention has an IPD
Both before and after forming the layers, they are formed using conventional processing techniques to form such devices.
【００１３】本発明の誘電体材料が有用と考えられる他
のデバイスは、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）用の蓄積容量である。本発明の誘電体材料
はまた、線形容量及び他の集積容量及び容量デバイス中
の誘電体層として有用である。Another device in which the dielectric material of the present invention may be useful is a storage capacitor for a dynamic random access memory (DRAM). The dielectric materials of the present invention are also useful as dielectric layers in linear and other integrated capacitance and capacitance devices.
【００１４】[0014]
【詳細な記述】本発明はドープされた金属酸化物材料に
係る。これらのドープされた金属酸化物は、ＭＯＳデバ
イス、フラッシュＥＰＲＯＭデバイス、ＤＲＡＭ用容
量、線形容量及び他の容量といった各種デバイス部品中
の誘電体材料層を形成するために用いられる。本発明の
ドープされた金属酸化物誘電体材料は、ＩＶ族元素をド
ープしたＩＩＩ族金属又はＶＢ族金属の金属酸化物であ
る。与えられた金属とドーパントの組合せに対し、もし
ドーパントに対する酸化物形成のエネルギーが、ドープ
される金属酸化物に対する酸化物形成のエネルギーより
小さければ有利である。ＩＩＩ族（族はここではメンデ
レーフの周期律表の族を意味する）金属酸化物の例に
は、アルミニウム酸化物（Ａｌ2Ｏ3）及びイットリウム
酸化物（Ｙ2Ｏ3）が含まれる。ＶＢ族金属酸化物の例
は、五酸化タンタル（Ｔａ2Ｏ5）及び五酸化バナジウム
（Ｖ2Ｏ5）である。適当なＩＶ族ドーパントの例には、
ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、チタン（Ｔ
ｉ）及びハフニウム（Ｈｆ）が含まれる。ドープされた
金属酸化物は、約０．１重量パーセントないし約３０重
量パーセントのドーパントを含む。もし、ドープされた
金属酸化物が約０．１重量パーセントないし約１０重量
パーセントのドーパントを含むと有利である。DETAILED DESCRIPTION The present invention relates to doped metal oxide materials. These doped metal oxides are used to form dielectric material layers in various device components such as MOS devices, flash EPROM devices, DRAM capacitors, linear capacitors, and other capacitors. The doped metal oxide dielectric material of the present invention is a Group III or VB metal oxide doped with a Group IV element. For a given metal and dopant combination, it is advantageous if the energy of oxide formation for the dopant is less than the energy of oxide formation for the doped metal oxide. Examples of Group III (group herein refers to the group of the Mendeleev Periodic Table) metal oxides include aluminum oxide (Al 2 O 3 ) and yttrium oxide (Y 2 O 3 ). Examples of Group VB metal oxides are tantalum pentoxide (Ta 2 O 5 ) and vanadium pentoxide (V 2 O 5 ). Examples of suitable Group IV dopants include:
Zirconium (Zr), silicon (Si), titanium (T
i) and hafnium (Hf). The doped metal oxide contains from about 0.1 weight percent to about 30 weight percent dopant. Advantageously, the doped metal oxide contains from about 0.1 weight percent to about 10 weight percent dopant.
【００１５】出願人は特定の理論を保持することを望ま
ないが、ドーパントが存在することにより、金属酸化物
のバルク中の欠陥及び金属酸化物と隣接した半導体又は
金属層間の界面に形成される欠陥が安定化されると確信
する。そのような欠陥には、未結合手又は歪結合又は粒
界が含まれる。未結合手は、その名称が暗示するよう
に、不完全な結合をもつ原子である。従って、未結合手
（ここではトラップ準位とも呼ぶ）は望ましくない。歪
結合は、界面の物理的な性質から、ある種の歪を受けた
結合である。これらの歪んだ結合は、より容易に切断さ
れ、未結合手を生じる。従って、歪んだ結合も望ましく
ない。Applicants do not wish to hold a particular theory, but the presence of the dopant causes defects in the bulk of the metal oxide and at the interface between the metal oxide and the adjacent semiconductor or metal layer I believe the defect will be stabilized. Such defects include dangling bonds or strain bonds or grain boundaries. A dangling bond, as the name implies, is an atom with incomplete bonds. Therefore, dangling bonds (also referred to herein as trap levels) are undesirable. A strain bond is a bond that has undergone some kind of strain due to the physical properties of the interface. These distorted bonds are more easily broken, producing unbonded bonds. Thus, distorted coupling is also undesirable.
【００１６】未結合手及び歪結合の数を減らし、バルク
材料中及び誘電体材料と隣接する層との間の界面におけ
る粒界を安定させることは有利である。なぜなら、その
ような減少により、誘電体材料の電気的特性が改善され
るからである。先に述べたドーパントを、ここで述べた
誘電体材料に添加することにより、実際にこれらの好ま
しくない欠陥が減少するというのが、出願人の確信する
ところである。金属酸化物中に導入されるドーパントの
量は、誘電体材料の所望の電気的特性に依存するであろ
う。出願人は本発明のドープされた誘電体材料は、ドー
パントに対する酸化物形成のエネルギーが、酸化後ドー
プされる金属に対する酸化物形成のエンタルピーより小
さいため、有利であると確信する。It is advantageous to reduce the number of dangling bonds and strain bonds and stabilize grain boundaries in the bulk material and at the interface between the dielectric material and adjacent layers. This is because such a reduction improves the electrical properties of the dielectric material. Applicants are convinced that the addition of the aforementioned dopants to the dielectric materials described herein actually reduces these undesirable defects. The amount of dopant introduced into the metal oxide will depend on the desired electrical properties of the dielectric material. Applicants believe that the doped dielectric material of the present invention is advantageous because the energy of oxide formation for the dopant is less than the enthalpy of oxide formation for the doped metal after oxidation.
【００１７】たとえば、アルミニウム酸化物に対する形
成のエンタルピーは、−３９０kcal/molである。ジルコ
ニウム酸化物に対する形成のエンタルピーは、−２６６
kcal/molである。シリコン酸化物に対する形成のエンタ
ルピーは、−２１７kcal/molである。アルミニウム酸化
物材料の層は、ある数の未結合手、歪結合、及び粒界を
バルク材料及び誘電体材料及び隣接する層との界面に含
む。もしアルミニウム酸化物の同じ層に、ジルコニウム
又は他のＩＶ族金属をドープするなら、バルク材料中及
び誘電体材料と隣接する層間の界面における未結合手、
歪結合及び粒界の数は減少する。出願人は、金属酸化物
（たとえばアルミニウム酸化物）の形成より、ドーパン
ト酸化物（たとえばジルコニウム酸化物）の形成に適し
た反応熱力学の結果であると確信する。バルク材料中及
び誘電滞在量感の界面における未結合手、歪結合及び粒
界は、同程度には形成されない。なぜなら、ドーパント
（たとえばジルコニウム）がこれらの発生しうる欠陥の
位置において、酸素と反応でき、それによりそれらの少
くとも一部が取り除かれるからである。その結果、誘電
体材料の特性は、アンドープの誘電体材料より改善され
る。For example, the enthalpy of formation for aluminum oxide is -390 kcal / mol. The enthalpy of formation for zirconium oxide is -266
It is kcal / mol. The enthalpy of formation for silicon oxide is -217 kcal / mol. The layer of aluminum oxide material includes a number of dangling bonds, strain bonds, and grain boundaries at the interface between the bulk and dielectric materials and adjacent layers. If the same layer of aluminum oxide is doped with zirconium or other Group IV metal, dangling bonds in the bulk material and at the interface between the dielectric material and adjacent layers,
The number of strain bonds and grain boundaries is reduced. Applicants believe that the formation of a metal oxide (eg, aluminum oxide) is a consequence of a suitable reaction thermodynamic for the formation of a dopant oxide (eg, zirconium oxide). The dangling bonds, strain bonds and grain boundaries in the bulk material and at the interface of the dielectric retention are not formed to the same extent. This is because dopants (eg, zirconium) can react with oxygen at these potential defects, thereby removing at least some of them. As a result, the properties of the dielectric material are improved over undoped dielectric materials.
【００１８】先に述べたように、本発明の誘電体材料
は、さまざまな電子デバイス及び電子部品中で用いられ
る。As mentioned above, the dielectric material of the present invention is used in various electronic devices and electronic components.
【００１９】本発明の一実施例において、ドープされた
誘電体材料はＭＯＳＦＥＴデバイス中のゲート誘電体材
料である。そのようなデバイスが、図１に概略的に描か
れている。ＭＯＳＦＥＴ（１０）はソース（１１）、ド
レイン（１２）及びゲート（１３）をもつ。ゲート（１
３）は側壁スペーサ（１４）及び（１５）の間に配置さ
れている。ソース（１１）及びドレイン（１２）は側壁
スペーサ（１４）及び（１５）に関する接触から、各フ
ィールド酸化物領域（１６）及び（１７）まで延びてい
る。ゲート誘電体層（１８）は本発明のドープされた金
属酸化物材料である。In one embodiment of the present invention, the doped dielectric material is a gate dielectric material in a MOSFET device. Such a device is schematically depicted in FIG. The MOSFET (10) has a source (11), a drain (12) and a gate (13). Gate (1
3) is located between the side wall spacers (14) and (15). The source (11) and the drain (12) extend from the contact for the sidewall spacers (14) and (15) to the respective field oxide regions (16) and (17). The gate dielectric layer (18) is a doped metal oxide material of the present invention.
【００２０】本発明の第２の実施例において、ドープさ
れた誘電体材料は、フラッシュＥＰＲＯＭデバイスのＩ
ＰＤである。そのようなデバイスが、図２に示されてい
る。デバイスは中に形成されたソース（１１２）、ドレ
イン（１１４）及びチャネル領域（１１６）を有する基
板（１１０）上に形成された二酸化シリコン（ＳiＯ2）
の層をもつ。酸化物は当業者にはよく知られたＯ2及び
Ｎ2Ｏのような通常の雰囲気中での炉酸化及び急速熱酸
化（ＲＴＯ）といった従来の技術によって形成される。In a second embodiment of the present invention, the doped dielectric material is used in a flash EPROM device.
PD. Such a device is shown in FIG. The source device formed in (112), a drain (114) and a channel region (116) of silicon dioxide formed on a substrate (110) having (S i O 2)
With the following layers. Oxides are formed by conventional techniques such as furnace oxidation and rapid thermal oxidation (RTO) in conventional atmospheres such as O 2 and N 2 O, well known to those skilled in the art.
【００２１】ポリシリコンフローティングゲート（１２
２）が、ゲート酸化物層（１２０）上に形成される。ポ
リシリコン層（１２２）は化学気相堆積（ＣＶＤ）のよ
うな従来の技術を用いて形成される。ポリシリコン層
（１２２）の厚さは、設計上の選択である。典型的な場
合、フローティングゲートの厚さは、約５０ｎｍないし
約１００ｎｍである。The polysilicon floating gate (12
2) is formed on the gate oxide layer (120). The polysilicon layer (122) is formed using conventional techniques such as chemical vapor deposition (CVD). The thickness of the polysilicon layer (122) is a design choice. Typically, the thickness of the floating gate is between about 50 nm and about 100 nm.
【００２２】ＩＰＤ（１２４）は従来の技術を用いて、
フローティングゲート上に形成される。典型的な場合、
スパッタリング、化学気相堆積又は酸化といった技術
が、ＩＰＤ層を形成するために用いられる。先に述べた
ように、もしＩＰＤ層が少くとも約８の誘電定数をもつ
が、フローティングゲートからの著しい漏れ電流を生じ
なければ有利である。この実施例において、ドーパント
濃度は許容されない高い漏れ及び許容されない低い降伏
強度をもつ材料を生じさせてはならない。The IPD (124) uses a conventional technique to
It is formed on the floating gate. Typically,
Techniques such as sputtering, chemical vapor deposition or oxidation are used to form the IPD layer. As previously mentioned, it is advantageous if the IPD layer has a dielectric constant of at least about 8, but does not cause significant leakage current from the floating gate. In this embodiment, the dopant concentration must not result in a material with unacceptably high leakage and unacceptably low yield strength.
【００２３】少くとも約１０年間その電荷を、デバイス
が保持するためには、ＩＰＤ層を貫く電荷の漏れは、約
１０-14Ａ／cm2以下にすべきである。この実施例におい
て、電荷がフローティングゲート上に保たれるように、
低漏れ材料が望ましい。上述の誘電材料は、この要件に
あう材料の例である。In order for the device to retain its charge for at least about 10 years, the leakage of charge through the IPD layer should be less than about 10 -14 A / cm 2 . In this embodiment, so that the charge is kept on the floating gate,
Low leakage materials are desirable. The above-mentioned dielectric materials are examples of materials that meet this requirement.
【００２４】制御ゲート（１２６）はＩＰＤ層（１２
４）上に形成された導電性材料の層である。制御ゲート
はドープされたポリシリコン、金属シリサイド、チタン
窒化物又はポリシリコンと金属シリサイドの二重層であ
る。制御ゲート層はＭＯＳデバイスを作製する従来の技
術を用いて形成され、パターン形成される。The control gate (126) is connected to the IPD layer (12).
4) A layer of conductive material formed thereon. The control gate is doped polysilicon, metal silicide, titanium nitride or a double layer of polysilicon and metal silicide. The control gate layer is formed and patterned using conventional techniques for fabricating MOS devices.
【００２５】この実施例において、本発明のデバイスで
は、ＩＰＤ層の材料及び厚さは、低電圧で動作し、フロ
ーティングゲート上の電荷を、適切な長期間保持するデ
バイスが実現されるように選択される。本発明のデバイ
スにおいて、ＩＰＤ層の材料及び厚さと、トンネル酸化
物（ＴＯ）層の厚さは、ＫIPDＥIPD≒ＫTOＥTOであるよ
うに選択される。この式において、材料の誘電定数はＫ
で示され、層の電界はＥで示されている。本発明に関し
ては、ＥTOはデバイスが短時間で消去できる雰囲気がで
きるほど大きいと有利である。この点に関して、ＥIPD
が少くとも約８ＭＶ（メガボルト）／ｃｍであると有利
である。また、ＥIPD が小さければ小さいほど、ＩＰＤ
の信頼性は高いから、ＥIPD が小さいと有利である。こ
の点に関して、ＥIPD が約５ＭＶ／ｃｍより小さいと有
利である。ＫTOは固定されているから、ＫIPD が増す
と、与えられた制御ゲート上のバイアスに対し、またト
ンネル酸化物及びＩＰＤに対し、ＥTOは増加する。In this embodiment, in the device of the present invention, the material and thickness of the IPD layer are selected to achieve a device that operates at a low voltage and retains the charge on the floating gate for an appropriate long period. Is done. In the device of the present invention, the material and thickness of the IPD layer and the thickness of the tunnel oxide (TO) layer are selected such that K IPD E IPD ≒ K TO E TO . In this equation, the dielectric constant of the material is K
And the electric field of the layer is indicated by E. For the present invention, it is advantageous if E TO is large enough to create an atmosphere in which the device can be erased in a short time. In this regard, E IPD
Is advantageously at least about 8 MV (megavolts) / cm. Also, the smaller the E IPD , the more the IPD
Is high, it is advantageous that E IPD is small. In this regard, it is advantageous if the E IPD is less than about 5 MV / cm. Since K TO is fixed, as K IPD increases, E TO increases for a given bias on the control gate, and for tunnel oxide and IPD.
【００２６】本発明の第３の実施例において、ＤＲＡＭ
デバイスの蓄積容量中で誘電体材料が用いられる。本発
明の第４の実施例において、誘電体材料は線形容量中で
用いられる。他の集積及び個別容量用に、本発明の誘電
体材料を用いることも考えられる。In a third embodiment of the present invention, a DRAM
A dielectric material is used in the storage capacitance of the device. In a fourth embodiment of the present invention, a dielectric material is used in a linear capacitor. It is also conceivable to use the dielectric material of the present invention for other integration and discrete capacitances.
【００２７】上述の実施例において、誘電体材料は１種
のドーパントを含む単一の層として述べてきた。しか
し、誘電体層が材料の１ないし複数の個別の層を含むこ
とも考えられる。多層の実施例において、層の少くとも
１つは、先に述べたようにドープされている。当業者は
１つの層を所望の誘電体層を作るために用い、１つの層
を誘電体層と隣接した層間の界面を改善するために用い
る時、多層構造は有用であることを認識するであろう。
同様に、ドープされた層は１ないし複数のドーパントを
含むことも考えられる。たとえば、第１のドーパントは
金属酸化物の誘電特性を改善するために、金属酸化物中
に添加し、第２のドーパントは誘電体材料と誘電体層に
隣接した材料間の界面を改善するために添加できる。In the above embodiment, the dielectric material has been described as a single layer containing one dopant. However, it is also conceivable that the dielectric layer comprises one or more individual layers of material. In a multi-layer embodiment, at least one of the layers is doped as described above. One skilled in the art will recognize that multilayer structures are useful when one layer is used to create the desired dielectric layer and one layer is used to improve the interface between the dielectric layer and adjacent layers. There will be.
Similarly, the doped layer may include one or more dopants. For example, a first dopant may be added into the metal oxide to improve the dielectric properties of the metal oxide, and a second dopant may improve the interface between the dielectric material and the material adjacent to the dielectric layer. Can be added.
【００２８】実施例１ ドープ及びアンドープアルミニウム酸化物のいくつかの
薄膜を形成した。用いたドーパントはジルコニウム及び
シリコンである。薄膜は６インチシリコンウエハ上に形
成した。金属酸化物薄膜を基板上に形成する前に、フッ
化水素酸の水溶液（１５：１ＨＦ）を用いて、基板を清
浄化した。清浄化後、それ以上自然の酸化物が成長しな
いように、シリコン基板をロードロック真空容器中に置
いた。Example 1 Several thin films of doped and undoped aluminum oxide were formed. The dopants used were zirconium and silicon. The thin film was formed on a 6-inch silicon wafer. Before forming the metal oxide thin film on the substrate, the substrate was cleaned using an aqueous solution of hydrofluoric acid (15: 1 HF). After cleaning, the silicon substrate was placed in a load lock vacuum vessel to prevent further growth of native oxide.
【００２９】アルゴン／酸素雰囲気中での反応性スパッ
タリングを用いて、ドープ及びアンドープアルミニウム
酸化物薄膜を基板上に形成した。重量で１パーセントの
シリコンを一様に分布させたアルミニウムターゲット
を、シリコンドープ薄膜を形成するために用いた。０．
５重量パーセントのジルコニウムを一様に分布させたア
ルミニウムターゲットを、ジルコニウムドープ薄膜を形
成するために用いた。高純度（９９．９重量パーセン
ト）アルミニウムターゲットを、アンドープアルミニウ
ム酸化物薄膜を形成するために用いた。Doped and undoped aluminum oxide thin films were formed on substrates using reactive sputtering in an argon / oxygen atmosphere. An aluminum target with a uniform distribution of 1% silicon by weight was used to form the silicon-doped thin film. 0.
An aluminum target with a uniform distribution of 5 weight percent zirconium was used to form a zirconium-doped thin film. A high purity (99.9 weight percent) aluminum target was used to form an undoped aluminum oxide thin film.
【００３０】薄膜は所望のターゲットをスパッタ室中に
置くことにより形成した。次に、アルゴン及び酸素を容
器中に導入した。約１ｋＷないし約２ｋＷの範囲で、交
流（ＡＣ）パワーを陰極と陽極間に印加することによ
り、プラズマグローを成長させた。（用いる具体的な電
流は、用いるシステムに依存する。）ターゲットの表面
を酸化するために、堆積前にターゲットに焼き入れを行
った。焼き入れが完了したことを確かめるために、電流
及び電圧をモニターした。The thin film was formed by placing a desired target in a sputtering chamber. Next, argon and oxygen were introduced into the vessel. Plasma glow was grown by applying alternating current (AC) power between the cathode and anode in the range of about 1 kW to about 2 kW. (The specific current used depends on the system used.) The target was quenched before deposition to oxidize the surface of the target. The current and voltage were monitored to confirm that the quench was complete.
【００３１】金属酸化物薄膜を上にスパッタ堆積する
間、基板は３８０℃に保った。堆積速度は１．１Å／秒
であった。得られる薄膜の厚さは、ウエハの表面上で２
パーセント以内で変化した。酸素及びアルゴン流速は、
マスフローコントローラを用いて薄膜堆積中制御した。The substrate was kept at 380 ° C. during the sputter deposition of the metal oxide thin film thereon. The deposition rate was 1.1 ° / sec. The resulting thin film has a thickness of 2 on the surface of the wafer.
Changed within a percentage. The oxygen and argon flow rates are
Control was performed during thin film deposition using a mass flow controller.
【００３２】各薄膜の厚さは、約１０ｎｍであった。薄
膜の各型の１つは、続いて５５０℃に置いて窒素雰囲気
中で３０分間アニールした。薄膜の各型の第２のもの
は、続いて５５０℃において酸素雰囲気中で３０分間ア
ニールした。The thickness of each thin film was about 10 nm. One of each type of thin film was subsequently annealed at 550 ° C. for 30 minutes in a nitrogen atmosphere. A second of each type of thin film was subsequently annealed at 550 ° C. in an oxygen atmosphere for 30 minutes.
【００３３】各種薄膜を貫く漏れ電流は、当業者に周知
の標準的な電流−電圧（Ｉ−Ｖ）試験を用いて測定し
た。印加した電圧は１．５ＭＶ（メガボルト）／ｃｍで
あった。薄膜の表面積は、１０００μｍ2 であった。５
５０℃でアニールした薄膜についての結果は、図２に報
告されている。図２はアンドープ薄膜を貫く漏れ電流
は、シリコン又はジルコニウムをドープしたアルミニウ
ム酸化物薄膜中の漏れ電流より、１桁以上大きいことを
示している。酸素雰囲気中でアニールした薄膜の漏れ電
流特性は、窒素雰囲気中でアニールした薄膜の漏れ特性
と実質的に同一であった。８００℃でアニールした薄膜
とアニールしない薄膜は、同様な傾向を示した。The leakage current through the various films was measured using standard current-voltage (IV) tests well known to those skilled in the art. The applied voltage was 1.5 MV (megavolt) / cm. The surface area of the thin film was 1000 μm 2 . 5
The results for the thin film annealed at 50 ° C. are reported in FIG. FIG. 2 shows that the leakage current through the undoped thin film is more than an order of magnitude greater than that in the silicon or zirconium doped aluminum oxide thin film. The leakage current characteristics of the thin film annealed in the oxygen atmosphere were substantially the same as those of the thin film annealed in the nitrogen atmosphere. The thin film annealed at 800 ° C. and the thin film not annealed showed a similar tendency.
【００３４】各種薄膜の界面とラップ密度は、当業者に
は周知の標準的な容量−電圧（Ｃ−Ｖ）準静的法を用い
て測定した。薄膜の表面積は１００μｍ2 であった。結
果は図３に示されている。図３はアンドープ薄膜の界面
状態密度は、シリコン又はジルコニウムをドープしたア
ルミニウム酸化物薄膜中の界面状態密度より、１桁以上
大きかった。The interfaces and wrap densities of the various thin films were measured using a standard capacitance-voltage (CV) quasi-static method well known to those skilled in the art. The surface area of the thin film was 100 μm 2 . The results are shown in FIG. FIG. 3 shows that the interface state density of the undoped thin film was at least one order of magnitude higher than that of the silicon or zirconium-doped aluminum oxide thin film.
【図１】本発明のＭＯＳＦＥＴの概略側面図である。FIG. 1 is a schematic side view of a MOSFET according to the present invention.
【図２】本発明のフラッシュＥＰＲＯＭデバイスの概略
側面図である。FIG. 2 is a schematic side view of a flash EPROM device of the present invention.
【図３】本発明のドープされた金属酸化物誘電体材料の
漏れ特性を、アンドープ金属酸化物層の漏れ特性と比較
した図である。FIG. 3 is a diagram comparing the leakage characteristics of a doped metal oxide dielectric material of the present invention with the leakage characteristics of an undoped metal oxide layer.
【図４】本発明のドープされた金属酸化物誘電体材料の
界面とラップ密度を、アンドープ金属酸化物層の界面と
ラップ密度と比較した図である。FIG. 4 is a diagram comparing the interface and wrap density of a doped metal oxide dielectric material of the present invention with the interface and wrap density of an undoped metal oxide layer.
１０ ＭＯＳＦＥＴ １１ ソース １２ ドレイン １３ ゲート １４，１５ 側壁スペーサ １６，１７ フィールド酸化物領域 １１０ 基板 １１２ ソース １１４ ドレイン １１６ チャネル領域 １２０ ゲート酸化物層 １２２ フローティングゲート，ポリシリコン層 １２４ ＩＰＤ，ＩＰＤ層 １２６ 制御ゲート Reference Signs List 10 MOSFET 11 source 12 drain 13 gate 14, 15 sidewall spacer 16, 17 field oxide region 110 substrate 112 source 114 drain 116 channel region 120 gate oxide layer 122 floating gate, polysilicon layer 124 IPD, IPD layer 126 control gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 29/78 (72)発明者 ラリタ マンチャンダ アメリカ合衆国 07747 ニュージャーシ ィ，アバーデーン，ウインダム プレイ ス，エディンバーグ コート 176──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/8242 29/78 (72) Inventor Lalita Manchanda United States 07747 New Jersey, Aberdeen, Wyndham Place, Edinburgh Court 176
Claims (10)
元素をドープしたＩＩＩ族金属又はＶＢ族金属の金属酸
化物で、誘電体材料は約０．１重量パーセントないし約
３０重量パーセントのドーパントを含む誘電体材料を含
む電子部品。The dielectric material is a metal oxide of a Group III metal or a Group VB metal doped with at least one Group IV element, wherein the dielectric material comprises from about 0.1 weight percent to about 30 weight percent dopant. Electronic components including a dielectric material.
トリウム酸化物、五酸化タンタル、バナジウム酸化物か
ら成る類から選択され、ドーパントはジルコニウム、シ
リコン、チタン及びハフニウムから成る類から選択され
る請求項１記載の電子部品。2. The method of claim 1, wherein the metal oxide is selected from the group consisting of aluminum oxide, yttrium oxide, tantalum pentoxide, and vanadium oxide, and the dopant is selected from the group consisting of zirconium, silicon, titanium, and hafnium. Electronic components as described.
重量パーセントないし約１０重量パーセントである請求
項１記載の電子部品。3. The amount of the dopant is about 0.1% of the dielectric material.
The electronic component of claim 1, wherein the electronic component is from about 10 weight percent to about 10 weight percent.
ＭＯＳデバイスのゲート誘電体である請求項１記載の電
子部品。4. The electronic component according to claim 1, wherein the component is a MOS device and the dielectric material is a gate dielectric of the MOS device.
ＭＩＳデバイスのゲート誘電体である請求項１記載の電
子部品。5. The electronic component according to claim 1, wherein the component is a MIS device, and the dielectric material is a gate dielectric of the MIS device.
体材料は不揮発性メモリデバイスのポリ間誘電体層であ
る請求項１記載の電子部品。6. The electronic component according to claim 1, wherein the component is a non-volatile memory device, and the dielectric material is an interpoly dielectric layer of the non-volatile memory device.
モリデバイス用の容量である請求項１記載の電子部品。7. The electronic component according to claim 1, wherein the component is a capacity for a dynamic random access memory device.
電体材料である請求項１記載の電子部品。8. The electronic component according to claim 1, wherein the component is a linear capacitor, and the dielectric material is a capacitive dielectric material.
化物形成エネルギーをもち、ＩＶ族元素は第２の酸化物
形成エネルギーをもち、第１の酸化物形成エネルギー
は、第２の酸化物形成エネルギーより大きい請求項１記
載の電子部品。9. The group III metal or group V metal has a first oxide formation energy, the group IV element has a second oxide formation energy, and the first oxide formation energy is a second oxide formation energy. The electronic component according to claim 1, wherein the electronic component has a larger energy of forming an oxide.
も１つは、ドープされた金属酸化物層である請求項１記
載の電子部品。10. The electronic component according to claim 1, wherein the dielectric material has a multilayer structure, and at least one of the layers is a doped metal oxide layer.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/041,434 US5923056A (en) | 1996-10-10 | 1998-03-12 | Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials |
| US09/041434 | 1998-03-12 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008139084A Division JP2008252118A (en) | 1998-03-12 | 2008-05-28 | Electronic component with doped metal oxide dielectric material and process for making electronic component with doped metal oxide dielectric material |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297867A true JPH11297867A (en) | 1999-10-29 |
Family
ID=21916496
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065742A Pending JPH11297867A (en) | 1998-03-12 | 1999-03-12 | Electronic component having a doped metal oxide dielectric material and fabrication process of electronic component having a doped metal oxide dielectric material |
| JP2008139084A Pending JP2008252118A (en) | 1998-03-12 | 2008-05-28 | Electronic component with doped metal oxide dielectric material and process for making electronic component with doped metal oxide dielectric material |
| JP2012269037A Expired - Fee Related JP5650185B2 (en) | 1998-03-12 | 2012-12-10 | Integrated circuit device comprising discrete elements or semiconductor devices comprising dielectric material |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2012269037A Expired - Fee Related JP5650185B2 (en) | 1998-03-12 | 2012-12-10 | Integrated circuit device comprising discrete elements or semiconductor devices comprising dielectric material |
Country Status (2)
| Country | Link |
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| US7306994B2 (en) | 2000-03-10 | 2007-12-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a gate insulating film structure including an insulating film containing metal, silicon and oxygen and manufacturing method thereof |
| US7544593B2 (en) | 2000-03-10 | 2009-06-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a gate insulating film structure including an insulating film containing metal, silicon and oxygen and manufacturing method thereof |
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| US7759723B2 (en) | 2001-06-28 | 2010-07-20 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US7755136B2 (en) | 2006-03-13 | 2010-07-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| JP2007053392A (en) * | 2006-10-02 | 2007-03-01 | Toshiba Corp | Manufacturing method of MIS field effect transistor and manufacturing method of semiconductor memory device |
| US7902588B2 (en) | 2006-11-27 | 2011-03-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013093589A (en) | 2013-05-16 |
| KR19990077767A (en) | 1999-10-25 |
| KR100319571B1 (en) | 2002-01-09 |
| JP5650185B2 (en) | 2015-01-07 |
| JP2008252118A (en) | 2008-10-16 |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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