JPH11297075A

JPH11297075A - 半導体記憶装置

Info

Publication number: JPH11297075A
Application number: JP10091194A
Authority: JP
Inventors: Hiroaki Okuyama; 博昭奥山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-03
Filing date: 1998-04-03
Publication date: 1999-10-29
Anticipated expiration: 2018-04-03
Also published as: JP3606041B2

Abstract

(57)【要約】【課題】書き込み完了後のビット線充電電流を大幅に
減らすことで、半導体記憶装置の低消費電力化を実現す
る。【解決手段】読み出し時は、第１のクロックエッジを
基準に一定期間のみワード線ＷＬを活性状態にする。一
方書き込み時は、カラムスイッチ２により選択されたビ
ット線対ＢＬ、ＢＬＢの電位がメモリセル１０１にデー
タを書き込むのに必要な電位に達した後、第２のクロッ
クエッジを基準に一定期間のみワード線ＷＬを活性状態
にする。これにより書き込み時においてもカラムスイッ
チ２により選択されていないビット線対ＢＬ、ＢＬＢの
振幅を極めて小さくすることができる。その為、書き込
み完了後のビット線充電電流を大幅に減らすことがで
き、半導体記憶装置の低消費電力化を実現することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
詳しくは、同装置の読み出し書き込み制御に関するもの
である。

【０００２】

【従来の技術】近年、半導体記憶装置においては、高速
動作と低消費電力の両方に対する要求がますます高まっ
てきている。特にマイクロプロセッサ等に搭載されるス
タティック型のメモリまたはキャッシュメモリの容量の
増大とともに、その低消費電力化は重要な問題である。

【０００３】従来の半導体記憶装置は、クロックＣＬＫ
の１サイクルで書き込みが実行され、そのときワード線
はクロックＣＬＫの始めの半サイクルの期間、活性化さ
れる。以下に、従来の半導体記憶装置の詳細について説
明する。

【０００４】図７は、従来の半導体記憶装置の一構成例
を示したブロック図である。図７において、１はメモリ
セルアレイ、２はカラムスイッチ、３はデータ入力バッ
ファ、４はセンス回路、５はデータ出力バッファ、６は
ワード線ドライバ、８は制御回路であり、ＡＤはアドレ
ス信号、ＣＬＫはクロック入力、ＤＯＵＴはデータ出力
バッファ５から出力されるデータ出力、ＤＩＮはデータ
入力バッファ３に入力されるデータ入力である。さら
に、メモリセルアレイ１は、特に制限はないが、ｍ行ｎ
列のマトリックスに構成されている例を示してあり、１
０１はメモリセル、ＷＬ１、ＷＬ２〜ＷＬｍはワード
線、ＢＬ１、ＢＬ２〜ＢＬｎとＢＬ１Ｂ、ＢＬ２Ｂ〜Ｂ
ＬｎＢはそれぞれビット線対である。図８は、図７で示
した半導体記憶装置の主要部分の概略タイミング波形を
読み出し時と書き込み時の場合について示す。

【０００５】以上のように構成された半導体記憶装置に
ついて、以下、その動作を説明する。

【０００６】読み出し時は、アドレス信号ＡＤに応じて
ワード線ドライバ６によりワード線ＷＬ１〜ＷＬｍを駆
動し、選択されたワード線に対応するメモリセル１０１
のデータがビット線対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬ
ｎＢに出力される。つまり、ワード線ＷＬ１〜ＷＬｍ中
一本ワード線が選択されると、同時にｎ個のメモリセル
１０１が選択され、ビット線対ＢＬ１、ＢＬ１Ｂ〜ＢＬ
ｎ、ＢＬｎＢ全てにデータが出力される。そしてカラム
スイッチ２によって選択されたビット線対ＢＬ、ＢＬＢ
のデータがセンス回路４で増幅され、データ出力バッフ
ァ５によりデータ出力ＤＯＵＴとして出力される。

【０００７】一方、書き込み時は、データ入力バッファ
３に入力されたデータ入力ＤＩＮをカラムスイッチ２に
よって選択されたビット線対ＢＬ、ＢＬＢに伝達する。
そしてワード線ドライバ６により選択されたワード線に
対応するメモリセル１０１にデータを書き込む。

【０００８】これらの読み出し書き込み動作は通常のス
タティックＲＡＭの一般的な動作である。

【０００９】次に、図８を参照しながらタイミングに関
して詳しく説明する。図８には制御回路８によるワード
線ＷＬの制御の仕方を（ａ）（ｂ）２種類の場合に関し
示してある。読み出し、書き込みともクロックＣＬＫの
１サイクルで実行される場合である。そしてクロックＣ
ＬＫの始めの半サイクルは活性化期間、後の半サイクル
はプロチャージ期間として動作する。

【００１０】（ａ）の場合、ワード線ＷＬはクロックＣ
ＬＫが入力されると制御回路８によって制御され、クロ
ックＣＬＫに同期して遅延を持って活性化される。デー
タ入力ＤＩＮはクロックＣＬＫの第２エッジを基準に確
定される。

【００１１】読み出し時はメモリセル１０１のデータが
ビット線対ＢＬ、ＢＬＢに出力される。そしてカラムス
イッチ２によって選択されたビット線対ＢＬ、ＢＬＢの
データがセンス回路４に伝達される。この時、カラムス
イッチ２により選択されていないビット線対ＢＬ、ＢＬ
Ｂにもデータが出力される。カラムスイッチ２により選
択されていないビット線対ＢＬ、ＢＬＢは、カラムスイ
ッチ２により以降の回路と切り離されているので負荷容
量が選択ビット線対ＢＬ、ＢＬＢより若干少なく、選択
ビット線対ＢＬ、ＢＬＢより若干大きく振幅する。

【００１２】書き込み時は、カラムスイッチ２によって
選択されたビット線対ＢＬ、ＢＬＢにはデータ入力バッ
ファ３によりデータ入力ＤＩＮに応じたデータが伝達さ
れる。この時カラムスイッチ２により選択されていない
ビット線対ＢＬ、ＢＬＢは、ワード線ＷＬが活性状態で
ある為に読み出しと同じ状態になり、メモリセル１０１
のデータをビット線対に出力する。

【００１３】（ｂ）の場合は、読み出し時において、ワ
ード線ＷＬを一定期間のみ活性状態にすることでビット
線対ＢＬ、ＢＬＢの振幅を抑えるようにした場合を示し
ている。これはスタティックＲＡＭにおいて広く採用さ
れている技術である。しかし書き込み時は、データ入力
ＤＩＮがクロックＣＬＫの第２エッジを基準に確定され
る為、（ａ）の場合と同様にワード線ＷＬはクロックＣ
ＬＫに同期して遅延を持って活性化される。

【００１４】なお、いずれの場合もビット線対ＢＬ、Ｂ
ＬＢは、ワード線ＷＬが非活性状態の時には電源電圧に
プリチャージされる。プリチャージ制御に関しては省略
し、図には記していない。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、消費電力が大きいという課題があった。
つまり、書き込み時において、カラムスイッチ２により
選択されていないビット線対ＢＬ、ＢＬＢは、ワード線
ＷＬが活性状態である為に読み出し時と同じ状態にな
り、ビット線対ＢＬ、ＢＬＢは、大きく振幅してしま
う。この為、書き込み完了後、ワード線ＷＬにより選択
された全ビット線を電源電圧にプリチャージする為のビ
ット線充電電流が非常に多くなってしまう。例えばカラ
ムスイッチ２で８対１の選択をしている場合、データが
入力されるビット線対ＢＬ、ＢＬＢが１対なのに対し、
カラムスイッチ２により非選択で読み出し時と同じ状態
になるビット線対ＢＬ、ＢＬＢは７対ある。この読み出
し時と同じ状態になるビット線対ＢＬ、ＢＬＢの動作は
不要な動作であり、それに対するビット線充電電流は無
駄な電流であり、半導体記憶装置の低消費電力化にとっ
て大きな課題となっている。

【００１６】本発明は、上記従来の課題を解決するもの
で、書き込み時において、カラムスイッチにより選択さ
れていないビット線対の振幅を抑え、書き込み完了後に
必要なビット線充電電流を大幅に減らし最小限にするこ
とで、低消費電力化を実現できる半導体記憶装置を提供
することを目的とする。

【００１７】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明の半導体記憶装置は、クロッ
クの１サイクルで読み出し書き込み動作を実行する半導
体記憶装置において、読み出し時は第１のクロックエッ
ジを基準に一定期間のみワード線を活性状態にし、書き
込み時は第２のクロックエッジを基準に一定期間のみ前
記ワード線を活性状態にする手段を備えたことを特徴と
する。

【００１８】また、請求項２記載の発明は、第１のクロ
ックエッジを基準に動作状態になり、第２のクロックエ
ッジを基準にプリチャージ状態になる半導体記憶装置に
おいて、読み出し時は第１のクロックエッジを基準に発
生する活性化パルスにより一定期間のみワード線を活性
状態にし、書き込み時は第２のクロックエッジを基準に
発生する活性化パルスにより一定期間のみ前記ワード線
を活性状態にする手段を備えたことを特徴とする。

【００１９】また、請求項３記載の発明は、第１のクロ
ックエッジに同期及び遅延してワード線を活性状態に
し、第２のクロックエッジに同期及び遅延してワード線
を非活性状態にする構成の半導体記憶装置において、読
み出し時は第１のクロックエッジから一定期間後にワー
ド線を非活性状態にし、書き込み時は前記第１のクロッ
クエッジから前記第２のクロックエッジまでの期間前記
ワード線を非活性状態にすることで、前記第２のクロッ
クエッジから一定期間のみ前記ワード線を活性状態にす
る手段を備えたことを特徴とする。

【００２０】また、請求項４記載の発明は、第１のクロ
ックと位相のずれた第２のクロックとにより読み出し書
き込み動作を制御される半導体記憶装置において、読み
出し時は前記第１のクロックの第１エッジまたは前記第
２のクロックの第１エッジを基準に一定期間のみワード
線を活性状態にし、書き込み時は前記第１のクロックの
第２エッジまたは前記第２のクロックの第２エッジを基
準に一定期間のみワード線を活性状態にする手段を備え
たことを特徴とする。

【００２１】また、請求項５記載の発明は、読み出しの
基準クロックエッジと、書き込み時のデータ入力確定の
基準クロックエッジとを有し、前記読み出しの基準クロ
ックエッジと、前記書き込み時のデータ確定の基準クロ
ックエッジは、外部から入力されるクロック、もしくは
外部信号を基準に生成される内部クロックのエッジであ
り、読み出し時は前記読み出しの基準クロックエッジを
基準に一定期間のみワード線を活性状態にし、書き込み
時は前記データ入力確定の基準クロックエッジを基準に
一定期間のみ前記ワード線を活性状態にする手段を備え
たことを特徴とする。

【００２２】加えて、請求項６記載の発明は、請求項
１、２、３、４又は５記載の半導体記憶装置において、
メモリセルへデータを書き込み時、カラムスイッチによ
り選択されたビット線対の電位が前記メモリセルに前記
データを書き込むのに必要な電位に達した後、書き込み
に必要な一定期間のみ書き込み対象のワード線を活性状
態にする手段を備えたことを特徴とする。

【００２３】更に加えて、請求項７記載の発明は、請求
項１、２、３、４、５又は６記載の半導体記憶装置にお
いて、前記半導体記憶装置におけるメモリセルは、スタ
ティック型メモリセルアレイにより構成され、ワード線
により選択されたメモリセルのデータをビット線対を介
して読み出し、入力データをカラムスイッチにより選択
された前記ビット線対を介して前記メモリセルに書き込
むことを特徴とする。

【００２４】以上の構成により、請求項１、６及び７記
載の発明の半導体記憶装置では、読み出し時は、第１の
クロックエッジを基準に一定期間のみワード線を活性状
態にすることで、スタティック型メモリセルのデータを
ビット線対を介して読み出す。一方書き込み時は、カラ
ムスイッチにより選択されたビット線対の電位が前記メ
モリセルに前記データを書き込むのに必要な電位に達し
た後、第２のクロックエッジを基準に一定期間のみワー
ド線を活性状態にする。これにより書き込み時において
もカラムスイッチにより選択されていないビット線対の
振幅を抑えることができ、半導体記憶装置の低消費電力
化を実現できる。

【００２５】また、請求項２記載の発明では、読み出し
時は第１のクロックエッジを基準に、書き込み時は第２
のクロックエッジを基準に発生する活性化パルスを用い
て一定期間のみワード線を活性状態にすることで、請求
項１記載の発明と同様の作用を奏する。

【００２６】また、請求項３記載の発明では、読み出し
時は第１のクロックエッジから一定期間後にワード線を
非活性状態にし、書き込み時は第１のクロックエッジか
ら第２のクロックエッジまでの期間ワード線を非活性状
態にして、第２のクロックエッジから一定期間のみワー
ド線を活性状態にすることで、請求項１記載の発明と同
様の作用を奏する。

【００２７】また、請求項４記載の発明では、位相のず
れた２種類のクロックを用い、読み出し時は第１または
第２のクロックの第１エッジを基準に、書き込み時は第
１または第２のクロックの第２エッジを基準に一定期間
のみワード線を活性状態にすることで、請求項１記載の
発明と同様の作用を奏する。

【００２８】また、請求項５記載の発明では、外部入力
クロックもしくは内部生成クロックを用い、読み出し時
は読み出しの基準クロックエッジを基準に、書き込み時
はデータ入力確定の基準クロックエッジを基準に一定期
間のみワード線を活性状態にすることで、請求項１記載
の発明と同様の作用を奏する。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。

【００３０】図１は、本発明の第１の実施の形態である
半導体記憶装置の構成例を示すブロック図である。図１
において、１はメモリセルアレイ、２はカラムスイッ
チ、３はデータ入力バッファ、４はセンス回路、５はデ
ータ出力バッファ、６はワード線ドライバ、７は制御回
路であり、ＡＤはアドレス信号、ＣＬＫはクロック入
力、ＤＯＵＴはデータ出力バッファ５から出力されるデ
ータ出力、ＤＩＮはデータ入力バッファ３に入力される
データ入力である。さらに、メモリセルアレイ１は、特
に制限はないが、ｍ行ｎ列のマトリックスに構成されて
いる例を示してあり、１０１はメモリセル、ＷＬ１、Ｗ
Ｌ２〜ＷＬｍはワード線、ＢＬ１、ＢＬ２〜ＢＬｎとＢ
Ｌ１Ｂ、ＢＬ２Ｂ〜ＢＬｎＢはそれぞれビット線対であ
る。図２は、図１で示した半導体記憶装置の読み出し時
と書き込み時の場合における主要部分の概略タイミング
波形を示している。

【００３１】以上のように構成された本実施の形態の半
導体記憶装置は、読み出し時はクロックＣＬＫの立ち上
がりエッジを基準に一定期間ワード線ＷＬを活性状態に
し、書き込み時はクロックＣＬＫの立ち下がりエッジを
基準に一定期間のみワード線ＷＬを活性状態にする。以
下、動作の詳細を説明する。

【００３２】読み出し書き込み時における動作は従来例
で示した通常のスタティックＲＡＭの一般的な動作と同
じである。

【００３３】ワード線ＷＬはクロックＣＬＫと書き込み
制御信号ＷＥが入力される制御回路７によって制御され
る。制御回路７には読み出し時パルス発生回路と書き込
み時パルス発生回路とが含まれており、制御回路７によ
って読み出し時と書き込み時に異なるパルスを発生さ
せ、ワード線ＷＬを制御する。読み出し時は、クロック
ＣＬＫの第１エッジを基準に一定期間のみワード線が活
性状態になるよう制御される。一方、書き込み時は、デ
ータ入力ＤＩＮはクロックＣＬＫの第２エッジを基準に
確定され、ワード線ＷＬはクロックＣＬＫの第２エッジ
を基準に一定期間のみ活性状態になるよう制御される。

【００３４】さらに具体的な読み出し時と書き込み時の
場合における主要部分の概略タイミング波形を図２以降
を参照しながら詳しく説明する。

【００３５】図２において、読み出し時は、ワード線Ｗ
ＬはクロックＣＬＫの第１エッジを基準に発生する活性
化パルスにより一定期間のみ活性状態にされる。これ
は、スタティックＲＡＭでよく用いられているアドレス
の遷移を検出してパルスを発生する手法をクロックＣＬ
Ｋの第１エッジに関して用いること等で実現できる。一
方、書き込み時は、データ入力ＤＩＮはクロックＣＬＫ
の第２エッジを基準に確定される為に、クロックＣＬＫ
の第１エッジを基準には活性化パルスを発生させず、ク
ロックＣＬＫの第２エッジを基準に活性化パルスを発生
させて一定期間のみワード線ＷＬを活性状態にする。こ
れも、スタティックＲＡＭでよく用いられているアドレ
スの遷移を検出してパルスを発生する手法をクロックＣ
ＬＫの第２エッジに関して用いること等で実現できる。

【００３６】なお、従来例と同様、ビット線対ＢＬ、Ｂ
ＬＢは、ワード線ＷＬが非活性状態の時には電源電圧に
プリチャージされるが、プリチャージ制御に関しては図
には記していず、説明を省略する。

【００３７】読み出し時のビット線対ＢＬ、ＢＬＢの振
幅の減少は従来例の図８（ｂ）と同様である。一方書き
込み時は、カラムスイッチ２によって選択されたビット
線対ＢＬ、ＢＬＢにはデータ入力バッファ３によりデー
タ入力ＤＩＮに応じたデータが伝達される。しかし、ワ
ード線ＷＬはまだ非活性状態であるので、メモリセル１
０１にデータは書き込まれず、またカラムスイッチ２に
より選択されていないビット線対ＢＬ、ＢＬＢは、プリ
チャージ状態のままで振幅しない。その後、データ入力
ＤＩＮが確定し、クロックＣＬＫの第２エッジを基準に
一定期間のみワード線ＷＬが活性状態になると、カラム
スイッチ２によって選択されたビット線対ＢＬ、ＢＬＢ
に既に伝達されていたデータがメモリセル１０１に書き
込まれる。この時カラムスイッチ２により選択されてい
ないビット線対ＢＬ、ＢＬＢは読み出し状態になるが、
ワード線ＷＬの活性期間が短い為、振幅は極めて小さ
い。そしてすぐにプリチャージ状態に戻る。

【００３８】図３は、図２で示した本発明の第１の実施
の形態とは制御回路７によるワード線ＷＬの制御の仕方
が異なる場合の読み出し書き込み時の概略波形を示す図
である。

【００３９】図２で示した実施の形態の場合、書き込み
時はクロックＣＬＫの第２エッジを基準に活性化パルス
を発生している為、ワード線ＷＬは本来プリチャージ期
間であるクロックＣＬＫが“Ｌ（ロー）”の期間に活性
状態になり、書き込み後ワード線ＷＬが非選択状態に戻
るタイミングが遅くなり、その後のビット線対ＢＬ、Ｂ
ＬＢのプリチャージに要する期間が短くなってしまい、
次のサイクルでの動作に間に合わない可能性がある。

【００４０】そこで図３に示した実施の形態では、ワー
ド線ＷＬはクロックＣＬＫに同期して遅延を持った状態
（破線で示す）から、読み出し時は、クロックＣＬＫの
第１エッジから一定期間後にワード線ＷＬを非活性状態
にし、一方書き込み時は、クロックＣＬＫの第１エッジ
から第２エッジまでの期間はワード線ＷＬを非活性状態
にして、クロックＣＬＫの第２エッジから一定期間のみ
ワード線ＷＬを活性状態にするように制御回路７により
制御する。

【００４１】これにより図３に示した実施の形態では、
図２で示した実施の形態の場合より書き込み後ワード線
ＷＬが非選択状態に戻るタイミングが早くなり、次のサ
イクルまでに十分プリチャージが可能である。書き込み
時、カラムスイッチ２により選択されていないビット線
対ＢＬ、ＢＬＢの振幅を極めて小さくできることは図２
で示した実施の形態の場合と同様である。

【００４２】図４は、図３で示した様なワード線ＷＬの
制御を行う為の、波形発生の制御回路７の中の読み出し
時パルス発生回路と書き込み時パルス発生回路の一例を
示す図である。

【００４３】この回路は、クロックＣＬＫと書き込み制
御信号ＷＥの状態により、図３に示した様な、読み出し
時、ワード線ＷＬはクロックＣＬＫの第１エッジから一
定期間後に非活性状態になり、書き込み時は、クロック
ＣＬＫの第１エッジから第２エッジまでの期間はワード
線ＷＬを非活性状態にして、クロックＣＬＫの第２エッ
ジから一定期間のみワード線ＷＬを活性状態にする様な
制御信号を発生する。

【００４４】以上のように本実施の形態の半導体記憶装
置によれば、読み出し時は、第１のクロックエッジを基
準に一定期間のみワード線ＷＬを活性状態にする。一方
書き込み時は、カラムスイッチ２により選択されたビッ
ト線対ＢＬ、ＢＬＢの電位がメモリセル１０１にデータ
を書き込むのに必要な電位に達した後、第２のクロック
エッジを基準に一定期間のみワード線ＷＬを活性状態に
する。これにより書き込み時においてもカラムスイッチ
２により選択されていないビット線対ＢＬ、ＢＬＢの振
幅を極めて小さくすることができる。その為、書き込み
完了後のビット線充電電流を大幅に減らすことができ、
半導体記憶装置の低消費電力化を実現することができ
る。

【００４５】図５は、本発明の第２の実施の形態である
半導体記憶装置の読み出し書き込み時の概略波形を示す
図である。

【００４６】図５においてクロック入力は位相、デュー
ティ比（クロックの“Ｈ（ハイ）”“Ｌ（ロー）”期間
の比率）の違うクロック１ＣＬＫ１、クロック２ＣＬＫ
２の２つのクロック入力があり、クロック１ＣＬＫ１、
クロック２ＣＬＫ２両方のクロックエッジを使ってワー
ド線ＷＬの活性化期間を制御している点を除けば、動作
及びその効果は、上記図１から図４で示した第１の実施
の形態と全く同じである。

【００４７】図６は、本発明の第３の実施の形態である
半導体記憶装置の読み出し書き込み時の概略波形を示す
図である。

【００４８】図６において、クロックＣＬＫは、外部か
ら入力される制御クロック、もしくは外部信号を基準
に、例えばアドレス信号ＡＤの遷移を検出する等の手法
により生成される内部クロックである。この図において
は、読み出しの基準クロックエッジはタイミングｔ１ｒ
であり、書き込み時のデータ入力ＤＩＮ確定の基準クロ
ックエッジはタイミングｔ２ｗである。読み出し時は、
読み出しの基準クロックエッジ（ｔ１ｒ）を基準に一定
期間のみワード線ＷＬを活性状態にする。一方書き込み
時は、データ入力確定の基準クロックエッジ（ｔ２ｗ）
を基準に一定期間のみワード線ＷＬを活性状態にする。
この基準となるクロックエッジが異なる点を除けば、動
作及びその効果は、上記図１から図４で示した第１の実
施の形態と全く同じである。

【００４９】なお、ワード線ＷＬの活性化期間の制御手
法、制御回路は図１から図６に示した構成に限られるも
のでは無い。

【００５０】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、読み出し時は、第１のクロックエッジ
を基準に一定期間のみワード線を活性状態にし、一方書
き込み時は、カラムスイッチにより選択されたビット線
対の電位が前記メモリセルに前記データを書き込むのに
必要な電位に達した後、第２のクロックエッジを基準に
一定期間のみワード線を活性状態にする。これにより書
き込み時においてもカラムスイッチにより選択されてい
ないビット線対の振幅を極めて小さくすることができ
る。それにより、書き込み完了後のビット線充電電流を
大幅に減らすことができ、半導体記憶装置の低消費電力
化を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体記憶装
置の構成例を示すブロック図

【図２】本発明の第１の実施の形態の半導体記憶装置の
読み出し書き込み時の概略波形を示す図

【図３】図２と異なる制御の場合における読み出し書き
込み時の概略波形を示す図

【図４】図３に示した波形発生の為の制御回路の一例を
示す図

【図５】本発明の第２の実施の形態の半導体記憶装置の
読み出し書き込み時の概略波形を示す図

【図６】本発明の第３の実施の形態の半導体記憶装置の
読み出し書き込み時の概略波形を示す図

【図７】従来の半導体記憶装置の構成例を示すブロック
図

【図８】従来の半導体記憶装置の読み出し書き込み時の
概略波形を示す図

【符号の説明】

１メモリセルアレイ２カラムスイッチ３データ入力バッファ４センス回路５データ出力バッファ６ワード線ドライバ７制御回路８制御回路１０１メモリセル

Claims

【特許請求の範囲】

【請求項１】クロックの１サイクルで読み出し書き込
み動作を実行する半導体記憶装置において、読み出し時は第１のクロックエッジを基準に一定期間の
みワード線を活性状態にし、書き込み時は前記第１のク
ロックエッジとはタイミングの異なる第２のクロックエ
ッジを基準に一定期間のみ前記ワード線を活性状態にす
る手段を備えたことを特徴とする半導体記憶装置。
【請求項２】第１のクロックエッジを基準に動作状態
になり、前記第１のクロックエッジとはタイミングの異
なる第２のクロックエッジを基準にプリチャージ状態に
なる半導体記憶装置において、読み出し時は前記第１のクロックエッジを基準に発生す
る活性化パルスにより一定期間のみワード線を活性状態
にし、書き込み時は前記第２のクロックエッジを基準に
発生する活性化パルスにより一定期間のみ前記ワード線
を活性状態にする手段を備えたことを特徴とする半導体
記憶装置。
【請求項３】第１のクロックエッジに同期及び遅延し
てワード線を活性状態にし、前記第１のクロックエッジ
とはタイミングの異なる第２のクロックエッジに同期及
び遅延してワード線を非活性状態にする構成の半導体記
憶装置において、読み出し時は前記第１のクロックエッジから一定期間後
にワード線を非活性状態にし、書き込み時は前記第１の
クロックエッジから前記第２のクロックエッジまでの期
間前記ワード線を非活性状態にすることで、前記第２の
クロックエッジから一定期間のみ前記ワード線を活性状
態にする手段を備えたことを特徴とする半導体記憶装
置。
【請求項４】第１のクロックと位相のずれた第２のク
ロックとにより読み出し書き込み動作を制御される半導
体記憶装置において、読み出し時は前記第１のクロックの第１エッジまたは前
記第２のクロックの第１エッジを基準に一定期間のみワ
ード線を活性状態にし、書き込み時は前記第１のクロッ
クの第２エッジまたは前記第２のクロックの第２エッジ
を基準に一定期間のみワード線を活性状態にする手段を
備えたことを特徴とする半導体記憶装置。
【請求項５】読み出しの基準クロックエッジと、書き
込み時のデータ入力確定の基準クロックエッジとを有
し、前記読み出しの基準クロックエッジと、前記書き込み時
のデータ確定の基準クロックエッジは、外部から入力さ
れるクロック、もしくは外部信号を基準に生成される内
部クロックのエッジであり、読み出し時は前記読み出しの基準クロックエッジを基準
に一定期間のみワード線を活性状態にし、書き込み時は
前記データ入力確定の基準クロックエッジを基準に一定
期間のみ前記ワード線を活性状態にする手段を備えたこ
とを特徴とする半導体記憶装置。
【請求項６】メモリセルへデータを書き込み時、カラ
ムスイッチにより選択されたビット線対の電位が前記メ
モリセルに前記データを書き込むのに必要な電位に達し
た後、書き込みに必要な一定期間のみ書き込み対象のワ
ード線を活性状態にする手段を備えたことを特徴とする
請求項１、２、３、４又は５記載の半導体記憶装置。
【請求項７】前記メモリセルは、スタティック型メモ
リセルにより構成され、ワード線により選択されたメモ
リセルのデータをビット線対を介して読み出し、入力デ
ータを前記カラムスイッチにより選択された前記ビット
線対を介して前記メモリセルに書き込むことを特徴とす
る請求項１、２、３、４、５又は６記載の半導体記憶装
置。