JPH1127065A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 直流電圧の伝送を行う場合、ゲート・ソース
間電圧Ｖgs分の直流レベルシフトが発生し、直流伝送の
妨げになる。 【解決手段】 デプレッション型の第一の絶縁ゲート型
トランジスタ１のゲートを入力端子、ソースを出力端子
とし、第一の絶縁ゲート型トランジスタ１とＷ／Ｌが同
一で且つ同一導電型のデプレッション型の第二の絶縁ゲ
ート型トランジスタのドレイン２が第一の絶縁ゲート型
トランジスタ１のソースと接続され、第二の絶縁ゲート
型トランジスタ２のゲート及びソースが接地電位又は一
定直流電位に接続され、第二の絶縁ゲート型トランジス
タ２のゲート・ソース間が０Ｖの時の第二の絶縁ゲート
型トランジスタ２のドレイン電流が、第一の絶縁ゲート
型トランジスタ１のバイアス電流となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
出力バッファ及び電圧ホールド回路に関し、特にアナロ
グ信号処理、多値信号処理を行う半導体集積回路装置に
適した出力バッファ及び電圧ホールド回路に関するもの
である。

【０００２】

【従来の技術】従来のＭＯＳプロセスを用いて設計され
るアナログ信号処理及び多値信号処理用の出力バッファ
としては、ＮＭＯＳトランジスタと定電流源を用いたソ
ースフォロワが、広く用いられていた。

【０００３】図６に、従来のＮＭＯＳソースフォロアを
示す。出力ドライブ用ＮＭＯＳトランジスタ５０のゲー
ト端子を入力端子３とし、ソース端子を出力端子４と
し、ドレイン端子が電源電圧５に接続された構成におい
て、出力端子４に、ドレイン端子が接続された定電流源
用ＮＭＯＳトランジスタ５１が接続され、ＮＭＯＳトラ
ンジスタ５１のソース端子は接地電位６に、ゲート端子
は、ソース端子が接地電位６に接続されたＮＭＯＳトラ
ンジスタ５２のゲート・ドレイン共通接続点に接続され
ている。ＮＭＯＳトランジスタ５２のゲート・ドレイン
共通接続点と電源電圧５の間には、定電流源５３が接続
され、定電流源用ＮＭＯＳトランジスタ５１とＮＭＯＳ
トランジスタ５２と定電流源５３でカレントミラー回路
を構成している。

【０００４】定電流源用ＮＭＯＳトランジスタ５１とＮ
ＭＯＳトランジスタ５２のＷ／Ｌ（Ｗ：チャネル幅、
Ｌ：チャネル長）のサイズが等しい場合、定電流源５３
と定電流源用トランジスタ５１のドレイン電流は等しく
なる。定電流源用トランジスタ５１のドレイン電流は、
出力ドライブ用ＮＭＯＳトランジスタ５０の直流動作点
すなわちアイドリング電流となる。負荷駆動時は、シン
ク電流負荷の場合、定電流源用トランジスタ５１のドレ
イン端子が負荷駆動電流を引き抜き、ソース電流負荷の
場合、出力用ＮＭＯＳトランジスタ５０のドレイン端子
からソース端子を通して、負荷駆動電流が配給される構
成を取っている。この構成により入力端子３は、ゲート
端子である為、高インピーダンスで前段の信号を受け、
出力端子４は、ソース端子であり、低インピーダンスで
後段の負荷回路を駆動できる。またＭＯＳトランジスタ
の基板バイアス効果をなくし、線形な入出力特性を得る
為、出力ドライブ用ＮＭＯＳトランジスタ５０のサブス
トレイト端子とソース端子は電気的に接続された構成を
取っている。

【０００５】

【発明が解決しようとする課題】しかしながら、ＮＭＯ
Ｓソースフォロア回路におけるアナログ処理及び多値処
理において、直流電圧の正確な伝送を行おうとした場
合、ＭＯＳトランジスタのゲート・ソース間電圧Ｖgs分
の直流レベルシフトが発生し、直流伝送の妨げになって
いた。この現象を図７を用いて説明する。図７はＮＭＯ
Ｓトランジスタ５０のＩd−Ｖgs特性である。しきい値
電圧Ｖth以上の電圧がゲート・ソース間Ｖgsに印加され
ると、ドレイン電流Ｉd が流れる。すなわち、ドレイン
電流Ｉd を流してやると、ＶthとＩd で決まるゲート・
ソース間電圧Ｖgsが発生する。Ｉd でバイアスされた出
力用トランジスタ５０のソース電位は、必ずゲート電位
よりもＶgs＝Ｖαだけ低くなる。これが入出力間の直流
レベルシフトとなる。このシフト量は一定ではなく、あ
る範囲を持ってばらつく。すなわち出力用ＮＭＯＳトラ
ンジスタ５０のＶthの製造上のバラツキ及び定電流源用
トランジスタ５１のドレイン電流の設定バラツキなどが
主要因となって、バラツキ分布を持つ。この様にＶgsに
よる直流レベルシフトは一定ではなく、さらにＶgsに
は、温度ドリフトもあり図７に示す回路では、直流値も
含めて信号の正確な伝送は困難であった。また、幾つか
のＶgsのキャンセル回路も提案されているが、回路素子
数の増加及び消費電力の増加が伴い、高集積化の妨げに
なっていた。

【０００６】この出力直流レベルシフトの問題は、アナ
ログ処理への応用を考えた時、正確な直流結合の信号処
理を困難にさせていた。また電圧モード多値論理回路へ
の応用を考えた時、バッファでの直流レベルシフトの発
生は多値信号処理のノイズマージンを極端に悪化させて
いた。

【０００７】

【課題を解決するための手段及び作用】本発明は、上記
問題点を解決する為に、デプレッション型の第一の絶縁
ゲート型トランジスタのゲートを入力端子、ソースを出
力端子とし、該第一の絶縁ゲート型トランジスタとＷ／
Ｌが同一で且つ同一導電型のデプレッション型の第二の
絶縁ゲート型トランジスタのドレインが前記第一の絶縁
ゲート型トランジスタのソースと接続され、前記第二の
絶縁ゲート型トランジスタのゲート及びソースが低圧側
電源電位又は高圧側電源電位に接続され、前記第二の絶
縁ゲート型トランジスタのゲート・ソース間が０Ｖの時
の前記第二の絶縁ゲート型トランジスタのドレイン電流
が、前記第一の絶縁ゲート型トランジスタのバイアス電
流となる半導体集積回路を提案する。

【０００８】本発明によれば、ゲート・ソース間が０Ｖ
にバイアスされてもドレイン電流が流れる、いわゆるデ
プレッション型の第一及び第二の絶縁ゲート型トランジ
スタを用いて、ソースフォロワを構成し、ゲート・ソー
ス間が０Ｖでバイアスされた定電流源用の第二の絶縁ゲ
ート型トランジスタのドレイン電流を用いて、定電流源
用の第二の絶縁ゲート型トランジスタとＷ／Ｌが同一の
出力ドライブ用の第一の絶縁ゲート型トランジスタのゲ
ート・ソース間を０Ｖにバイアスすることで、回路素子
数を最低限に抑えた入出力間に直接レベルシフトの無い
ソースフォロア回路を、低消費電力、高精度で実現す
る。

【０００９】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタのソース端子を、各々のウェ
ル拡散層に接続することで、基板バイアス効果を無く
し、線形な入出力特性を提供する。特に電圧モード多値
信号処理では非線形な入出力特性のバッファを使用する
と、多値信号レベルの信号のノイズマージンを劣化させ
る原因となる為、直流オフセットの無い線形入出力特性
を持ったバッファを用いることで多値信号処理の高精度
化を実現する。

【００１０】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタがデプレッション型のＮチャ
ネル絶縁ゲート型トランジスタであることを特徴とす
る。

【００１１】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタがデプレッション型のＰチャ
ネル絶縁ゲート型トランジスタであることを特徴とす
る。

【００１２】さらに本発明は、上記半導体集積回路から
構成される第一、第二、第三のバッファ手段を有し、前
記第一のバッファ手段の出力が、第一のスイッチ手段を
通して前記第二のバッファ手段の入力と、片側が低圧側
電源電位又は高圧側電源電位に接続された第一の容量手
段とにつながり、前記第二のバッファ手段の出力が、第
二のスイッチ手段を通して前記第三のバッファ手段の入
力と、片側が低圧側電源電位又は高圧側電源電位に接続
された第二の容量手段とにつながり、前記第一のスイッ
チ手段と前記第二のスイッチ手段とを互いに逆相でオン
／オフ制御するデータホールド制御端子を有し、前記第
一のバッファ手段の入力を信号入力とし、前記第三のバ
ッファ手段の出力を信号出力としてなる半導体集積回路
を提供する。

【００１３】すなわち、本発明の半導体集積回路は、容
量手段の一方の端子を低圧側電源電位又は高圧側電源電
位に接続し、この容量手段の他方の端子にスイッチ手段
を接続して、サンプル＆ホールド回路を構成するように
し、本発明によるソースフォロア回路を入力バッファと
し、この入力バッファの出力を第一のサンプル＆ホール
ド回路に入力し、さらに第一のサンプル＆ホールド回路
の出力を、バッファを介して第二のサンプル＆ホールド
回路の入力端子に接続し、第一のサンプル＆ホールド回
路と第二のサンプル＆ホールド回路にそれぞれ設けられ
たスイッチ手段を逆相で制御するものである。

【００１４】これにより直流レベルシフトの無いアナロ
グ信号及び多値信号のマスタースレーブ型データラッチ
をシンプルな回路で高精度に実現することが可能となっ
た。特に多値のデータラッチ手段を実現したことで、多
値並列高速パイプライン処理が可能となる。

【００１５】これによりアナログ信号処理及び多値信号
処理の低消費電力、高精度なバッファ回路及びデータラ
ッチ回路が実現でき、信号処理の精度及び処理速度を著
しく向上させることができる。

【００１６】なお、Ｗ／Ｌが同一は、（チャネル幅）／
（チャネル長）の値が同一又は実質的に同一と見なせる
程度に近いことをいう。

【００１７】

【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。なお、絶縁ゲート型トラン
ジスタとしては一般的にはＭＯＳトランジスタが用いら
れているので、以下の説明ではＭＯＳトランジスタを取
り上げて説明する。

【００１８】［第一の実施例］図１は、本発明の第一実
施例を示す回路図である。図１において、出力ドライブ
用デプレッション型ＮＭＯＳトランジスタ１のゲート端
子を入力端子３とし、ソース端子を出力端子４とし、ド
レイン端子が（高圧側電源電位となる）電源電圧５に接
続された構成において、出力端子４に、ドレイン端子が
接続された定電流源用デプレッション型ＮＭＯＳトラン
ジスタ２が接続され、定電流源用デプレッション型ＮＭ
ＯＳトランジスタ２のソース端子及びゲート端子は、
（低圧側電源電位となる）接地電位６に接続されてい
る。この構成において、定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のドレイン電流はゲート・ソース
間が０Ｖでバイアスされた時の電流値に動作点が決定さ
れる。また本実施例における出力用デプレッション型Ｎ
ＭＯＳトランジスタ１と定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のＷ／Ｌサイズは同一形状（な
お、Ｗ／Ｌの値が同一であればよく、Ｗ，Ｌが同一でな
くてもよい。）として、電気的特性をマッチングさせて
いる。

【００１９】図２に出力ドライブ用デプレッション型Ｎ
ＭＯＳトランジスタ１と定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のＩd−Ｖgs特性を示す。定電流
用デプレッション型ＮＭＯＳトランジスタ２のゲート・
ソース間Ｖgsが０Ｖにバイアスされている為、ドレイン
電流は図２で示すＩz となる。このドレイン電流Ｉzが
出力用デプレッション型ＮＭＯＳトランジスタ１の動作
点電流すなわちアイドリング電流となる為、出力用デプ
レッション型ＮＭＯＳトランジスタ１のゲート・ソース
間Ｖgsは０Ｖに設定される。すなわちソース・ドレイン
間に直流レベルシフトの無いソースフォロア回路が実現
できる。

【００２０】負荷駆動時は、シンク電流負荷の場合、定
電流源用デプレッション型ＮＭＯＳトランジスタ２のド
レイン端子が負荷駆動電流を引き抜き、ソース電流負荷
の場合、出力用デプレッション型ＮＭＯＳトランジスタ
１のドレイン端子からソース端子を通して、負荷駆動電
流が配給される構成を取っている。この構成により入力
端子３は、ゲート端子である為、高インピーダンスで前
段の信号を受け、出力端子４は、ソース端子であり、低
インピーダンスで後段の負荷回路を駆動できる。この様
に高速で入出力間の直流レベルシフトないソースフォロ
ア回路が実現できる。

【００２１】またＭＯＳトランジスタの基板バイアス効
果をなくし、線形な入出力特性を得る為、各ＭＯＳトラ
ンジスタのサブストレイト端子とソース端子は電気的に
接続された構成を取っている。すなわちソース端子とウ
ェル拡散領域の電位は等しい。これは特に、電圧モード
多値信号処理では非線形な入出力特性のバッファを使用
すると、多値信号レベルの信号のノイズマージンを劣化
させる原因となる為、直流オフセットの無い線形入出力
特性を持ったバッファを用いることで多値信号処理の高
精度化を実現できる。

【００２２】従来例で説明した回路ではＶgsいわゆる入
出力間の直流レベルシフト量は、ＭＯＳのＶthの製造上
のバラツキ及び定電流源用カレントミラー回路の電流ミ
ラーのミスマッチ等によるアイドリング電流の設定バラ
ツキなどが主要因となって、バラツキ分布を持ってい
た。しかしながら、本実施例によれば、回路の直流レベ
ルシフト量が出力用デプレッション型ＮＭＯＳトランジ
スタ１と定電流源用デプレッション型ＮＭＯＳトランジ
スタ２の相対マッチング精度で決まる為、チップ上での
近傍配置が可能であり、Ｖthの絶対値のバラツキには無
関係でかつ、定電流源用デプレッション型ＮＭＯＳトラ
ンジスタ２がわずか１素子のトランジスタで定電流源を
構成できる為、従来例で示したカレントミラー回路は必
要なく、高精度な電流設定が可能となった。この為、出
力用デプレッション型ＮＭＯＳトランジスタ１のＶgsは
高精度で０Ｖに設定でき、高精度な直流信号伝送が可能
となった。この様に製造プロセスのＶthのバラツキに無
関係にＶgsを０Ｖに設定できる為、高歩留まり、低価格
の半導体装置を提供できる。また本実施例は、バイアス
回路等が不要で、わずか２素子で構成できる為、低消費
電力化及び高集積化が可能となった。

【００２３】また回路規模を減少させることで、チップ
レイアウト面積を減少させ、消費電力を抑えることで、
チップ内での素子配置の自由度を上げ、発熱による温度
勾配を減少させ、ＭＯＳトランジスタのＶgsマッチング
特性を改善し、出力オフセット温度ドリフトも飛躍的に
改善することができる。これにより、アナログ処理への
応用を考えた場合、正確な直流結合の信号処理を安定に
実現でき、また電圧モード多値論理回路への応用を考え
た時、バッファでのオフセットの発生を抑えることで、
多値信号処理のノイズマージンが飛躍的に改善した。

【００２４】また本実施例における回路を一つのチップ
上で多数使用する場合、素子数減少によるチップサイズ
の減少はもちろんのこと、低消費電力化ができ、それに
よってチップ内の温度勾配は減少し、素子のマッチング
特性はさらに改善される。この為、製造上のＭＯＳのＶ
thのバラツキ範囲をカバーし、高歩留まりのチップを製
造することが可能となる。

【００２５】［第二の実施例］図３は、本発明の第二実
施例を示す回路図である。図３において、出力ドライブ
用デプレッション型ＰＭＯＳトランジスタ７のゲート端
子を入力端子３とし、ソース端子を出力端子４とし、ド
レイン端子が接地電位６に接続された構成において、出
力端子４に、ドレイン端子が接続された定電流源用デプ
レッション型ＰＭＯＳトランジスタ８が接続され、定電
流源用デプレッション型ＰＭＯＳトランジスタ８のソー
ス端子及びゲート端子は、電源電圧５に接続されてい
る。この構成において、定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のドレイン電流はゲート・ソース
間が０Ｖでバイアスされた時の電流値に動作点が決定さ
れる。また本実施例における出力用デプレッション型Ｐ
ＭＯＳトランジスタ７と定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のＷ／Ｌサイズは同一形状とし
て、電気的特性をマッチングさせている。

【００２６】図４に出力ドライブ用デプレッション型Ｐ
ＭＯＳトランジスタ７と定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のＩd−Ｖgs特性を示す。定電流
源用デプレッション型ＰＭＯＳトランジスタ８のゲート
・ソース間Ｖgsが０Ｖにバイアスされている為、ドレイ
ン電流は図４で示す−Ｉk となる。このドレイン電流−
Ｉk が出力ドライブ用デプレッション型ＰＭＯＳトラン
ジスタ７の動作点電流すなわちアイドリング電流となる
為、出力用デプレッション型ＰＭＯＳトランジスタ７の
ゲート・ソース間Ｖgsは０Ｖに設定される。すなわちソ
ース・ドレイン間に直流レベルシフトの無いソースフォ
ロア回路が実現できる。負荷駆動時は、シンク電流負荷
の場合、定電流源用デプレッション型ＰＭＯＳトランジ
スタ８のドレイン端子が負荷駆動電流を引き抜き、ソー
ス電流負荷の場合、出力用デプレッション型ＰＭＯＳト
ランジスタ７のドレイン端子からソース端子を通して、
負荷駆動電流が配給される構成を取っている。この構成
により入力端子３は、ゲート端子である為、高インピー
ダンスで前段の信号を受け、出力端子４は、ソース端子
であり、低インピーダンスで後段の負荷回路を駆動でき
る。この様に高速で入出力間の直流レベルシフトのない
ソースフォロア回路が実現できる。

【００２７】またＭＯＳトランジスタの基板バイアス効
果をなくし、線形な入出力特性を得る為、各ＭＯＳトラ
ンジスタのサブストレイト端子とソース端子は電気的に
接続された構成を取っている。すなわちソース端子とウ
ェル拡散領域の電位は等しい。これは特に、電圧モード
多値信号処理では非線形な入出力特性のバッファを使用
すると、多値信号レベルの信号のノイズマージンを劣化
させる原因となる為、直流オフセットの無い線形入出力
特性を持ったバッファを用いることで多値信号処理の高
精度化を実現できる。

【００２８】従来例で説明した回路ではＶgsいわゆる入
出力間の直流レベルシフト量は、ＭＯＳのＶthの製造上
のバラツキ及び定電流源用カレントミラー回路の電流ミ
ラーのミスマッチ等によるアイドリング電流の設定バラ
ツキなどが主要因となって、バラツキ分布を持ってい
た。

【００２９】しかしながら、本実施例によれば、回路の
直流レベルシフト量が出力用デプレッション型ＰＭＯＳ
トランジスタ７と定電流源用デプレッション型ＰＭＯＳ
トランジスタ８の相対マッチング精度で決まる為、チッ
プ上での近傍配置が可能であり、Ｖthの絶対値のバラツ
キには無関係でかつ、定電流源用デプレッション型ＰＭ
ＯＳトランジスタ８がわずか１素子のトランジスタで定
電流源を構成できる為、従来例で示したカレントミラー
回路は必要なく、高精度な電流設定が可能となった。こ
の為、出力用デプレッション型ＰＭＯＳトランジスタ７
のＶgsは高精度で０Ｖに設定でき、高精度な直流信号伝
送が可能となった。この様に製造プロセスのＶthのバラ
ツキに無関係にＶgsを０Ｖに設定できる為、高歩留ま
り、低価格の半導体装置を提供できる。また本実施例
は、バイアス回路等が不要で、わずか２素子で構成でき
る為、低消費電力化及び高集積化が可能となった。

【００３０】また回路規模を減少させることで、チップ
レイアウト面積を減少させ、消費電力を抑えることで、
チップ内での素子配置の自由度を上げ、発熱による温度
勾配を減少させ、ＭＯＳトランジスタのＶgsマッチング
特性を改善し、出力オフセット温度ドリフトも飛躍的に
改善することができる。これにより、アナログ処理への
応用を考えた場合、正確な直流結合の信号処理を安定に
実現でき、また電圧モード多値論理回路への応用を考え
た時、バッファでのオフセットの発生を抑えることで、
多値信号処理のノイズマージンを飛躍的に改善した。

【００３１】また本実施例における回路を一つのチップ
上で多数使用する場合、素子数減少によるチップサイズ
の減少はもちろんのこと、低消費電力化ができ、それに
よってチップ内の温度勾配は減少し、素子のマッチング
特性はさらに改善される。この為、製造上のＭＯＳのＶ
thのバラツキ範囲をカバーし、高歩留まりのチップを製
造することが可能となる。

【００３２】［第三の実施例］図５は、本発明の第三実
施例を示す回路図である。

【００３３】図５において、入力バッファを構成するデ
プレッション型ＮＭＯＳトランジスタ９のゲート端子を
入力端子３とし、ドレイン端子は電源電圧５に接続さ
れ、ソース端子はデプレッション型ＮＭＯＳトランジス
タ１０のドレイン端子と接続され入力バッファの出力と
なり第一のスイッチ手段１１に入力される。第一のスイ
ッチ手段１１の片側は第一の容量手段１２と、マスター
ラッチを構成するデプレッション型ＮＭＯＳトランジス
タ１３のゲート端子に接続される。デプレッション型Ｎ
ＭＯＳトランジスタ１３のドレイン端子は電源電圧５に
接続され、ソース端子はデプレッション型ＮＭＯＳトラ
ンジスタ１４のドレイン端子と接続されマスターラッチ
の出力となり、第二のスイッチ手段１５に入力される。
第二のスイッチ手段１５の片側は、第二の容量手段１６
とスレーブラッチ構成するデプレッション型ＮＭＯＳト
ランジスタ１７のゲート端子に接続される。デプレッシ
ョン型ＮＭＯＳトランジスタ１７のドレイン端子は電源
電圧５に接続され、ソース端子はデプレッション型ＮＭ
ＯＳトランジスタ１８のドレイン端子と接続され、スレ
ーブラッチ及び本実施例の出力４となる。デプレッショ
ン型ＮＭＯＳトランジスタ１０，１４，１８は定電流源
として働き、各々のゲート及びソース端子は接地電位６
に接続される。よってデプレッション型ＮＭＯＳトラン
ジスタ１０，１４，１８のゲート・ソース間電圧は０Ｖ
にバイアスされ、ドレイン電流が決定される。第一及び
第二のスイッチ手段１１，１５は、制御入力端子２２の
ＬＡＴ信号によってコントロールされる。ＬＡＴ信号
は、インバーター１９の入力に接続され、インバーター
１９の出力はインバーター２０の入力に接続され、イン
バーター２０の出力は、インバーター２１の入力に接続
されると共に、第二のスイッチ手段１５のコントロール
端子に接続される。インバーター２１の出力は第一のス
イッチ手段１１のコントロール端子に接続される。第一
及び第二のスイッチ手段１１，１５のコントロール端子
が、Ｈの時オン、Ｌの時オフとすると制御入力端子２２
に印加されたコントロール信号であるＬＡＴ信号がＨの
時、第一のスイッチ手段１１はオフ、第二のスイッチ手
段１５はオンとなる。ＬＡＴ信号がＬの時、第一のスイ
ッチ手段１１はオン、第二のスイッチ手段１５はオフと
なる。デプレッション型ＮＭＯＳトランジスタ１３，１
４及び第一の容量手段１２で構成されるマスターラッチ
は、ＬＡＴ信号がＬからＨに推移する波形の立ち上がり
エッチで入力端子３に印加された多値信号をホールドす
る。デプレッション型ＮＭＯＳトランジスタ１７，１８
及び第二の容量手段１６で構成されるスレーブラッチ
は、ＬＡＴ信号がＨからＬに推移する波形の立ち上がり
エッチで入力端子３に印加された多値信号をホールドす
る。これによりマスターラッチ及びスレーブラッチの動
作として、ＬＡＴ信号がＨからＬに推移する時の立ち上
がりエッチで多値データを取り込みホールドする。ま
た、第一のスイッチ手段１１のコントロール端子にイン
バーター２０の出力を接続し、第二のスイッチ手段１５
のコントロール端子にインバーター２１を接続すること
で、ＬＡＴ信号がＬからＨに推移する立ち下がりエッチ
で多値信号をホールドするロジックに変更することがで
きる。入力バッファ、マスターラッチ、スレーブラッチ
を構成するフォロア用ＭＯＳであるデプレッション型Ｎ
ＭＯＳトランジスタ９，１３，１７は本発明の第一実施
例で説明した様に、そのゲート・ソース間が０Ｖになる
様に、ドレイン電流が設定される為、入力端子３から出
力端子４までの間で直流レベルシフトの無い多値信号の
データーラッチが、大変シンプルな回路構成で実現で
き、大規模多値集積回路を可能とした。また正確な多値
信号の保持、伝送が可能となったことにより、多値信号
のパイプライン処理が可能となり、高速な多値算術演算
システムが実現できる。また多値信号の処理のノイズマ
ージンが飛躍的に改善されたことで、多値信号の基数を
増加することが可能となり、回路間の配線数を大幅に減
少し、シンプルな回路構成も含めてバイナリデジタルで
構成されたシステムと比べて、高集積度のＬＳＩを実現
した。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
一導電型の出力バッファ用デプレッション型トランジス
タで構成されたソースフォロア回路の出力端子に該一導
電型と同一導電型でかつＷ／Ｌが同一の定電流源用デプ
レッション型トランジスタのドレインを接続することに
より、ソースフォロア回路の入出力間を０Ｖにバイアス
し、直流レベルシフトの無い、電圧バッファを実現し、
直流電圧情報を正確に伝送できるアナログ信号処理及び
多値信号処理システムを可能とした。

【００３５】さらに、とても簡単な回路で直流レベルシ
フトのないソースフォロアを構成できたことにより、チ
ップ面積の減少及び低消費電力化に伴うチップ内の発熱
による温度勾配減少に伴いＭＯＳトランジスタの素子特
性のマッチング精度をさらに上げることが可能となり、
これによりアナログ信号処理及び多値信号処理の高精度
なバッファ回路が実現でき、信号処理の精度を著しく向
上させることができた。

【００３６】さらに各ＭＯＳトランジスタのソース電極
と各々のウェル拡散層とを接続したことにより、基板バ
イアス効果を無くし、線形な入出力特性を可能とした。
これにより、直流オフセットの無い線形入出力特性を持
ったバッファを用いることで多値信号処理の信号ノイズ
マージンを飛躍的に改善することができた。

【００３７】さらに本発明により多値信号のデーターラ
ッチが、大変シンプルな回路構成かつ正確に実現できた
ことにより、多値信号のパイプライン処理が可能とな
り、高速な多値算術演算システムが実現できる。また多
値信号の処理のノイズマージンが飛躍的に改善されたこ
とで、多値信号の基数を増加することが可能となり、回
路間の配線数を大幅に減少し、シンプルな回路構成も含
めてバイナリデジタルで構成されたシステムと比べて、
高集積度のＬＳＩを実現した。

【図面の簡単な説明】

【図１】本発明の第一実施例を示す回路図である。

【図２】第一実施例の直流特性の説明図である。

【図３】本発明の第二実施例を示す回路図である。

【図４】第二実施例の直流特性の説明図である。

【図５】本発明の第三実施例を示す回路図である。

【図６】従来のソースフォロア回路である。

【図７】従来のソースフォロア回路の直流特性の説明図
である。

【符号の説明】

１ デプレッション型ＮＭＯＳトランジスタ ２ デプレッション型ＮＭＯＳトランジスタ ３ 入力端子 ４ 出力端子 ５ 電源電圧 ６ 接地電位 ７ デプレッション型ＰＭＯＳトランジスタ ８ デプレッション型ＰＭＯＳトランジスタ ９ デプレッション型ＮＭＯＳトランジスタ １０ デプレッション型ＮＭＯＳトランジスタ １１ 第一のスイッチ手段 １２ 第一の容量手段 １３ デプレッション型ＮＭＯＳトランジスタ １４ デプレッション型ＮＭＯＳトランジスタ １５ 第二のスイッチ手段 １６ 第二の容量手段 １７ デプレッション型ＮＭＯＳトランジスタ １８ デプレッション型ＮＭＯＳトランジスタ １９ インバーター ２０ インバーター

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 デプレッション型の第一の絶縁ゲート型
   トランジスタのゲートを入力端子、ソースを出力端子と
   し、 該第一の絶縁ゲート型トランジスタとＷ／Ｌが同一で且
   つ同一導電型のデプレッション型の第二の絶縁ゲート型
   トランジスタのドレインが前記第一の絶縁ゲート型トラ
   ンジスタのソースと接続され、 前記第二の絶縁ゲート型トランジスタのゲート及びソー
   スが低圧側電源電位又は高圧側電源電位に接続され、前
   記第二の絶縁ゲート型トランジスタのゲート・ソース間
   が０Ｖの時の前記第二の絶縁ゲート型トランジスタのド
   レイン電流が、前記第一の絶縁ゲート型トランジスタの
   バイアス電流となる半導体集積回路。
2. 【請求項２】 前記第一及び第二の絶縁ゲート型トラン
   ジスタがＮチャンネル絶縁ゲート型トランジスタである
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記第一及び第二の絶縁ゲート型トラン
   ジスタがＰチャンネル絶縁ゲート型トランジスタである
   ことを特徴とする請求項１に記載の半導体集積回路。
4. 【請求項４】 請求項１に記載の半導体集積回路から構
   成される第一、第二、第三のバッファ手段を有し、 前記第一のバッファ手段の出力が、第一のスイッチ手段
   を通して前記第二のバッファ手段の入力と、片側が低圧
   側電源電位又は高圧側電源電位に接続された第一の容量
   手段とにつながり、 前記第二のバッファ手段の出力が、第二のスイッチ手段
   を通して前記第三のバッファ手段の入力と、片側が低圧
   側電源電位又は高圧側電源電位に接続された第二の容量
   手段とにつながり、 前記第一のスイッチ手段と前記第二のスイッチ手段とを
   互いに逆相でオン／オフ制御するデータホールド制御端
   子を有し、 前記第一のバッファ手段の入力を信号入力とし、前記第
   三のバッファ手段の出力を信号出力としてなる半導体集
   積回路。
5. 【請求項５】 請求項４に記載の半導体集積回路におい
   て、前記データホールド制御端子がノンアクティブの
   時、前記第一のスイッチ手段をオンし、前記第二のスイ
   ッチ手段をオフすることを特徴とする半導体集積回路。
6. 【請求項６】 請求項４に記載の半導体集積回路におい
   て、データホールド制御端子がアクティブの時、前記第
   一のスイッチ手段をオフし、前記第二のスイッチ手段を
   オンすることを特徴とする半導体集積回路。