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JPH1126726A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

Info

Publication number
JPH1126726A
JPH1126726A JP10141462A JP14146298A JPH1126726A JP H1126726 A JPH1126726 A JP H1126726A JP 10141462 A JP10141462 A JP 10141462A JP 14146298 A JP14146298 A JP 14146298A JP H1126726 A JPH1126726 A JP H1126726A
Authority
JP
Japan
Prior art keywords
insulating layer
semiconductor substrate
layer
capacitor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10141462A
Other languages
English (en)
Inventor
Kwong Jaeesuun
クウォン ジャエ−スーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH1126726A publication Critical patent/JPH1126726A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】半導体素子の構造をドーム型に形成し、集積度
を向上させて静電容量を増加し得る半導体素子及びその
製造方法を提供する。 【解決手段】突出部21ａを有する半導体基板21上にゲー
ト酸化層23を形成し、ゲート酸化層23にポリシリコン層
の側壁スペーサ形態のゲート電極25を形成し、ゲート電
極25の外側の半導体基板21内にドレイン21ｃを形成し、
ドレイン21ｃ上の絶縁層を食刻してコンタクトホール28
及び各絶縁層パターン26ａ、26ｂを形成し、コンタクト
ホール28及び各絶縁層パターン26ａ、26ｂ上にポリシリ
コン層を形成しパターニングしてノード電極29ａを形成
し、ノード電極29ａ及び絶縁層パターン26ｂ上に誘電物
質の層間絶縁層30を形成し、層間絶縁層30上にプレート
電極31及び絶縁層32を順次形成し、突出部21ａ上面にコ
ンタクトホール34を食刻形成してコンタクトホール34の
側壁に側壁スペーサ35を形成し、パターニングして、ビ
ットライン36を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の構造及
びその製造方法に係るもので、詳しくは、ドーム（dom
e）型の半導体素子及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、集積度を高め静電容量の拡大を図
るための半導体素子としては、柱（pillar）型キャパシ
タ、及びフィン（fin ）型キャパシタを有する半導体素
子が夫々使用されていた。以下、該従来における柱型キ
ャパシタを有する半導体素子について説明する。
【０００３】即ち、図９に示したように、半導体基板１
上にワードライン２が形成され、該ワードライン２の両
側の半導体基板１内に複数の不純物領域１９ａ、１９ｂ
が夫々形成され、上記ワードライン２はゲート電極２の
役割を行い、上記各不純物領域１９ａ、１９ｂは夫々ソ
ース１９ａ及びドレイン１９ｂの役割を行っていた。そ
して、上記ゲート電極２、ソース１９ａ、及びドレイン
１９ｂを包含する上記半導体基板１の上面には絶縁層の
シリコン酸化層３が形成され、該シリコン酸化層３の上
面にはシリコン窒化層４が形成され、それらシリコン酸
化層３及びシリコン窒化層４を通過して上記ドレイン１
９ｂに接続するようにコンタクトホール１８が食刻形成
され、該コンタクトホール１８の内部及び上記シリコン
窒化層４の上面には導電層の第１ポリシリコン層１１が
形成されていた。ここで、該第１ポリシリコン層１１は
キャパシタのノード電極１１の役割を行っていた。
【０００４】また、上記第１ポリシリコン層１１及び上
記シリコン窒化層４の表面には、絶縁層１２が形成され
て誘電体としての役割を行い、該絶縁層１２の表面には
導電層の第２ポリシリコン層１３が形成され、キャパシ
タのプレート電極１３の役割をしていた。更に、該プレ
ート電極１３の上面には表面が平坦になるように絶縁層
１７が形成され、該絶縁層１７を通過して前記ソース１
９ａの所定領域上に接続するようにコンタクトホールが
食刻形成され、上記絶縁層１７の上面及び上記コンタク
トホールの内部には導電層のポリシリコン層のビットラ
イン１４が形成されて、上記ソース１９ａに連結されて
いた。
【０００５】このように構成された柱型キャパシタを有
する従来の半導体素子の製造過程を、図１０（Ａ）〜
（Ｄ）、図１１（Ａ）〜（Ｄ）を用いて説明すると次の
ようであった。先ず、図１０（Ａ）に示したように、ｐ
−型半導体基板１上面にポリシリコンのゲート電極２を
形成し、該ゲート電極２の両側の上記半導体基板１内に
自己整合（self-align）によりｎ−型不純物イオンを注
入してソース１９ａ及びドレイン１９ｂを形成し、上記
ゲート電極２、ソース１９ａ及びドレイン１９ｂを包含
する上記半導体基板１の上面にＣＶＤ法により第１多層
絶縁層２０を形成する。この場合、該第１多層絶縁層２
０は、上記半導体基板１の表面から順次シリコン酸化層
３、シリコン窒化層４、シリコン酸化層５を積層、蒸着
して形成するが、ここで、上記シリコン窒化層４はエッ
チング終了層として用いるため形成する。
【０００６】次いで、図１０（Ｂ）に示したように、上
記ドレイン１９ｂの所定領域上の第１多層絶縁層２０に
選択的異方性食刻によりコンタクトホール１８を形成
し、該コンタクトホール１８の内部及び上記第１多層絶
縁層２０の上面に第１導電層６のポリシリコン層を蒸着
形成する。ここで、該第１導電層６はキャパシタのノー
ド電極として利用され、該第１導電層６の導電性を増強
するため、ｎ−型ドープ剤（n-type dopant ）を附加す
ることもある。該ｎ−型ドープ剤を附加する方法として
は、上記第１導電層６を形成するための蒸着ガスに上記
ｎ−型ドープ剤を混合し、上記第１導電層６の蒸着と同
時に該第１導電層６に含有させる方法があり、その他の
方法としては、先ず化学気相蒸着（ＣＶＤ；Chemical V
apor Deposition ）法によりドープ剤を含有しないポリ
シリコン層の第１導電層６を形成した後、上記ｎ−ドー
プ剤をイオン注入する。且つ、上記第１導電層６はポリ
シリコン層により形成することもできるし、該高融点金
属のシリサイド層により形成することもできる。
【０００７】次いで、図１０（Ｃ）に示したように、上
記第１導電層６の上面にドーピングされてない第１シリ
コン酸化層（Non-doped Silicate；以下、第１ＮＳＧと
称す）７、Ｐ2 Ｏ5 によりドーピングされたシリコン酸
化層（Phospho Silicate Glass；以下、ＰＳＧと称す）
８、及びドーピングされてない第２シリコン酸化層（No
n- doped Silicate Glass ；以下、第２ＮＳＧと称す）
９からなる第２多層絶縁層３０を順次形成し、該第２多
層絶縁層３０を約９０°Ｃで２０分間アニーリングを行
う。該アニーリングを行うと湿式食刻を行うとき、上記
第２多層絶縁層３０を構成する各絶縁層の第１ＮＳＧ７
／ＰＳＧ８／第２ＮＳＧ９間のエッチング速度が異なる
ようになる。
【０００８】次いで、上記第２ＮＳＧ９上にエッチング
マスク（図示されず）を形成し、該エッチングマスクを
用いて上記第２多層絶縁層３０を異方性食刻して上記コ
ンタクトホール１８上部の第１導電層６上に側面を垂直
にパターニングする。ここで、上記エッチングマスクと
しては、感光層を用い、エッチングガスとして塩化フッ
素（Chloro Fluoro Carbon）を用いて、活性イオンエッ
チング（Reactive IonEtching；ＲＩＥ）法によりエッ
チングを行うと、上記第２ＮＳＧ９／ＰＳＧ８／第１Ｎ
ＳＧ７間の食刻速度の差がないため、食刻壁面が垂直な
あるパターンを得ることができる。
【０００９】次いで、図１０（Ｄ）に示したように、上
記第２多層絶縁層３０をＮＨ3 ：ＨＦ＝２０：１の溶液
により約２分間、湿式食刻を行う。このとき、上記溶液
を用いて湿式食刻を行うと、高濃度の不純物を有する上
記ＰＳＧ８は、上記各第１、第２ＮＳＧ７、９に比べて
食刻速度が速いため、上記ＰＳＧ８の食刻側壁面が凹ん
だ形態のパターンが形成される。
【００１０】次いで、図１１（Ａ）に示したように、上
記第２ＮＳＧ９／ＰＳＧ８／第１ＮＳＧ７を完全に密封
するように、上記第１導電層６の上面にｎ−型ドープ剤
を有するポリシリコン層の第２導電層１０を蒸着する。
このとき、上記第２導電層１０の材料としては、不純物
を有するポリシリコンを用いることが抵抗を低くさせる
ため好ましく、上記第１導電層６と第２導電層１０間の
境界面に自然酸化により絶縁層が形成されて抵抗が高く
なることを防止するため、化学気相蒸着炉の反応炉内の
温度を４５０°Ｃ以上に上昇させた状態で、上記半導体
基板１を化学気相蒸着反応炉に入れ、第２導電層１０を
蒸着する。
【００１１】次いで、図１１（Ｂ）に示したように、上
記第２導電層１０を異方性食刻法により第２ＮＳＧ９が
露出されるまでエッチバックし、第２ＮＳＧ９／ＰＳＧ
８／第１ＮＳＧ７の側壁のみに上記第２導電層１０が残
るようにする。次いで、図１１（Ｃ）に示したように、
弗化水素（Hydrogen Fluoride ）溶液を用いて第２ＮＳ
Ｇ９／ＰＳＧ８／第１ＮＳＧ７を食刻し、キャパシタの
ノード電極１１の形成を完成する。このとき、上記シリ
コン酸化層５も食刻され、上記シリコン窒化層４は上記
弗化水素溶液に対し殆どエッチングされないため、エッ
チング終了層として用いられる。
【００１２】次いで、図１１（Ｄ）に示したように、上
記シリコン窒化層４の上面及びノード電極１１の表面に
誘電物質の絶縁層１２を形成し、該絶縁層１２の上面に
導電層１３を形成する。上記絶縁層１２はキャパシタの
誘電層になり、上記導電層１３はキャパシタのプレート
電極１３になる。そして、該プレート電極１３の上面に
絶縁層１７を形成して上記半導体基板１を平坦化させた
後、上記ソース１９ａ上面の上記各絶縁層１７、１２、
シリコン窒化層４、及びシリコン酸化層３を食刻してコ
ンタクトホールを形成し、該コンタクトホールにポリシ
リコンを蒸着した後、パターニングして、ソース１９ａ
に連結されたビットライン１４を形成し、従来の柱型キ
ャパシタを有する半導体メモリ素子の製造を終了してい
た。
【００１３】又、従来のフィン型キャパシタを有する半
導体素子の構造においては、図１２に示したように、半
導体基板１上にワードライン（図示されず）が形成さ
れ、該ワードラインに連結されたゲート電極２が形成さ
れ、該ゲート電極２の両方側の上記半導体基板１内に不
純物領域１９ａ、１９ｂが夫々形成され、それら不純物
領域１９ａ、１９ｂは夫々ソース及びドレインの役割を
行う。上記ゲート電極２の上面には絶縁層１５が形成さ
れ、上記ソース１９ａの所定領域の上面にはコンタクト
ホールが食刻形成されて、ビットライン１４がソース１
９ａに連結され、上記ドレイン１９ｂの所定領域にもコ
ンタクトホールが食刻形成されてキャパシタのノード電
極１１がドレイン１９ｂに連結され、上記ノード電極１
１の表面には誘電体の絶縁層１２が形成され、該絶縁層
１２を密封してキャパシタのプレート電極１３が形成さ
れていた。
【００１４】このような構造のフィン型キャパシタを有
する従来の半導体素子の製造過程を、図１３（Ａ）〜
（Ｃ）、図１４（Ａ）〜（Ｃ）を用いて説明すると次の
ようであった。先ず、図１３（Ａ）に示したように、半
導体基板１の上面にワードライン（図示されず）及び該
ワードラインに連結されたゲート電極２を形成し、該ゲ
ート電極２の両方側の上記半導体基板１内に不純物イオ
ンを注入してソース１９ａ及びドレイン１９ｂを夫々形
成する。
【００１５】次いで、図１３（Ｂ）に示したように、上
記ゲート電極２、ソース１９ａ及びドレイン１９ｂを包
含する上記半導体基板１上に絶縁層１５としてＳｉ3 Ｎ
4 層を化学気相成長法により蒸着する。次いで、図１３
（Ｃ）に示したように、上記絶縁層１５のＳｉ3 Ｎ4 層
上に第１シリコン酸化層６０、第１ポリシリコン層６
１、及び第２シリコン酸化層６２を順次蒸着し、上記ド
レイン１９ｂの上面に形成された第１シリコン酸化層６
０、第１ポリシリコン層６１、及び第２シリコン酸化層
６２を食刻し、コンタクトホール１８を形成して、上記
ドレイン１９ｂを露出させる。
【００１６】次いで、図１４（Ａ）に示したように、上
記コンタクトホール１８の内部及び上記第２シリコン酸
化層６２の上面に第２ポリシリコン層６３を蒸着した
後、該第２ポリシリコン層６３に抵抗を減らすためのｎ
−型不純物イオンのドーピングを行う。次いで、図１４
（Ｂ）に示したように、上記第２ポリシリコン層６３を
パターニングした後、第２シリコン酸化層６２を食刻し
て完全に除去し、更に、上記第１ポリシリコン層６１を
パターニングした後、上記第１ポリシリコン酸化層６０
を食刻して除去すると、図１４（Ｃ）に示したように、
キャパシタのノード電極１１が形成される。
【００１７】次いで、図１４（Ｄ）に示したように、上
記キャパシタのノード電極１１の表面に誘電体の絶縁層
１２を形成し、該絶縁層１２の表面にポリシリコン層１
３を形成して、キャパシタのプレート電極１３を形成す
る。そして、前記ソース１９ａ上の前記絶縁層１５を食
刻してコンタクトホールを形成し、該コンタクトホール
の内部及び上記絶縁層１５の上面にポリシリコン層を形
成した後、パターニングしてビットライン１４を形成
し、半導体素子の製造を終了していた。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体素子の構造においては、半
導体素子の集積度が高くなることに従いキャパシタを形
成する空間が減少するため、キャパシタの静電容量の増
加が難しくなるという不都合な点があった。また、従来
の半導体素子の構造は、集積度の向上に従いワードライ
ンが短くなって、ショートチャンネル効果が発生し、又
はソース及びドレインからコンタクト不良が発生してコ
ンタクト抵抗が増加し、よって、セルの動作が遅延され
るという不都合な点があった。
【００１９】本発明の目的は、キャパシタの静電容量を
増加させると共に、チャンネル幅を減少してショートチ
ャンネル効果を防止し得る半導体素子及びその製造方法
を提供しようとするものである。
【００２０】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体素子においては、半導体基
板２１上に突出部２１ａが形成され、該突出部２１ａの
上面及び側壁と上記半導体基板２１の上面とにゲート酸
化層２３が形成され、上記突出部２１ａの上面には第１
不純物領域のソース２１ｂが形成され、上記突出部２１
ａの側壁にはポリシリコン層の側壁スペーサによりゲー
ト電極２５が形成され、該ゲート電極２５の外側の上記
半導体基板２１内に第２不純物領域のドレイン２１ｃが
形成され、上記ゲート電極２５を包む絶縁層パターン２
６ａが形成され、該絶縁層パターン２６ａの外側を沿っ
て上記ドレイン２１ｃ上の所定領域にコンタクトホール
２８が食刻形成され、上記絶縁層パターン２６ａの上面
及び上記コンタクトホール２８の内部にはキャパシタ第
１電極のノード電極２９ａが形成され、該ノード電極２
９ａの外側の上記半導体基板２１には絶縁層パターン２
６ｂが形成され、上記ノード電極２９ａ及び絶縁層パタ
ーン２６ｂの上面には誘電体の層間絶縁層３０が形成さ
れ、該層間絶縁層３０の上面にはキャパシタ第２電極の
プレート電極３１が形成される。
【００２１】なお、該プレート電極３１の上面に第３絶
縁層３２が形成され、且つ、上記突出部２１ａの上面に
コンタクトホール３４が食刻形成され、該コンタクトホ
ール３４の側壁に絶縁層の側壁スペーサ３５が形成さ
れ、上記コンタクトホール３４の内部及び上記第３絶縁
層３２の上面にポリシリコンからなるビットライン３６
が形成されるように構成することができる。
【００２２】また、前記キャパシタ第１電極（２９ａ）
は、上記絶縁層パターン（２６ａ）の上面を沿って上記
半導体基板（２１）上の第２不純物領域（２１ｃ）に接
続して形成することができる。更に、上記キャパシタ第
１電極（２９ａ）、層間絶縁層（３０）、及びキャパシ
タ第２電極（３１）からなるキャパシタは、上記導電型
のポリシリコン側壁スペーサ（２５）を覆うように順次
形成されることができる。
【００２３】そして、本発明に係る半導体素子の製造方
法においては、突出部２１ａを有する半導体基板２１上
にゲート酸化層２３を準備（形成）する工程と、上記突
出部２１ａのゲート酸化層２３を覆うようにポリシリコ
ン側壁スペーサのゲート電極２５を形成する工程と、上
記突出部２１ａ上面に第１不純物領域（以下、ソースと
称す）２１ｂ及び上記ゲート電極２５の外側の半導体基
板２１内に第２不純物領域（以下、ドレインと称す）２
１ｃを夫々形成する工程と、上記突出部２１ａ上面及び
上記ゲート電極２５を覆うように上記半導体基板２１上
に第２絶縁層２６を形成する工程と、上記ドレイン２１
ｃの所定領域上の第２絶縁層２６を食刻してコンタクト
ホール２８及び各絶縁層パターン２６ａ、２６ｂを形成
する工程と、上記コンタクトホール２８を包含する上記
各絶縁層パターン２６ａ、２６ｂ上にポリシリコン層２
９を形成した後、該ポリシリコン層２９が上記コンタク
トホール２８及び絶縁層パターン２６ａ上のみに残るよ
うにパターニングしてキャパシタの第１電極（以下、ノ
ード電極と称す）２９ａを形成する工程と、該ノード電
極２９ａ及び上記絶縁層パターン２６ｂ上に誘電物質の
層間絶縁層３０を形成する工程と、該層間絶縁層３０上
にキャパシタ第１電極（以下、プレート電極と称す）３
１及び第３絶縁層３２を順次形成する工程と、を順次行
うことを特徴とする。
【００２４】なお、上記突出部２１ａ上面のソース２１
ｂが露出されるようにコンタクトホール３４を食刻形成
する工程と、該コンタクトホール３４の側壁に絶縁物質
からなる側壁スペーサ３５を形成する工程と、上記コン
タクトホール３４を包含する第３絶縁層３２上にポリシ
リコン層を積層した後パターニングし、ビットライン３
６ａを形成する工程と、を追加することもできる。
【００２５】ここで、上記突出部２１ａは円筒形に形成
することもできるし、多角形等の多様な形状に形成する
ことができる。且つ、上記ゲート酸化層２３を形成した
後、しきい電圧の調節イオンを注入する工程を施すこと
もできる。また、上記突出部（２１ａ）を有する半導体
基板（２１）を準備する工程は、該半導体基板（２１）
上にフォトレジストパターンを形成する工程と、該フォ
トレジストパターンをマスクとして上記半導体基板（２
１）を食刻する工程と、を順次行わせるようにすること
ができる。
【００２６】そして、上記突出部（２１ａ）を有する半
導体基板（２１）を準備する工程は、上記半導体基板
（２１）上にエピタキシアル成長（epitaxial growth）
妨害層を形成する工程と、該エピタキシアル成長妨害層
上にフォトレジストパターンを形成する工程と、該フォ
トレジストパターンをマスクとして上記エピタキシアル
成長妨害層を食刻し、上記半導体基板（２１）の表面を
露出させる工程と、上記フォトレジストパターンを除去
する工程と、上記半導体基板（２１）に対し、エピタキ
シアル成長を施す工程と、上記エピタキシアル成長妨害
層を除去する工程と、を順次行わせるようにすることが
できる。
【００２７】更に、上記絶縁層パターン（２６ａ）の上
面及びコンタクトホール（２８）にキャパシタ第１電極
（２９ａ）を形成する工程は、上記絶縁層パターン（２
６ａ）の上面及びコンタクトホール（２８）の内部にポ
リシリコン層（２９）を蒸着する工程と、該ポリシリコ
ン層（２９）に不純物イオンを注入する工程と、該ポリ
シリコン層（２９）をパターニングしてキャパシタ第１
電極（２９ａ）を形成する工程と、を順次行わせるよう
にすることができる。
【００２８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を用いて説明する。本発明の一実施の形態に
係る半導体素子の構造においては、図６（Ｂ）に示した
ように、半導体基板２１上に突出部２１ａが形成され、
該突出部２１ａの上面及び側壁と上記半導体基板２１の
上面とにゲート酸化層２３が形成され、上記突出部２１
ａの上面には第１不純物領域のソース２１ｂが形成さ
れ、上記突出部２１ａの側壁にはポリシリコン側壁スペ
ーサのゲート電極２５が形成され、該ゲート電極２５の
外側の上記半導体基板２１内に第２不純物領域のドレイ
ン２１ｃが形成され、上記ゲート電極２５を包む絶縁層
パターン２６ａが形成され、該絶縁層パターン２６ａの
外側を沿って上記ドレイン２１ｃ上の所定領域にコンタ
クトホール２８が食刻形成され、上記絶縁層パターン２
６ａの上面及び上記コンタクトホール２８の内部にはキ
ャパシタ第１電極のノード電極２９ａが形成され、該ノ
ード電極２９ａの外側の上記半導体基板２１には絶縁層
パターン２６ｂが形成され、上記ノード電極２９ａ及び
絶縁層パターン２６ｂの上面には誘電体の層間絶縁層３
０が形成され、該層間絶縁層３０の上面にはキャパシタ
第２電極のプレート電極３１が形成され、該プレート電
極３１の上面に第３絶縁層３２が形成されている。且
つ、上記突出部２１ａの上面にコンタクトホール３４が
食刻形成され、該コンタクトホール３４の側壁に絶縁層
の側壁スペーサ３５が形成され、上記コンタクトホール
３４の内部及び上記第３絶縁層３２の上面にポリシリコ
ンからなるビットライン３６が形成され、構成されてい
る。
【００２９】そして、図７は、上記図６（Ｂ）に示した
ｘーｘ’線横断面図であって、突出部２１ａの外周面に
ゲート酸化層２３が形成され、該ゲート酸化層２３の外
周面にゲート電極２５が形成され、該ゲート電極２５に
ワードライン２５ａが連結され、上記ゲート電極２５の
外周面に絶縁層パターン２６ａ、２６ｂの第２絶縁層２
６が形成され、該第２絶縁層２６の外周面にキャパシタ
第１電極のノード電極２９ａ、層間絶縁層３０及びキャ
パシタ第２電極のプレート電極３１が順次形成され、該
キャパシタ第２電極のプレート電極３１の外周面に第３
絶縁層３２が形成されている。
【００３０】且つ、図８は、図６（Ｂ）の上面からの透
視図であって、ワードライン２５ａとビットライン３６
とが相互直交するように形成されている。このように構
成された本実施形態に係る半導体素子の製造工程は次の
ようである。先ず、図１（Ａ）〜（Ｃ）に示したよう
に、半導体基板２１上の所定領域上にフォトレジストパ
ターンを形成し、該フォトレジストパターンをマスクと
して上記半導体基板２１をエッチングし、突出部２１ａ
を形成した後、上記フォトレジストパターンを除去す
る。
【００３１】このとき、上記半導体基板２１上に突出部
２１ａを形成するその他の実施例として、半導体基板２
１上にエピタキシアル成長（epitaxial growth）妨害物
質を塗布し、突出部２１ａを形成すべき領域上の上記エ
ピタキシアル成長妨害物質を選択的に除去して上記半導
体基板２１を露出させた後、エピタキシアル成長を施す
こともできるが、前記フォトレジスト層をマスクとして
半導体基板２１を食刻する方法に比べ、該エピタキシア
ル成長を施す方法は、突出部２１ａの側壁面がより平坦
になって半導体素子の特性を向上し得るという効果があ
る。
【００３２】次いで、図２（Ａ）に示したように、上記
突出部２１ａの上面及び側面と上記半導体基板２１の上
面とに第１絶縁層のゲート酸化層２３を形成した後、図
２（Ｂ）に示したように、上記突出部２１ａに隣接する
上記半導体基板２１の側面及び突出部２１ａの所定領域
にしきい電圧（Ｖｔ）を調整するためのイオン注入を行
うが、このとき、約６０°程度斜めになった状態でイオ
ン注入を行う。
【００３３】次いで、図２（Ｃ）に示したように、上記
ゲート酸化層２３の表面にホウ素（boron ；Ｂ）イオン
がドーピングされたポリシリコン層２４を形成し、該ポ
リシリコン層２４を活性イオンエッチング（Reactive I
on Etching；ＲＩＥ）によりバックエッチングを行い、
図３（Ａ）に示したように、上記突出部２１ａの側面及
び半導体基板２１の所定領域上のゲート酸化層２３上に
ポリシリコン層の側壁スペーサ２５を形成し、上記突出
部２１ａの上面及びポリシリコン側壁スペーサ２５に隣
接した上記半導体基板１内の所定領域に不純物イオンを
注入し、第１不純物領域（即ち、ソース２１ｂ）と第２
不純物領域（即ち、ドレイン２１ｃ）とを形成する。こ
こで、上記ポリシリコン側壁スペーサ２５は、半導体素
子のゲート電極及びワードラインの役割を行うため、以
下ゲート電極２５と称する。
【００３４】次いで、図３（Ｂ）に示したように、上記
ゲート酸化層２３及びゲート電極２５の上面に第２絶縁
層２６を形成し、該絶縁層２６上にフォトレジストパタ
ーン２７を形成する。次いで、図３（Ｃ）に示したよう
に、上記フォトレジストパターン２７をマスクとし、上
記第２絶縁層２６及びゲート酸化層２３をエッチングし
て上記ドレイン領域２１ｃの所定部位上にコンタクトホ
ール２８を形成すると共に、上記絶縁層２６を各絶縁層
パターン２６ａ、２６ｂに夫々分離して形成する。
【００３５】次いで、図４（Ａ）に示したように、上記
各絶縁層パターン２６ａ、２６ｂの上面及び上記コンタ
クトホール２８内部にｐ−型不純物（例えばホウ素、
Ｂ）によりドーピングされたポリシリコン層２９を蒸着
する。ここで、ドーピングされたポリシリコン層を用い
る理由は、上記ドレイン領域２１ｃとのコンタクト時に
発生する抵抗を減らすためである。
【００３６】次いで、上記ポリシリコン２９上にフォト
レジスト層パターン２７’を形成し、該フォトレジスト
層パターン２７’をマスクとし、上記ポリシリコン層２
９をエッチングして、図４（Ｂ）に示したように、ポリ
シリコン層パターン２９ａを形成する。ここで、該ポリ
シリコン層パターン２９ａは、キャパシタの第１電極で
あるノード電極２９ａの役割をするため、ノード電極と
称する。
【００３７】次いで、図４（Ｃ）、図５（Ａ）、図５
（Ｂ）に示したように、上記ポリシリコン層パターン２
９ａ及び絶縁層パターン２６ｂ上に層間絶縁層３０、ｐ
−型不純物によりドーピングされたポリシリコン層３
１、及び第３絶縁層３２を順次蒸着し、上記第３絶縁層
３２上にフォトレジストパターン３３を形成する。ここ
で、上記層間絶縁層３０はキャパシタの誘電体として用
いられ、上記ポリシリコン層３１はキャパシタの第２電
極であるプレート電極として用いられる。且つ、上記層
間絶縁層３０の材料としては、誘電率の高いＢＳＴ、又
はＴａ2 Ｏ5 を用いると静電容量を増加することができ
る。
【００３８】次いで、図５（Ｃ）に示したように、上記
フォトレジストパターン３３をマスクとし、上記突出部
２１ａ上面に形成された前記ソース２１ｂが露出される
ように、上記第３絶縁層３２、ポリシリコン層３１、層
間絶縁層３０、ポリシリコン層パターン２９ａ及び絶縁
層パターン２６ａをエッチングし、コンタクトホール３
４を形成する。
【００３９】次いで、図６（Ａ）に示したように、上記
第３絶縁層３２、ポリシリコン層３１、層間絶縁層３
０、ポリシリコン層パターン２９ａ及び絶縁層パターン
２６ａからなる上記コンタクトホール３４の側壁に、絶
縁物質の側壁スペーサ３５を形成する。次いで、図６
（Ｂ）に示したように、上記コンタクトホール３４の内
部及び上記第３絶縁層３２上にポリシリコン層３６を形
成した後、パターニングしてビットライン３６を形成
し、半導体素子の製造工程を終了する。
【００４０】上記のような本実施形態に係る半導体素子
及びその製造方法によれば、半導体素子のチャンネルが
半導体基板２１に対し垂直に形成されるため、突出部２
１ａの高さを調節して、チャンネルの長さを調節し、シ
ョートチャンネル効果を防止し得るという効果がある。
又、ゲート電極２５がチャンネルの周りに丸く形成され
てチャンネルの幅が増加するため、トランジスタの駆動
力を向上し得るという効果がある。
【００４１】更に、キャパシタが円形の突出部２１ａを
取囲んで形成されるため、キャパシタの面積が増加し、
キャパシタンスを上昇し得るという効果がある。そし
て、ワードライン２５ａが垂直に形成されるため、従来
水平に形成されていた構造に比べ、ワードライン２５ａ
の線幅が縮小され集積度を向上し得るという効果があ
る。
【００４２】且つ、ドレイン２１ｃとキャパシタノード
電極２９ａとの接続領域がゲート電極２５の周囲を取囲
んで形成されるため、接続面積が増加し接続抵抗を低減
し得るという効果がある。更に、半導体素子の製造工程
が、従来の柱型、又はフィン型キャパシタを有する半導
体素子の製造工程より簡単であるため、製品の製造時間
を短縮し得るという効果がある。
【００４３】又、従来の柱型、又はフィン型キャパシタ
を形成するときは、複雑なノード電極上にＴａ2 Ｏ5 、
又はＢＳＴのような高誘電率を有する誘電体層を均一に
蒸着することが極めて難しいので適用することが不可能
であったが、本実施形態に係るキャパシタは構造が簡単
であるため、高誘電体を採用して静電容量を増加し得る
という効果がある。
【００４４】
【発明の効果】以上説明したように、本発明に係る半導
体素子及びその製造方法においては、半導体素子のチャ
ンネルが半導体基板に対し垂直に形成されるため、突出
部の高さを調節して、チャンネルの長さを調節し、ショ
ートチャンネル効果を防止し得るという効果がある。
【００４５】又、ゲート電極がチャンネルの周りに丸く
形成されてチャンネルの幅が増加するため、トランジス
タの駆動力を向上し得るという効果がある。更に、キャ
パシタが円形の突出部を取囲んで形成されるため、キャ
パシタの面積が増加し、キャパシタンスを上昇し得ると
いう効果がある。そして、ワードラインが垂直に形成さ
れるため、従来水平に形成されていた構造に比べ、ワー
ドラインの線幅が縮小され集積度を向上し得るという効
果がある。
【００４６】且つ、ドレインとキャパシタノード電極と
の接続領域がゲート電極の外側を取囲んで形成されるた
め、接続面積が増加し接続抵抗を低減し得るという効果
がある。更に、半導体素子の製造工程が、従来の柱型、
又はフィン型キャパシタを有する半導体素子の製造工程
より簡単であるため、製品の製造時間を短縮し得るとい
う効果がある。
【００４７】又、従来の柱型、又はフィン型キャパシタ
を形成するときは、複雑なノード電極上にＴａ２Ｏ５、
又はＢＳＴのような高誘電率を有する誘電体層を均一に
蒸着することが極めて難しいので適用することが不可能
であったが、本発明のキャパシタは構造が簡単であるた
め、高誘電体を採用して静電容量を増加し得るという効
果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の一実施形態に係る
半導体素子の製造方法を示した工程図である（その
１）。
【図２】（Ａ）〜（Ｃ）は、同上実施形態に係る半導体
素子の製造方法を示した工程図である（その２）。
【図３】（Ａ）〜（Ｃ）は、同上実施形態に係る半導体
素子の製造方法を示した工程図である（その３）。
【図４】（Ａ）〜（Ｃ）は、同上実施形態に係る半導体
素子の製造方法を示した工程図である（その４）。
【図５】（Ａ）〜（Ｃ）は、同上実施形態に係る半導体
素子の製造方法を示した工程図である（その５）。
【図６】（Ａ）、（Ｂ）は、同上実施形態に係る半導体
素子の製造方法を示した工程図である（その６）。
【図７】同上実施形態に係る半導体素子の製造方法を示
した図６（Ｂ）のｘーｘ’線横断面図である。
【図８】図７の上面からの透視図である。
【図９】従来の柱（pillar）型キャパシタを有する半導
体素子の構造を示した断面図である。
【図10】（Ａ）〜（Ｄ）は、従来の柱型キャパシタを有
する半導体素子の製造方法を示した工程図である（その
１）。
【図11】（Ａ）〜（Ｄ）は、従来の柱型キャパシタを有
する半導体素子の製造方法を示した工程図である（その
２）。
【図12】従来のフィン（fin ）型キャパシタを有する半
導体素子の構造を示した断面図である。
【図13】（Ａ）〜（Ｃ）は、従来のフィン型キャパシタ
を有する半導体素子の製造方法を示した工程図である
（その１）。
【図14】（Ａ）〜（Ｄ）は、従来のフィン型キャパシタ
を有する半導体素子の製造方法を示した工程図である
（その２）。
【符号の説明】
２１ 半導体基板 ２１ａ 突出部 ２１ｂ 第１不純物領域（ソース） ２１ｃ 第２不純物領域（ドレイン） ２３ 第１絶縁層（ゲート酸化層） ２５ ポリシリコン側壁スペーサ（ゲート電極） ２６ 第２絶縁層 ２６ａ、２６ｂ 絶縁層パターン ２９ａ キャパシタ第１電極（ノード電極） ３０ 層間絶縁層（誘電体） ３１ キャパシタ第２電極（プレート電極） ３２ 第３絶縁層 ３５ 絶縁層側壁スペーサ ３６ ポリシリコン層（ビットライン） ２２、２７、３３ フォトレジストパターン ２４、２９ ポリシリコン層 ２８、３４ コンタクトホール

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】突出部（２１ａ）を有する半導体基板（２
    １）と、 上記突出部（２１ａ）の側面及び該突出部（２１ａ）に
    隣接した上記半導体基板（２１）の上面に形成された第
    １絶縁層（２３）と、 上記突出部（２１ａ）側方の前記第１絶縁層（２３）の
    上面に形成された導電型のポリシリコン側壁スペーサ
    （２５）と、 上記突出部（２１ａ）上面に形成された第１不純物領域
    （２１ｂ）と、 上記導電型のポリシリコン側壁スペーサ（２５）の外側
    の半導体基板（１）内に形成された第２不純物領域（２
    １ｃ）と、 上記導電型のポリシリコン側壁スペーサ（２５）の表面
    に形成された絶縁層パターン（２６ａ）と、 上記第２不純物領域（２１ｃ）と接触し、上記絶縁層パ
    ターン（２６ａ）上に形成されたキャパシタ第１電極
    （２９ａ）と、 該キャパシタ第１電極（２９ａ）の上面に形成された層
    間絶縁層（３０）と、 該層間絶縁層（３０）上に形成されたキャパシタ第２電
    極（３１）と、 を含んで構成されることを特徴とする半導体素子。
  2. 【請求項２】前記キャパシタ第１電極（２９ａ）は、上
    記絶縁層パターン（２６ａ）の上面を沿って上記半導体
    基板（２１）上の第２不純物領域（２１ｃ）に接続して
    形成されたことを特徴とする請求項１記載の半導体素
    子。
  3. 【請求項３】上記キャパシタ第１電極（２９ａ）、層間
    絶縁層（３０）、及びキャパシタ第２電極（３１）から
    なるキャパシタは、上記導電型のポリシリコン側壁スペ
    ーサ（２５）を覆うように順次形成されたことを特徴と
    する請求項１又は請求項２記載の半導体素子。
  4. 【請求項４】突出部（２１ａ）を有する半導体基板（２
    １）を準備する工程と、 上記突出部（２１ａ）の側面と該突出部（２１ａ）に隣
    接した上記半導体基板（２１）の上面に第１絶縁層（２
    ３）を形成する工程と、 上記突出部（２１ａ）の側面に形成された第１絶縁層
    （２３）上に導電型のポリシリコン側壁スペーサ（２
    ５）を形成する工程と、 上記突出部（２１ａ）の上面に第１不純物領域（２１
    ｂ）を形成し、上記導電型のポリシリコン側壁スペーサ
    （２５）の外側の上記半導体基板（２１）内に第２不純
    物領域（２１ｃ）を形成する工程と、 上記導電型のポリシリコン側壁スペーサ（２５）を包含
    した上記半導体基板（２１）の上面に第２絶縁層（２
    ６）を形成し、該第２絶縁層（２６）を食刻して上記第
    ２不純物領域（２１ｃ）上の一部分が露出されるように
    コンタクトホール（２８）を形成すると共に、上記導電
    型のポリシリコン側壁スペーサ（２５）上に絶縁層パタ
    ーン（２６ａ）を形成する工程と、 該絶縁層パターン（２６ａ）及び上記コンタクトホール
    （２８）上にキャパシタ第１電極（２９ａ）を形成する
    工程と、 該キャパシタ第１電極（２９ａ）上に層間絶縁層（３
    ０）を形成する工程と、 該層間絶縁層（３０）上にキャパシタ第２電極（３１）
    を形成する工程と、 を順次行うことを特徴とする半導体素子の製造方法。
  5. 【請求項５】上記突出部（２１ａ）を有する半導体基板
    （２１）を準備する工程は、 該半導体基板（２１）上にフォトレジストパターンを形
    成する工程と、 該フォトレジストパターンをマスクとして上記半導体基
    板（２１）を食刻する工程と、 を順次行うことを特徴とする請求項４記載の半導体素子
    の製造方法。
  6. 【請求項６】上記突出部（２１ａ）を有する半導体基板
    （２１）を準備する工程は、 上記半導体基板（２１）上にエピタキシアル成長（epit
    axial growth）妨害層を形成する工程と、 該エピタキシアル成長妨害層上にフォトレジストパター
    ンを形成する工程と、 該フォトレジストパターンをマスクとして上記エピタキ
    シアル成長妨害層を食刻し、上記半導体基板（２１）の
    表面を露出させる工程と、 上記フォトレジストパターンを除去する工程と、 上記半導体基板（２１）に対し、エピタキシアル成長を
    施す工程と、 上記エピタキシアル成長妨害層を除去する工程と、 を順次行うことを特徴とする請求項４記載の半導体素子
    の製造方法。
  7. 【請求項７】上記絶縁層パターン（２６ａ）の上面及び
    コンタクトホール（２８）にキャパシタ第１電極（２９
    ａ）を形成する工程は、 上記絶縁層パターン（２６ａ）の上面及びコンタクトホ
    ール（２８）の内部にポリシリコン層（２９）を蒸着す
    る工程と、 該ポリシリコン層（２９）に不純物イオンを注入する工
    程と、 該ポリシリコン層（２９）をパターニングしてキャパシ
    タ第１電極（２９ａ）を形成する工程と、 を順次行うことを特徴とする請求項４〜請求項６の何れ
    か１つに記載の半導体素子の製造方法。
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