JPH11232207A - Ｉｉｃバス制御システム及びその制御回路 - Google Patents
Ｉｉｃバス制御システム及びその制御回路Info
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- JPH11232207A JPH11232207A JP2761698A JP2761698A JPH11232207A JP H11232207 A JPH11232207 A JP H11232207A JP 2761698 A JP2761698 A JP 2761698A JP 2761698 A JP2761698 A JP 2761698A JP H11232207 A JPH11232207 A JP H11232207A
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- iic
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Abstract
(57)【要約】
【課題】 一つの制御回路で同一アドレスのＩＩＣデバ
イスを制御し、一つの制御回路で２５６個以上のＩＩＣ
デバイスを制御可能なＩＩＣバス制御回路を提供する。 【解決手段】 アドレスデコーダ・バッファ部３はＩＩ
Ｃバス制御回路１にホスト側からライトアクセスが発生
した時にホストバスからのデータを保持する機能と、デ
ータをデコードする機能と、ＩＩＣバスヘ送出するデー
タを保持する機能と、ＩＩＣバス側からのアクセスに対
してＩＩＣバスのデータを保持する機能とを備えてい
る。アドレス・データラインセレクタ部４はデコード結
果を基にアドレス・データラインの複数のアドレス・デ
ータラインの中から一つを選択する機能と、アドレス・
データラインへの信号送出を制御する機能と、アドレス
・データラインからの信号を受信する機能とを備えてい
る。
イスを制御し、一つの制御回路で２５６個以上のＩＩＣ
デバイスを制御可能なＩＩＣバス制御回路を提供する。 【解決手段】 アドレスデコーダ・バッファ部３はＩＩ
Ｃバス制御回路１にホスト側からライトアクセスが発生
した時にホストバスからのデータを保持する機能と、デ
ータをデコードする機能と、ＩＩＣバスヘ送出するデー
タを保持する機能と、ＩＩＣバス側からのアクセスに対
してＩＩＣバスのデータを保持する機能とを備えてい
る。アドレス・データラインセレクタ部４はデコード結
果を基にアドレス・データラインの複数のアドレス・デ
ータラインの中から一つを選択する機能と、アドレス・
データラインへの信号送出を制御する機能と、アドレス
・データラインからの信号を受信する機能とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明はＩＩＣバス制御シス
テム及びその制御回路に関し、特にコンピュータ装置や
オーディオ装置、及びその他の電子装置のＩＩＣ（Ｉｎ
ｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス
（シリアルバス）制御回路に関する。
テム及びその制御回路に関し、特にコンピュータ装置や
オーディオ装置、及びその他の電子装置のＩＩＣ（Ｉｎ
ｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス
（シリアルバス）制御回路に関する。
【０００２】
【従来の技術】従来、この種のＩＩＣバス制御回路にお
いては、コンピュータ装置やオーディオ装置でＩＩＣバ
ス（ＩＩＣフォーマットに準拠したバス）インタフェー
スを備えたＩＩＣデバイスを制御するためのマスタ回路
として用いられている。
いては、コンピュータ装置やオーディオ装置でＩＩＣバ
ス（ＩＩＣフォーマットに準拠したバス）インタフェー
スを備えたＩＩＣデバイスを制御するためのマスタ回路
として用いられている。
【０００３】ＩＩＣバスはアドレス・データラインとク
ロックラインとの２ラインからなるシリアルバスであ
る。従来のＩＩＣバス制御回路はマイクロプロセッサの
データをＩＩＣバスのアドレス・データラインに直接送
出するものがほとんどである。
ロックラインとの２ラインからなるシリアルバスであ
る。従来のＩＩＣバス制御回路はマイクロプロセッサの
データをＩＩＣバスのアドレス・データラインに直接送
出するものがほとんどである。
【０００４】ＩＩＣバスに接続されるＩＩＣデバイスは
固有アドレスを持っており、マイクロプロセッサがＩＩ
Ｃバス制御回路を介してＩＩＣバス上のＩＩＣデバイス
にアクセスする場合には、ＩＩＣバスのアドレス・デー
タラインにそのアドレスを送出する必要がある。
固有アドレスを持っており、マイクロプロセッサがＩＩ
Ｃバス制御回路を介してＩＩＣバス上のＩＩＣデバイス
にアクセスする場合には、ＩＩＣバスのアドレス・デー
タラインにそのアドレスを送出する必要がある。
【０００５】図６は従来のＩＩＣバス制御回路の一例を
示す図である。図において、アドレス・データライン５
００及びクロックライン６００の一対がＩＩＣバスであ
る。ＩＩＣバス制御部６はホストバス４００側からのデ
ータとＩＩＣデバイス７ｋ（ｋ＝１，２，３，４，…
…）からのデータを保持しておくバッファ６２と、この
ＩＩＣバス制御部６全体を制御する主制御部６１と、デ
ータをアドレス・データライン５００に送出しかつ各Ｉ
ＩＣデバイス７ｋからデータを受信するためのデータ制
御部６４と、データ送出の際のクロック制御及びデータ
受信時のクロック参照を行うクロック制御部６３とから
構成されている。ＩＩＣバス上には固有アドレスが異な
るＩＩＣデバイス７ｋが接続されているものとする。
示す図である。図において、アドレス・データライン５
００及びクロックライン６００の一対がＩＩＣバスであ
る。ＩＩＣバス制御部６はホストバス４００側からのデ
ータとＩＩＣデバイス７ｋ（ｋ＝１，２，３，４，…
…）からのデータを保持しておくバッファ６２と、この
ＩＩＣバス制御部６全体を制御する主制御部６１と、デ
ータをアドレス・データライン５００に送出しかつ各Ｉ
ＩＣデバイス７ｋからデータを受信するためのデータ制
御部６４と、データ送出の際のクロック制御及びデータ
受信時のクロック参照を行うクロック制御部６３とから
構成されている。ＩＩＣバス上には固有アドレスが異な
るＩＩＣデバイス７ｋが接続されているものとする。
【０００６】次に、ＩＩＣバス制御回路６からデバイス
７１へのライト動作について説明する。まず、マイクロ
プロセッサ等（図示せず）のホストバス４００側からの
アドレスデータをバッファ６２に保持し、主制御部６１
でデータ制御部６４とクロック制御部６３とを制御しな
がらバス上にアドレスを送出する。
７１へのライト動作について説明する。まず、マイクロ
プロセッサ等（図示せず）のホストバス４００側からの
アドレスデータをバッファ６２に保持し、主制御部６１
でデータ制御部６４とクロック制御部６３とを制御しな
がらバス上にアドレスを送出する。
【０００７】ＩＩＣデバイス７１はバス上に送出された
アドレスデータが自身の固有アドレスと一致し、デバイ
ス（図示せず）が応答可能であれば、応答信号をバス上
に送出する。
アドレスデータが自身の固有アドレスと一致し、デバイ
ス（図示せず）が応答可能であれば、応答信号をバス上
に送出する。
【０００８】すると、続けてＩＩＣバス制御部６はホス
トバス４００からのデータをＩＩＣバス上に送出し、Ｉ
ＩＣデバイス７１がそのデータを取得する。データ取得
に成功すると、ＩＩＣデバイス７１は応答信号をＩＩＣ
バス上に送出する。この動作は転送するデータが無くな
るまで繰り返される。
トバス４００からのデータをＩＩＣバス上に送出し、Ｉ
ＩＣデバイス７１がそのデータを取得する。データ取得
に成功すると、ＩＩＣデバイス７１は応答信号をＩＩＣ
バス上に送出する。この動作は転送するデータが無くな
るまで繰り返される。
【０００９】続いて、ＩＩＣデバイス７１からＩＩＣバ
ス制御回路６へのデータ転送について説明する。ＩＩＣ
デバイス７１がスタートコンディションをＩＩＣバス上
に送出すると、ＩＩＣバス制御回路６は受信制御へ移行
し、データ制御部６４及びクロック制御部６３で確定す
るデータをバッファ６２に格納する。
ス制御回路６へのデータ転送について説明する。ＩＩＣ
デバイス７１がスタートコンディションをＩＩＣバス上
に送出すると、ＩＩＣバス制御回路６は受信制御へ移行
し、データ制御部６４及びクロック制御部６３で確定す
るデータをバッファ６２に格納する。
【００１０】アドレスフェーズでのデータがＩＩＣバス
制御回路６のアドレスと一致した場合、それ以降ＩＩＣ
バス上に送出される全てのデータはバッファ６２に格納
され、格納に成功すると応答信号がＩＩＣバス上に送出
される。ＩＩＣバス制御回路６はバッファ６２のデータ
が８ｂｉｔ確定する度に、ホスト側に通知する。
制御回路６のアドレスと一致した場合、それ以降ＩＩＣ
バス上に送出される全てのデータはバッファ６２に格納
され、格納に成功すると応答信号がＩＩＣバス上に送出
される。ＩＩＣバス制御回路６はバッファ６２のデータ
が８ｂｉｔ確定する度に、ホスト側に通知する。
【００１１】
【発明が解決しようとする課題】上述した従来のＩＩＣ
バス制御回路では、ＩＩＣデバイスがデバイス毎に一意
のアドレスが割り当てられており、同一アドレスのデバ
イスを一つのＩＩＣバス上に接続した場合、同一アドレ
スを持つデバイスの中の一つを制御しようとしても、そ
のアドレスを持つ全てのデバイスが応答してしまうこと
になり、個々のデバイスを個別に制御することができな
い。
バス制御回路では、ＩＩＣデバイスがデバイス毎に一意
のアドレスが割り当てられており、同一アドレスのデバ
イスを一つのＩＩＣバス上に接続した場合、同一アドレ
スを持つデバイスの中の一つを制御しようとしても、そ
のアドレスを持つ全てのデバイスが応答してしまうこと
になり、個々のデバイスを個別に制御することができな
い。
【００１２】また、同一アドレスを持つデバイスを同時
に制御しようとしても、応答信号がどのデバイスから送
出されたかが分からないため、ＩＩＣバス制御回路側か
らは同じアドレスのデバイスを同時に制御することがで
きているかどうかを判断することが不可能である。
に制御しようとしても、応答信号がどのデバイスから送
出されたかが分からないため、ＩＩＣバス制御回路側か
らは同じアドレスのデバイスを同時に制御することがで
きているかどうかを判断することが不可能である。
【００１３】したがって、従来の技術においてはＩＩＣ
バス上に同一のアドレスを持つＩＩＣデバイスを接続す
る場合、従来のＩＩＣバス制御回路を複数用意する必要
があり、複数系統のバスを構成しなければならず、装置
規模が大きくなってしまう。
バス上に同一のアドレスを持つＩＩＣデバイスを接続す
る場合、従来のＩＩＣバス制御回路を複数用意する必要
があり、複数系統のバスを構成しなければならず、装置
規模が大きくなってしまう。
【００１４】さらに、ＩＩＣフォーマットに準拠したデ
バイスの固有アドレスが８ｂｉｔであるため、ＩＩＣデ
バイスのアドレスが全て異なっていても、ＩＩＣバス制
御回路を除き（ＩＩＣバス制御回路がスレーブ回路に成
り得る場合には、ＩＩＣバス制御回路が固有アドレスを
持つ必要があることから）１つのバス上には２５５個ま
でしか接続することができない。
バイスの固有アドレスが８ｂｉｔであるため、ＩＩＣデ
バイスのアドレスが全て異なっていても、ＩＩＣバス制
御回路を除き（ＩＩＣバス制御回路がスレーブ回路に成
り得る場合には、ＩＩＣバス制御回路が固有アドレスを
持つ必要があることから）１つのバス上には２５５個ま
でしか接続することができない。
【００１５】すなわち、２５６個のＩＩＣデバイスを接
続してしまうと、固有アドレスが８ｂｉｔであることか
ら、少なくとも１対のデバイスは同じ固有アドレスとな
り、この１対のデバイスに関して個々に制御を行うこと
ができなくなる。よって、従来の技術においてはＩＩＣ
デバイスを２５６個以上制御することができない。
続してしまうと、固有アドレスが８ｂｉｔであることか
ら、少なくとも１対のデバイスは同じ固有アドレスとな
り、この１対のデバイスに関して個々に制御を行うこと
ができなくなる。よって、従来の技術においてはＩＩＣ
デバイスを２５６個以上制御することができない。
【００１６】そこで、本発明の目的は上記の問題点を解
消し、一つの制御回路で同一アドレスのＩＩＣデバイス
を制御することができるとともに、一つの制御回路で２
５６個以上のＩＩＣデバイスを制御することができるＩ
ＩＣバス制御システム及びその制御回路を提供すること
にある。
消し、一つの制御回路で同一アドレスのＩＩＣデバイス
を制御することができるとともに、一つの制御回路で２
５６個以上のＩＩＣデバイスを制御することができるＩ
ＩＣバス制御システム及びその制御回路を提供すること
にある。
【００１７】
【課題を解決するための手段】本発明によるＩＩＣバス
制御システムは、複数のアドレス・データラインと、前
記複数のアドレス・データライン各々に接続される複数
のデバイスと、前記複数のデバイス各々に共通にクロッ
クを供給するためのクロックラインと、上位装置から前
記デバイスへのアクセス時にそのアクセスアドレスを前
記複数のアドレス・データラインのうちのいずれか一つ
を特定する情報に変換する変換手段と、前記変換手段で
変換された情報を基に前記複数のアドレス・データライ
ンの中から当該デバイスが接続された前記アドレス・デ
ータラインを有効として前記上位装置からのデータを当
該デバイスに送出する送出手段とを備えている。
制御システムは、複数のアドレス・データラインと、前
記複数のアドレス・データライン各々に接続される複数
のデバイスと、前記複数のデバイス各々に共通にクロッ
クを供給するためのクロックラインと、上位装置から前
記デバイスへのアクセス時にそのアクセスアドレスを前
記複数のアドレス・データラインのうちのいずれか一つ
を特定する情報に変換する変換手段と、前記変換手段で
変換された情報を基に前記複数のアドレス・データライ
ンの中から当該デバイスが接続された前記アドレス・デ
ータラインを有効として前記上位装置からのデータを当
該デバイスに送出する送出手段とを備えている。
【００１８】本発明によるＩＩＣバス制御回路は、上位
装置から複数のアドレス・データライン各々に接続され
る複数のデバイスのいずれかへのアクセス時にそのアク
セスアドレスを前記複数のアドレス・データラインのう
ちのいずれか一つを特定する情報に変換する変換手段
と、前記変換手段で変換された情報を基に前記複数のア
ドレス・データラインの中から当該デバイスが接続され
た前記アドレス・データラインを有効として前記上位装
置からのデータを当該デバイスに送出する送出手段とを
備えている。
装置から複数のアドレス・データライン各々に接続され
る複数のデバイスのいずれかへのアクセス時にそのアク
セスアドレスを前記複数のアドレス・データラインのう
ちのいずれか一つを特定する情報に変換する変換手段
と、前記変換手段で変換された情報を基に前記複数のア
ドレス・データラインの中から当該デバイスが接続され
た前記アドレス・データラインを有効として前記上位装
置からのデータを当該デバイスに送出する送出手段とを
備えている。
【００１９】すなわち、本発明のＩＩＣバス制御回路
は、同一システム内に同じ固有アドレスを持つＩＩＣデ
バイスが存在しても、個々のＩＩＣデバイスを個別に制
御している。
は、同一システム内に同じ固有アドレスを持つＩＩＣデ
バイスが存在しても、個々のＩＩＣデバイスを個別に制
御している。
【００２０】より具体的には、マイクロプロセッサ等の
ホストバス側からのアドレスデータをデコードしてＩＩ
Ｃデバイスの固有アドレスに変換する変換手段と、アド
レスデコードによって複数のアドレス・データラインの
うち１本だけを選択し、そのラインにのみ有効なデータ
を送出する送出手段とを備えている。複数のアドレス・
データラインのうち有効なデータが送出されるアドレス
・データラインは１本である。
ホストバス側からのアドレスデータをデコードしてＩＩ
Ｃデバイスの固有アドレスに変換する変換手段と、アド
レスデコードによって複数のアドレス・データラインの
うち１本だけを選択し、そのラインにのみ有効なデータ
を送出する送出手段とを備えている。複数のアドレス・
データラインのうち有効なデータが送出されるアドレス
・データラインは１本である。
【００２１】このため、同じ固有アドレスを持つデバイ
スが異なるアドレス・データラインに接続されていれ
ば、同じ固有アドレスを持つデバイス各々を個別に制御
することができる。また、アドレス・データラインが複
数あるため、アドレス・データライン数×２５５個のデ
バイスを一つのＩＩＣバス制御回路で制御することがで
きる。
スが異なるアドレス・データラインに接続されていれ
ば、同じ固有アドレスを持つデバイス各々を個別に制御
することができる。また、アドレス・データラインが複
数あるため、アドレス・データライン数×２５５個のデ
バイスを一つのＩＩＣバス制御回路で制御することがで
きる。
【００２２】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るＩＩＣバス制御回路の構成を示すブロック図である。
図において、ＩＩＣバス制御回路１は主制御部２と、ア
ドレスデコーダ・バッファ部３と、アトレス・データラ
インセレクタ部４と、クロック制御部５との４つの主要
な部分からなる。尚、ＩＩＣバスは複数のアドレス・デ
ータラインからなるアドレス・データライン２００とク
ロックライン３００とから構成されており、複数のアド
レス・データライン上には夫々図示せぬＩＩＣデバイス
が接続されている。
図面を参照して説明する。図１は本発明の一実施例によ
るＩＩＣバス制御回路の構成を示すブロック図である。
図において、ＩＩＣバス制御回路１は主制御部２と、ア
ドレスデコーダ・バッファ部３と、アトレス・データラ
インセレクタ部４と、クロック制御部５との４つの主要
な部分からなる。尚、ＩＩＣバスは複数のアドレス・デ
ータラインからなるアドレス・データライン２００とク
ロックライン３００とから構成されており、複数のアド
レス・データライン上には夫々図示せぬＩＩＣデバイス
が接続されている。
【００２３】アドレスデコーダ・バッファ部３はＩＩＣ
バス制御回路１に図示せぬホスト側からライトアクセス
が発生した時にホストバス１００からのデータを保持す
る機能と、データをデコードする機能と、ＩＩＣバスヘ
送出するデータを保持する機能と、ＩＩＣバス側からの
アクセスに対してＩＩＣバスのデータを保持する機能と
を備えている。
バス制御回路１に図示せぬホスト側からライトアクセス
が発生した時にホストバス１００からのデータを保持す
る機能と、データをデコードする機能と、ＩＩＣバスヘ
送出するデータを保持する機能と、ＩＩＣバス側からの
アクセスに対してＩＩＣバスのデータを保持する機能と
を備えている。
【００２４】アドレス・データラインセレクタ部４はア
ドレス・データライン２００の複数のアドレス・データ
ラインの中から一つを選択する機能と、アドレス・デー
タライン２００への信号送出を制御する機能と、アドレ
ス・データライン２００からの信号を受信する機能とを
備えている。
ドレス・データライン２００の複数のアドレス・データ
ラインの中から一つを選択する機能と、アドレス・デー
タライン２００への信号送出を制御する機能と、アドレ
ス・データライン２００からの信号を受信する機能とを
備えている。
【００２５】クロック制御部５はクロックライン３００
へのクロック送出を制御する機能と、クロックを受信す
る機能とを備えている。主制御部２はＩＩＣバス制御回
路１全体の状態を管理する機能、特にＩＩＣバスからデ
ータを受信した場合にアドレスデコーダ・バッファ部３
を受信制御へ移行させる機能と、受信したデータが８ｂ
ｉｔ確定した時点でホストバス側にデータが確定したこ
とを通知する機能と、ＩＩＣバスにデータを送出する際
にアドレス・データラインセレクタ部４とクロック制御
部５との同期をとる機能とを備えている。
へのクロック送出を制御する機能と、クロックを受信す
る機能とを備えている。主制御部２はＩＩＣバス制御回
路１全体の状態を管理する機能、特にＩＩＣバスからデ
ータを受信した場合にアドレスデコーダ・バッファ部３
を受信制御へ移行させる機能と、受信したデータが８ｂ
ｉｔ確定した時点でホストバス側にデータが確定したこ
とを通知する機能と、ＩＩＣバスにデータを送出する際
にアドレス・データラインセレクタ部４とクロック制御
部５との同期をとる機能とを備えている。
【００２６】図２は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１及び図２を参照して本発
明の一実施例の動作について説明する。
ーチャートである。これら図１及び図２を参照して本発
明の一実施例の動作について説明する。
【００２７】ホスト側からのライトアクセス時（図２ス
テップＳ１，Ｓ２）、アドレスデコーダ・バッファ部３
はホストバス１００からデータを取込む（図２ステップ
Ｓ３）。主制御部２はアドレスデコーダ・バッファ部３
に取込んだデータがＩＩＣデバイス（図示せず）のアド
レスであるか、データであるかを判断する（図２ステッ
プＳ４）。
テップＳ１，Ｓ２）、アドレスデコーダ・バッファ部３
はホストバス１００からデータを取込む（図２ステップ
Ｓ３）。主制御部２はアドレスデコーダ・バッファ部３
に取込んだデータがＩＩＣデバイス（図示せず）のアド
レスであるか、データであるかを判断する（図２ステッ
プＳ４）。
【００２８】主制御部２はアドレスデコーダ・バッファ
部３に取込んだデータがアドレスであれば、すなわちホ
スト側から送られてきたアドレス・データラインを特定
する情報及びＩＩＣデバイス各々を特定する固有アドレ
スであれば、アドレスデコーダ・バッファ部３でデータ
（アドレス・データラインを特定する情報）をデコード
して複数のアドレス・データラインのうちのいずれか一
つを特定する情報に変換する（図２ステップＳ５）。
部３に取込んだデータがアドレスであれば、すなわちホ
スト側から送られてきたアドレス・データラインを特定
する情報及びＩＩＣデバイス各々を特定する固有アドレ
スであれば、アドレスデコーダ・バッファ部３でデータ
（アドレス・データラインを特定する情報）をデコード
して複数のアドレス・データラインのうちのいずれか一
つを特定する情報に変換する（図２ステップＳ５）。
【００２９】アドレス・データラインセレクタ部４はア
ドレスデコーダ・バッファ部３でのデコード結果（つま
り、アドレス・データラインを特定するアドレス）を基
にアドレス・データライン２００の中から適切なアドレ
ス・データラインを選択し、主制御部２はクロック制御
部５とアドレス・データラインセレクタ部４とを制御し
ながら（図２ステップＳ６）、選択したアドレス・デー
タラインにのみ有効なデータを送出する（図２ステップ
Ｓ７）。
ドレスデコーダ・バッファ部３でのデコード結果（つま
り、アドレス・データラインを特定するアドレス）を基
にアドレス・データライン２００の中から適切なアドレ
ス・データラインを選択し、主制御部２はクロック制御
部５とアドレス・データラインセレクタ部４とを制御し
ながら（図２ステップＳ６）、選択したアドレス・デー
タラインにのみ有効なデータを送出する（図２ステップ
Ｓ７）。
【００３０】ＩＩＣデバイス側からＩＩＣバス制御回路
１０にアクセスが発生した場合、すなわちホスト側から
のライトアクセス以外の時（図２ステップＳ１，Ｓ
２）、主制御部２はクロック制御回路５とアドレス・デ
ータラインセレクタ部４とをデータ受信制御に移行させ
る（図２ステップＳ８）。
１０にアクセスが発生した場合、すなわちホスト側から
のライトアクセス以外の時（図２ステップＳ１，Ｓ
２）、主制御部２はクロック制御回路５とアドレス・デ
ータラインセレクタ部４とをデータ受信制御に移行させ
る（図２ステップＳ８）。
【００３１】クロック制御回路５とアドレス・データラ
インセレクタ部４とから確定したデータをアドレスデコ
ーダ・バッファ部３に保持し、８ｂｉｔ確定した時点
で、データが確定したことをホスト側に通知するととも
に、ＩＩＣバスに応答信号を送出する（図２ステップＳ
９，Ｓ１０）。
インセレクタ部４とから確定したデータをアドレスデコ
ーダ・バッファ部３に保持し、８ｂｉｔ確定した時点
で、データが確定したことをホスト側に通知するととも
に、ＩＩＣバスに応答信号を送出する（図２ステップＳ
９，Ｓ１０）。
【００３２】図３は本発明の一実施例によるＩＩＣバス
制御システムの詳細な構成を示すブロック図である。図
において、本発明の一実施例によるＩＩＣバス制御シス
テムはＩＩＣバス制御回路１と、アドレス・データバス
２０１〜２０３とクロックライン３００とからなるＩＩ
Ｃバスと、アドレス・データバス２０１〜２０３各々に
接続されかつアドレス・データバス２０１〜２０３を介
してＩＩＣバス制御回路１に接続されるＩＩＣデバイス
１１〜１５とから構成されている。この図３を参照して
ＩＩＣバス制御回路１について詳細に説明する。
制御システムの詳細な構成を示すブロック図である。図
において、本発明の一実施例によるＩＩＣバス制御シス
テムはＩＩＣバス制御回路１と、アドレス・データバス
２０１〜２０３とクロックライン３００とからなるＩＩ
Ｃバスと、アドレス・データバス２０１〜２０３各々に
接続されかつアドレス・データバス２０１〜２０３を介
してＩＩＣバス制御回路１に接続されるＩＩＣデバイス
１１〜１５とから構成されている。この図３を参照して
ＩＩＣバス制御回路１について詳細に説明する。
【００３３】尚、本発明の一実施例においてはアドレス
・データライン２００が３本のアドレス・データライン
２０１〜２０３からなるものとして説明する。このた
め、３本のアドレス・データライン２０１〜２０３のう
ちの一つを特定する情報は２ｂｉｔあればよく、その情
報をデコードするアドレスデコーダ３３が２ｂｉｔの情
報をデコードする構成としている。
・データライン２００が３本のアドレス・データライン
２０１〜２０３からなるものとして説明する。このた
め、３本のアドレス・データライン２０１〜２０３のう
ちの一つを特定する情報は２ｂｉｔあればよく、その情
報をデコードするアドレスデコーダ３３が２ｂｉｔの情
報をデコードする構成としている。
【００３４】アドレスデコーダ・バッファ部３は１０ｂ
ｉｔのバッファ３１と、８ｂｉｔのシフトレジスタ３２
と、２ビットのアドレスデコーダ３３とからなり、上位
２ｂｉｔがアドレスデコーダ３３へ、下位８ｂｉｔがシ
フトレジスタ３２へ夫々接続されている。
ｉｔのバッファ３１と、８ｂｉｔのシフトレジスタ３２
と、２ビットのアドレスデコーダ３３とからなり、上位
２ｂｉｔがアドレスデコーダ３３へ、下位８ｂｉｔがシ
フトレジスタ３２へ夫々接続されている。
【００３５】主制御部２にはＩＩＣバス制御回路１自身
のアドレス設定が可能なアドレスレジスタ２１と、ＩＩ
Ｃバス制御回路１の状態を参照及び変更することができ
るステータスレジスタ２２とが設けられている。
のアドレス設定が可能なアドレスレジスタ２１と、ＩＩ
Ｃバス制御回路１の状態を参照及び変更することができ
るステータスレジスタ２２とが設けられている。
【００３６】アドレス・データラインセレクタ部４内部
にはアドレス・データライン２０１〜２０３の制御及び
参照を行うデータ制御回路４１〜４３と、有効ラインを
決定するスイッチ４４とが設けられている。データ制御
回路４１にはアドレス・データライン２０１が、データ
制御回路４２にはアドレス・データライン２０２が、デ
ータ制御回路４３にはアドレス・データライン２０３が
夫々接続されている。
にはアドレス・データライン２０１〜２０３の制御及び
参照を行うデータ制御回路４１〜４３と、有効ラインを
決定するスイッチ４４とが設けられている。データ制御
回路４１にはアドレス・データライン２０１が、データ
制御回路４２にはアドレス・データライン２０２が、デ
ータ制御回路４３にはアドレス・データライン２０３が
夫々接続されている。
【００３７】スイッチ４４によって３つのデータ制御回
路４１〜４３のうちの一つだけが、シフトレジスタ３２
に接続され、データ送受信が可能となる。クロック制御
部５には一本のクロックライン３００が接続され、その
クロックライン３００が全てのＩＩＣデバイス１１〜１
５につながっている。
路４１〜４３のうちの一つだけが、シフトレジスタ３２
に接続され、データ送受信が可能となる。クロック制御
部５には一本のクロックライン３００が接続され、その
クロックライン３００が全てのＩＩＣデバイス１１〜１
５につながっている。
【００３８】図４は本発明の一実施例によるＩＩＣバス
側への動作を示すフローチャートである。これら図３及
び図４を参照してホスト側からＩＩＣバス側への動作に
ついて説明する。
側への動作を示すフローチャートである。これら図３及
び図４を参照してホスト側からＩＩＣバス側への動作に
ついて説明する。
【００３９】ホスト側からＩＩＣデバイス１１に対して
ライトアクセスが発生したとすると、スレーブ動作が実
行されずかつライト動作中ではない場合に（図４ステッ
プＳ１１，Ｓ１２）、主制御部２はクロック制御部５と
アドレス・データラインセレクタ部４内部のデータ制御
回路４１〜４３とを制御し、スタートコンディションを
全てのＩＩＣバス上に送出する（図４ステップＳ１
３）。
ライトアクセスが発生したとすると、スレーブ動作が実
行されずかつライト動作中ではない場合に（図４ステッ
プＳ１１，Ｓ１２）、主制御部２はクロック制御部５と
アドレス・データラインセレクタ部４内部のデータ制御
回路４１〜４３とを制御し、スタートコンディションを
全てのＩＩＣバス上に送出する（図４ステップＳ１
３）。
【００４０】アドレスデコーダ・バッファ部３はバッフ
ァ３１でホスト側からのデータを保持する。主制御部２
ではＩＩＣバス制御回路１全体がライト動作中でない場
合に、このデータをＩＩＣデバイス１１のアドレスであ
ると判断し、データの上位２ｂｉｔをアドレスデコーダ
３３でデコードし、スイッチ４４を切替える（図４ステ
ップＳ１４，Ｓ１５）。
ァ３１でホスト側からのデータを保持する。主制御部２
ではＩＩＣバス制御回路１全体がライト動作中でない場
合に、このデータをＩＩＣデバイス１１のアドレスであ
ると判断し、データの上位２ｂｉｔをアドレスデコーダ
３３でデコードし、スイッチ４４を切替える（図４ステ
ップＳ１４，Ｓ１５）。
【００４１】この場合、データの下位８ｂｉｔはシフト
レジスタ３２にそのまま送られる。ライト動作中である
場合には（図４ステップＳ１２）、データの下位８ｂｉ
ｔをシフトレジスタ３２に送り、上位２ｂｉｔは無視す
る（図４ステップＳ１６）。
レジスタ３２にそのまま送られる。ライト動作中である
場合には（図４ステップＳ１２）、データの下位８ｂｉ
ｔをシフトレジスタ３２に送り、上位２ｂｉｔは無視す
る（図４ステップＳ１６）。
【００４２】次に、主制御部２はクロック制御部５とデ
ータ制御回路４１との同期をとり、シフトレジスタ３２
のデータをアドレス・データライン２０１に送出し（図
４ステップＳ１７）、ＩＩＣデバイス１１からの応答信
号を待つ（図４ステップＳ１８）。
ータ制御回路４１との同期をとり、シフトレジスタ３２
のデータをアドレス・データライン２０１に送出し（図
４ステップＳ１７）、ＩＩＣデバイス１１からの応答信
号を待つ（図４ステップＳ１８）。
【００４３】応答信号がある一定時間内にあった場合に
は（図４ステップＳ１９）、主制御部２はライト動作中
であることをステータスレジスタ２２に記憶し（図４ス
テップＳ２０）、応答があったことをホスト側へ通知す
る（図４ステップＳ２１）。
は（図４ステップＳ１９）、主制御部２はライト動作中
であることをステータスレジスタ２２に記憶し（図４ス
テップＳ２０）、応答があったことをホスト側へ通知す
る（図４ステップＳ２１）。
【００４４】応答信号がある一定時間内に無かった場合
には（図４ステップＳ１９）、リトライを行う。このリ
トライでも応答が無い場合には（図４ステップＳ１９，
Ｓ２３）、ホスト側にタイムアウトしたことを通知する
（図４ステップＳ２４）。
には（図４ステップＳ１９）、リトライを行う。このリ
トライでも応答が無い場合には（図４ステップＳ１９，
Ｓ２３）、ホスト側にタイムアウトしたことを通知する
（図４ステップＳ２４）。
【００４５】データをライトする必要がなくなった場合
は（図４ステップＳ２４）、ホスト側から主制御部２の
ステータスレジスタ２２のライト動作中状態がリセット
され（図４ステップＳ２５）、全てのＩＩＣバス上にエ
ンドコンディションが送出される（図４ステップＳ２
６）。これによって、スイッチ４４はデータ制御回路４
１の選択を解除する。
は（図４ステップＳ２４）、ホスト側から主制御部２の
ステータスレジスタ２２のライト動作中状態がリセット
され（図４ステップＳ２５）、全てのＩＩＣバス上にエ
ンドコンディションが送出される（図４ステップＳ２
６）。これによって、スイッチ４４はデータ制御回路４
１の選択を解除する。
【００４６】図５は本発明の一実施例によるホスト側へ
の動作を示すフローチャートである。これら図３及び図
５を参照してＩＩＣバス側からホスト側への動作につい
て説明する。
の動作を示すフローチャートである。これら図３及び図
５を参照してＩＩＣバス側からホスト側への動作につい
て説明する。
【００４７】ＩＩＣバス上のＩＩＣデバイス１１がスタ
ートコンディションを送出したとする。アドレス・デー
タラインセレクタ部４はデータ制御回路４１がスタート
コンディションを検出すると（図５ステップＳ３１）、
ホスト側からのライトアクセスを禁止し（図５ステップ
Ｓ３２）、スイッチ４４を切替え（図５ステップＳ３
３）、データ制御回路４２，４３からアドレス・データ
ライン２０２，２０３ヘスタートコンディションを送出
し（図５ステップＳ３４）、受信状態に移行する（図５
ステップＳ３５）。
ートコンディションを送出したとする。アドレス・デー
タラインセレクタ部４はデータ制御回路４１がスタート
コンディションを検出すると（図５ステップＳ３１）、
ホスト側からのライトアクセスを禁止し（図５ステップ
Ｓ３２）、スイッチ４４を切替え（図５ステップＳ３
３）、データ制御回路４２，４３からアドレス・データ
ライン２０２，２０３ヘスタートコンディションを送出
し（図５ステップＳ３４）、受信状態に移行する（図５
ステップＳ３５）。
【００４８】アドレスフェーズのアドレスがアドレスレ
ジスタ２１の値と同じ場合は（図５ステップＳ３６）、
ＩＩＣバス上にエンドコンディションが送出されるまで
（図５ステップＳ４０）、データ受信を継続し、ホスト
側からのライトアクセスの禁止を継続する。
ジスタ２１の値と同じ場合は（図５ステップＳ３６）、
ＩＩＣバス上にエンドコンディションが送出されるまで
（図５ステップＳ４０）、データ受信を継続し、ホスト
側からのライトアクセスの禁止を継続する。
【００４９】ＩＩＣデバイス１１から受信したデータは
シフトレジスタ３２に保持され、８ｂｉｔ確定する度に
バッファ３１の下位８ｂｉｔにセットされる（図５ステ
ップＳ３７）。同時に、主制御部２はＩＩＣデバイス１
１に応答信号を送出し（図５ステップＳ３８）、ホスト
側にデータを受信したことを通知する（図５ステップＳ
３９）。
シフトレジスタ３２に保持され、８ｂｉｔ確定する度に
バッファ３１の下位８ｂｉｔにセットされる（図５ステ
ップＳ３７）。同時に、主制御部２はＩＩＣデバイス１
１に応答信号を送出し（図５ステップＳ３８）、ホスト
側にデータを受信したことを通知する（図５ステップＳ
３９）。
【００５０】アドレスフェーズのアドレスがアドレスレ
ジスタ２１の値と異なる場合は（図５ステップＳ３
６）、その時点でスイッチ４４を解除し（図５ステップ
Ｓ４３）、ＩＩＣデバイス１１からのエンドコンディシ
ョンを待つ。
ジスタ２１の値と異なる場合は（図５ステップＳ３
６）、その時点でスイッチ４４を解除し（図５ステップ
Ｓ４３）、ＩＩＣデバイス１１からのエンドコンディシ
ョンを待つ。
【００５１】ＩＩＣデバイス１１からのエンドコンディ
ションが検出されると（図５ステップＳ４４）、主制御
部２はデータ制御回路４２，４３からアドレス・データ
ライン２０２，２０３ヘエンドコンディションを送出し
（図５ステップＳ４５）、ライトアクセス禁止を解除す
る（図５ステップＳ４６）。
ションが検出されると（図５ステップＳ４４）、主制御
部２はデータ制御回路４２，４３からアドレス・データ
ライン２０２，２０３ヘエンドコンディションを送出し
（図５ステップＳ４５）、ライトアクセス禁止を解除す
る（図５ステップＳ４６）。
【００５２】しかしながら、エンドコンディションがＩ
ＩＣバス上に送出されるまでは、アドレス・データライ
ンセレクタ部４及びクロック制御部５がライト制御（ホ
スト側から１１Ｃバス側へのライトアクセス時の制御）
に移行することはできない。
ＩＣバス上に送出されるまでは、アドレス・データライ
ンセレクタ部４及びクロック制御部５がライト制御（ホ
スト側から１１Ｃバス側へのライトアクセス時の制御）
に移行することはできない。
【００５３】このように、アドレスデコーダ・バッファ
部３でマイクロプロセッサ等のホストバス側からのアド
レスデータをデコードしてＩＩＣデバイス１１〜１５の
固有アドレスに変換し、このデコード結果に応じて複数
のアドレス・データライン２０１〜２０３のうち１本だ
けをアドレス・データラインセレクタ部４で選択し、そ
のラインにのみ有効なデータを送出することによって、
同じ固有アドレスを持つＩＩＣデバイスが異なるアドレ
ス・データラインに接続されていれば、同じ固有アドレ
スを持つＩＩＣデバイス各々を個別に制御することがで
きる。
部３でマイクロプロセッサ等のホストバス側からのアド
レスデータをデコードしてＩＩＣデバイス１１〜１５の
固有アドレスに変換し、このデコード結果に応じて複数
のアドレス・データライン２０１〜２０３のうち１本だ
けをアドレス・データラインセレクタ部４で選択し、そ
のラインにのみ有効なデータを送出することによって、
同じ固有アドレスを持つＩＩＣデバイスが異なるアドレ
ス・データラインに接続されていれば、同じ固有アドレ
スを持つＩＩＣデバイス各々を個別に制御することがで
きる。
【００５４】また、アドレス・データライン２０１〜２
０３が複数あるため、アドレス・データライン数×２５
５個のＩＩＣデバイスを一つのＩＩＣバス制御回路で制
御することができる。
０３が複数あるため、アドレス・データライン数×２５
５個のＩＩＣデバイスを一つのＩＩＣバス制御回路で制
御することができる。
【００５５】
【発明の効果】以上説明したように本発明によれば、複
数のアドレス・データラインと、複数のアドレス・デー
タライン各々に接続される複数のデバイスと、複数のデ
バイス各々に共通にクロックを供給するためのクロック
ラインとを備えるシステムにおいて、上位装置からデバ
イスへのアクセス時にそのアクセスアドレスを複数のア
ドレス・データライン農地の一つを特定する情報に変換
し、その変換された情報を基に複数のアドレス・データ
ラインの中から当該デバイスが接続されたアドレス・デ
ータラインを有効として上位装置からのデータを当該デ
バイスに送出することによって、一つの制御回路で同一
アドレスのＩＩＣデバイスを制御することができるとと
もに、一つの制御回路で２５６個以上のＩＩＣデバイス
を制御することができるという効果がある。
数のアドレス・データラインと、複数のアドレス・デー
タライン各々に接続される複数のデバイスと、複数のデ
バイス各々に共通にクロックを供給するためのクロック
ラインとを備えるシステムにおいて、上位装置からデバ
イスへのアクセス時にそのアクセスアドレスを複数のア
ドレス・データライン農地の一つを特定する情報に変換
し、その変換された情報を基に複数のアドレス・データ
ラインの中から当該デバイスが接続されたアドレス・デ
ータラインを有効として上位装置からのデータを当該デ
バイスに送出することによって、一つの制御回路で同一
アドレスのＩＩＣデバイスを制御することができるとと
もに、一つの制御回路で２５６個以上のＩＩＣデバイス
を制御することができるという効果がある。
【図１】本発明の一実施例によるＩＩＣバス制御回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の一実施例の動作を示すフローチャート
である。
である。
【図３】本発明の一実施例によるＩＩＣバス制御回路の
詳細な構成を示すブロック図である。
詳細な構成を示すブロック図である。
【図４】本発明の一実施例によるＩＩＣバス側への動作
を示すフローチャートである。
を示すフローチャートである。
【図５】本発明の一実施例によるホスト側への動作を示
すフローチャートである。
すフローチャートである。
【図６】従来例によるＩＩＣバス制御回路の構成を示す
ブロック図である。
ブロック図である。
１ ＩＩＣバス制御回路 ２ 主制御部 ３ アドレスデコーダ・バッファ部 ４ アドレス・データラインセレクタ部 ５ クロック制御部 １１〜１５ ＩＩＣデバイス ２１ アドレスレジスタ ２２ ステータスレジスタ ３１ バッファ ３２ シフトレジスタ ３３ アドレスデコーダ ４１〜４３ データ制御回路 ４４ スイッチ １００ ホストバス ２００，２０１〜２０３ アドレス・データライン ３００ クロックライン
Claims (6)
- 【請求項１】 複数のアドレス・データラインと、前記
複数のアドレス・データライン各々に接続される複数の
デバイスと、前記複数のデバイス各々に共通にクロック
を供給するためのクロックラインと、上位装置から前記
デバイスへのアクセス時にそのアクセスアドレスを前記
複数のアドレス・データラインのうちのいずれか一つを
特定する情報に変換する変換手段と、前記変換手段で変
換された情報を基に前記複数のアドレス・データライン
の中から当該デバイスが接続された前記アドレス・デー
タラインを有効として前記上位装置からのデータを当該
デバイスに送出する送出手段とを有することを特徴とす
るＩＩＣバス制御システム。 - 【請求項２】 前記送出手段は、前記複数のアドレス・
データライン各々に対応して設けられかつ前記複数のア
ドレス・データライン各々の制御及び参照を行う複数の
データ制御回路と、前記変換手段で変換された情報に対
応するアドレス・データラインを有効とするために当該
アドレス・データラインに対応するデータ制御回路との
接続を選択する選択手段とを含むことを特徴とする請求
項１記載のＩＩＣバス制御システム。 - 【請求項３】 前記変換手段は、前記上位装置と前記複
数のデバイス各々との間で送受信されるデータを保持す
るバッファと、前記バッファに前記アクセスアドレスが
保持された時に当該アクセスアドレスをデコードして前
記複数のアドレス・データラインのうちのいずれか一つ
を特定する情報に変換するデコーダとを含むことを特徴
とする請求項１または請求項２記載のＩＩＣバス制御シ
ステム。 - 【請求項４】 上位装置から複数のアドレス・データラ
イン各々に接続される複数のデバイスのいずれかへのア
クセス時にそのアクセスアドレスを前記複数のアドレス
・データラインのうちのいずれか一つを特定する情報に
変換する変換手段と、前記変換手段で変換された情報を
基に前記複数のアドレス・データラインの中から当該デ
バイスが接続された前記アドレス・データラインを有効
として前記上位装置からのデータを当該デバイスに送出
する送出手段とを有することを特徴とするＩＩＣバス制
御回路。 - 【請求項５】 前記送出手段は、前記複数のアドレス・
データライン各々に対応して設けられかつ前記複数のア
ドレス・データライン各々の制御及び参照を行う複数の
データ制御回路と、前記変換手段で変換された情報に対
応するアドレス・データラインを有効とするために当該
アドレス・データラインに対応するデータ制御回路との
接続を選択する選択手段とを含むことを特徴とする請求
項４記載のＩＩＣバス制御回路。 - 【請求項６】 前記変換手段は、前記上位装置と前記複
数のデバイス各々との間で送受信されるデータを保持す
るバッファと、前記バッファに前記アクセスアドレスが
保持された時に当該アクセスアドレスをデコードして前
記複数のアドレス・データラインのうちのいずれか一つ
を特定する情報に変換するデコーダとを含むことを特徴
とする請求項４または請求項５記載のＩＩＣバス制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761698A JPH11232207A (ja) | 1998-02-09 | 1998-02-09 | Ｉｉｃバス制御システム及びその制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761698A JPH11232207A (ja) | 1998-02-09 | 1998-02-09 | Ｉｉｃバス制御システム及びその制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232207A true JPH11232207A (ja) | 1999-08-27 |
Family
ID=12225883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2761698A Withdrawn JPH11232207A (ja) | 1998-02-09 | 1998-02-09 | Ｉｉｃバス制御システム及びその制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11232207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343145B1 (ko) * | 2000-09-20 | 2002-07-05 | 윤종용 | Ｉｉｃ 버스 인터페이스 기능이 내장된 집적 회로의테스트 시스템 및 테스트 방법 |
| JP7786759B1 (ja) * | 2024-07-16 | 2025-12-16 | Ｎｅｃプラットフォームズ株式会社 | スレーブデバイス、処理システム、処理方法、およびプログラム |
-
1998
- 1998-02-09 JP JP2761698A patent/JPH11232207A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343145B1 (ko) * | 2000-09-20 | 2002-07-05 | 윤종용 | Ｉｉｃ 버스 인터페이스 기능이 내장된 집적 회로의테스트 시스템 및 테스트 방법 |
| JP7786759B1 (ja) * | 2024-07-16 | 2025-12-16 | Ｎｅｃプラットフォームズ株式会社 | スレーブデバイス、処理システム、処理方法、およびプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |