JPH11234109A - 半導体集積回路の設計方法および半導体集積回路 - Google Patents
半導体集積回路の設計方法および半導体集積回路Info
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- JPH11234109A JPH11234109A JP10029640A JP2964098A JPH11234109A JP H11234109 A JPH11234109 A JP H11234109A JP 10029640 A JP10029640 A JP 10029640A JP 2964098 A JP2964098 A JP 2964098A JP H11234109 A JPH11234109 A JP H11234109A
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Abstract
(57)【要約】
【課題】 対をなす２つの素子でソースもしくはドレイ
ン領域を共有するようなレイアウト方式にあっては、拡
散領域に対してゲート電極の形成用マスクがゲート幅方
向にずれると、対をなす素子同士でソース領域の面積が
異なってしまい、寄生容量等がアンバランスになって素
子特性が一致しなくなり、差動増幅回路では入力オフセ
ットが大きくなるという問題が発生する。また、差動回
路を構成する対をなす素子はその周囲のデバイス構造が
異なるだけで特性がアンバランスになりやすい。 【解決手段】 差動回路を構成する対をなす素子を各々
独立した別個の拡散領域に形成するとともに、対をなす
素子の周囲に空きスペースが発生する場合にはそこに回
路を構成しないダミーの素子（ＤＭ１〜ＤＭ５）を設け
るようにした。
ン領域を共有するようなレイアウト方式にあっては、拡
散領域に対してゲート電極の形成用マスクがゲート幅方
向にずれると、対をなす素子同士でソース領域の面積が
異なってしまい、寄生容量等がアンバランスになって素
子特性が一致しなくなり、差動増幅回路では入力オフセ
ットが大きくなるという問題が発生する。また、差動回
路を構成する対をなす素子はその周囲のデバイス構造が
異なるだけで特性がアンバランスになりやすい。 【解決手段】 差動回路を構成する対をなす素子を各々
独立した別個の拡散領域に形成するとともに、対をなす
素子の周囲に空きスペースが発生する場合にはそこに回
路を構成しないダミーの素子（ＤＭ１〜ＤＭ５）を設け
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計技術さらには微小信号を扱う回路の素子レイアウト
に適用して有効な技術に関するものであって、例えばＭ
ＯＳ差動回路のアンバランスを防止するのに有効なレイ
アウト技術に関するものである。
設計技術さらには微小信号を扱う回路の素子レイアウト
に適用して有効な技術に関するものであって、例えばＭ
ＯＳ差動回路のアンバランスを防止するのに有効なレイ
アウト技術に関するものである。
【０００２】
【従来の技術】半導体集積回路においては、微小信号を
扱う回路として差動回路が利用されている。また、従来
ＭＯＳＦＥＴからなる半導体集積回路では、占有面積の
低減を図るため差動回路やフリップフロップ回路のよう
に対称的な構成を有する回路等のレイアウト設計に際し
て、対をなすＭＯＳＦＥＴを図８（Ａ）に示すように、
共通の拡散領域１０の上に２つのゲート電極２０ａ，２
０ｂを形成してドレイン（もしくはソース）領域１１を
共有することが行なわれている。
扱う回路として差動回路が利用されている。また、従来
ＭＯＳＦＥＴからなる半導体集積回路では、占有面積の
低減を図るため差動回路やフリップフロップ回路のよう
に対称的な構成を有する回路等のレイアウト設計に際し
て、対をなすＭＯＳＦＥＴを図８（Ａ）に示すように、
共通の拡散領域１０の上に２つのゲート電極２０ａ，２
０ｂを形成してドレイン（もしくはソース）領域１１を
共有することが行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００４】すなわち、対をなす２つの素子でドレイン
（もしくはソース）領域１１を共有する図８（Ａ）に示
すようなレイアウト方式にあっては、図８（Ｂ）のよう
に拡散領域１０に対してゲート電極２０ａ，２０ｂの形
成用マスクがゲート幅方向にずれると、対をなす素子同
士でソース（もしくはドレイン）領域１２ａと１２ｂの
面積が異なってしまい、寄生容量等がアンバランスにな
って素子特性が一致しなくなり、例えば差動増幅回路で
は入力オフセットが大きくなるという問題が発生すると
いうものである。
（もしくはソース）領域１１を共有する図８（Ａ）に示
すようなレイアウト方式にあっては、図８（Ｂ）のよう
に拡散領域１０に対してゲート電極２０ａ，２０ｂの形
成用マスクがゲート幅方向にずれると、対をなす素子同
士でソース（もしくはドレイン）領域１２ａと１２ｂの
面積が異なってしまい、寄生容量等がアンバランスにな
って素子特性が一致しなくなり、例えば差動増幅回路で
は入力オフセットが大きくなるという問題が発生すると
いうものである。
【０００５】また、半導体集積回路では、高集積化を図
るため、回路と回路との間隔が狭くされ、互いに密接し
て配置されるようになってきている。そのため、回路を
構成する素子の特性が周囲に配置される回路の影響を受
けやすくなっている。特に、対をなす素子はその周囲の
デバイス構造が異なるだけで、隣接する素子からの電界
の影響が相違して特性がアンバランスになりやすいこと
が明らかとなった。
るため、回路と回路との間隔が狭くされ、互いに密接し
て配置されるようになってきている。そのため、回路を
構成する素子の特性が周囲に配置される回路の影響を受
けやすくなっている。特に、対をなす素子はその周囲の
デバイス構造が異なるだけで、隣接する素子からの電界
の影響が相違して特性がアンバランスになりやすいこと
が明らかとなった。
【０００６】本発明者らは、ＭＯＳ差動回路において、
対をなす素子のレイアウトパターンとして対の素子同士
でソースもしくはドレイン領域を共有する図８（Ａ）の
ような方式の代わりにそれぞれの素子を別個に形成する
ことでゲート電極のマスクずれによる特性のばらつきを
回避することについて検討した結果、対をなす素子を別
個に形成すると、対をなす素子の周囲のデバイス構造が
異なってしまい特性がアンバランスになりやすいことを
見い出した。
対をなす素子のレイアウトパターンとして対の素子同士
でソースもしくはドレイン領域を共有する図８（Ａ）の
ような方式の代わりにそれぞれの素子を別個に形成する
ことでゲート電極のマスクずれによる特性のばらつきを
回避することについて検討した結果、対をなす素子を別
個に形成すると、対をなす素子の周囲のデバイス構造が
異なってしまい特性がアンバランスになりやすいことを
見い出した。
【０００７】さらに、半導体集積回路のプロセスにおい
ては、回路の素子の密度の高い部分と低い部分とを比較
すると、例えばゲート電極のような導電層をフォトリソ
グラフィ技術で形成する際に素子密度の低い部分では露
光用の光がレジストマスクの下側へ回り込み易いため、
ゲート電極幅が素子密度の高い部分に比べて狭くなるこ
とが明らかとなった。
ては、回路の素子の密度の高い部分と低い部分とを比較
すると、例えばゲート電極のような導電層をフォトリソ
グラフィ技術で形成する際に素子密度の低い部分では露
光用の光がレジストマスクの下側へ回り込み易いため、
ゲート電極幅が素子密度の高い部分に比べて狭くなるこ
とが明らかとなった。
【０００８】本発明の目的は差動回路を構成する対をな
す素子の特性がアンバランスになるのを防止することが
できるレイアウト技術を提供することにある。
す素子の特性がアンバランスになるのを防止することが
できるレイアウト技術を提供することにある。
【０００９】本発明の他の目的は入力オフセットの小さ
な差動回路を提供することにある。本発明の他の目的は
プロセスにおける寸法ばらつきが少なく設計どおりの所
望の特性を有する差動回路を提供することにある。
な差動回路を提供することにある。本発明の他の目的は
プロセスにおける寸法ばらつきが少なく設計どおりの所
望の特性を有する差動回路を提供することにある。
【００１０】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】すなわち、差動回路を構成する互いに対を
なす素子を各々別個の拡散領域に形成するとともに、対
をなす素子の周囲に空きスペースが発生する場合にはそ
こに回路を構成しないダミーの素子を設けるようにした
ものである。
なす素子を各々別個の拡散領域に形成するとともに、対
をなす素子の周囲に空きスペースが発生する場合にはそ
こに回路を構成しないダミーの素子を設けるようにした
ものである。
【００１３】上述した手段によれば、差動回路を構成す
る対をなす素子を各々別個の拡散領域に形成するように
したので、素子が形成される拡散領域に対してマスクず
れにより電極等がずれて形成されても、対をなす素子同
士では同じようにずれを起こすための特性がアンバラン
スになるのを防止することができる。
る対をなす素子を各々別個の拡散領域に形成するように
したので、素子が形成される拡散領域に対してマスクず
れにより電極等がずれて形成されても、対をなす素子同
士では同じようにずれを起こすための特性がアンバラン
スになるのを防止することができる。
【００１４】また、差動回路を構成する対をなす素子の
周囲に空きスペースが発生する場合にはそこに回路を構
成しないダミーの素子を設けるようにしたので、局所的
な素子密度が高くなるため電極等が設計どおりの寸法に
形成され所望の特性を有する回路が形成されるととも
に、対をなす各素子の周囲が互いに近似した構造（周囲
のフィールド酸化膜の形状と隣接する素子の拡散領域の
位置および形状が同一）になるため、対をなす素子の特
性がアンバラスになるのが防止され、入力オフセットの
小さな差動回路が得られる。
周囲に空きスペースが発生する場合にはそこに回路を構
成しないダミーの素子を設けるようにしたので、局所的
な素子密度が高くなるため電極等が設計どおりの寸法に
形成され所望の特性を有する回路が形成されるととも
に、対をなす各素子の周囲が互いに近似した構造（周囲
のフィールド酸化膜の形状と隣接する素子の拡散領域の
位置および形状が同一）になるため、対をなす素子の特
性がアンバラスになるのが防止され、入力オフセットの
小さな差動回路が得られる。
【００１５】上記ダミー素子は、隣接する素子を挟んで
反対側に配置されている素子と同一の形状および寸法を
有するように設計する。これにより、対をなす素子の周
囲の構造を同一にして素子特性のアンバランスをより一
層少なくすることができる。
反対側に配置されている素子と同一の形状および寸法を
有するように設計する。これにより、対をなす素子の周
囲の構造を同一にして素子特性のアンバランスをより一
層少なくすることができる。
【００１６】さらに、上記差動回路を複数個並べて配設
する場合において、上記複数の差動回路のうち端に位置
する差動回路の外側には、ダミーの差動回路を配置する
ようにする。これによって、上記差動回路のセル内の両
側ダミー素子がない場合にも対をなす各素子の周囲が互
いに近似した構造になって素子の特性がアンバランスに
なるのを防止することができる。
する場合において、上記複数の差動回路のうち端に位置
する差動回路の外側には、ダミーの差動回路を配置する
ようにする。これによって、上記差動回路のセル内の両
側ダミー素子がない場合にも対をなす各素子の周囲が互
いに近似した構造になって素子の特性がアンバランスに
なるのを防止することができる。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施例を図
面を参照しながら説明する。
面を参照しながら説明する。
【００１８】図１は本発明を適用して有効なＭＯＳ差動
回路の一例としての低消費電力型の差動増幅回路の回路
図、図２はそのレイアウト構成例を示す。図１は従来か
ら知られている差動回路であり、本発明の特徴は図２に
示されているレイアウト構成にある。図１の差動増幅回
路は、クロック信号ＣＫがロウレベルのときにＭＯＳＦ
ＥＴ Ｑ１，Ｑ４がオフ、Ｑ６がオンされて電流が流
れ、Ｑ５，Ｑ６のゲート端子に入力される信号ＩＮＡ，
ＩＮＢを増幅して出力端子ＯＵＴＡ，ＯＵＴＢより差動
信号として出力するように構成されている。
回路の一例としての低消費電力型の差動増幅回路の回路
図、図２はそのレイアウト構成例を示す。図１は従来か
ら知られている差動回路であり、本発明の特徴は図２に
示されているレイアウト構成にある。図１の差動増幅回
路は、クロック信号ＣＫがロウレベルのときにＭＯＳＦ
ＥＴ Ｑ１，Ｑ４がオフ、Ｑ６がオンされて電流が流
れ、Ｑ５，Ｑ６のゲート端子に入力される信号ＩＮＡ，
ＩＮＢを増幅して出力端子ＯＵＴＡ，ＯＵＴＢより差動
信号として出力するように構成されている。
【００１９】図２において、ＰＭＯＳＡ，ＰＭＯＳＢ，
ＰＭＯＳＣ，ＰＭＯＳＤはそれぞれ図１の回路において
ゲート端子にクロック信号ＣＫが印加されたｐチャネル
ＭＯＳＦＥＴ Ｑ１，Ｑ４およびこれらのＭＯＳＦＥＴ
とドレイン同士が結合されたｐチャネルＭＯＳＦＥＴ
Ｑ２，Ｑ３に相当する。また、図２において、ＮＭＯＳ
Ａ，ＮＭＯＳＢ，ＮＭＯＳＣはそれぞれ図１の回路にお
いてゲート端子に入力信号ＩＮＡ，ＩＮＢが印加され互
いにソースが結合されたＮチャネルＭＯＳＦＥＴ Ｑ
５，Ｑ６およびこれらのＭＯＳＦＥＴの共通ソースにド
レインが結合されたｎチャネルＭＯＳＦＥＴ Ｑ７に相
当する。
ＰＭＯＳＣ，ＰＭＯＳＤはそれぞれ図１の回路において
ゲート端子にクロック信号ＣＫが印加されたｐチャネル
ＭＯＳＦＥＴ Ｑ１，Ｑ４およびこれらのＭＯＳＦＥＴ
とドレイン同士が結合されたｐチャネルＭＯＳＦＥＴ
Ｑ２，Ｑ３に相当する。また、図２において、ＮＭＯＳ
Ａ，ＮＭＯＳＢ，ＮＭＯＳＣはそれぞれ図１の回路にお
いてゲート端子に入力信号ＩＮＡ，ＩＮＢが印加され互
いにソースが結合されたＮチャネルＭＯＳＦＥＴ Ｑ
５，Ｑ６およびこれらのＭＯＳＦＥＴの共通ソースにド
レインが結合されたｎチャネルＭＯＳＦＥＴ Ｑ７に相
当する。
【００２０】この実施例においては、上記ＭＯＳＦＥＴ
ＰＭＯＳＡ（Ｑ１）とＰＭＯＳＤ（Ｑ４）が対をな
し、ＰＭＯＳＢ（Ｑ２）とＰＭＯＳＣ（Ｑ３）とが対を
なしている。さらに、ＮＭＯＳＡ（Ｑ５）とＮＭＯＳＢ
（Ｑ６）も対をなしている。
ＰＭＯＳＡ（Ｑ１）とＰＭＯＳＤ（Ｑ４）が対をな
し、ＰＭＯＳＢ（Ｑ２）とＰＭＯＳＣ（Ｑ３）とが対を
なしている。さらに、ＮＭＯＳＡ（Ｑ５）とＮＭＯＳＢ
（Ｑ６）も対をなしている。
【００２１】この実施例のレイアウト（図２）において
は、上記ＭＯＳＦＥＴ ＰＭＯＳＡ〜ＮＭＯＳＣの他
に、ＰＭＯＳＡとＰＭＯＳＣの外側にダミーＭＯＳＦＥ
Ｔ ＤＭ１，ＤＭ２が、またＮＭＯＳＡとＰＭＯＳＢの
外側にダミーＭＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５が
それぞれ配設されている。上記ダミーＭＯＳＦＥＴのう
ち、ＤＭ１はＰＭＯＳＢまたはＰＭＯＳＣと同一形状か
つ同一寸法に、またＤＭ２はＰＭＯＳＡまたはＰＭＯＳ
Ｃと同一形状かつ同一寸法に設計されている。さらに、
上記ダミーＭＯＳＦＥＴ ＤＭ３とＤＭ４はＮＭＯＳＣ
と同一形状かつ同一寸法に、またＤＭ５はＮＭＯＳＡま
たはＮＭＯＳＢと同一形状かつ同一寸法に設計されてい
る。
は、上記ＭＯＳＦＥＴ ＰＭＯＳＡ〜ＮＭＯＳＣの他
に、ＰＭＯＳＡとＰＭＯＳＣの外側にダミーＭＯＳＦＥ
Ｔ ＤＭ１，ＤＭ２が、またＮＭＯＳＡとＰＭＯＳＢの
外側にダミーＭＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５が
それぞれ配設されている。上記ダミーＭＯＳＦＥＴのう
ち、ＤＭ１はＰＭＯＳＢまたはＰＭＯＳＣと同一形状か
つ同一寸法に、またＤＭ２はＰＭＯＳＡまたはＰＭＯＳ
Ｃと同一形状かつ同一寸法に設計されている。さらに、
上記ダミーＭＯＳＦＥＴ ＤＭ３とＤＭ４はＮＭＯＳＣ
と同一形状かつ同一寸法に、またＤＭ５はＮＭＯＳＡま
たはＮＭＯＳＢと同一形状かつ同一寸法に設計されてい
る。
【００２２】比較のため、図１の回路を従来の一般的な
設計方法により行なったレイアウト構成を図３に示す。
設計方法により行なったレイアウト構成を図３に示す。
【００２３】図２と図３を比較すると明らかなように、
従来方法では例えば対をなすＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が異なるの
で、周囲の構造が相違し隣接する素子の拡散領域との間
に寄生する容量の大きさが異なる。そのため素子の特性
がＰＭＯＳＡとＰＭＯＳＤでアンバランスになるのに対
し、本実施例（図２）では、ＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が同じであ
るため、周囲の構造が同一になり隣接する素子の拡散領
域との間に寄生する容量の大きさが等しくなって素子の
特性がＰＭＯＳＡとＰＭＯＳＤとでほぼ同一になること
が分かる。ＰＭＯＳＢとＰＭＯＳＣに着目した場合およ
びＮＭＯＳＡとＮＭＯＳＢとに着目した場合も同様のこ
とが言える。
従来方法では例えば対をなすＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が異なるの
で、周囲の構造が相違し隣接する素子の拡散領域との間
に寄生する容量の大きさが異なる。そのため素子の特性
がＰＭＯＳＡとＰＭＯＳＤでアンバランスになるのに対
し、本実施例（図２）では、ＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が同じであ
るため、周囲の構造が同一になり隣接する素子の拡散領
域との間に寄生する容量の大きさが等しくなって素子の
特性がＰＭＯＳＡとＰＭＯＳＤとでほぼ同一になること
が分かる。ＰＭＯＳＢとＰＭＯＳＣに着目した場合およ
びＮＭＯＳＡとＮＭＯＳＢとに着目した場合も同様のこ
とが言える。
【００２４】さらに、本実施例においては、差動増幅回
路を構成する対をなす素子を各々独立した別個の拡散領
域に形成するようにしたので、図４に示すように、素子
が形成される拡散領域１０Ａ，１０Ｄに対してマスクず
れによりゲート電極２０Ａ，２０Ｄがそれぞれ矢印Ｘの
ようにゲート幅方向にずれて形成されても、対をなす素
子同士では同じようにずれを起こすための特性がアンバ
ランスになるのを防止することができる。なお、このよ
うにした場合、各の対のＭＯＳＦＥＴ同士においては、
ゲート電極２０Ａ，２０Ｄに対して同じ側がソースまた
はドレイン領域となるように接続を行なう必要がある。
図４の例では、２つのＭＯＳＦＥＴともゲート電極２０
Ａ，２０Ｄの左側にソース領域１２Ａ，１２Ｄが形成さ
れてその上に電源ラインＶｃｃに対するコンタクトホー
ルＣＮ１，ＣＮ２が形成されるように設計されている。
路を構成する対をなす素子を各々独立した別個の拡散領
域に形成するようにしたので、図４に示すように、素子
が形成される拡散領域１０Ａ，１０Ｄに対してマスクず
れによりゲート電極２０Ａ，２０Ｄがそれぞれ矢印Ｘの
ようにゲート幅方向にずれて形成されても、対をなす素
子同士では同じようにずれを起こすための特性がアンバ
ランスになるのを防止することができる。なお、このよ
うにした場合、各の対のＭＯＳＦＥＴ同士においては、
ゲート電極２０Ａ，２０Ｄに対して同じ側がソースまた
はドレイン領域となるように接続を行なう必要がある。
図４の例では、２つのＭＯＳＦＥＴともゲート電極２０
Ａ，２０Ｄの左側にソース領域１２Ａ，１２Ｄが形成さ
れてその上に電源ラインＶｃｃに対するコンタクトホー
ルＣＮ１，ＣＮ２が形成されるように設計されている。
【００２５】なお、上記実施例においては、ｐチャネル
側の各ダミーＭＯＳＦＥＴ ＤＭ１，ＤＭ２は図５
（Ａ）のようにゲート端子およびソース、ドレイン端子
が電源電圧Ｖｃｃに、また、ｎチャネル側の各ダミーＭ
ＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５は図５（Ｂ）のよ
うにゲート端子およびソース、ドレイン端子が接地電位
Ｖｓｓに接続されるようにしておくのが望ましい。これ
によって、ダミーＭＯＳＦＥＴの各端子が電位的にフロ
ーティングになるのを回避して、隣接する素子とダミー
素子との間の寄生容量の値が変動するのを防止するとと
もに、隣接する素子に対して本来の素子と近似した電界
の影響を与えることができる。これによって、対をなす
素子の特性のバランスを一層良好にすることができる。
また、実施例では回路の左右にダミー素子を配置するよ
うにしているが、上下にもダミー素子を配置してさらに
アンバランスを低減することも可能である。
側の各ダミーＭＯＳＦＥＴ ＤＭ１，ＤＭ２は図５
（Ａ）のようにゲート端子およびソース、ドレイン端子
が電源電圧Ｖｃｃに、また、ｎチャネル側の各ダミーＭ
ＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５は図５（Ｂ）のよ
うにゲート端子およびソース、ドレイン端子が接地電位
Ｖｓｓに接続されるようにしておくのが望ましい。これ
によって、ダミーＭＯＳＦＥＴの各端子が電位的にフロ
ーティングになるのを回避して、隣接する素子とダミー
素子との間の寄生容量の値が変動するのを防止するとと
もに、隣接する素子に対して本来の素子と近似した電界
の影響を与えることができる。これによって、対をなす
素子の特性のバランスを一層良好にすることができる。
また、実施例では回路の左右にダミー素子を配置するよ
うにしているが、上下にもダミー素子を配置してさらに
アンバランスを低減することも可能である。
【００２６】図６は図１の回路を本発明に従ってレイア
ウト設計した他の実施例を示す。この実施例は、図１に
おけるｎチャネル側のＭＯＳＦＥＴ ＮＭＯＳＣをＮＭ
ＯＳＡ，Ｂと同一の寸法に設計しても回路の特性上問題
がない場合のレイアウトの例を示す。この実施例におい
ても、上記ＭＯＳＦＥＴ ＰＭＯＳＡは図１のＱ１に相
当し、Ｑ４に相当するＰＭＯＳＤと対をなし、Ｑ２に相
当するＰＭＯＳＢとＱ３に相当するＰＭＯＳＣとが対を
なしている。さらに、Ｑ５に相当するＮＭＯＳＡとＱ６
に相当するＮＭＯＳＢとが対をなしている。
ウト設計した他の実施例を示す。この実施例は、図１に
おけるｎチャネル側のＭＯＳＦＥＴ ＮＭＯＳＣをＮＭ
ＯＳＡ，Ｂと同一の寸法に設計しても回路の特性上問題
がない場合のレイアウトの例を示す。この実施例におい
ても、上記ＭＯＳＦＥＴ ＰＭＯＳＡは図１のＱ１に相
当し、Ｑ４に相当するＰＭＯＳＤと対をなし、Ｑ２に相
当するＰＭＯＳＢとＱ３に相当するＰＭＯＳＣとが対を
なしている。さらに、Ｑ５に相当するＮＭＯＳＡとＱ６
に相当するＮＭＯＳＢとが対をなしている。
【００２７】この実施例のレイアウトにおいては、図６
に示すように、上記ＭＯＳＦＥＴＰＭＯＳＡ〜ＮＭＯＳ
Ｃの他に、ＰＭＯＳＡの外側にダミーＭＯＳＦＥＴ Ｄ
Ｍ１１が、またＰＭＯＳＢの外側にダミーＭＯＳＦＥＴ
ＤＭ１２がそれぞれ配設されている。上記ダミーＭＯ
ＳＦＥＴのうち、ＤＭ１１はＰＭＯＳＡと同一形状かつ
同一寸法に、またＤＭ１２はＰＭＯＳＢと同一形状かつ
同一寸法に設計されている。この実施例のダミーＭＯＳ
ＦＥＴ ＤＭ１１，ＤＭ１２のゲート端子、ソース、ド
レイン端子は電源電圧Ｖｃｃに接続される。
に示すように、上記ＭＯＳＦＥＴＰＭＯＳＡ〜ＮＭＯＳ
Ｃの他に、ＰＭＯＳＡの外側にダミーＭＯＳＦＥＴ Ｄ
Ｍ１１が、またＰＭＯＳＢの外側にダミーＭＯＳＦＥＴ
ＤＭ１２がそれぞれ配設されている。上記ダミーＭＯ
ＳＦＥＴのうち、ＤＭ１１はＰＭＯＳＡと同一形状かつ
同一寸法に、またＤＭ１２はＰＭＯＳＢと同一形状かつ
同一寸法に設計されている。この実施例のダミーＭＯＳ
ＦＥＴ ＤＭ１１，ＤＭ１２のゲート端子、ソース、ド
レイン端子は電源電圧Ｖｃｃに接続される。
【００２８】上記のようなレイアウトにすることによ
り、特に同一回路が並んで配設される場合に、対をなす
ＭＯＳＦＥＴ ＰＭＯＳＡとＰＭＯＳＤ、ＰＭＯＳＢと
ＰＭＯＳＣ、またＮＭＯＳＡとＮＭＯＳＢは、それぞれ
周囲の素子の配置および構造がほぼ近似することとな
る。その結果、対をなす素子の特性のアンバランスが回
避される。さらに、この実施例のレイアウトに従うと、
図２のレイアウトに比べてダミーＭＯＳＦＥＴの数を少
なくすることができるため、回路全体の占有面積を低減
させることができ、高集積化が達成される。
り、特に同一回路が並んで配設される場合に、対をなす
ＭＯＳＦＥＴ ＰＭＯＳＡとＰＭＯＳＤ、ＰＭＯＳＢと
ＰＭＯＳＣ、またＮＭＯＳＡとＮＭＯＳＢは、それぞれ
周囲の素子の配置および構造がほぼ近似することとな
る。その結果、対をなす素子の特性のアンバランスが回
避される。さらに、この実施例のレイアウトに従うと、
図２のレイアウトに比べてダミーＭＯＳＦＥＴの数を少
なくすることができるため、回路全体の占有面積を低減
させることができ、高集積化が達成される。
【００２９】ただし、図６に示す回路セルが複数個並べ
て配設される場合、最も端に位置するセルにあっては、
その外側に同様なセルが存在しないので、そのセルにお
ける対をなす素子は特性がアンバランスになるおそれが
ある。そこで、そのような場合には、複数の差動回路の
うち端に位置する差動回路の外側には、ダミーの回路を
配置するようにすると良い。これによって、複数の差動
回路を並べて配置する半導体集積回路において、最も端
に位置する差動回路の対をなす素子の特性を等しくする
ことができ、すべての差動回路のオフセットを最小限に
抑えることができる。
て配設される場合、最も端に位置するセルにあっては、
その外側に同様なセルが存在しないので、そのセルにお
ける対をなす素子は特性がアンバランスになるおそれが
ある。そこで、そのような場合には、複数の差動回路の
うち端に位置する差動回路の外側には、ダミーの回路を
配置するようにすると良い。これによって、複数の差動
回路を並べて配置する半導体集積回路において、最も端
に位置する差動回路の対をなす素子の特性を等しくする
ことができ、すべての差動回路のオフセットを最小限に
抑えることができる。
【００３０】なお、上記の場合に配置されるダミーの回
路は図６と同様な差動回路セルであっても良いし、縦方
向の１列分（図６では３個）の素子のみが配置された専
用のダミー回路であっても良い。専用のダミー回路を配
置した場合にはダミーの差動回路を配置する場合よりも
占有面積を小さくすることができる。また、図６の差動
回路が１つだけ配置される場合にも、その両側ダミーの
差動回路をそれぞれ配置するようにしてもよい。
路は図６と同様な差動回路セルであっても良いし、縦方
向の１列分（図６では３個）の素子のみが配置された専
用のダミー回路であっても良い。専用のダミー回路を配
置した場合にはダミーの差動回路を配置する場合よりも
占有面積を小さくすることができる。また、図６の差動
回路が１つだけ配置される場合にも、その両側ダミーの
差動回路をそれぞれ配置するようにしてもよい。
【００３１】以上、図１に示す低消費電力型差動増幅回
路を例にとって説明したが、図１におけるＭＯＳＦＥＴ
Ｑ１，Ｑ４を省略した通常のＣＭＯＳ差動増幅回路
や、ｐチャネルＭＯＳＦＥＴの代わりに抵抗を用いた図
７に示すような抵抗負荷型差動増幅回路などにも本発明
を適用することができることは言うまでもない。図７に
おける一対の抵抗Ｒ１，Ｒ２は拡散層あるいはポリシリ
コン層等いずれの場合であっても本発明を適用すること
で、抵抗値がアンバランスになるのを防止することがで
きる。
路を例にとって説明したが、図１におけるＭＯＳＦＥＴ
Ｑ１，Ｑ４を省略した通常のＣＭＯＳ差動増幅回路
や、ｐチャネルＭＯＳＦＥＴの代わりに抵抗を用いた図
７に示すような抵抗負荷型差動増幅回路などにも本発明
を適用することができることは言うまでもない。図７に
おける一対の抵抗Ｒ１，Ｒ２は拡散層あるいはポリシリ
コン層等いずれの場合であっても本発明を適用すること
で、抵抗値がアンバランスになるのを防止することがで
きる。
【００３２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
上記実施例では差動回路に適用した実施例ついて説明し
たが、レジスタを構成するフリップフロップ回路のよう
な対称的な回路や互いに対をなす素子（トランジスタ、
抵抗、容量、ダイオードを含む）を有する回路にも適用
することができる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
上記実施例では差動回路に適用した実施例ついて説明し
たが、レジスタを構成するフリップフロップ回路のよう
な対称的な回路や互いに対をなす素子（トランジスタ、
抵抗、容量、ダイオードを含む）を有する回路にも適用
することができる。
【００３３】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＭＯ
Ｓ集積回路における差動回路に適用した場合について説
明したが、それに限定されるものではなく、バイポーラ
集積回路にも利用することができるものである。
てなされた発明をその背景となった利用分野であるＭＯ
Ｓ集積回路における差動回路に適用した場合について説
明したが、それに限定されるものではなく、バイポーラ
集積回路にも利用することができるものである。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すると下記
のとおりである。
的なものによって得られる効果を簡単に説明すると下記
のとおりである。
【００３５】すなわち、差動回路を構成する対をなす素
子の特性がアンバランスになるのを防止することがで
き、これによって入力オフセットの小さな差動回路を実
現することができるとともに、プロセスにおける寸法ば
らつきが少なく設計どおりの所望の特性を有する差動回
路を実現することができる。
子の特性がアンバランスになるのを防止することがで
き、これによって入力オフセットの小さな差動回路を実
現することができるとともに、プロセスにおける寸法ば
らつきが少なく設計どおりの所望の特性を有する差動回
路を実現することができる。
【図１】本発明を適用して有効な差動回路の一例として
の低消費電力型のＭＯＳ差動増幅回路の回路図である。
の低消費電力型のＭＯＳ差動増幅回路の回路図である。
【図２】図１に示した差動増幅回路のレイアウト構成例
を示す平面図である。
を示す平面図である。
【図３】図１の差動増幅回路を従来の一般的な設計方法
により行なったレイアウト構成を示す平面図である。
により行なったレイアウト構成を示す平面図である。
【図４】図２のレイアウト構成においてゲート電極が拡
散領域に対してマスクずれを起こした場合の様子を示す
平面説明図である。
散領域に対してマスクずれを起こした場合の様子を示す
平面説明図である。
【図５】図２の実施例におけるダミーＭＯＳＦＥＴの各
端子の電位の固定の仕方を示す回路図である。
端子の電位の固定の仕方を示す回路図である。
【図６】図１に示した差動増幅回路の他のレイアウト構
成例を示す平面図である。
成例を示す平面図である。
【図７】本発明を適用して有効な差動回路の他の例とし
てのＭＯＳ差動増幅回路の回路図である。
てのＭＯＳ差動増幅回路の回路図である。
【図８】従来の差動増幅回路における対をなすＭＯＳＦ
ＥＴのレイアウト構成例を示す平面図である。
ＥＴのレイアウト構成例を示す平面図である。
１０ ＭＯＳＦＥＴが形成される拡散領域 １１ ドレイン領域 １２ ソース領域 ２０ ゲート電極 ＰＭＯＳＡ〜ＰＭＯＳＤ ｐチャネルＭＯＳＦＥＴのレ
イアウト形状 ＮＭＯＳＡ〜ＮＭＯＳＣ ｎチャネルＭＯＳＦＥＴのレ
イアウト形状 ＤＭ１〜ＤＭ５，ＤＭ１１，ＤＭ１２ ダミーＭＯＳＦ
ＥＴの形状 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
イアウト形状 ＮＭＯＳＡ〜ＮＭＯＳＣ ｎチャネルＭＯＳＦＥＴのレ
イアウト形状 ＤＭ１〜ＤＭ５，ＤＭ１１，ＤＭ１２ ダミーＭＯＳＦ
ＥＴの形状 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/173
Claims (6)
- 【請求項１】 差動回路を構成する互いに対をなす素子
を各々別個の拡散領域に形成するとともに、上記対をな
す素子の周囲に空きスペースがある場合にはその空きス
ペースにダミーの素子を設けるようにしたことを特徴と
する半導体集積回路の設計方法。 - 【請求項２】 上記ダミー素子は、隣接する素子を挟ん
で反対側に配置されている素子と同一の形状および寸法
を有することを特徴とする請求項１に記載の半導体集積
回路の設計方法。 - 【請求項３】 上記差動回路を複数個並べて配設する半
導体集積回路の設計方法において、上記複数の差動回路
のうち端に位置する差動回路の外側には、ダミーの差動
回路を配置するようにしたことを特徴とする請求項１ま
たは２に記載の半導体集積回路の設計方法。 - 【請求項４】 差動回路を備えた半導体集積回路であっ
て、前記差動回路を構成する互いに対をなす素子が各々
別個の拡散領域に形成されているとともに、上記対をな
す素子の周囲には所定の電位に固定されたダミーの素子
が設けられていることを特徴とする半導体集積回路。 - 【請求項５】 上記ダミー素子は、隣接する素子を挟ん
で反対側に配置されている素子と同一の形状および寸法
を有することを特徴とする請求項４に記載の半導体集積
回路。 - 【請求項６】 上記差動回路の両側もしくは複数個並べ
て配設された差動回路のうち端に位置する差動回路の外
側には、信号の処理に関与しないダミーの差動回路が配
置されていることを特徴とする請求項４または５に記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029640A JPH11234109A (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路の設計方法および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029640A JPH11234109A (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路の設計方法および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234109A true JPH11234109A (ja) | 1999-08-27 |
Family
ID=12281692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10029640A Pending JPH11234109A (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路の設計方法および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234109A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031407A (ja) * | 2002-06-21 | 2004-01-29 | Nec Corp | 半導体集積回路とその設計方法及び設計装置 |
| KR100817637B1 (ko) * | 2005-06-07 | 2008-03-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 배선 방법 |
| US7469396B2 (en) | 2004-06-11 | 2008-12-23 | Panasonic Corporation | Semiconductor device and layout design method therefor |
| US8575703B2 (en) | 2008-11-18 | 2013-11-05 | Panasonic Corporation | Semiconductor device layout reducing imbalance characteristics of paired transistors |
| US8772880B2 (en) | 2009-10-06 | 2014-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US9929156B2 (en) | 2016-04-05 | 2018-03-27 | Samsung Electronics Co., Ltd. | Semiconductor device having dummy active fin patterns |
| US11984165B2 (en) | 2022-05-24 | 2024-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with reduced area |
-
1998
- 1998-02-12 JP JP10029640A patent/JPH11234109A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031407A (ja) * | 2002-06-21 | 2004-01-29 | Nec Corp | 半導体集積回路とその設計方法及び設計装置 |
| US7469396B2 (en) | 2004-06-11 | 2008-12-23 | Panasonic Corporation | Semiconductor device and layout design method therefor |
| US8319257B2 (en) | 2004-06-11 | 2012-11-27 | Panasonic Corporation | Semiconductor device and layout design method therefor |
| KR100817637B1 (ko) * | 2005-06-07 | 2008-03-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 배선 방법 |
| US9059018B2 (en) | 2008-11-18 | 2015-06-16 | Socionext Inc. | Semiconductor device layout reducing imbalance in characteristics of paired transistors |
| US8575703B2 (en) | 2008-11-18 | 2013-11-05 | Panasonic Corporation | Semiconductor device layout reducing imbalance characteristics of paired transistors |
| US8772880B2 (en) | 2009-10-06 | 2014-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US9929156B2 (en) | 2016-04-05 | 2018-03-27 | Samsung Electronics Co., Ltd. | Semiconductor device having dummy active fin patterns |
| US10217742B2 (en) | 2016-04-05 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device having dummy active fin patterns |
| US11094693B2 (en) | 2016-04-05 | 2021-08-17 | Samsung Electronics Co., Ltd. | Layout method |
| US11984165B2 (en) | 2022-05-24 | 2024-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with reduced area |
| TWI845141B (zh) * | 2022-05-24 | 2024-06-11 | 台灣積體電路製造股份有限公司 | 記憶體裝置及其形成方法 |
| US12362017B2 (en) | 2022-05-24 | 2025-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with reduced area |
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