JPH11224232A - 同時データ転送可能なコンピュータ・システム及び同時データ転送方法 - Google Patents
同時データ転送可能なコンピュータ・システム及び同時データ転送方法Info
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- JPH11224232A JPH11224232A JP32514398A JP32514398A JPH11224232A JP H11224232 A JPH11224232 A JP H11224232A JP 32514398 A JP32514398 A JP 32514398A JP 32514398 A JP32514398 A JP 32514398A JP H11224232 A JPH11224232 A JP H11224232A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】バス間の入出力プロセッサにおいて同時に複数
のデータ転送を可能にする。 【解決手段】一次ＰＣＩバス１１０介してメモリ２１０
Ｂへのアクセス要求と、二次ＰＣＩバス１２０を介して
メモリ２１０Ａへのアクセス要求とが同時に存在する
と、コントローラ２４５は、分離回路２８０を制御して
埋め込みプロセッサ１７０をローカル・バスから分離
し、第１の宛先デバイス及びデータ経路を二次ＰＣＩイ
ンターフェース２５０及びＤＭＡコントローラ２４０と
し、第２の宛先デバイス及びデータ経路を一次ＰＣＩイ
ンターフェース２３０及びＤＭＡコントローラ２６０に
割り当てる。これにより、メモリ２１０Ｂ及び２１０Ａ
のデータがそれぞれ一次及び二次ＰＣＩインターフェー
ス２３０及び２５０を介して一次及び二次ＰＣＩバス１
１０及び１２０に同時に通信可能となる。宛先デバイス
及びデータ経路の選択により、多種のデータ転送が同時
に可能となる。
のデータ転送を可能にする。 【解決手段】一次ＰＣＩバス１１０介してメモリ２１０
Ｂへのアクセス要求と、二次ＰＣＩバス１２０を介して
メモリ２１０Ａへのアクセス要求とが同時に存在する
と、コントローラ２４５は、分離回路２８０を制御して
埋め込みプロセッサ１７０をローカル・バスから分離
し、第１の宛先デバイス及びデータ経路を二次ＰＣＩイ
ンターフェース２５０及びＤＭＡコントローラ２４０と
し、第２の宛先デバイス及びデータ経路を一次ＰＣＩイ
ンターフェース２３０及びＤＭＡコントローラ２６０に
割り当てる。これにより、メモリ２１０Ｂ及び２１０Ａ
のデータがそれぞれ一次及び二次ＰＣＩインターフェー
ス２３０及び２５０を介して一次及び二次ＰＣＩバス１
１０及び１２０に同時に通信可能となる。宛先デバイス
及びデータ経路の選択により、多種のデータ転送が同時
に可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、第１のバスを第２
のバスにインターフェースする入出力プロセッサにおけ
るデータ転送に関し、更に詳細には、一次周辺要素相互
接続（ＰＣＩ：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅ
ｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、二次周辺要素
相互接続バス、及び入出力プロセッサのローカル・メモ
リ間において、データの同時転送を行う方法及び装置に
関するものである。なお、これに限定される訳ではな
い。
のバスにインターフェースする入出力プロセッサにおけ
るデータ転送に関し、更に詳細には、一次周辺要素相互
接続（ＰＣＩ：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅ
ｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、二次周辺要素
相互接続バス、及び入出力プロセッサのローカル・メモ
リ間において、データの同時転送を行う方法及び装置に
関するものである。なお、これに限定される訳ではな
い。
【０００２】
【従来の技術】計算機システムにおいては、第１のデー
タ・バスを第２のデータ・バスにブリッジ即ち橋渡しす
ることにより、別個のバスに接続されているデバイス間
における通信を可能にすることが望ましい場合が多い。
一般には、バス間ブリッジ（ｂｕｓ ｔｏ ｂｕｓ ｂ
ｒｉｄｇｅ）をインターフェースとして用い、２系統の
バス間を互いに接続する。例えば、ＰＣＩ−ＰＣＩブリ
ッジが、一次ＰＣＩバスを二次ＰＣＩバスにインターフ
ェースする際に用いられる。しかしながら、多くの場
合、バス間インターフェースが別個のバス間のインター
フェースとして作用するだけではなく、なんらかの方法
でデータを処理することが、望ましい。例えば、データ
がＰＣＩ−ＰＣＩブリッジを通過して移動する際、デー
タに暗号化または解読アルゴリズムを実行することが望
ましい場合がある。ＰＣＩ−ＰＣＩブリッジは、入出力
プロセッサ（ＩＯＰ：ｉｎｐｕｔ ｏｕｔｐｕｔ ｐｒ
ｏｃｅｓｓｏｒ）にますます組み込まれるようになって
いる。ＩＯＰは、埋め込みプロセッサを含み、データが
ＩＯＰを通過して移動する際に該データを処理する。Ｉ
ＯＰ内にデータ経路を設ける際、種々の処理機能のため
に、埋め込みプロセッサ、ローカル・メモリ、ＰＣＩ−
ＰＣＩブリッジ、及びその他の機能回路（ファンクショ
ナリティ）間で、ローカル・バスを用いて通信を行うよ
うにする。
タ・バスを第２のデータ・バスにブリッジ即ち橋渡しす
ることにより、別個のバスに接続されているデバイス間
における通信を可能にすることが望ましい場合が多い。
一般には、バス間ブリッジ（ｂｕｓ ｔｏ ｂｕｓ ｂ
ｒｉｄｇｅ）をインターフェースとして用い、２系統の
バス間を互いに接続する。例えば、ＰＣＩ−ＰＣＩブリ
ッジが、一次ＰＣＩバスを二次ＰＣＩバスにインターフ
ェースする際に用いられる。しかしながら、多くの場
合、バス間インターフェースが別個のバス間のインター
フェースとして作用するだけではなく、なんらかの方法
でデータを処理することが、望ましい。例えば、データ
がＰＣＩ−ＰＣＩブリッジを通過して移動する際、デー
タに暗号化または解読アルゴリズムを実行することが望
ましい場合がある。ＰＣＩ−ＰＣＩブリッジは、入出力
プロセッサ（ＩＯＰ：ｉｎｐｕｔ ｏｕｔｐｕｔ ｐｒ
ｏｃｅｓｓｏｒ）にますます組み込まれるようになって
いる。ＩＯＰは、埋め込みプロセッサを含み、データが
ＩＯＰを通過して移動する際に該データを処理する。Ｉ
ＯＰ内にデータ経路を設ける際、種々の処理機能のため
に、埋め込みプロセッサ、ローカル・メモリ、ＰＣＩ−
ＰＣＩブリッジ、及びその他の機能回路（ファンクショ
ナリティ）間で、ローカル・バスを用いて通信を行うよ
うにする。
【０００３】図１には、一次ＰＣＩバス１１０を二次Ｐ
ＣＩバス１２０に接続するために用いられる典型的なＩ
ＯＰ１００の機能ブロック図が示されている。１つ以上
の中央演算装置すなわちホストＣＰＵ１３０が、ＰＣＩ
ブリッジ・インターフェース１４０を介して一次ＰＣＩ
バスと通信を行う。一次ＰＣＩバス１１０は、ＩＯＰ１
００内に位置するＰＣＩ−ＰＣＩブリッジ１６０を通じ
て、二次ＰＣＩバス１２０にインターフェースし、一次
ＰＣＩバス１１０と二次ＰＣＩバス１２０との間でデー
タの転送を行う。１つ以上の二次ＰＣＩデバイス１５０
が二次ＰＣＩバス１２０に接続され、これらのデバイス
は、二次ＰＣＩバス１２０、ＰＣＩ−ＰＣＩブリッジ１
６０及び一次ＰＣＩバス１１０を通じて、ホストＣＰＵ
１３０と通信する。ローカル・バス１８０は、埋め込み
プロセッサ１７０、ローカル・メモリ１９０及びＰＣＩ
−ＰＣＩブリッジ１６０間において通信を行う。
ＣＩバス１２０に接続するために用いられる典型的なＩ
ＯＰ１００の機能ブロック図が示されている。１つ以上
の中央演算装置すなわちホストＣＰＵ１３０が、ＰＣＩ
ブリッジ・インターフェース１４０を介して一次ＰＣＩ
バスと通信を行う。一次ＰＣＩバス１１０は、ＩＯＰ１
００内に位置するＰＣＩ−ＰＣＩブリッジ１６０を通じ
て、二次ＰＣＩバス１２０にインターフェースし、一次
ＰＣＩバス１１０と二次ＰＣＩバス１２０との間でデー
タの転送を行う。１つ以上の二次ＰＣＩデバイス１５０
が二次ＰＣＩバス１２０に接続され、これらのデバイス
は、二次ＰＣＩバス１２０、ＰＣＩ−ＰＣＩブリッジ１
６０及び一次ＰＣＩバス１１０を通じて、ホストＣＰＵ
１３０と通信する。ローカル・バス１８０は、埋め込み
プロセッサ１７０、ローカル・メモリ１９０及びＰＣＩ
−ＰＣＩブリッジ１６０間において通信を行う。
【０００４】
【発明が解決しようとする課題】一次ＰＣＩバス１１０
を二次ＰＣＩバス１２０に接続するために用いられる典
型的なＩＯＰ１００では、４種類のデータ転送が発生す
る可能性がある。第１に、ホストＰＣＵ１３０が、一次
ＰＣＩバス１１０、ＰＣＩ−ＰＣＩブリッジ１６０及び
二次ＰＣＩバス１２０を通じて、二次ＰＣＩデバイス１
５０にアクセスする可能性がある。第２に、ホストＣＰ
Ｕ１３０が、一次ＰＣＩバス１１０、ＰＣＩ−ＰＣＩブ
リッジ１６０及びローカル・バス１８０を通じて、ロー
カル・メモリ１９０にアクセスする可能性がある。第３
に、二次ＰＣＩデバイス１５０が、二次ＰＣＩバス１２
０、ＰＣＩ−ＰＣＩブリッジ１６０及びローカル・バス
１８０を通じて、ローカル・メモリ１９０にアクセスす
る可能性がある。第４に、埋め込みプロセッサ１７０
が、ローカル・バス１８０を通じて、ローカル・メモリ
１９０にアクセスする可能性がある。
を二次ＰＣＩバス１２０に接続するために用いられる典
型的なＩＯＰ１００では、４種類のデータ転送が発生す
る可能性がある。第１に、ホストＰＣＵ１３０が、一次
ＰＣＩバス１１０、ＰＣＩ−ＰＣＩブリッジ１６０及び
二次ＰＣＩバス１２０を通じて、二次ＰＣＩデバイス１
５０にアクセスする可能性がある。第２に、ホストＣＰ
Ｕ１３０が、一次ＰＣＩバス１１０、ＰＣＩ−ＰＣＩブ
リッジ１６０及びローカル・バス１８０を通じて、ロー
カル・メモリ１９０にアクセスする可能性がある。第３
に、二次ＰＣＩデバイス１５０が、二次ＰＣＩバス１２
０、ＰＣＩ−ＰＣＩブリッジ１６０及びローカル・バス
１８０を通じて、ローカル・メモリ１９０にアクセスす
る可能性がある。第４に、埋め込みプロセッサ１７０
が、ローカル・バス１８０を通じて、ローカル・メモリ
１９０にアクセスする可能性がある。
【０００５】これら４種類のデータ転送の内、第１及び
第４のデータ転送は、全く異なるデータ経路を使用する
ので、これらのデータ転送だけは同時に発生することが
できる。ホストＣＰＵ１３０がローカル・メモリ１９０
にアクセスする第２のデータ転送の場合、埋め込みプロ
セッサ１７０及び二次ＰＣＩデバイス１５０は、ローカ
ル・メモリ１９０にアクセスするのを一時的に阻止され
る。同様に、二次ＰＣＩデバイス１５０がローカル・メ
モリ１９０にアクセスする第３のデータ転送の場合、埋
め込みプロセッサ１７０及びホストＰＣＵ１３０は、ロ
ーカル・メモリ１９０にアクセスするのを一時的に阻止
される。更に、埋め込みプロセッサ１７０がローカル・
メモリ１９０にアクセスする第４のデータ送信の場合、
ホストＰＣＵ１３０及び二次ＰＣＩデバイス１５０は、
ローカル・メモリ１９０にアクセスするのを一時的に阻
止される。一次ＰＣＩバスを二次ＰＣＩバスに接続する
ために用いられる現在のＩＯＰのローカル・バスは、そ
の同時データ転送能力に限界があるために、ＩＯＰの動
作にボトル・ネック状況が容易に発生する。したがっ
て、一次バスを二次バスにインターフェースする際に用
いる入出力プロセッサにおいて、同時データ転送の際に
ボトル・ネックを生じる可能性が少ない方法及び装置を
実現することが切望されている。
第４のデータ転送は、全く異なるデータ経路を使用する
ので、これらのデータ転送だけは同時に発生することが
できる。ホストＣＰＵ１３０がローカル・メモリ１９０
にアクセスする第２のデータ転送の場合、埋め込みプロ
セッサ１７０及び二次ＰＣＩデバイス１５０は、ローカ
ル・メモリ１９０にアクセスするのを一時的に阻止され
る。同様に、二次ＰＣＩデバイス１５０がローカル・メ
モリ１９０にアクセスする第３のデータ転送の場合、埋
め込みプロセッサ１７０及びホストＰＣＵ１３０は、ロ
ーカル・メモリ１９０にアクセスするのを一時的に阻止
される。更に、埋め込みプロセッサ１７０がローカル・
メモリ１９０にアクセスする第４のデータ送信の場合、
ホストＰＣＵ１３０及び二次ＰＣＩデバイス１５０は、
ローカル・メモリ１９０にアクセスするのを一時的に阻
止される。一次ＰＣＩバスを二次ＰＣＩバスに接続する
ために用いられる現在のＩＯＰのローカル・バスは、そ
の同時データ転送能力に限界があるために、ＩＯＰの動
作にボトル・ネック状況が容易に発生する。したがっ
て、一次バスを二次バスにインターフェースする際に用
いる入出力プロセッサにおいて、同時データ転送の際に
ボトル・ネックを生じる可能性が少ない方法及び装置を
実現することが切望されている。
【０００６】
【課題を解決するための手段】本発明は、バス間入出力
プロセッサにおける同時データ転送方法及び装置を提供
するものである。本発明のコンピュータ・システムは、
第１のメモリ及び第２のメモリを含む。一次バスと第１
のメモリとの間でデータを移動させる第１のデータ経路
は、一次バス・インターフェース、及び第１のダイレク
ト・メモリ・アクセス（ＤＭＡ）・コントローラを備え
る。二次バスと第２のメモリとの間でデータを移動させ
る第２のデータ経路は、二次バス・インターフェース、
及び第２のＤＭＡコントローラを備える。一次バス・イ
ンターフェース、第１のメモリ、二次バス・インターフ
ェース、第２のメモリ及び埋め込みプロセッサ間でデー
タを移動させる第３のデータ経路は、複数のデータ・ラ
イン及び複数のアドレス・ラインを有するローカル・バ
スからなる。コントローラを用いて、入出力プロセッサ
内におけるデータの同時転送を制御し、更に、第３のデ
ータ経路の複数のアドレス・ラインを変換することによ
って、追加の複数のデータ・ラインとして使用すること
ができる。
プロセッサにおける同時データ転送方法及び装置を提供
するものである。本発明のコンピュータ・システムは、
第１のメモリ及び第２のメモリを含む。一次バスと第１
のメモリとの間でデータを移動させる第１のデータ経路
は、一次バス・インターフェース、及び第１のダイレク
ト・メモリ・アクセス（ＤＭＡ）・コントローラを備え
る。二次バスと第２のメモリとの間でデータを移動させ
る第２のデータ経路は、二次バス・インターフェース、
及び第２のＤＭＡコントローラを備える。一次バス・イ
ンターフェース、第１のメモリ、二次バス・インターフ
ェース、第２のメモリ及び埋め込みプロセッサ間でデー
タを移動させる第３のデータ経路は、複数のデータ・ラ
イン及び複数のアドレス・ラインを有するローカル・バ
スからなる。コントローラを用いて、入出力プロセッサ
内におけるデータの同時転送を制御し、更に、第３のデ
ータ経路の複数のアドレス・ラインを変換することによ
って、追加の複数のデータ・ラインとして使用すること
ができる。
【０００７】入出力プロセッサ内において種々のデータ
経路を介して同時にデータを転送するために、コントロ
ーラは、ローカル・バスから埋め込みプロセッサを分離
し、第１の宛先デバイス及び第１のデータ経路を第１の
ＤＭＡコントローラに割り当てる。更に、コントローラ
は、第２の宛先デバイス及び第２のデータ経路を、第２
のＤＭＡコントローラに割り当てる。次いで、キャッシ
ュと埋め込みプロセッサとの間、第１のデータ経路を介
して第１のＤＭＡコントローラと第１の宛先デバイスと
の間、及び第２のデータ経路を介して第２のＤＭＡコン
トローラと第２の宛先デバイスとの間で、同時にデータ
転送が行われる。また、一次バスを介し入出力デバイス
に対して双方向に、更に二次バスを介し入出力デバイス
に対して双方向に、データ転送が行われる。
経路を介して同時にデータを転送するために、コントロ
ーラは、ローカル・バスから埋め込みプロセッサを分離
し、第１の宛先デバイス及び第１のデータ経路を第１の
ＤＭＡコントローラに割り当てる。更に、コントローラ
は、第２の宛先デバイス及び第２のデータ経路を、第２
のＤＭＡコントローラに割り当てる。次いで、キャッシ
ュと埋め込みプロセッサとの間、第１のデータ経路を介
して第１のＤＭＡコントローラと第１の宛先デバイスと
の間、及び第２のデータ経路を介して第２のＤＭＡコン
トローラと第２の宛先デバイスとの間で、同時にデータ
転送が行われる。また、一次バスを介し入出力デバイス
に対して双方向に、更に二次バスを介し入出力デバイス
に対して双方向に、データ転送が行われる。
【０００８】
【発明の実施の形態】図２には、本発明の好適な実施例
の、同時データ転送を行うための入出力プロセッサ（Ｉ
ＯＰ）の機能ブロック図が示されている。ＩＯＰ２００
は、一次ＰＣＩバス１１０及びＰＣＩインターフェース
１４０を通じて、１又は複数のホストＣＰＵ１３０と通
信する。同様に、ＩＯＰ２００は、二次ＰＣＩバス１２
０を通じて、１又は複数の二次ＰＣＩデバイス１５０と
通信を行う。ホストＣＰＵ１３０と二次ＰＣＩデバイス
１５０との間でデータを直接移動させるために、ＰＣＩ
−ＰＣＩブリッジ１６０が、一次ＰＣＩバス１１０と二
次ＰＣＩバス１２０との間にデータ経路を提供する。な
お、ＰＣＩ−ＰＣＩブリッジ１６０の動作及び構造は、
当業界では公知であり、ＰＣＩ−ＰＣＩブリッジ１６０
は、双方のバスのバス・サイクルを調整し、必要なバス
・プロトコル、ハンドシェーキング、制御及び調停を行
う。
の、同時データ転送を行うための入出力プロセッサ（Ｉ
ＯＰ）の機能ブロック図が示されている。ＩＯＰ２００
は、一次ＰＣＩバス１１０及びＰＣＩインターフェース
１４０を通じて、１又は複数のホストＣＰＵ１３０と通
信する。同様に、ＩＯＰ２００は、二次ＰＣＩバス１２
０を通じて、１又は複数の二次ＰＣＩデバイス１５０と
通信を行う。ホストＣＰＵ１３０と二次ＰＣＩデバイス
１５０との間でデータを直接移動させるために、ＰＣＩ
−ＰＣＩブリッジ１６０が、一次ＰＣＩバス１１０と二
次ＰＣＩバス１２０との間にデータ経路を提供する。な
お、ＰＣＩ−ＰＣＩブリッジ１６０の動作及び構造は、
当業界では公知であり、ＰＣＩ−ＰＣＩブリッジ１６０
は、双方のバスのバス・サイクルを調整し、必要なバス
・プロトコル、ハンドシェーキング、制御及び調停を行
う。
【０００９】しかしながら、一次ＰＣＩバス１１０と二
次ＰＣＩバスとの間でデータを直接転送を行う代わり
に、ＩＯＰ２００がデータを処理して転送することが望
ましい場合もある。例えば、ＩＯＰ２００が一次バス１
１０と二次バス１２０との間でデータを転送する際に、
当該データに暗号化または解読アルゴリズムを実行する
ことが望ましいことがある。他の例として、ＩＯＰ２０
０が、Ｉ2Ｏ構造及びプロトコルに対処可能に構成され
ていることも考えられる。データを処理するためには、
まずＩＯＰ２００のローカル・メモリにデータをロード
し、データをその最終的な宛先に転送するのに先立っ
て、埋め込みプロセッサ１７０が当該データに処理機能
を実行する。
次ＰＣＩバスとの間でデータを直接転送を行う代わり
に、ＩＯＰ２００がデータを処理して転送することが望
ましい場合もある。例えば、ＩＯＰ２００が一次バス１
１０と二次バス１２０との間でデータを転送する際に、
当該データに暗号化または解読アルゴリズムを実行する
ことが望ましいことがある。他の例として、ＩＯＰ２０
０が、Ｉ2Ｏ構造及びプロトコルに対処可能に構成され
ていることも考えられる。データを処理するためには、
まずＩＯＰ２００のローカル・メモリにデータをロード
し、データをその最終的な宛先に転送するのに先立っ
て、埋め込みプロセッサ１７０が当該データに処理機能
を実行する。
【００１０】本発明の好適な実施例では、ＩＯＰ２００
のローカル・メモリは、第１のメモリ（ローカル・メモ
リ）２１０Ａ及び第２のメモリ（ローカル・メモリ）２
１０Ｂに区分されている。更に、好適な実施例では、第
１のメモリ２１０Ａ及び第２のメモリ２１０Ｂはそれぞ
れ、デュアル・ポート型である。デュアル・ポートの使
用により、第１のメモリ２１０Ａは、第１のダイレクト
・メモリ・アクセス（ＤＭＡ）コントローラ２４０及び
ローカル・バス１８０による同時アクセスが可能とな
る。同様に、デュアル・ポートの使用により、第２のメ
モリ２１０Ｂは、第２のダイレクト・メモリ・アクセス
（ＤＭＡ）コントローラ２６０及びローカル・バス１８
０による同時アクセスが可能となる。ＩＯＰ２００が一
次ＰＣＩバス１１０のマスタとしてデータ転送を開始す
ると、一次ＰＣＩインターフェース２３０及び第１のＤ
ＭＡコントローラ２４０からなる第１のデータ経路が、
コントローラ２４５の指揮の下で、一次ＰＣＩバス１１
０と第１のメモリ２１０Ａとの間で双方向データ転送を
行う。なお、ＩＯＰ２００が一次ＰＣＩバス１１０のマ
スタでない場合、一次ＰＣＩバス１１０とＩＯＰ２００
との間のデータ転送は、当業界で公知のターゲット・メ
モリ・コントローラ（図示せず）を用いて、従来通りに
行われる。一次ＰＣＩインターフェース２３０は、一次
ＰＣＩバス１１０のバス・サイクルとＩＯＰ２００のバ
ス・サイクルとの間で変換を行い、ＩＯＰ２００を一次
ＰＣＩバス１１０にインターフェースするに必要な、当
業界では公知な態様にしたがって、バス・プロトコル、
デバイスのハンドシェーキング、バス調停、及び他の制
御機能の調整を行う。
のローカル・メモリは、第１のメモリ（ローカル・メモ
リ）２１０Ａ及び第２のメモリ（ローカル・メモリ）２
１０Ｂに区分されている。更に、好適な実施例では、第
１のメモリ２１０Ａ及び第２のメモリ２１０Ｂはそれぞ
れ、デュアル・ポート型である。デュアル・ポートの使
用により、第１のメモリ２１０Ａは、第１のダイレクト
・メモリ・アクセス（ＤＭＡ）コントローラ２４０及び
ローカル・バス１８０による同時アクセスが可能とな
る。同様に、デュアル・ポートの使用により、第２のメ
モリ２１０Ｂは、第２のダイレクト・メモリ・アクセス
（ＤＭＡ）コントローラ２６０及びローカル・バス１８
０による同時アクセスが可能となる。ＩＯＰ２００が一
次ＰＣＩバス１１０のマスタとしてデータ転送を開始す
ると、一次ＰＣＩインターフェース２３０及び第１のＤ
ＭＡコントローラ２４０からなる第１のデータ経路が、
コントローラ２４５の指揮の下で、一次ＰＣＩバス１１
０と第１のメモリ２１０Ａとの間で双方向データ転送を
行う。なお、ＩＯＰ２００が一次ＰＣＩバス１１０のマ
スタでない場合、一次ＰＣＩバス１１０とＩＯＰ２００
との間のデータ転送は、当業界で公知のターゲット・メ
モリ・コントローラ（図示せず）を用いて、従来通りに
行われる。一次ＰＣＩインターフェース２３０は、一次
ＰＣＩバス１１０のバス・サイクルとＩＯＰ２００のバ
ス・サイクルとの間で変換を行い、ＩＯＰ２００を一次
ＰＣＩバス１１０にインターフェースするに必要な、当
業界では公知な態様にしたがって、バス・プロトコル、
デバイスのハンドシェーキング、バス調停、及び他の制
御機能の調整を行う。
【００１１】第１のＤＭＡコントローラ２４０は、一次
ＰＣＩインターフェース２３０及び一次ＰＣＩバス１１
０を通じて、ホストＣＰＵ１３０と第１のメモリ２１０
Ａとの間のダイレクト・メモリ・アクセス転送を行う。
また、第１のＤＭＡコントローラ２４０は、ローカル・
バス１８０を通じて第１のメモリ２１０Ａと第２のメモ
リ２１０Ｂとの間で双方向のダイレクト・メモリ・アク
セス転送を行うと共に、ローカル・バス１８０、二次Ｐ
ＣＩインターフェース２５０及び二次ＰＣＩバス１２０
を通じて第１のメモリ２１０Ａと第２のＰＣＩデバイス
１５０との間でも双方向のダイレクト・メモリ・アクセ
ス転送も行う。加えて、第１のＤＭＡコントローラ２４
０は、ローカル・バス１８０を通じて、第２のＦＩＦＯ
レジスタ３００Ｂに対する一方向のダイレクト・メモリ
・アクセス転送も行う。
ＰＣＩインターフェース２３０及び一次ＰＣＩバス１１
０を通じて、ホストＣＰＵ１３０と第１のメモリ２１０
Ａとの間のダイレクト・メモリ・アクセス転送を行う。
また、第１のＤＭＡコントローラ２４０は、ローカル・
バス１８０を通じて第１のメモリ２１０Ａと第２のメモ
リ２１０Ｂとの間で双方向のダイレクト・メモリ・アク
セス転送を行うと共に、ローカル・バス１８０、二次Ｐ
ＣＩインターフェース２５０及び二次ＰＣＩバス１２０
を通じて第１のメモリ２１０Ａと第２のＰＣＩデバイス
１５０との間でも双方向のダイレクト・メモリ・アクセ
ス転送も行う。加えて、第１のＤＭＡコントローラ２４
０は、ローカル・バス１８０を通じて、第２のＦＩＦＯ
レジスタ３００Ｂに対する一方向のダイレクト・メモリ
・アクセス転送も行う。
【００１２】ＩＯＰ２００が二次ＰＣＩバス１２０のマ
スタとしてデータ転送を開始すると、二次ＰＣＩインタ
ーフェース２５０及び第２のＤＭＡコントローラ２６０
からなる第２のデータ経路が、コントローラ２４５の指
揮の下で、二次ＰＣＩバス１２０と第２のメモリ２１０
Ｂとの間で双方向のデータ転送を行う。ＩＯＰ２００が
二次ＰＣＩバス１２０のマスタでない場合、公知のター
ゲット・メモリ・コントローラ（図示せず）を用いて、
従来通りに二次ＰＣＩバス１２０とＩＯＰ２００との間
でデータ転送が行われる。二次ＰＣＩインターフェース
２５０は、二次ＰＣＩバス１２０のバス・サイクルとＩ
ＯＰ２００のバス・サイクルとの間で変換を行い、ＩＯ
Ｐ２００を二次ＰＣＩバス１２０にインターフェースす
るために必要な、当業界では公知な態様にしたがって、
バス・プロトコル、デバイスのハンドシェーキング、バ
ス調停、及び他の制御機能の調整を行う。
スタとしてデータ転送を開始すると、二次ＰＣＩインタ
ーフェース２５０及び第２のＤＭＡコントローラ２６０
からなる第２のデータ経路が、コントローラ２４５の指
揮の下で、二次ＰＣＩバス１２０と第２のメモリ２１０
Ｂとの間で双方向のデータ転送を行う。ＩＯＰ２００が
二次ＰＣＩバス１２０のマスタでない場合、公知のター
ゲット・メモリ・コントローラ（図示せず）を用いて、
従来通りに二次ＰＣＩバス１２０とＩＯＰ２００との間
でデータ転送が行われる。二次ＰＣＩインターフェース
２５０は、二次ＰＣＩバス１２０のバス・サイクルとＩ
ＯＰ２００のバス・サイクルとの間で変換を行い、ＩＯ
Ｐ２００を二次ＰＣＩバス１２０にインターフェースす
るために必要な、当業界では公知な態様にしたがって、
バス・プロトコル、デバイスのハンドシェーキング、バ
ス調停、及び他の制御機能の調整を行う。
【００１３】第２のＤＭＡコントローラ２６０は、二次
ＰＣＩインターフェース２５０及び二次ＰＣＩバス１２
０を通じて、二次ＰＣＩバス・デバイス１５０と二次メ
モリ２１０Ｂとの間でダイレクト・メモリ・アクセス転
送を行う。また、第２のＤＭＡコントローラ２６０は、
ローカル・バス１８０を通じて第２のメモリ２１０Ｂと
第１のメモリ２１０Ａとの間で双方向のダイレクト・メ
モリ・アクセス転送を行うと共に、ローカル・バス１８
０、一次ＰＣＩインターフェース２３０及び一次ＰＣＩ
バス１１０を通じて第２のメモリ２１０ＢとホストＣＰ
Ｕ１３０との間でも双方向のダイレクト・メモリ・アク
セス転送を行う。さらに、第２のＤＭＡコントローラ２
６０は、ローカル・バス１８０を通じて、第１のＦＩＦ
Ｏレジスタ３００Ａに対して一方向のダイレクト・メモ
リ・アクセス転送も行う。
ＰＣＩインターフェース２５０及び二次ＰＣＩバス１２
０を通じて、二次ＰＣＩバス・デバイス１５０と二次メ
モリ２１０Ｂとの間でダイレクト・メモリ・アクセス転
送を行う。また、第２のＤＭＡコントローラ２６０は、
ローカル・バス１８０を通じて第２のメモリ２１０Ｂと
第１のメモリ２１０Ａとの間で双方向のダイレクト・メ
モリ・アクセス転送を行うと共に、ローカル・バス１８
０、一次ＰＣＩインターフェース２３０及び一次ＰＣＩ
バス１１０を通じて第２のメモリ２１０ＢとホストＣＰ
Ｕ１３０との間でも双方向のダイレクト・メモリ・アク
セス転送を行う。さらに、第２のＤＭＡコントローラ２
６０は、ローカル・バス１８０を通じて、第１のＦＩＦ
Ｏレジスタ３００Ａに対して一方向のダイレクト・メモ
リ・アクセス転送も行う。
【００１４】ＩＯＰ２００のローカル・バス１８０によ
って形成される第３のデータ経路は、一次ＰＣＩインタ
ーフェース２３０、第１のメモリ２１０Ａ、埋め込みプ
ロセッサ１７０、第２のメモリ２１０Ｂ及び二次ＰＣＩ
インターフェース２５０の間で、データ転送を行う。ロ
ーカル・バス１８０は、複数の双方向アドレス・ライン
及び複数の双方向データ・ラインを備えている。コント
ローラ２４５の制御によって、複数のアドレス・ライン
を変換して、データを転送する際に用いるためのデータ
・ラインとして機能させる。これにより、２系統の異な
るデータ経路が使用可能となり、一次ＰＣＩインターフ
ェース２３０と第２のメモリ２１０Ｂとの間のデータの
転送が、二次ＰＣＩインターフェース２５０と第１のメ
モリ２１０Ａとの間のデータの転送と同時に行われるよ
うになる。また、コントローラ２４５は、複数のデータ
・ライン及び複数の変換されたアドレス・ラインの双方
を、単一のデバイスに割り当て、ある１つのデバイスと
割り当てられたデバイスとの間で単一方向のデータ転送
を行うことも可能である。
って形成される第３のデータ経路は、一次ＰＣＩインタ
ーフェース２３０、第１のメモリ２１０Ａ、埋め込みプ
ロセッサ１７０、第２のメモリ２１０Ｂ及び二次ＰＣＩ
インターフェース２５０の間で、データ転送を行う。ロ
ーカル・バス１８０は、複数の双方向アドレス・ライン
及び複数の双方向データ・ラインを備えている。コント
ローラ２４５の制御によって、複数のアドレス・ライン
を変換して、データを転送する際に用いるためのデータ
・ラインとして機能させる。これにより、２系統の異な
るデータ経路が使用可能となり、一次ＰＣＩインターフ
ェース２３０と第２のメモリ２１０Ｂとの間のデータの
転送が、二次ＰＣＩインターフェース２５０と第１のメ
モリ２１０Ａとの間のデータの転送と同時に行われるよ
うになる。また、コントローラ２４５は、複数のデータ
・ライン及び複数の変換されたアドレス・ラインの双方
を、単一のデバイスに割り当て、ある１つのデバイスと
割り当てられたデバイスとの間で単一方向のデータ転送
を行うことも可能である。
【００１５】埋め込みプロセッサ１７０の外部にある第
２レベル・キャッシュ２７０には、埋め込みプロセッサ
１７０のローカル・バス１８０への接続を介して、埋め
込みプロセッサ１７０がアクセスする。第２レベル・キ
ャッシュ２７０からデータを読み出す場合、分離回路２
８０が、埋め込みプロセッサ１７０をローカル・バス１
８０のアドレス・ライン及びデータ・ラインから分離
し、これにより、ローカル・バス１８０上で同時に他の
データ転送を行うことが可能となる。さらに、ＦＩＦＯ
コントローラ３１０Ａは、第１のＦＩＦＯレジスタ３０
０Ａから一次ＰＣＩバス１１０を介してホストＣＰＵ１
３０へのデータ転送の完了時に、ホストＣＰＵ１３０に
対して割り込みを発生する。
２レベル・キャッシュ２７０には、埋め込みプロセッサ
１７０のローカル・バス１８０への接続を介して、埋め
込みプロセッサ１７０がアクセスする。第２レベル・キ
ャッシュ２７０からデータを読み出す場合、分離回路２
８０が、埋め込みプロセッサ１７０をローカル・バス１
８０のアドレス・ライン及びデータ・ラインから分離
し、これにより、ローカル・バス１８０上で同時に他の
データ転送を行うことが可能となる。さらに、ＦＩＦＯ
コントローラ３１０Ａは、第１のＦＩＦＯレジスタ３０
０Ａから一次ＰＣＩバス１１０を介してホストＣＰＵ１
３０へのデータ転送の完了時に、ホストＣＰＵ１３０に
対して割り込みを発生する。
【００１６】本発明はまた、第１のＦＩＦＯレジスタ３
００ＡとＦＩＦＯコントローラ３１０Ａとの組み合わ
せ、及び第２のＦＩＦＯレジスタ３００ＢとＦＩＦＯコ
ントローラ３１０Ｂの組み合わせも含んでいる。第１の
ＦＩＦＯレジスタ３００Ａ及び第２のＦＩＦＯレジスタ
３００Ｂはともに、ローカル・バス１８０からデータを
受け取り、これにより、第１のメモリ２１０Ａ、第２の
メモリ２１０Ｂまたは埋め込みプロセッサ１７０からこ
れらのレジスタにデータが転送される。第１のＦＩＦＯ
レジスタ３００Ａの出力は、一次ＰＣＩインターフェー
ス２３０と通信することによって、一次ＰＣＩバス１１
０に転送される。したがって、第１のＦＩＦＯレジスタ
３００Ａは、ローカル・バス１８０を介してデータを受
け取り、該データを整列し、続いて、バースト状データ
として、一次ＰＣＩインターフェース２３０を通じて一
次ＰＣＩバス１１０に転送することを可能にする。同様
に、第２のＦＩＦＯ３００Ｂは、ローカル・バス１８０
を介してデータを受け取り、該データを整列し、続い
て、バースト状データとして、二次ＰＣＩインターフェ
ース２５０を通じて二次ＰＣＩバス１２０に転送するこ
とを可能にする。
００ＡとＦＩＦＯコントローラ３１０Ａとの組み合わ
せ、及び第２のＦＩＦＯレジスタ３００ＢとＦＩＦＯコ
ントローラ３１０Ｂの組み合わせも含んでいる。第１の
ＦＩＦＯレジスタ３００Ａ及び第２のＦＩＦＯレジスタ
３００Ｂはともに、ローカル・バス１８０からデータを
受け取り、これにより、第１のメモリ２１０Ａ、第２の
メモリ２１０Ｂまたは埋め込みプロセッサ１７０からこ
れらのレジスタにデータが転送される。第１のＦＩＦＯ
レジスタ３００Ａの出力は、一次ＰＣＩインターフェー
ス２３０と通信することによって、一次ＰＣＩバス１１
０に転送される。したがって、第１のＦＩＦＯレジスタ
３００Ａは、ローカル・バス１８０を介してデータを受
け取り、該データを整列し、続いて、バースト状データ
として、一次ＰＣＩインターフェース２３０を通じて一
次ＰＣＩバス１１０に転送することを可能にする。同様
に、第２のＦＩＦＯ３００Ｂは、ローカル・バス１８０
を介してデータを受け取り、該データを整列し、続い
て、バースト状データとして、二次ＰＣＩインターフェ
ース２５０を通じて二次ＰＣＩバス１２０に転送するこ
とを可能にする。
【００１７】第１のＰＣＩインターフェース２３０及び
二次ＰＣＩインターフェース２５０への追加の経路を備
えることに加えて、第１のＦＩＦＯレジスタ３００Ａ及
び第２のＦＩＦＯレジスタ３００Ｂは、埋め込みプロセ
ッサ１７０から一次ＰＣＩバス１１０または二次ＰＣＩ
バス１２０のいずれかへの比較的遅い連続的な書き込み
を遮断し、これらの書き込みを、ＰＣＩバーストとし
て、一次ＰＣＩバス１１０または二次ＰＣＩバス１２０
を介して伝達させる。さらに、第１のＦＩＦＯレジスタ
３００Ａ及び第２のＦＩＦＯレジスタ３００Ｂは、バス
・マスタとなる機能を有していない、一次ＰＣＩバス１
１０または二次ＰＣＩバス１２０上のターゲット・デバ
イスと通信する際にも、用いられる。
二次ＰＣＩインターフェース２５０への追加の経路を備
えることに加えて、第１のＦＩＦＯレジスタ３００Ａ及
び第２のＦＩＦＯレジスタ３００Ｂは、埋め込みプロセ
ッサ１７０から一次ＰＣＩバス１１０または二次ＰＣＩ
バス１２０のいずれかへの比較的遅い連続的な書き込み
を遮断し、これらの書き込みを、ＰＣＩバーストとし
て、一次ＰＣＩバス１１０または二次ＰＣＩバス１２０
を介して伝達させる。さらに、第１のＦＩＦＯレジスタ
３００Ａ及び第２のＦＩＦＯレジスタ３００Ｂは、バス
・マスタとなる機能を有していない、一次ＰＣＩバス１
１０または二次ＰＣＩバス１２０上のターゲット・デバ
イスと通信する際にも、用いられる。
【００１８】図３には、図２に示した本発明の好適な実
施例によるＩＯＰにおいて実行される同時データ転送の
工程が示されている。同時データ転送が要求された場合
の一例として、一次ＰＣＩバス１１０を介した通信を行
うために第２のメモリ２１０Ｂ内のデータを一次ＰＣＩ
インターフェース２３０に転送する要求と、二次ＰＣＩ
バス１２０を介した通信を行うために第１のメモリ２１
０Ａ内のデータを二次ＰＣＩインターフェース２５０に
転送する要求とが、同時に存在することが考えられる。
この場合、コントローラ２４５は、分離回路２８０を活
性化することによって、埋め込みプロセッサ１７０をロ
ーカル・バス１８０から分離し（ステップ４００）、第
１の宛先デバイスを、第１のＤＭＡコントローラ２４０
に割り当てる（ステップ４１０）。第１の宛先デバイス
は、第２のメモリ２１０Ｂ、第２のＦＩＦＯレジスタ３
００Ｂ、またはこの例の場合のように、二次ＰＣＩイン
ターフェース２５０とすることができる。また、コント
ローラ２４５は、第１のデータ経路を第１のＤＭＡコン
トローラ２４０に割り当てる（ステップ４１５）。コン
トローラ２４５が埋め込みプロセッサ１７０を既に分離
しており、そしてローカル・バス１８０の複数のアドレ
ス・ライン及び複数のデータ・ラインは双方向であるの
で、複数のアドレス・ラインまたは複数のデータ・ライ
ンがいずれも未だ割り当てられていないのであれば、コ
ントローラ２４５は、これらのいずれかのラインを、第
１のデータ経路として割り当てることができる。複数の
アドレス・ラインが現在使用中である場合は、コントロ
ーラ２４５は、複数のデータ・ラインを割り当てる。ま
たはその逆を行う。
施例によるＩＯＰにおいて実行される同時データ転送の
工程が示されている。同時データ転送が要求された場合
の一例として、一次ＰＣＩバス１１０を介した通信を行
うために第２のメモリ２１０Ｂ内のデータを一次ＰＣＩ
インターフェース２３０に転送する要求と、二次ＰＣＩ
バス１２０を介した通信を行うために第１のメモリ２１
０Ａ内のデータを二次ＰＣＩインターフェース２５０に
転送する要求とが、同時に存在することが考えられる。
この場合、コントローラ２４５は、分離回路２８０を活
性化することによって、埋め込みプロセッサ１７０をロ
ーカル・バス１８０から分離し（ステップ４００）、第
１の宛先デバイスを、第１のＤＭＡコントローラ２４０
に割り当てる（ステップ４１０）。第１の宛先デバイス
は、第２のメモリ２１０Ｂ、第２のＦＩＦＯレジスタ３
００Ｂ、またはこの例の場合のように、二次ＰＣＩイン
ターフェース２５０とすることができる。また、コント
ローラ２４５は、第１のデータ経路を第１のＤＭＡコン
トローラ２４０に割り当てる（ステップ４１５）。コン
トローラ２４５が埋め込みプロセッサ１７０を既に分離
しており、そしてローカル・バス１８０の複数のアドレ
ス・ライン及び複数のデータ・ラインは双方向であるの
で、複数のアドレス・ラインまたは複数のデータ・ライ
ンがいずれも未だ割り当てられていないのであれば、コ
ントローラ２４５は、これらのいずれかのラインを、第
１のデータ経路として割り当てることができる。複数の
アドレス・ラインが現在使用中である場合は、コントロ
ーラ２４５は、複数のデータ・ラインを割り当てる。ま
たはその逆を行う。
【００１９】同様に、コントローラ２４５は、第２の宛
先デバイスを第２のＤＭＡコントローラ２６０に割り当
てる（ステップ４２０）。第２の宛先デバイスは、第１
のメモリ２１０Ａ、第１のＦＩＦＯレジスタ３００Ａ、
またはこの例の場合のように、一次ＰＣＩインターフェ
ース２３０とすることができる。また、コントローラ２
４５は、第２のデータ経路を第２のＤＭＡコントローラ
２６０に割り当てる（ステップ４２５）。コントローラ
２４５が埋め込みプロセッサ１７０を既に分離してお
り、更に、ローカル・バス１８０の複数のアドレス・ラ
イン及び複数のデータ・ラインは双方向であるので、複
数のアドレス・ラインまたは複数のデータ・ラインがい
ずれも未だ割り当てられていないのであれば、コントロ
ーラ２４５は、これらのいずれかを第２のデータ経路と
して割り当てることができる。複数のアドレス・ライン
が現在使用中である場合、コントローラ２４５は、複数
のデータ・ラインを割り当てる。またはその逆を行う。
先デバイスを第２のＤＭＡコントローラ２６０に割り当
てる（ステップ４２０）。第２の宛先デバイスは、第１
のメモリ２１０Ａ、第１のＦＩＦＯレジスタ３００Ａ、
またはこの例の場合のように、一次ＰＣＩインターフェ
ース２３０とすることができる。また、コントローラ２
４５は、第２のデータ経路を第２のＤＭＡコントローラ
２６０に割り当てる（ステップ４２５）。コントローラ
２４５が埋め込みプロセッサ１７０を既に分離してお
り、更に、ローカル・バス１８０の複数のアドレス・ラ
イン及び複数のデータ・ラインは双方向であるので、複
数のアドレス・ラインまたは複数のデータ・ラインがい
ずれも未だ割り当てられていないのであれば、コントロ
ーラ２４５は、これらのいずれかを第２のデータ経路と
して割り当てることができる。複数のアドレス・ライン
が現在使用中である場合、コントローラ２４５は、複数
のデータ・ラインを割り当てる。またはその逆を行う。
【００２０】一旦データ経路及び宛先デバイスが割り当
てられたなら、データ転送を同時に行うことができる。
データは、第２レベル・キャッシュ２７０から埋め込み
プロセッサ１７０に転送され（ステップ４３０）る。デ
ータは、第１のＤＭＡコントローラ２４０と第１の宛先
デバイスとの間を転送される（ステップ４４０）。デー
タは、第２のＤＭＡコントローラ２６０と第２の宛先デ
バイスとの間を転送される（ステップ４５０）。データ
は、一次ＰＣＩバス１１０を介して転送される（ステッ
プ４６０）。一次ＰＣＩインターフェース２３０及び一
次ＰＣＩバス１１０を介して転送されるデータは、第１
のＤＭＡコントローラ２４０、第１のＦＩＦＯレジスタ
３００Ａまたは第２のＤＭＡコントローラ２６０をデー
タ源とすることができる。データはまた、二次ＰＣＩバ
ス１２０を介しても転送される（ステップ４７０）、二
次ＰＣＩインターフェース２５０及び二次ＰＣＩバス１
２０を介して転送されるデータは、第２のＤＭＡコント
ローラ２６０、第２のＦＩＦＯレジスタ３００Ｂまたは
第１のＤＭＡコントローラ２４０をデータ源とすること
ができる。
てられたなら、データ転送を同時に行うことができる。
データは、第２レベル・キャッシュ２７０から埋め込み
プロセッサ１７０に転送され（ステップ４３０）る。デ
ータは、第１のＤＭＡコントローラ２４０と第１の宛先
デバイスとの間を転送される（ステップ４４０）。デー
タは、第２のＤＭＡコントローラ２６０と第２の宛先デ
バイスとの間を転送される（ステップ４５０）。データ
は、一次ＰＣＩバス１１０を介して転送される（ステッ
プ４６０）。一次ＰＣＩインターフェース２３０及び一
次ＰＣＩバス１１０を介して転送されるデータは、第１
のＤＭＡコントローラ２４０、第１のＦＩＦＯレジスタ
３００Ａまたは第２のＤＭＡコントローラ２６０をデー
タ源とすることができる。データはまた、二次ＰＣＩバ
ス１２０を介しても転送される（ステップ４７０）、二
次ＰＣＩインターフェース２５０及び二次ＰＣＩバス１
２０を介して転送されるデータは、第２のＤＭＡコント
ローラ２６０、第２のＦＩＦＯレジスタ３００Ｂまたは
第１のＤＭＡコントローラ２４０をデータ源とすること
ができる。
【００２１】本発明の装置及び方法の好適な実施例につ
いて、添付図面に図示し発明の詳細な説明に記載した
が、本発明は開示した実施例に限定されるのではなく、
特許請求の範囲に明記されかつ定義された本発明の技術
的思想から逸脱することなく、多数の再構成、変更及び
置換が可能であることは理解されよう。例えば、ここで
はＰＣＩ−ＰＣＩ間の入出力プロセッサ（ＩＯＰ）につ
いて詳細に説明したが、本発明の教示は、あらゆる種類
のバス間のＩＯＰにも適用可能である。
いて、添付図面に図示し発明の詳細な説明に記載した
が、本発明は開示した実施例に限定されるのではなく、
特許請求の範囲に明記されかつ定義された本発明の技術
的思想から逸脱することなく、多数の再構成、変更及び
置換が可能であることは理解されよう。例えば、ここで
はＰＣＩ−ＰＣＩ間の入出力プロセッサ（ＩＯＰ）につ
いて詳細に説明したが、本発明の教示は、あらゆる種類
のバス間のＩＯＰにも適用可能である。
【図１】一次ＰＣＩバスを二次ＰＣＩバスに接続するた
めの従来例の入出力プロセッサ（ＩＯＰ）の機能ブロッ
ク図である。
めの従来例の入出力プロセッサ（ＩＯＰ）の機能ブロッ
ク図である。
【図２】本発明の好適な実施例に係る、同時データ転送
を行うＩＯＰの機能ブロック図である。
を行うＩＯＰの機能ブロック図である。
【図３】図２に示した本発明の好適な実施例のＩＯＰに
おいて実行される同時データ転送方法のフローチャート
である。
おいて実行される同時データ転送方法のフローチャート
である。
フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 トーマス・ジェイ・ボノラ アメリカ合衆国テキサス州77375，トンボ ール，クレアーショルム 12331 (72)発明者 ウィリアム・エフ・ホワイトマン アメリカ合衆国テキサス州77429，サイプ レス，ガルヴァニ・ドライブ 14210
Claims (22)
- 【請求項１】 コンピュータ・システムであって、 データを格納する第１のメモリと、 一次バスと前記第１のメモリとの間でデータを移動させ
る第１のデータ経路と、 データを格納する第２のメモリと、 二次バスと前記第２のメモリとの間でデータを移動させ
る第２のデータ経路と、 前記一次バス、前記第１のメモリ、前記二次バス、及び
前記第２のメモリ間でデータを移動させる第３のデータ
経路と、 前記一次バス、前記第１のメモリ、前記二次バス、及び
前記第２のメモリ間のデータの移動を制御するコントロ
ーラとからなることを特徴とするコンピュータ・システ
ム。 - 【請求項２】 請求項１記載のコンピュータ・システム
において、 前記第１のデータ経路は、 前記コンピュータ・システムを前記一次バスにインター
フェースする一次バス・インターフェースと、 前記一次バス・インターフェースと前記第１のメモリと
の間でデータを移動させる第１のダイレクト・メモリ・
アクセス・コントローラとを備え、 前記第２のデータ経路は、 前記コンピュータ・システムを前記二次バスにインター
フェースする第２のバス・インターフェースと、 前記二次バス・インターフェースと前記第２のメモリと
の間でデータを移動させる第２のダイレクト・メモリ・
アクセス・コントローラとを備えていることを特徴とす
るコンピュータ・システム。 - 【請求項３】 請求項２記載のコンピュータ・システム
において、 前記第３のデータ経路が、複数のデータ・ラインと複数
のアドレス・ラインとを有するローカル・バスを備え、 該複数のアドレス・ラインが、前記コントローラの制御
の下に、第２の複数のデータ・ラインに変換可能である
ことを特徴とするコンピュータ・システム。 - 【請求項４】 請求項３記載のコンピュータ・システム
において、該システムは更に、前記一次バスと前記二次
バスとの間でデータを移動させる一次バス／二次バス間
バス・ブリッジを備えることを特徴とするコンピュータ
・システム。 - 【請求項５】 請求項４記載のコンピュータ・システム
において、該システムは更に、 前記ローカル・バスから受け取って前記一次バス上に伝
達すべきデータを整列するための第１のＦＩＦＯレジス
タと、 前記ローカル・バスから受け取って前記二次バス上に伝
達すべきデータを整列するための第２のＦＩＦＯレジス
タとを備えることを特徴とするコンピュータ・システ
ム。 - 【請求項６】 請求項５記載のコンピュータ・システム
において、該システムは更に、前記第１のメモリ及び前
記第２のメモリに格納されているデータを処理するため
のプロセッサを備えることを特徴とするコンピュータ・
システム。 - 【請求項７】 コンピュータ・システムであって、 前記コンピュータ・システムを一次ＰＣＩバスにインタ
ーフェースするための一次ＰＣＩバス・インターフェー
スと、 前記コンピュータ・システムを二次ＰＣＩバスにインタ
ーフェースするための二次ＰＣＩバス・インターフェー
スと、 データを格納するための第１のメモリと前記第１のメモ
リと前記一次ＰＣＩバス・インターフェースとの間でデ
ータを移動させる第１のダイレクト・メモリ・アクセス
・コントローラと、 前記第２のメモリと前記二次ＰＣＩバス・インターフェ
ースとの間でデータを移動させる第２のダイレクト・メ
モリ・アクセス・コントローラと、 前記一次ＰＣＩバス・インターフェース、前記第１のメ
モリ、前記第２のメモリ、及び前記二次ＰＣＩバス・イ
ンターフェース間でデータを移動させるためのローカル
・バスと、 前記一次ＰＣＩバス・インターフェース、前記第１のメ
モリ、前記第２のメモリ、及び前記二次ＰＣＩバス・イ
ンターフェース間におけるデータの移動を制御するコン
トローラとからなることを特徴とするコンピュータ・シ
ステム。 - 【請求項８】 請求項７記載のコンピュータ・システム
において、前記ローカル・バスは、 複数のデータ・ラインと、 前記コントローラの制御により、第２の複数のデータ・
ラインに変換可能である複数のアドレス・ラインとを備
えることを特徴とするコンピュータ・システム。 - 【請求項９】 請求項７記載のコンピュータ・システム
において、該システムは更に、前記一次ＰＣＩバスと前
記二次ＰＣＩバスとの間でデータを移動させるための一
次ＰＣＩバス／二次ＰＣＩバス間ブリッジを備えること
を特徴とするコンピュータ・システム。 - 【請求項１０】 請求項９記載のコンピュータ・システ
ムにおいて、該システムは更に、前記第１のメモリ及び
前記第２のメモリ内に格納されているデータを処理し、
かつ、前記ローカル・バスを介して前記一次ＰＣＩバス
及び前記二次ＰＣＩバスにアクセスするためのプロセッ
サを備えることを特徴とするコンピュータ・システム。 - 【請求項１１】 請求項１０記載のコンピュータ・シス
テムにおいて、前記プロセッサは更に、Ｉ2Ｏ機能及び
プロトコルをサポートするよう構成されていることを特
徴とするコンピュータ・システム。 - 【請求項１２】 入出力プロセッサにおける同時データ
転送方法であって、 埋め込みプロセッサをローカル・バスから分離するステ
ップと、 第１の宛先デバイスを第２のダイレクト・メモリ・アク
セス（ＤＭＡ）コントローラに割り当てるステップと、 第１のデータ経路を前記第１のＤＭＡコントローラに割
り当てるステップと、 第２の宛先デバイスを第２のＤＭＡコントローラに割り
当てるステップと、 第２のデータ経路を前記第２のＤＭＡコントローラに割
り当てるステップと、 キャッシュと前記埋め込みプロセッサとの間でデータを
転送するステップと、 前記第１のデータ経路を介して、前記第１のＤＭＡコン
トローラと前記第１の宛先デバイスとの間でデータを転
送するステップと、 前記第２のデータ経路を介して前記第２のＤＭＡコント
ローラと前記第２の宛先デバイスとの間でデータを転送
するステップと、 一次バスを介してデータを転送するステップと、 二次バスを介してデータを転送するステップとからなる
ことを特徴とする方法。 - 【請求項１３】 請求項１２記載の方法において、 前記第１のデータ経路を前記第１のＤＭＡコントローラ
に割り当てるステップが、前記第１のＤＭＡコントロー
ラに、ローカル・バスの複数のデータ・ラインを割り当
てるステップを含み、 前記第２のデータ経路を前記第２のＤＭＡコントローラ
に割り当てるステップが、前記第２のＤＭＡコントロー
ラに、前記ローカル・バスの複数のアドレス・ラインを
割り当てるステップを含むことを特徴とする方法。 - 【請求項１４】 請求項１２記載の方法において、 前記第１のデータ経路を前記第１のＤＭＡコントローラ
に割り当てるステップが、前記第１のＤＭＡコントロー
ラに、ローカル・バスの複数のアドレス・ラインを割り
当てるステップを含み、 前記第２のデータ経路を前記第２のＤＭＡコントローラ
に割り当てるステップが、前記第２のＤＭＡコントロー
ラに、前記ローカル・バスの複数のデータ・ラインを割
り当てるステップを含むことを特徴とする方法。 - 【請求項１５】 請求項１２記載の方法において、前記
第１のデータ経路を前記第１のＤＭＡコントローラに割
り当てるステップが、前記第１のＤＭＡコントローラ
に、ローカル・バスの複数のアドレス・ライン及び複数
のデータ・ラインを割り当てるステップを含むことを特
徴とする方法。 - 【請求項１６】 請求項１２記載の方法において、前記
第２のデータ経路を前記第２のＤＭＡコントローラに割
り当てるステップが、前記第２のＤＭＡコントローラ
に、ローカル・バスの複数のアドレス・ライン及び複数
のデータ・ラインを割り当てるステップを含むことを特
徴とする方法。 - 【請求項１７】 請求項１２記載の方法において、前記
第１の宛先デバイスを前記第１のＤＭＡコントローラに
割り当てるステップが、前記第２のＤＭＡを前記第１の
宛先デバイスとして割り当てるステップを含むことを特
徴とする方法。 - 【請求項１８】 請求項１２記載の方法において、前記
第１の宛先デバイスを前記第１のＤＭＡコントローラに
割り当てるステップが、第２のＰＣＩインターフェース
を前記第１の宛先デバイスとして割り当てるステップを
含むことを特徴とする方法。 - 【請求項１９】 請求項１２記載の方法において、前記
第２の宛先デバイスを前記第２のＤＭＡコントローラに
割り当てるステップが、前記第１のメモリを前記第２の
宛先デバイスとして割り当てるステップを含むことを特
徴とする方法。 - 【請求項２０】 請求項１２記載の方法において、前記
第２の宛先デバイスを前記第２のＤＭＡコントローラに
割り当てるステップが、一次ＰＣＩインターフェースを
前記第２の宛先デバイスとして割り当てるステップを含
むことを特徴とする方法。 - 【請求項２１】 請求項１２記載の方法において、前記
第２の宛先デバイスを前記第２のＤＭＡコントローラに
割り当てるステップが、第１のＦＩＦＯレジスタを前記
第２の宛先デバイスとして割り当てるステップを含むこ
とを特徴とする方法。 - 【請求項２２】 請求項１２記載の方法において、前記
第１の宛先デバイスを前記第１のＤＭＡコントローラに
割り当てるステップが、第２のＦＩＦＯレジスタを前記
第１の宛先デバイスとして割り当てるステップを含むこ
とを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97036697A | 1997-11-14 | 1997-11-14 | |
| US970366 | 2001-10-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224232A true JPH11224232A (ja) | 1999-08-17 |
Family
ID=25516845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32514398A Pending JPH11224232A (ja) | 1997-11-14 | 1998-11-16 | 同時データ転送可能なコンピュータ・システム及び同時データ転送方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0917066A3 (ja) |
| JP (1) | JPH11224232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391170B1 (ko) * | 2000-12-28 | 2003-07-12 | 엘지전자 주식회사 | 메인 프로세싱 회로 데이터 보드 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5664142A (en) * | 1990-10-01 | 1997-09-02 | International Business Machines Corporation | Chained DMA devices for crossing common buses |
| US5276684A (en) * | 1991-07-22 | 1994-01-04 | International Business Machines Corporation | High performance I/O processor |
| SG47015A1 (en) * | 1994-02-24 | 1998-03-20 | Intel Corp | Apparatus and method for prefetching data to load buffers in a bridge between two buses in a computer |
| US5590377A (en) * | 1995-06-07 | 1996-12-31 | Ast Research, Inc. | Automatic control of distributed DMAs in a PCI bus system supporting dual ISA buses |
| EP0834135B1 (en) * | 1995-06-15 | 2003-01-02 | Intel Corporation | Architecture for an i/o processor that integrates a pci to pci bridge |
-
1998
- 1998-11-06 EP EP98309097A patent/EP0917066A3/en not_active Withdrawn
- 1998-11-16 JP JP32514398A patent/JPH11224232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391170B1 (ko) * | 2000-12-28 | 2003-07-12 | 엘지전자 주식회사 | 메인 프로세싱 회로 데이터 보드 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0917066A3 (en) | 2000-05-31 |
| EP0917066A2 (en) | 1999-05-19 |
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