JPH11212817A5 - - Google Patents
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- JPH11212817A5 JPH11212817A5 JP1998305674A JP30567498A JPH11212817A5 JP H11212817 A5 JPH11212817 A5 JP H11212817A5 JP 1998305674 A JP1998305674 A JP 1998305674A JP 30567498 A JP30567498 A JP 30567498A JP H11212817 A5 JPH11212817 A5 JP H11212817A5
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Description
【特許請求の範囲】
【請求項１】
組み込みマイクロプロセッサをテストするためのテスト及び診断システムであって、
前記組み込みマイクロプロセッサとデバッグ支援論理手段とを含む、ＡＳＩＣであって、
前記デバッグ支援論理手段は、前記組み込みマイクロプロセッサからの情報を監視するためのものであり、
前記デバッグ支援論理手段は、前記組み込みマイクロプロセッサに電気的に結合され、複数の記憶手段を含み、
前記複数の記憶手段は、一致条件の制御セットを格納するための少なくとも第１の記憶セット手段を含み、
監視された情報と、前記制御セット内において設定された前記条件との一致に応答して、前記デバッグ支援論理手段は、組み込みマイクロプロセッサに対して割込みを発生させる、
ことからなる、ＡＳＩＣと、
第１のメモリ手段に格納されたデバッグソフトウェアであって、該第１のメモリ手段は、前記組み込みマイクロプロセッサに電気的に結合されることからなる、デバッグソフトウェア
とを備える、システム。
【請求項２】
前記テスト及び診断システムは、命令オーバレイメモリ手段を含む命令オーバレイハーネス手段を更に備え、
前記命令オーバレイハーネス手段は、前記ＡＳＩＣに電気的に結合されていることからなる、請求項１に記載のシステム。
【請求項３】
前記命令オーバレイハーネス手段は、オーバレイハーネスアドレスをデコードする手段と命令オーバレイイネーブル化手段とを更に含む、請求項２に記載のシステム。
【請求項４】
前記デバッグ支援論理手段内の前記複数の記憶手段のうちの１つは、割込み制御記憶手段であり、
前記割込み制御記憶手段は、前記第１のメモリ手段の一部を、前記命令オーバレイメモリ手段と競合しないアドレスに、マッピングするためのＲＥＭＡＰビットを含むことからなる、請求項３に記載のシステム。
【請求項５】
前記デバッグ支援論理手段は、アドレスバスとデータバスとに電気的に結合されて、該アドレスバスと該データバスとからの情報を監視し、
前記アドレスバスと前記データバスとは、前記組み込みマイクロプロセッサに電気的に結合されていることからなる、請求項１に記載のシステム。
【請求項６】
前記デバッグ支援論理手段の少なくとも１つのレジスタセット内に格納されたアドレスが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたアドレス情報と一致する時には、前記制御セット内に格納された条件の一致が生じる、請求項５に記載のシステム。
【請求項７】
前記デバッグ支援論理手段内に格納されたデータが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたデータ情報と一致する時には、前記制御セット内に格納された条件の一致が生じる、請求項１に記載のシステム。
【請求項８】
（１）前記デバッグ支援論理手段内に格納されたアドレスが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたアドレス情報と一致する時と、
（２）前記デバッグ支援論理手段内に格納されたデータが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたデータ情報と一致する時
との両方の場合において、前記制御セット内に格納された条件の一致が生じることからなる、請求項１に記載のシステム。
【請求項９】
前記デバッグ支援論理手段によって発生させられた割込みに応答して、前記組み込みマイクロプロセッサ上において実行されている実行コードから、前記デバッグソフトウェアへと制御が移される、請求項１に記載のシステム。
【請求項１０】
前記デバッグ支援論理手段の複数のレジスタは、少なくとも１つのレジスタセット、割込み制御記憶手段、及びＩＤ記憶手段を含む、請求項１に記載のシステム。
【請求項１１】
前記ＡＳＩＣは、監視手段に電気的に結合されたＲＥＭＡポートを更に含む、請求項１に記載のシステム。
【請求項１】
組み込みマイクロプロセッサをテストするためのテスト及び診断システムであって、
前記組み込みマイクロプロセッサとデバッグ支援論理手段とを含む、ＡＳＩＣであって、
前記デバッグ支援論理手段は、前記組み込みマイクロプロセッサからの情報を監視するためのものであり、
前記デバッグ支援論理手段は、前記組み込みマイクロプロセッサに電気的に結合され、複数の記憶手段を含み、
前記複数の記憶手段は、一致条件の制御セットを格納するための少なくとも第１の記憶セット手段を含み、
監視された情報と、前記制御セット内において設定された前記条件との一致に応答して、前記デバッグ支援論理手段は、組み込みマイクロプロセッサに対して割込みを発生させる、
ことからなる、ＡＳＩＣと、
第１のメモリ手段に格納されたデバッグソフトウェアであって、該第１のメモリ手段は、前記組み込みマイクロプロセッサに電気的に結合されることからなる、デバッグソフトウェア
とを備える、システム。
【請求項２】
前記テスト及び診断システムは、命令オーバレイメモリ手段を含む命令オーバレイハーネス手段を更に備え、
前記命令オーバレイハーネス手段は、前記ＡＳＩＣに電気的に結合されていることからなる、請求項１に記載のシステム。
【請求項３】
前記命令オーバレイハーネス手段は、オーバレイハーネスアドレスをデコードする手段と命令オーバレイイネーブル化手段とを更に含む、請求項２に記載のシステム。
【請求項４】
前記デバッグ支援論理手段内の前記複数の記憶手段のうちの１つは、割込み制御記憶手段であり、
前記割込み制御記憶手段は、前記第１のメモリ手段の一部を、前記命令オーバレイメモリ手段と競合しないアドレスに、マッピングするためのＲＥＭＡＰビットを含むことからなる、請求項３に記載のシステム。
【請求項５】
前記デバッグ支援論理手段は、アドレスバスとデータバスとに電気的に結合されて、該アドレスバスと該データバスとからの情報を監視し、
前記アドレスバスと前記データバスとは、前記組み込みマイクロプロセッサに電気的に結合されていることからなる、請求項１に記載のシステム。
【請求項６】
前記デバッグ支援論理手段の少なくとも１つのレジスタセット内に格納されたアドレスが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたアドレス情報と一致する時には、前記制御セット内に格納された条件の一致が生じる、請求項５に記載のシステム。
【請求項７】
前記デバッグ支援論理手段内に格納されたデータが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたデータ情報と一致する時には、前記制御セット内に格納された条件の一致が生じる、請求項１に記載のシステム。
【請求項８】
（１）前記デバッグ支援論理手段内に格納されたアドレスが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたアドレス情報と一致する時と、
（２）前記デバッグ支援論理手段内に格納されたデータが、前記アドレスバスにまたがる前記デバッグ支援論理手段によって監視されたデータ情報と一致する時
との両方の場合において、前記制御セット内に格納された条件の一致が生じることからなる、請求項１に記載のシステム。
【請求項９】
前記デバッグ支援論理手段によって発生させられた割込みに応答して、前記組み込みマイクロプロセッサ上において実行されている実行コードから、前記デバッグソフトウェアへと制御が移される、請求項１に記載のシステム。
【請求項１０】
前記デバッグ支援論理手段の複数のレジスタは、少なくとも１つのレジスタセット、割込み制御記憶手段、及びＩＤ記憶手段を含む、請求項１に記載のシステム。
【請求項１１】
前記ＡＳＩＣは、監視手段に電気的に結合されたＲＥＭＡポートを更に含む、請求項１に記載のシステム。
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