JPH11203862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11203862A JPH11203862A JP10004909A JP490998A JPH11203862A JP H11203862 A JPH11203862 A JP H11203862A JP 10004909 A JP10004909 A JP 10004909A JP 490998 A JP490998 A JP 490998A JP H11203862 A JPH11203862 A JP H11203862A
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- voltage
- circuit
- memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 安定かつ高速でかつさらに低消費電力で動作
する大記憶用量の半導体記憶装置を実現する。 【解決手段】 矩形状の半導体基板領域（１）を複数行
複数列の領域に分割し、中央領域（１ｅ）を取囲むよう
にメモリアレイブロック（Ｂ０〜Ｂ７）を配置する。複
数のメモリアレイブロックを複数のバンクに分割する。
この矩形状半導体記憶装置の両側の周辺領域（６９）
を、センスアンプ電源回路を配置する領域（６９ａ，６
９ｂ）として利用して中央領域４隅の領域にワード線上
に伝達される電圧を生成する回路（６１ｅ〜６１ｈ）を
配置する。
する大記憶用量の半導体記憶装置を実現する。 【解決手段】 矩形状の半導体基板領域（１）を複数行
複数列の領域に分割し、中央領域（１ｅ）を取囲むよう
にメモリアレイブロック（Ｂ０〜Ｂ７）を配置する。複
数のメモリアレイブロックを複数のバンクに分割する。
この矩形状半導体記憶装置の両側の周辺領域（６９）
を、センスアンプ電源回路を配置する領域（６９ａ，６
９ｂ）として利用して中央領域４隅の領域にワード線上
に伝達される電圧を生成する回路（６１ｅ〜６１ｈ）を
配置する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、大記憶容量の半導体記憶装置を高速かつ安
定に動作させるためのアレイ配置および電源回路の配置
に関する。この発明の特定的な目的は、大記憶容量のク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リを安定かつ高速に動作させるためのアレイ配置および
電源回路の配置に関し、より具体的には、マルチバンク
クロック同期型半導体記憶装置のアレイ配置および電源
回路の配置に関する。
関し、特に、大記憶容量の半導体記憶装置を高速かつ安
定に動作させるためのアレイ配置および電源回路の配置
に関する。この発明の特定的な目的は、大記憶容量のク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リを安定かつ高速に動作させるためのアレイ配置および
電源回路の配置に関し、より具体的には、マルチバンク
クロック同期型半導体記憶装置のアレイ配置および電源
回路の配置に関する。
【０００２】
【従来の技術】マイクロプロセサと主記憶としてのダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の
動作速度の差を解消し、高速でデータ転送を行なうため
に、たとえばシステムクロックであるクロック信号に同
期して外部信号の取込およびデータの入出力を行なうク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リ（ＳＤＲＡＭ）が用いられる。
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の
動作速度の差を解消し、高速でデータ転送を行なうため
に、たとえばシステムクロックであるクロック信号に同
期して外部信号の取込およびデータの入出力を行なうク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リ（ＳＤＲＡＭ）が用いられる。
【０００３】図３３は、従来のＳＤＲＡＭのデータ読出
時の動作を示すタイミングチャート図である。ＳＤＲＡ
Ｍにおいては、動作モードは、複数の外部信号の状態の
組合せにより与えられる。この複数の外部信号の状態の
組合せは「コマンド」と呼ばれる。図３３において、ク
ロックサイクル♯１においてクロック信号ＣＬＫの立上
がりエッジにおいて、ロウアドレスストローブ信号／Ｒ
ＡＳをＬレベルに設定し、コラムアドレスストローブ信
号／ＣＡＳおよびライトイネーブル信号／ＷＥをＨレベ
ルに保持すると、アクティブコマンドが与えられる。こ
のアクティブコマンドが与えられると、そのときに与え
られたアドレス信号ＡＤをロウアドレス信号Ｘとして内
部で行選択動作が行なわれ、アドレス指定された行が選
択状態へ駆動される。
時の動作を示すタイミングチャート図である。ＳＤＲＡ
Ｍにおいては、動作モードは、複数の外部信号の状態の
組合せにより与えられる。この複数の外部信号の状態の
組合せは「コマンド」と呼ばれる。図３３において、ク
ロックサイクル♯１においてクロック信号ＣＬＫの立上
がりエッジにおいて、ロウアドレスストローブ信号／Ｒ
ＡＳをＬレベルに設定し、コラムアドレスストローブ信
号／ＣＡＳおよびライトイネーブル信号／ＷＥをＨレベ
ルに保持すると、アクティブコマンドが与えられる。こ
のアクティブコマンドが与えられると、そのときに与え
られたアドレス信号ＡＤをロウアドレス信号Ｘとして内
部で行選択動作が行なわれ、アドレス指定された行が選
択状態へ駆動される。
【０００４】クロックサイクル♯３においてクロック信
号ＣＬＫの立上がりエッジにおいて、ロウアドレススト
ローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥ
をＨレベルに保持し、コラムアドレスストローブ信号／
ＣＡＳをＬレベルに設定する。この状態は、リードコマ
ンドと呼ばれ、データ読出が指定される。このリードコ
マンドが与えられると、そのときに与えられたアドレス
信号ＡＤを列アドレス信号Ｙとして内部で列選択動作が
行なわれる。ＳＤＲＡＭにおいては、このリードコマン
ドが与えられてから、ＣＡＳレイテンシと呼ばれるクロ
ックサイクルが経過した後に有効データが出力される。
図３３においては、ＣＡＳレイテンシが２であり、クロ
ックサイクル♯５のクロック信号ＣＬＫの立上がりエッ
ジで有効データＱ０が出力される。
号ＣＬＫの立上がりエッジにおいて、ロウアドレススト
ローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥ
をＨレベルに保持し、コラムアドレスストローブ信号／
ＣＡＳをＬレベルに設定する。この状態は、リードコマ
ンドと呼ばれ、データ読出が指定される。このリードコ
マンドが与えられると、そのときに与えられたアドレス
信号ＡＤを列アドレス信号Ｙとして内部で列選択動作が
行なわれる。ＳＤＲＡＭにおいては、このリードコマン
ドが与えられてから、ＣＡＳレイテンシと呼ばれるクロ
ックサイクルが経過した後に有効データが出力される。
図３３においては、ＣＡＳレイテンシが２であり、クロ
ックサイクル♯５のクロック信号ＣＬＫの立上がりエッ
ジで有効データＱ０が出力される。
【０００５】内部で、この列アドレス信号Ｙを先頭アド
レスとして所定のシーケンスで列アドレス信号が生成さ
れ、順次メモリセルが選択されてデータがクロック信号
ＣＬＫに同期して読出される。１つのリードコマンドが
与えられてから連続して読出されるデータの数はバース
ト長と呼ばれる。図３３においては、バースト長４の場
合のデータ読出が示される。バースト長のデータが読出
されると、出力ハイインピーダンス状態となる。しかし
ながら、内部のメモリセルアレイにおいては行は選択状
態に保持されている。
レスとして所定のシーケンスで列アドレス信号が生成さ
れ、順次メモリセルが選択されてデータがクロック信号
ＣＬＫに同期して読出される。１つのリードコマンドが
与えられてから連続して読出されるデータの数はバース
ト長と呼ばれる。図３３においては、バースト長４の場
合のデータ読出が示される。バースト長のデータが読出
されると、出力ハイインピーダンス状態となる。しかし
ながら、内部のメモリセルアレイにおいては行は選択状
態に保持されている。
【０００６】次いで、クロックサイクル♯９において、
クロック信号ＣＬＫの立上がりエッジにおいて、ロウア
ドレスストローブ信号／ＲＡＳおよびライトイネーブル
信号／ＷＥをＬレベルに設定し、コラムアドレスストロ
ーブ信号／ＣＡＳをＨレベルに設定する。この状態は、
プリチャージコマンドと呼ばれ、選択状態にあったアレ
イが非選択状態へ駆動される。すなわち、選択状態の行
が非選択状態へ駆動され、内部のビット線がすべて所定
のプリチャージ電圧レベルに復帰する。
クロック信号ＣＬＫの立上がりエッジにおいて、ロウア
ドレスストローブ信号／ＲＡＳおよびライトイネーブル
信号／ＷＥをＬレベルに設定し、コラムアドレスストロ
ーブ信号／ＣＡＳをＨレベルに設定する。この状態は、
プリチャージコマンドと呼ばれ、選択状態にあったアレ
イが非選択状態へ駆動される。すなわち、選択状態の行
が非選択状態へ駆動され、内部のビット線がすべて所定
のプリチャージ電圧レベルに復帰する。
【０００７】図３４は、ＳＤＲＡＭのデータ書込時の外
部信号の状態を示すタイミングチャート図である。図３
３に示すデータ読出時と同様にして、クロックサイクル
♯１においてアクティブコマンドが与えられ、そのとき
のアドレス信号ＡＤを行アドレス信号Ｘとして行選択動
作が行なわれる。
部信号の状態を示すタイミングチャート図である。図３
３に示すデータ読出時と同様にして、クロックサイクル
♯１においてアクティブコマンドが与えられ、そのとき
のアドレス信号ＡＤを行アドレス信号Ｘとして行選択動
作が行なわれる。
【０００８】次いで、クロックサイクル♯３において、
ロウアドレスストローブ信号／ＲＡＳをＨレベル、コラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥをＬレベルに設定する。この状態は、ラ
イトコマンドと呼ばれ、データ書込が指定される。この
ときに与えられたアドレス信号ＡＤを列アドレス信号Ｙ
として、データの書込が行なわれる。データ書込時にお
いては、ライトコマンドが与えられたときに同時に書込
データＤ０が与えられ、以降順次クロックサイクル♯
４、♯５および♯６のそれぞれのクロック信号ＣＬＫの
立上がりエッジで外部からの書込データＤ１、Ｄ２およ
びＤ３が内部へ取込まれる。これらの書込データＤ０〜
Ｄ３は、所定のシーケンスで選択メモリセルへ書込まれ
る。このデータ書込時においても、列アドレス信号Ｙを
先頭アドレスとして、所定のシーケンスで内部で列アド
レス信号が発生され、メモリセルの選択が行なわれる。
データの書込が完了すると、クロックサイクル♯９にお
いてプリチャージコマンドが与えられ、選択状態のアレ
イが、非選択状態へ駆動される。
ロウアドレスストローブ信号／ＲＡＳをＨレベル、コラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥをＬレベルに設定する。この状態は、ラ
イトコマンドと呼ばれ、データ書込が指定される。この
ときに与えられたアドレス信号ＡＤを列アドレス信号Ｙ
として、データの書込が行なわれる。データ書込時にお
いては、ライトコマンドが与えられたときに同時に書込
データＤ０が与えられ、以降順次クロックサイクル♯
４、♯５および♯６のそれぞれのクロック信号ＣＬＫの
立上がりエッジで外部からの書込データＤ１、Ｄ２およ
びＤ３が内部へ取込まれる。これらの書込データＤ０〜
Ｄ３は、所定のシーケンスで選択メモリセルへ書込まれ
る。このデータ書込時においても、列アドレス信号Ｙを
先頭アドレスとして、所定のシーケンスで内部で列アド
レス信号が発生され、メモリセルの選択が行なわれる。
データの書込が完了すると、クロックサイクル♯９にお
いてプリチャージコマンドが与えられ、選択状態のアレ
イが、非選択状態へ駆動される。
【０００９】この図３３および図３４に示すように、外
部信号をクロック信号ＣＬＫの立上がりエッジで取込み
その状態を判定することにより、外部信号のタイミング
は、クロック信号ＣＬＫに対して決定され、外部信号の
スキューによるタイミングマージンを考慮する必要がな
く、内部動作開始タイミングを早くすることができ、高
速アクセスが可能となる。また、データは、クロック信
号ＣＬＫの立上がりエッジでサンプリングされるため、
クロック信号ＣＬＫと同じ周波数で入出力することがで
き、高速のデータ転送が可能となる。
部信号をクロック信号ＣＬＫの立上がりエッジで取込み
その状態を判定することにより、外部信号のタイミング
は、クロック信号ＣＬＫに対して決定され、外部信号の
スキューによるタイミングマージンを考慮する必要がな
く、内部動作開始タイミングを早くすることができ、高
速アクセスが可能となる。また、データは、クロック信
号ＣＬＫの立上がりエッジでサンプリングされるため、
クロック信号ＣＬＫと同じ周波数で入出力することがで
き、高速のデータ転送が可能となる。
【００１０】
【発明が解決しようとする課題】図３５は、従来のＳＤ
ＲＡＭのアレイブロックおよび内部電源回路の配置を概
略的に示す図である。図３５において、従来のＳＤＲＡ
Ｍは、矩形状の半導体チップＣＨを４分割した領域それ
ぞれに、メモリアレイブロックＭＢ♯０〜ＭＢ♯３が配
置される。これらのメモリアレイブロックＭＢ♯０〜Ｍ
Ｂ♯３の各々は、たとえば１６Ｍビットの記憶容量を備
え、また行を選択するための行アドレスデコーダ、列を
選択するためのコラムアドレスデコーダ、および選択メ
モリセルのデータの検知および増幅を行なうためのセン
スアンプを含む。
ＲＡＭのアレイブロックおよび内部電源回路の配置を概
略的に示す図である。図３５において、従来のＳＤＲＡ
Ｍは、矩形状の半導体チップＣＨを４分割した領域それ
ぞれに、メモリアレイブロックＭＢ♯０〜ＭＢ♯３が配
置される。これらのメモリアレイブロックＭＢ♯０〜Ｍ
Ｂ♯３の各々は、たとえば１６Ｍビットの記憶容量を備
え、また行を選択するための行アドレスデコーダ、列を
選択するためのコラムアドレスデコーダ、および選択メ
モリセルのデータの検知および増幅を行なうためのセン
スアンプを含む。
【００１１】この半導体チップＣＨの長辺方向について
の中央領域ＣＲａにおいて、センスアンプに対する電源
電圧を供給するためのセンス電源回路ＳＶＤＣと、周辺
回路に対する電源電圧を供給するための周辺電源回路Ｐ
ＶＤＣと、選択ワード線（行に対応して配置される）上
に伝達される昇圧電圧Ｖｐｐを発生するためのアレイ用
昇圧回路ＷＢＣを含む。この中央領域ＣＲａに内部電源
回路ＳＶＤＣ、ＰＶＤＣ、およびＷＢＣが配置されるの
は、半導体チップＣＨの短辺方向についての中央領域Ｃ
Ｒｂには、入出力回路および制御回路が配置されるため
である。また、これらのメモリアレイブロックＭＢ♯０
〜ＭＢ♯３に対するこれらの内部電源電圧を伝達するた
めの電源線の長さを等しくするためである。
の中央領域ＣＲａにおいて、センスアンプに対する電源
電圧を供給するためのセンス電源回路ＳＶＤＣと、周辺
回路に対する電源電圧を供給するための周辺電源回路Ｐ
ＶＤＣと、選択ワード線（行に対応して配置される）上
に伝達される昇圧電圧Ｖｐｐを発生するためのアレイ用
昇圧回路ＷＢＣを含む。この中央領域ＣＲａに内部電源
回路ＳＶＤＣ、ＰＶＤＣ、およびＷＢＣが配置されるの
は、半導体チップＣＨの短辺方向についての中央領域Ｃ
Ｒｂには、入出力回路および制御回路が配置されるため
である。また、これらのメモリアレイブロックＭＢ♯０
〜ＭＢ♯３に対するこれらの内部電源電圧を伝達するた
めの電源線の長さを等しくするためである。
【００１２】センス電源回路ＳＶＤＣは、外部から与え
られる電源電圧を内部で低い電圧レベルに降圧し、また
周辺電源回路も、外部から与えられる電源電圧を降圧す
る。この内部で外部電源電圧を降圧するのは、以下の理
由による。外部のロジックまたはプロセサなどは、ＤＲ
ＡＭほど微細化が進んでいない。ＤＲＡＭの微細化され
た素子（ＭＯＳトランジスタ）の耐圧特性を保証するた
めには、この微細化に応じて電源電圧を低下させる必要
がある（ＭＯＳトランジスタのゲート絶縁膜の耐圧を保
証するため）。一方、外部のプロセサまたはロジックに
おいて電源電圧を低くした場合、動作速度が低下する
（ＭＯＳトランジスタはそれほど微細化されていないた
め）。したがって、外部のたとえばシステム電源電圧を
ＤＲＡＭ内部で降圧し、素子の耐圧特性を保証するとと
もに、外部のロジックまたはプロセサの動作特性を保証
する。
られる電源電圧を内部で低い電圧レベルに降圧し、また
周辺電源回路も、外部から与えられる電源電圧を降圧す
る。この内部で外部電源電圧を降圧するのは、以下の理
由による。外部のロジックまたはプロセサなどは、ＤＲ
ＡＭほど微細化が進んでいない。ＤＲＡＭの微細化され
た素子（ＭＯＳトランジスタ）の耐圧特性を保証するた
めには、この微細化に応じて電源電圧を低下させる必要
がある（ＭＯＳトランジスタのゲート絶縁膜の耐圧を保
証するため）。一方、外部のプロセサまたはロジックに
おいて電源電圧を低くした場合、動作速度が低下する
（ＭＯＳトランジスタはそれほど微細化されていないた
め）。したがって、外部のたとえばシステム電源電圧を
ＤＲＡＭ内部で降圧し、素子の耐圧特性を保証するとと
もに、外部のロジックまたはプロセサの動作特性を保証
する。
【００１３】アレイ昇圧回路ＷＢＣが用いられるのは以
下の理由による。この昇圧電圧Ｖｐｐは、選択ワード線
上に伝達される。ＳＤＲＡＭは、標準ＤＲＡＭと同様、
メモリセルは、ｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタとキャパシタとを含む。した
がって、このアクセストランジスタにおけるしきい値電
圧の損失を防止し、確実にフル電源電圧レベルのデータ
をキャパシタに書込むために、この電源電圧よりも高い
昇圧電圧Ｖｐｐを選択ワード線上に伝達する。
下の理由による。この昇圧電圧Ｖｐｐは、選択ワード線
上に伝達される。ＳＤＲＡＭは、標準ＤＲＡＭと同様、
メモリセルは、ｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタとキャパシタとを含む。した
がって、このアクセストランジスタにおけるしきい値電
圧の損失を防止し、確実にフル電源電圧レベルのデータ
をキャパシタに書込むために、この電源電圧よりも高い
昇圧電圧Ｖｐｐを選択ワード線上に伝達する。
【００１４】図３６は、図３５に示すセンス電源回路お
よび周辺電源回路の構成の一例を示す図である。図３６
においては、これらのセンス電源回路ＳＶＤＣおよび周
辺電源回路ＰＶＤＣが同じ共通の構成を備えるため、電
源回路を符号ＶＤＣで示す。
よび周辺電源回路の構成の一例を示す図である。図３６
においては、これらのセンス電源回路ＳＶＤＣおよび周
辺電源回路ＰＶＤＣが同じ共通の構成を備えるため、電
源回路を符号ＶＤＣで示す。
【００１５】内部電源回路ＶＤＣは、内部電源電圧Ｖｉ
ｎと所定の電圧レベルの基準電圧Ｖｒｅｆと比較する比
較器ＣＭＰと、外部電源ノードＥＸと内部電源線の間に
接続され、この比較器ＣＭＰの出力信号に従って、外部
電源ノードＥＸから内部電源線に電流を供給するドライ
ブトランジスタＤＲを含む。
ｎと所定の電圧レベルの基準電圧Ｖｒｅｆと比較する比
較器ＣＭＰと、外部電源ノードＥＸと内部電源線の間に
接続され、この比較器ＣＭＰの出力信号に従って、外部
電源ノードＥＸから内部電源線に電流を供給するドライ
ブトランジスタＤＲを含む。
【００１６】基準電圧Ｖｒｅｆよりも内部電源電圧Ｖｉ
ｎが高い場合には、比較器ＣＭＰの出力信号がハイレベ
ルとなり、ドライブトランジスタＤＲがオフ状態とな
り、外部電源ノードＥＸから内部電源線への電流供給を
停止する。一方、基準電圧Ｖｒｅｆよりも内部電源電圧
Ｖｉｎが低い場合には、比較器ＣＭＰの出力信号がロー
レベルとなり、ドライブトランジスタＤＲのコンダクタ
ンスが大きくなり、外部電源ノードＥＸから内部電源線
上に電流を供給し内部電源電圧Ｖｉｎの電圧レベルを上
昇させる。したがって、内部電源電圧Ｖｉｎは、ほぼ基
準電圧Ｖｒｅｆの電圧レベルに保持される。この基準電
圧Ｖｒｅｆの電圧レベルを適当な値に設定することによ
り、所望の電圧レベルの内部電源電圧Ｖｉｎが生成され
る。
ｎが高い場合には、比較器ＣＭＰの出力信号がハイレベ
ルとなり、ドライブトランジスタＤＲがオフ状態とな
り、外部電源ノードＥＸから内部電源線への電流供給を
停止する。一方、基準電圧Ｖｒｅｆよりも内部電源電圧
Ｖｉｎが低い場合には、比較器ＣＭＰの出力信号がロー
レベルとなり、ドライブトランジスタＤＲのコンダクタ
ンスが大きくなり、外部電源ノードＥＸから内部電源線
上に電流を供給し内部電源電圧Ｖｉｎの電圧レベルを上
昇させる。したがって、内部電源電圧Ｖｉｎは、ほぼ基
準電圧Ｖｒｅｆの電圧レベルに保持される。この基準電
圧Ｖｒｅｆの電圧レベルを適当な値に設定することによ
り、所望の電圧レベルの内部電源電圧Ｖｉｎが生成され
る。
【００１７】図３７は、図３５に示すアレイ昇圧回路Ｗ
ＢＣの構成の一例を示す図である。図３７において、ア
レイ昇圧回路ＷＢＣは、クロック信号ＣＬＫｐに従って
チャージポンプ動作を行なって昇圧電圧Ｖｐｐを発生す
るチャージポンプ回路ＷＢＣａを含む。このチャージポ
ンプ回路ＷＢＣａは、キャパシタのチャージポンプ動作
を利用する。
ＢＣの構成の一例を示す図である。図３７において、ア
レイ昇圧回路ＷＢＣは、クロック信号ＣＬＫｐに従って
チャージポンプ動作を行なって昇圧電圧Ｖｐｐを発生す
るチャージポンプ回路ＷＢＣａを含む。このチャージポ
ンプ回路ＷＢＣａは、キャパシタのチャージポンプ動作
を利用する。
【００１８】このような電源回路ＶＤＣおよび昇圧回路
ＷＢＣを用いた場合以下のような問題が生じる。
ＷＢＣを用いた場合以下のような問題が生じる。
【００１９】図３５に示すように、メモリアレイブロッ
クＭＢ♯０〜ＭＢ♯３の間の中央領域ＣＲａにセンス電
源回路ＳＶＤＣが配置される。メモリアレイブロックＭ
Ｂ♯０〜ＭＢ♯３が１つのバンクを構成する場合、これ
らのアレイブロックＭＢ♯０〜ＭＢ♯３それぞれにおい
てメモリセル選択動作が行なわれる。このメモリアレイ
ブロックＭＢ♯０〜ＭＢ♯３において同時にメモリセル
の選択動作が行なわれる場合、センス電源回路ＳＶＤＣ
は、これらのメモリアレイブロックＭＢ♯０〜ＭＢ♯３
に含まれるセンスアンプに電流を供給する必要がある。
したがって、このセンス電源回路ＳＶＤＣのドライブト
ランジスタＤＲは、大きな電流駆動力を有する必要があ
り、そのサイズ（チャネル幅）は十分大きくされる。し
たがって、センス動作時、大きなサイズ（チャネル幅）
を有するドライブトランジスタＤＲを介して電流が流れ
るため、このセンス動作時におけるＤＣ電流（アクティ
ブＤＣ電流：センス動作時における動作電流の平均値）
を小さくすることができず、消費電流が大きくなるとい
う問題が生じる。
クＭＢ♯０〜ＭＢ♯３の間の中央領域ＣＲａにセンス電
源回路ＳＶＤＣが配置される。メモリアレイブロックＭ
Ｂ♯０〜ＭＢ♯３が１つのバンクを構成する場合、これ
らのアレイブロックＭＢ♯０〜ＭＢ♯３それぞれにおい
てメモリセル選択動作が行なわれる。このメモリアレイ
ブロックＭＢ♯０〜ＭＢ♯３において同時にメモリセル
の選択動作が行なわれる場合、センス電源回路ＳＶＤＣ
は、これらのメモリアレイブロックＭＢ♯０〜ＭＢ♯３
に含まれるセンスアンプに電流を供給する必要がある。
したがって、このセンス電源回路ＳＶＤＣのドライブト
ランジスタＤＲは、大きな電流駆動力を有する必要があ
り、そのサイズ（チャネル幅）は十分大きくされる。し
たがって、センス動作時、大きなサイズ（チャネル幅）
を有するドライブトランジスタＤＲを介して電流が流れ
るため、このセンス動作時におけるＤＣ電流（アクティ
ブＤＣ電流：センス動作時における動作電流の平均値）
を小さくすることができず、消費電流が大きくなるとい
う問題が生じる。
【００２０】また、センス電源回路ＳＶＤＣは、中央領
域ＣＲａに配置されているものの、メモリアレイブロッ
クＭＢ♯０〜ＭＢ♯３から全く等距離の位置に配置され
ているわけではない。したがって、センス電源回路ＳＶ
ＤＣからメモリアレイブロックＭＢ♯０〜ＭＢ♯３に対
する電源線の長さが異なる。このセンス電源線の長さが
異なる場合、センス電源線のインピーダンスが異なり、
したがってセンス電源線におけるセンスアンプ電源電圧
の低下量が異なる。したがって、このインピーダンスの
小さい電源線における電源電圧低下（センス動作時流れ
る電流による電圧低下）を考慮して、センス用電源回路
ＳＶＤＣの電源供給力を決定した場合、インピーダンス
の大きなセンス電源線においては、より大きな電圧降下
が生じ、正確なセンス動作を行なうことができなくな
る。一方、このインピーダンスの大きなセンスアンプ電
源線における電圧降下を考慮してセンス電源回路ＳＶＤ
Ｃの電流駆動力を決定した場合、インピーダンスの小さ
なセンス電源線に対しては不必要に電流が供給されるこ
とになり、不必要な電流が消費される。したがって、こ
のセンスアンプ電源線のインピーダンスの不平衡によ
り、センスアンプ電源電圧に対するマージンが小さくな
り、安定な動作を保証することができなくなるという問
題が生じる。
域ＣＲａに配置されているものの、メモリアレイブロッ
クＭＢ♯０〜ＭＢ♯３から全く等距離の位置に配置され
ているわけではない。したがって、センス電源回路ＳＶ
ＤＣからメモリアレイブロックＭＢ♯０〜ＭＢ♯３に対
する電源線の長さが異なる。このセンス電源線の長さが
異なる場合、センス電源線のインピーダンスが異なり、
したがってセンス電源線におけるセンスアンプ電源電圧
の低下量が異なる。したがって、このインピーダンスの
小さい電源線における電源電圧低下（センス動作時流れ
る電流による電圧低下）を考慮して、センス用電源回路
ＳＶＤＣの電源供給力を決定した場合、インピーダンス
の大きなセンス電源線においては、より大きな電圧降下
が生じ、正確なセンス動作を行なうことができなくな
る。一方、このインピーダンスの大きなセンスアンプ電
源線における電圧降下を考慮してセンス電源回路ＳＶＤ
Ｃの電流駆動力を決定した場合、インピーダンスの小さ
なセンス電源線に対しては不必要に電流が供給されるこ
とになり、不必要な電流が消費される。したがって、こ
のセンスアンプ電源線のインピーダンスの不平衡によ
り、センスアンプ電源電圧に対するマージンが小さくな
り、安定な動作を保証することができなくなるという問
題が生じる。
【００２１】またこのセンス電源回路ＳＶＤＣのドライ
ブトランジスタＤＲのサイズ（チャネル幅）を大きくし
た場合、センス動作時大きな電流がドライブトランジス
タＤＲを介して流れ、内部電源電圧（センスアンプ電源
電圧）Ｖｉｎの低下を補償する。この場合、大きな電流
により、内部電源電圧Ｖｉｎのリンギングが生じ、内部
電源電圧Ｖｉｎが振動し、安定レベルに到達するのに長
時間を要し、センス動作を安定に行なうことができなく
なるという問題が生じる（メモリセルのデータは、セン
スアンプ電源電圧レベルに保持されるため）。この場
合、したがって、各ビット線上に読出されたメモリセル
のデータが安定化するまでに長時間を要し、高速アクセ
スを実現することができなくなる。
ブトランジスタＤＲのサイズ（チャネル幅）を大きくし
た場合、センス動作時大きな電流がドライブトランジス
タＤＲを介して流れ、内部電源電圧（センスアンプ電源
電圧）Ｖｉｎの低下を補償する。この場合、大きな電流
により、内部電源電圧Ｖｉｎのリンギングが生じ、内部
電源電圧Ｖｉｎが振動し、安定レベルに到達するのに長
時間を要し、センス動作を安定に行なうことができなく
なるという問題が生じる（メモリセルのデータは、セン
スアンプ電源電圧レベルに保持されるため）。この場
合、したがって、各ビット線上に読出されたメモリセル
のデータが安定化するまでに長時間を要し、高速アクセ
スを実現することができなくなる。
【００２２】これは、周辺用電源回路ＰＶＤＣにおいて
も同様である。さらに、アレイ用昇圧回路ＷＢＣは、選
択ワード線上に伝達される昇圧電圧Ｖｐｐを生成する。
この場合においても、メモリアレイブロックＭＢ♯０〜
ＭＢ♯３に対する昇圧電圧伝達線の長さが異なるため、
メモリアレイブロックＭＢ♯０〜ＭＢ♯３に対する選択
ワード線上に伝達される昇圧電圧Ｖｐｐの電圧レベルが
異なり、正確なメモリセルデータの書込を保証すること
ができなくなる。このアレイ用昇圧回路ＷＢＣの駆動力
を十分大きくした場合、必要以上に、昇圧電圧Ｖｐｐの
電圧レベルが上昇することが考えられる。この場合、微
細化されたＭＯＳトランジスタのゲート絶縁膜の耐圧特
性を十分に補償することができなくなる。また、このよ
うな昇圧電圧Ｖｐｐの電圧レベルが高くなるのを防止す
るために、アレイ用昇圧回路ＷＢＣの駆動力を比較的小
さくした場合、ワード線が順次高速で選択される場合、
この昇圧電圧Ｖｐｐの電圧レベルが十分に元の電圧レベ
ルに復帰する前に、次のワード線選択動作が行なわれる
ことが考えられ、所望の電圧レベルのワード線駆動電圧
を選択ワード線上に伝達することができず、高速読出を
行なうことができず、センスタイミングを遅らせる必要
が生じる（昇圧電圧Ｖｐｐより、アクセストランジスタ
のコンダクタンスを十分大きくし、キャパシタから対応
のビット線への電荷転送を高速化することができなくな
るため）。
も同様である。さらに、アレイ用昇圧回路ＷＢＣは、選
択ワード線上に伝達される昇圧電圧Ｖｐｐを生成する。
この場合においても、メモリアレイブロックＭＢ♯０〜
ＭＢ♯３に対する昇圧電圧伝達線の長さが異なるため、
メモリアレイブロックＭＢ♯０〜ＭＢ♯３に対する選択
ワード線上に伝達される昇圧電圧Ｖｐｐの電圧レベルが
異なり、正確なメモリセルデータの書込を保証すること
ができなくなる。このアレイ用昇圧回路ＷＢＣの駆動力
を十分大きくした場合、必要以上に、昇圧電圧Ｖｐｐの
電圧レベルが上昇することが考えられる。この場合、微
細化されたＭＯＳトランジスタのゲート絶縁膜の耐圧特
性を十分に補償することができなくなる。また、このよ
うな昇圧電圧Ｖｐｐの電圧レベルが高くなるのを防止す
るために、アレイ用昇圧回路ＷＢＣの駆動力を比較的小
さくした場合、ワード線が順次高速で選択される場合、
この昇圧電圧Ｖｐｐの電圧レベルが十分に元の電圧レベ
ルに復帰する前に、次のワード線選択動作が行なわれる
ことが考えられ、所望の電圧レベルのワード線駆動電圧
を選択ワード線上に伝達することができず、高速読出を
行なうことができず、センスタイミングを遅らせる必要
が生じる（昇圧電圧Ｖｐｐより、アクセストランジスタ
のコンダクタンスを十分大きくし、キャパシタから対応
のビット線への電荷転送を高速化することができなくな
るため）。
【００２３】この図３５に示すＳＤＲＡＭのメモリアレ
イブロックＭＢ♯０〜ＭＢ♯３は、それぞれコラムデコ
ーダおよびロウデコーダならびにセンスアンプ回路を含
んでいる。このＳＤＲＡＭにおいては、動作モードはコ
マンドの形で与えられ、そのコマンドが与えられたとき
のアドレス信号に従ってアドレス指定されたメモリセル
へのアクセスが行なわれる。したがって、このコマンド
と同時にバンクアドレス信号を与えた場合、これらのメ
モリアレイブロックＭＢ♯０〜ＭＢ♯３をバンクとして
動作させることが可能となる（バンクアドレスで指定さ
れたメモリアレイブロックのみを動作させる）。したが
って、各バンクインターリーブ対応で動作させることに
より、ページ切換時などにおいても、バンクの切換で連
続的にデータアクセスを行なうことができる。
イブロックＭＢ♯０〜ＭＢ♯３は、それぞれコラムデコ
ーダおよびロウデコーダならびにセンスアンプ回路を含
んでいる。このＳＤＲＡＭにおいては、動作モードはコ
マンドの形で与えられ、そのコマンドが与えられたとき
のアドレス信号に従ってアドレス指定されたメモリセル
へのアクセスが行なわれる。したがって、このコマンド
と同時にバンクアドレス信号を与えた場合、これらのメ
モリアレイブロックＭＢ♯０〜ＭＢ♯３をバンクとして
動作させることが可能となる（バンクアドレスで指定さ
れたメモリアレイブロックのみを動作させる）。したが
って、各バンクインターリーブ対応で動作させることに
より、ページ切換時などにおいても、バンクの切換で連
続的にデータアクセスを行なうことができる。
【００２４】しかしながら、このバンク構成において
は、各バンクは互いに独立に選択状態および非選択状態
（アレイ活性状態およびアレイ非活性状態）へ駆動され
る。したがって、センス電源回路ＳＶＤＣは、このイン
ターリーブでバンクが駆動される場合、常時動作して、
センスアンプへ電流を供給する必要があり、また周辺回
路も同様である。加えて、アレイ昇圧回路ＷＣも同様で
ある。したがって、このバンク構成の場合においても、
先に述べたシングルバンク構成における問題と同様の問
題が生じる。特に、このような問題は、メモリ容量が、
たとえば１２８Ｍビットまたは１Ｇビットと大きくな
り、メモリアレイブロックＭＢ♯０〜ＭＢ♯３に含まれ
るメモリセルの数が大きくなると、よりこれらの配線イ
ンピーダンスの差が顕著となり、より大きな問題とな
る。
は、各バンクは互いに独立に選択状態および非選択状態
（アレイ活性状態およびアレイ非活性状態）へ駆動され
る。したがって、センス電源回路ＳＶＤＣは、このイン
ターリーブでバンクが駆動される場合、常時動作して、
センスアンプへ電流を供給する必要があり、また周辺回
路も同様である。加えて、アレイ昇圧回路ＷＣも同様で
ある。したがって、このバンク構成の場合においても、
先に述べたシングルバンク構成における問題と同様の問
題が生じる。特に、このような問題は、メモリ容量が、
たとえば１２８Ｍビットまたは１Ｇビットと大きくな
り、メモリアレイブロックＭＢ♯０〜ＭＢ♯３に含まれ
るメモリセルの数が大きくなると、よりこれらの配線イ
ンピーダンスの差が顕著となり、より大きな問題とな
る。
【００２５】図３８は、従来のＳＤＲＡＭの電源回路配
置の他の例を示す図である。この図３８に示すＳＤＲＡ
Ｍにおいて、半導体チップＣＨの短辺方向についての中
央領域ＣＲｂの外部周辺領域に、センス電源回路ＳＶＤ
ＣａおよびＳＶＤＣｂが配置される。センス電源回路Ｓ
ＶＤＣａは、メモリアレイブロックＭＢ♯０およびＭＢ
♯１に含まれるセンスアンプに対する電源電圧を供給す
る。センス電源回路ＳＶＤＣｂは、メモリアレイブロッ
クＭＢ♯２およびＭＢ♯３に含まれるセンスアンプ回路
に対する電源電圧を供給する。
置の他の例を示す図である。この図３８に示すＳＤＲＡ
Ｍにおいて、半導体チップＣＨの短辺方向についての中
央領域ＣＲｂの外部周辺領域に、センス電源回路ＳＶＤ
ＣａおよびＳＶＤＣｂが配置される。センス電源回路Ｓ
ＶＤＣａは、メモリアレイブロックＭＢ♯０およびＭＢ
♯１に含まれるセンスアンプに対する電源電圧を供給す
る。センス電源回路ＳＶＤＣｂは、メモリアレイブロッ
クＭＢ♯２およびＭＢ♯３に含まれるセンスアンプ回路
に対する電源電圧を供給する。
【００２６】周辺回路に対する電源電圧を供給する周辺
電源回路ＰＶＤＣおよび選択ワード線上に伝達される昇
圧電圧Ｖｐｐを発生するアレイ昇圧回路ＷＢＣは、図３
５に示す構成と同様、半導体チップＣＨの長辺方向につ
いての中央領域ＣＲａに配置される。
電源回路ＰＶＤＣおよび選択ワード線上に伝達される昇
圧電圧Ｖｐｐを発生するアレイ昇圧回路ＷＢＣは、図３
５に示す構成と同様、半導体チップＣＨの長辺方向につ
いての中央領域ＣＲａに配置される。
【００２７】この図３８に示す電源回路の配置において
は、最も大量に電流が消費されるセンス動作時において
安定に電流を供給するために、２つのセンス電源回路Ｓ
ＶＤＣａおよびＳＶＤＣｂが設けられる。この場合、セ
ンス電源回路ＳＶＤＣａおよびＳＶＤＣｂは、１つのセ
ンス電源回路の構成に比べて、ほぼ半分の電流消費をそ
れぞれ生じる。したがって、これらのセンス電源回路Ｓ
ＶＤＣａおよびＳＶＤＣｂに含まれるドライブトランジ
スタのサイズ（チャネル幅）は小さくすることができ、
電流供給量を小さくして、安定なセンス動作時のビット
線充電電流の供給を図る。しかしながら、メモリアレイ
ブロックＭＢ♯０〜ＭＢ♯３の記憶容量が増大した場
合、応じてメモリセルの数も増大し、したがってメモリ
セル列の数も増加する。１行に接続されるメモリセルの
数の最大値はワード線容量により決定されており、また
１列に接続されるメモリセルの数は、ビット線容量とメ
モリセルキャパシタの比により決定される。したがっ
て、記憶容量が増加した場合、行および列の数も増加す
る。したがって、センスアンプの数も増加し、応じて、
これらのセンス電源回路ＳＶＤＣａおよびＳＶＤＣｂが
供給すべきセンス電流（ビット線充電電流）も大きくな
り、大記憶容量時において、同様、安定に発振を生じさ
せることなく、センスアンプ電源電圧を供給することが
できなくなるという問題が生じる。
は、最も大量に電流が消費されるセンス動作時において
安定に電流を供給するために、２つのセンス電源回路Ｓ
ＶＤＣａおよびＳＶＤＣｂが設けられる。この場合、セ
ンス電源回路ＳＶＤＣａおよびＳＶＤＣｂは、１つのセ
ンス電源回路の構成に比べて、ほぼ半分の電流消費をそ
れぞれ生じる。したがって、これらのセンス電源回路Ｓ
ＶＤＣａおよびＳＶＤＣｂに含まれるドライブトランジ
スタのサイズ（チャネル幅）は小さくすることができ、
電流供給量を小さくして、安定なセンス動作時のビット
線充電電流の供給を図る。しかしながら、メモリアレイ
ブロックＭＢ♯０〜ＭＢ♯３の記憶容量が増大した場
合、応じてメモリセルの数も増大し、したがってメモリ
セル列の数も増加する。１行に接続されるメモリセルの
数の最大値はワード線容量により決定されており、また
１列に接続されるメモリセルの数は、ビット線容量とメ
モリセルキャパシタの比により決定される。したがっ
て、記憶容量が増加した場合、行および列の数も増加す
る。したがって、センスアンプの数も増加し、応じて、
これらのセンス電源回路ＳＶＤＣａおよびＳＶＤＣｂが
供給すべきセンス電流（ビット線充電電流）も大きくな
り、大記憶容量時において、同様、安定に発振を生じさ
せることなく、センスアンプ電源電圧を供給することが
できなくなるという問題が生じる。
【００２８】周辺電源回路ＰＶＤＣおよびアレイ昇圧回
路ＷＢＣは、図３５に示す構成と同様、メモリアレイブ
ロックＭＢ♯０〜ＭＢ♯３に共通にそれぞれ１つ設けら
れているだけであり、先の図３５に示す構成と同様の問
題が生じる。
路ＷＢＣは、図３５に示す構成と同様、メモリアレイブ
ロックＭＢ♯０〜ＭＢ♯３に共通にそれぞれ１つ設けら
れているだけであり、先の図３５に示す構成と同様の問
題が生じる。
【００２９】制御回路からの信号伝搬遅延を大記憶容量
メモリにおいても増加させず、高速動作させることを目
的として、制御回路周辺にメモリアレイブロックを配置
し、制御回路から各メモリアレイブロックに対する信号
線の距離を等しくし、信号伝搬遅延を低下させる構成
が、たとえば特開平９−７４１４７１号公報に示されて
いる。しかしながら、この先行技術は、単に制御回路と
メモリアレイブロックとの配置関係について考慮してい
るだけであり、バンク構成の場合どのようにメモリアレ
イブロックをバンクに分割するかおよび電源回路をどの
ようにシングルバンク構成およびマルチバンク構成いず
れにおいても配置させるかについては何ら考慮していな
い。
メモリにおいても増加させず、高速動作させることを目
的として、制御回路周辺にメモリアレイブロックを配置
し、制御回路から各メモリアレイブロックに対する信号
線の距離を等しくし、信号伝搬遅延を低下させる構成
が、たとえば特開平９−７４１４７１号公報に示されて
いる。しかしながら、この先行技術は、単に制御回路と
メモリアレイブロックとの配置関係について考慮してい
るだけであり、バンク構成の場合どのようにメモリアレ
イブロックをバンクに分割するかおよび電源回路をどの
ようにシングルバンク構成およびマルチバンク構成いず
れにおいても配置させるかについては何ら考慮していな
い。
【００３０】それゆえ、この発明の目的は、安定かつ高
速に動作することのできる半導体記憶装置を提供するこ
とである。
速に動作することのできる半導体記憶装置を提供するこ
とである。
【００３１】この発明の他の目的は、安定動作および高
速動作を実現するアレイ配置を備えた半導体記憶装置を
実現することである。
速動作を実現するアレイ配置を備えた半導体記憶装置を
実現することである。
【００３２】この発明のさらに他の目的は、安定動作お
よび高速動作を実現する内部電源回路配置を備えた半導
体記憶装置を提供することである。
よび高速動作を実現する内部電源回路配置を備えた半導
体記憶装置を提供することである。
【００３３】この発明のさらに他の目的は、安定および
高速動作性能を損なうことなく大記憶容量を実現するこ
とのできるアレイおよび内部電源回路配置を備えたマル
チバンク半導体記憶装置を提供することである。
高速動作性能を損なうことなく大記憶容量を実現するこ
とのできるアレイおよび内部電源回路配置を備えたマル
チバンク半導体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、矩形状半導体基板領域の中央部に配置される
中央領域を取囲むようにかつ互いに分離して配置され、
かつさらに各々が行列状に配列される複数のメモリセル
を含む複数のメモリブロックと、この矩形状半導体基板
領域の第１の方向についての両端部の複数のメモリブロ
ックの外部に位置する周辺領域内に配置され、これら複
数のメモリブロック内のメモリセルへ伝達される電圧を
生成するための複数のアレイ電源回路と、中央領域に配
置され、複数のメモリブロックへのアクセスを制御する
ための制御回路を備える。
憶装置は、矩形状半導体基板領域の中央部に配置される
中央領域を取囲むようにかつ互いに分離して配置され、
かつさらに各々が行列状に配列される複数のメモリセル
を含む複数のメモリブロックと、この矩形状半導体基板
領域の第１の方向についての両端部の複数のメモリブロ
ックの外部に位置する周辺領域内に配置され、これら複
数のメモリブロック内のメモリセルへ伝達される電圧を
生成するための複数のアレイ電源回路と、中央領域に配
置され、複数のメモリブロックへのアクセスを制御する
ための制御回路を備える。
【００３５】請求項２に係る半導体記憶装置は、請求項
１の複数のメモリブロックの各々が、アレイ電源回路の
うちの近傍のアレイ電源回路からの電圧を受けて、メモ
リセルのデータの検知および増幅を行なうセンスアンプ
回路を含む。
１の複数のメモリブロックの各々が、アレイ電源回路の
うちの近傍のアレイ電源回路からの電圧を受けて、メモ
リセルのデータの検知および増幅を行なうセンスアンプ
回路を含む。
【００３６】請求項３に係る半導体記憶装置は、請求項
１の複数のメモリブロックの各々が、メモリセル各行に
対応して配置され、各々に対応の行のメモリセルが接続
されるワード線と、複数のアレイ電源回路のうちの近い
アレイ電源回路からの電圧を受け、アドレス指定された
行に対応して配置されたワード線をこのアレイ電源回路
からの電圧レベルへ駆動する行選択回路とを含む。
１の複数のメモリブロックの各々が、メモリセル各行に
対応して配置され、各々に対応の行のメモリセルが接続
されるワード線と、複数のアレイ電源回路のうちの近い
アレイ電源回路からの電圧を受け、アドレス指定された
行に対応して配置されたワード線をこのアレイ電源回路
からの電圧レベルへ駆動する行選択回路とを含む。
【００３７】請求項４に係る半導体記憶装置は、請求項
１の複数のアレイ電源回路の各々が、対応の周辺領域の
第１の方向と直交する第２の方向についての中央部に配
置され、選択メモリセルのデータの検知および増幅を行
なうための電源電圧を生成するセンス電源回路と、この
中央部の第２の方向についての両側において配置され、
アドレス指定された行のメモリセルを選択状態へ駆動す
るための電圧を生成する行駆動電圧生成回路とを含む。
１の複数のアレイ電源回路の各々が、対応の周辺領域の
第１の方向と直交する第２の方向についての中央部に配
置され、選択メモリセルのデータの検知および増幅を行
なうための電源電圧を生成するセンス電源回路と、この
中央部の第２の方向についての両側において配置され、
アドレス指定された行のメモリセルを選択状態へ駆動す
るための電圧を生成する行駆動電圧生成回路とを含む。
【００３８】請求項５に係る半導体記憶装置は、請求項
２のセンス電源回路が、複数のメモリブロックの所定数
のメモリブロックごとに設けられる。
２のセンス電源回路が、複数のメモリブロックの所定数
のメモリブロックごとに設けられる。
【００３９】請求項６に係る半導体記憶装置は、請求項
１から５のいずれかの装置が、さらに、中央領域に配置
され、所定数のメモリブロックに対応して、対応のメモ
リブロック内のメモリセル選択のための動作を行なう周
辺回路のための電源電圧を生成する周辺用電源回路をさ
らに備える。
１から５のいずれかの装置が、さらに、中央領域に配置
され、所定数のメモリブロックに対応して、対応のメモ
リブロック内のメモリセル選択のための動作を行なう周
辺回路のための電源電圧を生成する周辺用電源回路をさ
らに備える。
【００４０】請求項７に係る半導体記憶装置は、請求項
１から５のいずれかの装置が、さらに、中央領域に配置
され、外部とのデータの入出力を行なうためのデータ入
出力部と、中央領域に配置され、このデータ入出力部に
対する一方動作電源電圧を生成するデータ出力電源回路
を備える。
１から５のいずれかの装置が、さらに、中央領域に配置
され、外部とのデータの入出力を行なうためのデータ入
出力部と、中央領域に配置され、このデータ入出力部に
対する一方動作電源電圧を生成するデータ出力電源回路
を備える。
【００４１】請求項８に係る半導体記憶装置は、請求項
１の装置が、さらに、中央領域に複数のメモリブロック
の所定数のメモリブロックそれぞれに対応して配置さ
れ、各々が対応のメモリブロックのメモリセルの行へ伝
達するための電圧を生成する複数の行駆動電圧発生回路
をさらに含む。
１の装置が、さらに、中央領域に複数のメモリブロック
の所定数のメモリブロックそれぞれに対応して配置さ
れ、各々が対応のメモリブロックのメモリセルの行へ伝
達するための電圧を生成する複数の行駆動電圧発生回路
をさらに含む。
【００４２】請求項９に係る半導体記憶装置は、請求項
８の複数の行駆動電圧発生回路は、矩形形状の中央領域
の四隅の領域にそれぞれ対応して配置される。
８の複数の行駆動電圧発生回路は、矩形形状の中央領域
の四隅の領域にそれぞれ対応して配置される。
【００４３】請求項１０に係る半導体記憶装置は、請求
項８または９の装置において、複数のメモリブロックの
各々が複数のメモリセルの各行に対応して配置され、各
々に対応の行のメモリセルが接続する複数のワード線を
含み、行駆動電圧発生回路は、アドレス指定された行に
対応して配置されたワード線上に伝達される電圧を生成
する回路を含む。
項８または９の装置において、複数のメモリブロックの
各々が複数のメモリセルの各行に対応して配置され、各
々に対応の行のメモリセルが接続する複数のワード線を
含み、行駆動電圧発生回路は、アドレス指定された行に
対応して配置されたワード線上に伝達される電圧を生成
する回路を含む。
【００４４】請求項１１に係る半導体記憶装置は、請求
項８または９の装置において、複数のメモリブロックの
各々が、メモリセル各行に対応して配置され、各々に対
応の行のメモリセルが接続する複数のワード線を含み、
行駆動電圧発生回路は、アドレス指定された行以外の非
選択行に対応して配置されたワード線上に伝達される電
圧を発生する回路を含む。
項８または９の装置において、複数のメモリブロックの
各々が、メモリセル各行に対応して配置され、各々に対
応の行のメモリセルが接続する複数のワード線を含み、
行駆動電圧発生回路は、アドレス指定された行以外の非
選択行に対応して配置されたワード線上に伝達される電
圧を発生する回路を含む。
【００４５】請求項１２に係る半導体記憶装置は、請求
項１に記載された複数のメモリブロックが、各々が互い
に独立に活性状態および非活性状態へ駆動される複数の
バンクに分割され、これら複数のバンクの各々は、所定
数のメモリブロックを含む。
項１に記載された複数のメモリブロックが、各々が互い
に独立に活性状態および非活性状態へ駆動される複数の
バンクに分割され、これら複数のバンクの各々は、所定
数のメモリブロックを含む。
【００４６】請求項１３に係る半導体記憶装置は、請求
項１２の複数のバンクの各々が、中央領域に関して点対
称の位置に配置されたメモリブロックを含む。
項１２の複数のバンクの各々が、中央領域に関して点対
称の位置に配置されたメモリブロックを含む。
【００４７】請求項１４に係る半導体記憶装置は、請求
項１２の複数のバンクの各々が、隣接して配置されるメ
モリブロックを含む。
項１２の複数のバンクの各々が、隣接して配置されるメ
モリブロックを含む。
【００４８】請求項１５に係る半導体記憶装置は、矩形
状の半導体基板領域の中央領域を取囲むように配置さ
れ、各々が複数のメモリセルを有する複数のメモリブロ
ックと、この中央領域に配置され、複数のメモリブロッ
クへのアクセスを制御するための制御回路を備える。複
数のメモリブロックは、この制御回路の制御の下に互い
に独立に活性状態および非活性状態へ駆動される複数の
バンクに分割される。これら複数のバンクの各々は、中
央領域に関して点対称の位置に配置されるメモリブロッ
クを含む。
状の半導体基板領域の中央領域を取囲むように配置さ
れ、各々が複数のメモリセルを有する複数のメモリブロ
ックと、この中央領域に配置され、複数のメモリブロッ
クへのアクセスを制御するための制御回路を備える。複
数のメモリブロックは、この制御回路の制御の下に互い
に独立に活性状態および非活性状態へ駆動される複数の
バンクに分割される。これら複数のバンクの各々は、中
央領域に関して点対称の位置に配置されるメモリブロッ
クを含む。
【００４９】請求項１６に係る半導体記憶装置は、矩形
状の半導体基板領域の中央領域を取囲むように配置さ
れ、各々が複数のメモリセルを有する複数のメモリブロ
ックと、この中央領域に配置され、複数のメモリブロッ
クへのアクセスを制御するための制御回路を備える。複
数のメモリブロックは、この制御回路の制御の下に互い
に独立に活性および非活性状態へ駆動される複数のバン
クに分割される。これら複数のバンクの各々は、互いに
隣接して配置されるメモリブロックを含む。
状の半導体基板領域の中央領域を取囲むように配置さ
れ、各々が複数のメモリセルを有する複数のメモリブロ
ックと、この中央領域に配置され、複数のメモリブロッ
クへのアクセスを制御するための制御回路を備える。複
数のメモリブロックは、この制御回路の制御の下に互い
に独立に活性および非活性状態へ駆動される複数のバン
クに分割される。これら複数のバンクの各々は、互いに
隣接して配置されるメモリブロックを含む。
【００５０】請求項１７に係る半導体記憶装置は、請求
項１、１５および１６のいずれかの半導体基板領域が複
数行複数列のサブ領域に分割され、複数のメモリブロッ
クは、この中央領域に対応するサブ領域を除くサブ領域
それぞれに配置され、制御回路はこの中央領域に対応す
るサブ領域に配置される。
項１、１５および１６のいずれかの半導体基板領域が複
数行複数列のサブ領域に分割され、複数のメモリブロッ
クは、この中央領域に対応するサブ領域を除くサブ領域
それぞれに配置され、制御回路はこの中央領域に対応す
るサブ領域に配置される。
【００５１】中央領域に配置された制御回路を取囲むよ
うにメモリブロックを配置することにより、制御回路か
ら各メモリブロックへの距離が等しくなり、信号伝搬遅
延に差は生じず、この信号伝搬遅延に対するマージンを
考慮する必要がなく、高速動作が可能になる。
うにメモリブロックを配置することにより、制御回路か
ら各メモリブロックへの距離が等しくなり、信号伝搬遅
延に差は生じず、この信号伝搬遅延に対するマージンを
考慮する必要がなく、高速動作が可能になる。
【００５２】また、基板領域の周辺領域は空き領域であ
り、余裕をもってアレイ電源回路を配置することがで
き、安定に各メモリブロックへアレイ電源電圧を供給す
ることができる。また、周辺領域それぞれに所定数のメ
モリブロックに対応してアレイ電源回路を配置すること
により、これらのメモリブロックへ安定にアレイ電源電
圧を供給することができる。
り、余裕をもってアレイ電源回路を配置することがで
き、安定に各メモリブロックへアレイ電源電圧を供給す
ることができる。また、周辺領域それぞれに所定数のメ
モリブロックに対応してアレイ電源回路を配置すること
により、これらのメモリブロックへ安定にアレイ電源電
圧を供給することができる。
【００５３】また、中央領域に行駆動電源回路を配置す
ることにより、各メモリブロックへ同じ配線距離で行駆
動電圧を伝達することができ、配線による電圧降下に対
するマージンを考慮する必要がなく、安定動作を確保す
ることができる。また、この行駆動電源回路を、所定数
のメモリブロックに対応して配置することができ、各メ
モリブロックに安定に行駆動電圧を伝達することがで
き、高速動作を実現することができる（行駆動電圧の低
下に対するマージンを考慮する必要がないため）。
ることにより、各メモリブロックへ同じ配線距離で行駆
動電圧を伝達することができ、配線による電圧降下に対
するマージンを考慮する必要がなく、安定動作を確保す
ることができる。また、この行駆動電源回路を、所定数
のメモリブロックに対応して配置することができ、各メ
モリブロックに安定に行駆動電圧を伝達することがで
き、高速動作を実現することができる（行駆動電圧の低
下に対するマージンを考慮する必要がないため）。
【００５４】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のチップ上のレ
イアウトを概略的に示す図である。図１において、この
半導体記憶装置が形成される半導体基板領域１は、３行
３列のサブ領域１ａ〜１ｉに分割される。この半導体基
板領域１は、たとえば単一半導体チップであり、矩形形
状を有する。これらの３行３列に配置されたサブ領域１
ａ〜１ｉにおいて、中央に配置されたサブ領域１ｅは、
制御回路形成領域に割当てられる。この制御回路形成領
域であるサブ領域１ｅを取囲む残りのサブ領域１ａ〜１
ｄ、１ｆ〜１ｉは、メモリアレイブロックを配置する領
域として用いられる。
明の実施の形態１に従う半導体記憶装置のチップ上のレ
イアウトを概略的に示す図である。図１において、この
半導体記憶装置が形成される半導体基板領域１は、３行
３列のサブ領域１ａ〜１ｉに分割される。この半導体基
板領域１は、たとえば単一半導体チップであり、矩形形
状を有する。これらの３行３列に配置されたサブ領域１
ａ〜１ｉにおいて、中央に配置されたサブ領域１ｅは、
制御回路形成領域に割当てられる。この制御回路形成領
域であるサブ領域１ｅを取囲む残りのサブ領域１ａ〜１
ｄ、１ｆ〜１ｉは、メモリアレイブロックを配置する領
域として用いられる。
【００５５】この半導体基板領域１を、複数行複数列
（３行３列）の小領域に分割することにより、制御回路
形成領域として、メモリアレイブロック配置領域と実質
的に同じ面積の領域を確保することができ、余裕をもっ
て制御回路を配置することができる。また、制御回路を
取囲むようにメモリアレイブロックを配置することによ
り、制御回路から各アレイブロックへの配線距離を最小
とすることができ、信号伝搬遅延を低減することができ
る。同様、この中央のサブ領域１ｅに内部電源回路を配
置すれば、各メモリアレイブロックに対し、最小の配線
長をもって電源電圧を供給することができ、電源線のイ
ンピーダンスによる電圧降下の影響を十分に抑制するこ
とができる。
（３行３列）の小領域に分割することにより、制御回路
形成領域として、メモリアレイブロック配置領域と実質
的に同じ面積の領域を確保することができ、余裕をもっ
て制御回路を配置することができる。また、制御回路を
取囲むようにメモリアレイブロックを配置することによ
り、制御回路から各アレイブロックへの配線距離を最小
とすることができ、信号伝搬遅延を低減することができ
る。同様、この中央のサブ領域１ｅに内部電源回路を配
置すれば、各メモリアレイブロックに対し、最小の配線
長をもって電源電圧を供給することができ、電源線のイ
ンピーダンスによる電圧降下の影響を十分に抑制するこ
とができる。
【００５６】［バンク構成１］図２は、この発明の実施
の形態１に従う半導体記憶装置のアレイ配置の構成を概
略的に示す図である。図２において、この半導体基板領
域１の中央の領域に制御回路２が配置され、この制御回
路２を取囲むようにメモリアレイブロックＢ０〜Ｂ７が
配置される。制御回路２は、図１の制御回路形成領域１
ｅ内に形成され、メモリアレイブロックＢ０〜Ｂ６は、
図１に示すアレイブロック配置領域１ａ〜１ｄおよび１
ｆ〜１ｉそれぞれに対応して配置される。
の形態１に従う半導体記憶装置のアレイ配置の構成を概
略的に示す図である。図２において、この半導体基板領
域１の中央の領域に制御回路２が配置され、この制御回
路２を取囲むようにメモリアレイブロックＢ０〜Ｂ７が
配置される。制御回路２は、図１の制御回路形成領域１
ｅ内に形成され、メモリアレイブロックＢ０〜Ｂ６は、
図１に示すアレイブロック配置領域１ａ〜１ｄおよび１
ｆ〜１ｉそれぞれに対応して配置される。
【００５７】この図２に示す半導体記憶装置はマルチバ
ンク構成を備え、メモリアレイブロックＢ０、Ｂ２、Ｂ
４およびＢ６がバンク♯０を構成し、メモリアレイブロ
ックＢ１、Ｂ３、Ｂ５およびＢ７がバンク♯１を構成す
る。バンク♯０および♯１それぞれは、制御回路２を中
心として、点対称の位置に配置されたメモリブロックを
含む。制御回路２は、メモリアレイブロックＢ０〜Ｂ７
の活性／非活性を制御し、かつデータアクセスを制御す
る。ここで、活性／非活性はメモリアレイブロックにお
いてワード線が選択状態へ駆動された状態を示す。メモ
リアレイブロックＢ０〜Ｂ７の各々は、行列状に配置さ
れる複数のメモリセルを備える。
ンク構成を備え、メモリアレイブロックＢ０、Ｂ２、Ｂ
４およびＢ６がバンク♯０を構成し、メモリアレイブロ
ックＢ１、Ｂ３、Ｂ５およびＢ７がバンク♯１を構成す
る。バンク♯０および♯１それぞれは、制御回路２を中
心として、点対称の位置に配置されたメモリブロックを
含む。制御回路２は、メモリアレイブロックＢ０〜Ｂ７
の活性／非活性を制御し、かつデータアクセスを制御す
る。ここで、活性／非活性はメモリアレイブロックにお
いてワード線が選択状態へ駆動された状態を示す。メモ
リアレイブロックＢ０〜Ｂ７の各々は、行列状に配置さ
れる複数のメモリセルを備える。
【００５８】バンクは、互いに独立に活性／非活性状態
へ駆動される。したがって、１つのバンクが活性／非活
性化されるとき、この制御回路２を中心として、点対称
の位置にあるメモリアレイブロックが動作し電流を消費
する。したがって、電流消費を行なう領域が、半導体基
板領域１上においてバランスよく分散して配置される。
これは、以下の利点を与える。
へ駆動される。したがって、１つのバンクが活性／非活
性化されるとき、この制御回路２を中心として、点対称
の位置にあるメモリアレイブロックが動作し電流を消費
する。したがって、電流消費を行なう領域が、半導体基
板領域１上においてバランスよく分散して配置される。
これは、以下の利点を与える。
【００５９】今、図３に示すように、中央領域である制
御回路形成領域１ｅ内に、内部電源回路（内部降圧回路
（ＶＤＣ））３を配置したレイアウトを考える。この内
部電源回路３は、メモリアレイブロックＢ０〜Ｂ７に共
通に電源電圧を供給する。内部電源回路３から、電源線
４ａ、４ｂ、４ｃおよび４ｄが、この内部電源回路３に
関して点対称の位置に配置されたメモリアレイブロック
へ配列される。この電源線４ａ〜４ｄは、バンク♯０に
含まれるメモリアレイブロックに電源電圧を伝達する。
一方、電源線５ａ〜５ｄは、同様、この内部電源回路３
に関して点対称の位置にあるが、図３において水平およ
び垂直方向に対向して配置されるメモリアレイブロック
に電源電圧を供給する。すなわち電源線５ａ〜５ｄは、
バンク♯１に含まれるメモリアレイブロックに電源電圧
を供給する。バンク♯０動作時においては、電源線４ａ
〜４ｄ上の電流が消費される。この場合、バンク♯０に
含まれるメモリアレイブロックはほぼ内部電源回路３に
関して等距離に位置する。したがって電源線４ａ〜４ｄ
のインピーダンスをほぼ同じとすることができ、このイ
ンピーダンスの影響が同じとなり、電源電圧変動を同じ
とし、バンク♯０動作時におけるメモリアレイブロック
を同じ電圧条件下で動作させることができ、安定動作を
実現することができる。
御回路形成領域１ｅ内に、内部電源回路（内部降圧回路
（ＶＤＣ））３を配置したレイアウトを考える。この内
部電源回路３は、メモリアレイブロックＢ０〜Ｂ７に共
通に電源電圧を供給する。内部電源回路３から、電源線
４ａ、４ｂ、４ｃおよび４ｄが、この内部電源回路３に
関して点対称の位置に配置されたメモリアレイブロック
へ配列される。この電源線４ａ〜４ｄは、バンク♯０に
含まれるメモリアレイブロックに電源電圧を伝達する。
一方、電源線５ａ〜５ｄは、同様、この内部電源回路３
に関して点対称の位置にあるが、図３において水平およ
び垂直方向に対向して配置されるメモリアレイブロック
に電源電圧を供給する。すなわち電源線５ａ〜５ｄは、
バンク♯１に含まれるメモリアレイブロックに電源電圧
を供給する。バンク♯０動作時においては、電源線４ａ
〜４ｄ上の電流が消費される。この場合、バンク♯０に
含まれるメモリアレイブロックはほぼ内部電源回路３に
関して等距離に位置する。したがって電源線４ａ〜４ｄ
のインピーダンスをほぼ同じとすることができ、このイ
ンピーダンスの影響が同じとなり、電源電圧変動を同じ
とし、バンク♯０動作時におけるメモリアレイブロック
を同じ電圧条件下で動作させることができ、安定動作を
実現することができる。
【００６０】また、バンク♯１の動作時においては、電
源線５ａ〜５ｄを介して電流が消費される。この場合に
おいても、電源線５ａ〜５ｄは、実質的にその配線長が
同じであり、インピーダンスが等しく、このバンク♯１
に含まれるメモリアレイブロックを同じ電源電圧条件下
で動作させることができ、安定動作を実現することがで
きる。また、これらの電源線４ａ〜４ｄおよび５ａ〜５
ｄは、周囲を取囲むように配置されたメモリアレイブロ
ックへ電源電圧を供給するため、最小の配線長で、電源
電圧を供給することができる。また、信号線について
も、１つのバンクのメモリブロックに対する配線の長さ
が同じとなり、遅延時間および電圧降下の影響が小さく
なる。
源線５ａ〜５ｄを介して電流が消費される。この場合に
おいても、電源線５ａ〜５ｄは、実質的にその配線長が
同じであり、インピーダンスが等しく、このバンク♯１
に含まれるメモリアレイブロックを同じ電源電圧条件下
で動作させることができ、安定動作を実現することがで
きる。また、これらの電源線４ａ〜４ｄおよび５ａ〜５
ｄは、周囲を取囲むように配置されたメモリアレイブロ
ックへ電源電圧を供給するため、最小の配線長で、電源
電圧を供給することができる。また、信号線について
も、１つのバンクのメモリブロックに対する配線の長さ
が同じとなり、遅延時間および電圧降下の影響が小さく
なる。
【００６１】［変更例］図４は、この発明の実施の形態
１に従う半導体記憶装置のアレイレイアウトの変更例を
示す図である。図４において、半導体基板領域１上に
は、中央領域に配置された制御回路２を取囲むようにメ
モリアレイブロックＢ０〜Ｂ７が配置される。これは、
先の図２に示す構成と同じである。しかしながら、この
図４に示す配置においては、制御回路２に関して点対称
の位置に配置されたメモリアレイブロックが同じバンク
を構成するという条件は満たされるが、これらのメモリ
アレイブロックＢ０〜Ｂ７は４つのバンクに分割され
る。すなわち、メモリアレイブロックＢ０およびＢ４に
よりバンク♯０を構成し、メモリアレイブロックＢ１お
よびＢ５によりバンク♯１を構成し、メモリアレイブロ
ックＢ２およびＢ６によりバンク♯２を構成し、メモリ
アレイブロックＢ３およびＢ７によりバンク♯３を構成
する。この図４に示すバンク配置の場合、制御回路２に
関して点対称の位置に配置された２つのメモリアレイブ
ロックにより１つのバンクが構成される。すなわち、１
つのバンクの活性／非活性化時、２つのメモリアレイブ
ロックが同時に動作する。この場合、図５に示す電源配
置を考える。すなわち、制御回路２の形成領域内に内部
電源回路３を配置し、各メモリアレイブロックに電源電
圧を供給する。この場合、バンク♯０に含まれるメモリ
アレイブロックへは、電源線６ａａおよび６ａｂより電
源電圧が供給され、バンク♯１に含まれるメモリアレイ
ブロックに対して電源線６ｂａおよび６ｂｂにより電源
電圧が供給され、バンク♯２に含まれるメモリアレイブ
ロックに対して電源線６ｃａおよび６ｃｂにより電源電
圧が供給され、バンク♯３に含まれるメモリアレイブロ
ックには、電源線６ｄａおよび６ｄｂにより電源電圧が
供給される。これらの電源線６ａａ〜６ｄｂは、内部電
源回路３から放射状に配置されるが、１つのバンクに含
まれるメモリアレイブロックに対しては、実質的に同じ
距離の長さの電源線を配置することができる（内部電源
回路に関して点対称の位置にあるメモリアレイブロック
が１つのバンクを構成する）。したがって、バンク動作
時このバンクに含まれるメモリアレイブロックに対する
電源線のインピーダンスは実質的に等しくすることがで
き、同じ電圧条件下（電流消費による電圧降下等）でメ
モリアレイブロックを動作させることができ、電源電圧
が低電圧化されても、この低電源電圧のマージンを同じ
として、安定に動作させることができる。信号線の伝搬
遅延および電圧降下についても同様１つのバンク内のメ
モリブロックに対し同じとなる。
１に従う半導体記憶装置のアレイレイアウトの変更例を
示す図である。図４において、半導体基板領域１上に
は、中央領域に配置された制御回路２を取囲むようにメ
モリアレイブロックＢ０〜Ｂ７が配置される。これは、
先の図２に示す構成と同じである。しかしながら、この
図４に示す配置においては、制御回路２に関して点対称
の位置に配置されたメモリアレイブロックが同じバンク
を構成するという条件は満たされるが、これらのメモリ
アレイブロックＢ０〜Ｂ７は４つのバンクに分割され
る。すなわち、メモリアレイブロックＢ０およびＢ４に
よりバンク♯０を構成し、メモリアレイブロックＢ１お
よびＢ５によりバンク♯１を構成し、メモリアレイブロ
ックＢ２およびＢ６によりバンク♯２を構成し、メモリ
アレイブロックＢ３およびＢ７によりバンク♯３を構成
する。この図４に示すバンク配置の場合、制御回路２に
関して点対称の位置に配置された２つのメモリアレイブ
ロックにより１つのバンクが構成される。すなわち、１
つのバンクの活性／非活性化時、２つのメモリアレイブ
ロックが同時に動作する。この場合、図５に示す電源配
置を考える。すなわち、制御回路２の形成領域内に内部
電源回路３を配置し、各メモリアレイブロックに電源電
圧を供給する。この場合、バンク♯０に含まれるメモリ
アレイブロックへは、電源線６ａａおよび６ａｂより電
源電圧が供給され、バンク♯１に含まれるメモリアレイ
ブロックに対して電源線６ｂａおよび６ｂｂにより電源
電圧が供給され、バンク♯２に含まれるメモリアレイブ
ロックに対して電源線６ｃａおよび６ｃｂにより電源電
圧が供給され、バンク♯３に含まれるメモリアレイブロ
ックには、電源線６ｄａおよび６ｄｂにより電源電圧が
供給される。これらの電源線６ａａ〜６ｄｂは、内部電
源回路３から放射状に配置されるが、１つのバンクに含
まれるメモリアレイブロックに対しては、実質的に同じ
距離の長さの電源線を配置することができる（内部電源
回路に関して点対称の位置にあるメモリアレイブロック
が１つのバンクを構成する）。したがって、バンク動作
時このバンクに含まれるメモリアレイブロックに対する
電源線のインピーダンスは実質的に等しくすることがで
き、同じ電圧条件下（電流消費による電圧降下等）でメ
モリアレイブロックを動作させることができ、電源電圧
が低電圧化されても、この低電源電圧のマージンを同じ
として、安定に動作させることができる。信号線の伝搬
遅延および電圧降下についても同様１つのバンク内のメ
モリブロックに対し同じとなる。
【００６２】以上のように、この発明の実施の形態１に
従えば、制御回路を取囲むようにメモリアレイブロック
を配置し、この制御回路２に関して点対称の位置にある
メモリアレイブロックにより１つのバンクを構成してい
るため、この半導体基板領域における電流を消費する部
分をバランスよく分散して配置させることができ、応じ
て電源線のインピーダンスを１つのバンクに含まれるメ
モリアレイブロックに対して同じとなるように容易に内
部電源回路を配置することができる。これにより、電源
電圧マージンが改良された安定に動作するマルチバンク
半導体記憶装置を実現することができる。
従えば、制御回路を取囲むようにメモリアレイブロック
を配置し、この制御回路２に関して点対称の位置にある
メモリアレイブロックにより１つのバンクを構成してい
るため、この半導体基板領域における電流を消費する部
分をバランスよく分散して配置させることができ、応じ
て電源線のインピーダンスを１つのバンクに含まれるメ
モリアレイブロックに対して同じとなるように容易に内
部電源回路を配置することができる。これにより、電源
電圧マージンが改良された安定に動作するマルチバンク
半導体記憶装置を実現することができる。
【００６３】［実施の形態２］図６は、この発明の実施
の形態２に従う半導体記憶装置のバンクの配置を示す図
である。図６において、実施の形態１と同様、この半導
体基板領域１の中央領域に配置された制御回路２を取囲
むようにメモリアレイブロックＢ０〜Ｂ７が配置され
る。これらのメモリアレイブロックＢ０〜Ｂ７は、それ
ぞれが隣接したメモリアレイブロックを含む２つのバン
ク♯０および♯１に分割される。すなわち、メモリアレ
イブロックＢ０〜Ｂ３により、バンク♯０を構成し、メ
モリアレイブロックＢ４〜Ｂ７により、バンク♯１を構
成する。この図６に示すように、１つのバンクを隣接す
るメモリアレイブロックで構成した場合、以下の利点が
得られる。
の形態２に従う半導体記憶装置のバンクの配置を示す図
である。図６において、実施の形態１と同様、この半導
体基板領域１の中央領域に配置された制御回路２を取囲
むようにメモリアレイブロックＢ０〜Ｂ７が配置され
る。これらのメモリアレイブロックＢ０〜Ｂ７は、それ
ぞれが隣接したメモリアレイブロックを含む２つのバン
ク♯０および♯１に分割される。すなわち、メモリアレ
イブロックＢ０〜Ｂ３により、バンク♯０を構成し、メ
モリアレイブロックＢ４〜Ｂ７により、バンク♯１を構
成する。この図６に示すように、１つのバンクを隣接す
るメモリアレイブロックで構成した場合、以下の利点が
得られる。
【００６４】すなわち、制御回路２からは、電源および
信号（制御信号およびアドレス信号）を伝達するバス７
ａがバンク♯０に含まれるメモリアレイブロックＢ０〜
Ｂ３に対して配設され、同様、制御回路２からの電圧お
よび信号を伝達するバス７ｂが、バンク♯１に含まれる
メモリアレイブロックＢ４〜Ｂ７に対して配置される。
メモリアレイブロックＢ０〜Ｂ７はバンク単位で動作す
る。１つのバンクのメモリアレイバンクは一括して配置
される。したがって、動作状況に応じて内部電源回路の
電流供給力を調整する場合および制御信号を発生する場
合の制御は、１つの領域に対して一括して行なうことが
でき、制御が容易となる。また、制御信号および電圧
（電源電圧、駆動電圧等）を伝達するバスは、図６に示
すように、バンク♯０および♯１それぞれに対して、バ
ス７ａおよびバス７ｂを対称的に配置することができ、
これらのバス７ａおよび７ｂが錯綜することがなく、配
線レイアウトが容易となり、また最小の配線長で電圧／
信号を伝達することができる。
信号（制御信号およびアドレス信号）を伝達するバス７
ａがバンク♯０に含まれるメモリアレイブロックＢ０〜
Ｂ３に対して配設され、同様、制御回路２からの電圧お
よび信号を伝達するバス７ｂが、バンク♯１に含まれる
メモリアレイブロックＢ４〜Ｂ７に対して配置される。
メモリアレイブロックＢ０〜Ｂ７はバンク単位で動作す
る。１つのバンクのメモリアレイバンクは一括して配置
される。したがって、動作状況に応じて内部電源回路の
電流供給力を調整する場合および制御信号を発生する場
合の制御は、１つの領域に対して一括して行なうことが
でき、制御が容易となる。また、制御信号および電圧
（電源電圧、駆動電圧等）を伝達するバスは、図６に示
すように、バンク♯０および♯１それぞれに対して、バ
ス７ａおよびバス７ｂを対称的に配置することができ、
これらのバス７ａおよび７ｂが錯綜することがなく、配
線レイアウトが容易となり、また最小の配線長で電圧／
信号を伝達することができる。
【００６５】［変更例］図７は、この発明の実施の形態
２に従う半導体記憶装置の変更例の構成を示す図であ
る。図７において、中央領域に配置された制御回路２を
取囲むように配置されるメモリアレイブロックＢ０〜Ｂ
７は、４つのメモリバンク♯０〜♯３に分割される。バ
ンク♯０は、メモリアレイブロックＢ０およびＢ１によ
り構成され、バンク♯１が、メモリアレイブロックＢ２
およびＢ３により構成され、バンク♯２が、メモリアレ
イブロックＢ４およびＢ５により構成され、バンク♯３
が、メモリアレイブロックＢ６およびＢ７により構成さ
れる。
２に従う半導体記憶装置の変更例の構成を示す図であ
る。図７において、中央領域に配置された制御回路２を
取囲むように配置されるメモリアレイブロックＢ０〜Ｂ
７は、４つのメモリバンク♯０〜♯３に分割される。バ
ンク♯０は、メモリアレイブロックＢ０およびＢ１によ
り構成され、バンク♯１が、メモリアレイブロックＢ２
およびＢ３により構成され、バンク♯２が、メモリアレ
イブロックＢ４およびＢ５により構成され、バンク♯３
が、メモリアレイブロックＢ６およびＢ７により構成さ
れる。
【００６６】この４バンク構成においても、１つのバン
クは、隣接するメモリアレイバンクにより構成される。
したがって、各バンク♯０〜♯３それぞれに対応して、
電圧および信号を伝達するバス７ｃ〜７ｆをそれぞれ配
設することができ、配線レイアウトが容易となる。
クは、隣接するメモリアレイバンクにより構成される。
したがって、各バンク♯０〜♯３それぞれに対応して、
電圧および信号を伝達するバス７ｃ〜７ｆをそれぞれ配
設することができ、配線レイアウトが容易となる。
【００６７】以上のように、この発明の実施の形態２に
従えば、中央領域を取囲むように配設される複数のメモ
リアレイブロックのうち隣接メモリアレイブロックによ
りバンクを構成しているため、電源電圧供給の制御およ
びメモリアレイ動作（メモリセルの選択／非選択動作）
を各領域ごとに一括して行なうことができ、制御が容易
となり、また信号線および電圧伝達線のレイアウトも容
易となる。
従えば、中央領域を取囲むように配設される複数のメモ
リアレイブロックのうち隣接メモリアレイブロックによ
りバンクを構成しているため、電源電圧供給の制御およ
びメモリアレイ動作（メモリセルの選択／非選択動作）
を各領域ごとに一括して行なうことができ、制御が容易
となり、また信号線および電圧伝達線のレイアウトも容
易となる。
【００６８】［実施の形態３］図８は、この発明の実施
の形態３に従う半導体記憶装置のアレイおよび電源回路
配置を概略的に示す図である。図８において、この半導
体記憶装置は、中央領域１ｅを取囲むように配置される
メモリアレイブロックＢ０〜Ｂ７を含む。中央領域１ｅ
には、この半導体記憶装置の周辺回路に対する電源電圧
を供給する周辺電源回路（周辺ＶＤＣ）８が配置され
る。半導体基板領域１の長辺方向（第１の方向）につい
ての両側周辺領域においてセンスアンプのための電源回
路を配置するセンス電源配置領域９ａおよび９ｂが配設
される。これらのセンス電源配置領域９ａおよび９ｂ
は、半導体基板領域１の短辺方向に沿って延在して配置
される。したがって、比較的大きな領域をセンスアンプ
のための電源回路（ＶＤＣ）として利用することがで
き、センスアンプに対し安定に電源電圧を供給する電源
回路を実現することができる。
の形態３に従う半導体記憶装置のアレイおよび電源回路
配置を概略的に示す図である。図８において、この半導
体記憶装置は、中央領域１ｅを取囲むように配置される
メモリアレイブロックＢ０〜Ｂ７を含む。中央領域１ｅ
には、この半導体記憶装置の周辺回路に対する電源電圧
を供給する周辺電源回路（周辺ＶＤＣ）８が配置され
る。半導体基板領域１の長辺方向（第１の方向）につい
ての両側周辺領域においてセンスアンプのための電源回
路を配置するセンス電源配置領域９ａおよび９ｂが配設
される。これらのセンス電源配置領域９ａおよび９ｂ
は、半導体基板領域１の短辺方向に沿って延在して配置
される。したがって、比較的大きな領域をセンスアンプ
のための電源回路（ＶＤＣ）として利用することがで
き、センスアンプに対し安定に電源電圧を供給する電源
回路を実現することができる。
【００６９】このセンス電源配置領域９ａおよび９ｂに
配置されるセンスアンプ電源回路から供給されるセンス
アンプ電源電圧が、メモリアレイブロックＢ０〜Ｂ７に
対しどのように供給されるかは、さまざまな形態が存在
する。すなわち、センス電源配置領域９ａに配設された
センスアンプ電源回路が、メモリアレイブロックＢ０〜
Ｂ３に対しセンスアンプ電源電圧を供給し、センス電源
配置領域９ｂに配置されたセンスアンプ電源回路が、メ
モリアレイブロックＢ４〜Ｂ７にセンスアンプ電源電圧
を供給してもよい。また、このセンス電源配置領域９ａ
および９ｂからのセンスアンプ電源線が半導体基板領域
１上にわたって延在して配置され、メモリアレイブロッ
クＢ０〜Ｂ７に共通にこのセンスアンプ電源電圧を供給
する構成が用いられてもよい。このメモリアレイブロッ
クＢ０〜Ｂ７は、１つのバンクを構成するシングルバン
ク構成の場合においても、これらのメモリアレイブロッ
クＢ０〜Ｂ７が同時に動作しても、安定にセンスアンプ
に対する電源電圧を供給することができる。
配置されるセンスアンプ電源回路から供給されるセンス
アンプ電源電圧が、メモリアレイブロックＢ０〜Ｂ７に
対しどのように供給されるかは、さまざまな形態が存在
する。すなわち、センス電源配置領域９ａに配設された
センスアンプ電源回路が、メモリアレイブロックＢ０〜
Ｂ３に対しセンスアンプ電源電圧を供給し、センス電源
配置領域９ｂに配置されたセンスアンプ電源回路が、メ
モリアレイブロックＢ４〜Ｂ７にセンスアンプ電源電圧
を供給してもよい。また、このセンス電源配置領域９ａ
および９ｂからのセンスアンプ電源線が半導体基板領域
１上にわたって延在して配置され、メモリアレイブロッ
クＢ０〜Ｂ７に共通にこのセンスアンプ電源電圧を供給
する構成が用いられてもよい。このメモリアレイブロッ
クＢ０〜Ｂ７は、１つのバンクを構成するシングルバン
ク構成の場合においても、これらのメモリアレイブロッ
クＢ０〜Ｂ７が同時に動作しても、安定にセンスアンプ
に対する電源電圧を供給することができる。
【００７０】また周辺電源回路８は、これらのメモリア
レイブロックＢ０〜Ｂ７から等距離に位置する中央領域
１ｅ内に配置される。したがって、メモリアレイブロッ
クＢ０〜Ｂ７の周辺回路に対し、電源線インピーダンス
の影響を受けることなく安定に電源電圧を供給すること
ができ、電源電圧マージンを小さくすることができ、安
定に動作させることができる。
レイブロックＢ０〜Ｂ７から等距離に位置する中央領域
１ｅ内に配置される。したがって、メモリアレイブロッ
クＢ０〜Ｂ７の周辺回路に対し、電源線インピーダンス
の影響を受けることなく安定に電源電圧を供給すること
ができ、電源電圧マージンを小さくすることができ、安
定に動作させることができる。
【００７１】図９は、センスアンプ電源回路の構成の一
例を示す図である。図９において、センスアンプ電源回
路１０は、センスアンプ電源線１０ａ上の電圧と基準電
圧Ｖｒｅｆを比較する比較器１０ｂと、外部電源電圧を
受ける外部電源ノード１０ｃとセンスアンプ電源線１０
ａの間に接続されかつそのゲートに比較器１０ｂの出力
信号を受けるｐチャネルＭＯＳトランジスタで構成され
るドライブトランジスタ１０ｄを含む。センスアンプ電
源線１０ａと接地ノードの間には、このセンスアンプ電
源線１０ａ上の電圧を安定化するためのデカップリング
容量または安定化容量１０ｅが接続される。
例を示す図である。図９において、センスアンプ電源回
路１０は、センスアンプ電源線１０ａ上の電圧と基準電
圧Ｖｒｅｆを比較する比較器１０ｂと、外部電源電圧を
受ける外部電源ノード１０ｃとセンスアンプ電源線１０
ａの間に接続されかつそのゲートに比較器１０ｂの出力
信号を受けるｐチャネルＭＯＳトランジスタで構成され
るドライブトランジスタ１０ｄを含む。センスアンプ電
源線１０ａと接地ノードの間には、このセンスアンプ電
源線１０ａ上の電圧を安定化するためのデカップリング
容量または安定化容量１０ｅが接続される。
【００７２】この図９に示すセンスアンプ電源回路は、
外部電源ノード１０ｃに与えられる電源電圧を降圧し
て、基準電圧Ｖｒｅｆレベルのセンスアンプ電源電圧を
発生する。このセンスアンプ電源線１０ａにおいては、
センスアンプ動作時、比較的大きな電流が流れる。この
とき、デカップリング容量１０ｅにより、この消費電流
を補償し、急激なセンスアンプ電源電圧の変化を抑制す
る。これにより、センスアンプ動作時における大きなピ
ーク電流による電源ノイズによる誤動作が生じるのを防
止する。
外部電源ノード１０ｃに与えられる電源電圧を降圧し
て、基準電圧Ｖｒｅｆレベルのセンスアンプ電源電圧を
発生する。このセンスアンプ電源線１０ａにおいては、
センスアンプ動作時、比較的大きな電流が流れる。この
とき、デカップリング容量１０ｅにより、この消費電流
を補償し、急激なセンスアンプ電源電圧の変化を抑制す
る。これにより、センスアンプ動作時における大きなピ
ーク電流による電源ノイズによる誤動作が生じるのを防
止する。
【００７３】このデカップリング容量１０ｅは、比較的
大きな容量値を有する必要がある（容量値が小さい場
合、結合容量として動作し、電源ノイズを生じさせるこ
とになる）。しかしながら、このセンスアンプ電源回路
１０ｅは、図８に示すセンス電源配置領域９ａおよび９
ｂにそれぞれ配置される。これらのセンス電源配置領域
９ａおよび９ｂは、半導体基板領域１の短辺方向に沿っ
て延在する。したがって比較的大きな面積を有してお
り、大きな面積を必要とするデカップリング容量１０ｅ
を十分余裕をもって作成することができ、安定にセンス
アンプ電源電圧を生成するセンスアンプ電源回路１０を
実現することができる。このセンスアンプ電源回路１０
が、センス電源配置領域９ａおよび９ｂそれぞれに１つ
配置される。
大きな容量値を有する必要がある（容量値が小さい場
合、結合容量として動作し、電源ノイズを生じさせるこ
とになる）。しかしながら、このセンスアンプ電源回路
１０ｅは、図８に示すセンス電源配置領域９ａおよび９
ｂにそれぞれ配置される。これらのセンス電源配置領域
９ａおよび９ｂは、半導体基板領域１の短辺方向に沿っ
て延在する。したがって比較的大きな面積を有してお
り、大きな面積を必要とするデカップリング容量１０ｅ
を十分余裕をもって作成することができ、安定にセンス
アンプ電源電圧を生成するセンスアンプ電源回路１０を
実現することができる。このセンスアンプ電源回路１０
が、センス電源配置領域９ａおよび９ｂそれぞれに１つ
配置される。
【００７４】図１０は、１つのメモリアレイブロックお
よび制御回路の構成を概略的に示す図である。この図１
０に示すメモリブロックは、図８に示すメモリアレイブ
ロックの構成に対応し、この半導体記憶装置は、シング
ルバンク構成を備える。
よび制御回路の構成を概略的に示す図である。この図１
０に示すメモリブロックは、図８に示すメモリアレイブ
ロックの構成に対応し、この半導体記憶装置は、シング
ルバンク構成を備える。
【００７５】メモリアレイブロックＢ♯（Ｂ０〜Ｂ７）
は、行列状に配列される複数のメモリセルを有するメモ
リセルアレイ１１ａと、与えられたロウアドレス信号Ｒ
Ａをデコードし、このメモリセルアレイ１１ａのアドレ
ス指定された行を選択状態へ駆動するためのロウデコー
ダ１１ｂと、与えられたコラムアドレス信号ＣＡをデコ
ードし、メモリセルアレイ１１ａのアドレス指定された
列を選択するためのコラムデコーダ１１ｃと、メモリセ
ルアレイ１１ａの各列に対応して配置され、対応の列上
のメモリセルデータの検知、増幅およびラッチを行なう
センスアンプと、コラムデコーダ１１ｃからの列選択信
号に従って対応の列を選択する列選択ゲート（ＩＯゲー
ト）を含む。図１０においては、センスアンプとＩＯゲ
ートを１つのブロック１１ｄで示す。
は、行列状に配列される複数のメモリセルを有するメモ
リセルアレイ１１ａと、与えられたロウアドレス信号Ｒ
Ａをデコードし、このメモリセルアレイ１１ａのアドレ
ス指定された行を選択状態へ駆動するためのロウデコー
ダ１１ｂと、与えられたコラムアドレス信号ＣＡをデコ
ードし、メモリセルアレイ１１ａのアドレス指定された
列を選択するためのコラムデコーダ１１ｃと、メモリセ
ルアレイ１１ａの各列に対応して配置され、対応の列上
のメモリセルデータの検知、増幅およびラッチを行なう
センスアンプと、コラムデコーダ１１ｃからの列選択信
号に従って対応の列を選択する列選択ゲート（ＩＯゲー
ト）を含む。図１０においては、センスアンプとＩＯゲ
ートを１つのブロック１１ｄで示す。
【００７６】このメモリブロックＢ♯は、さらに、メモ
リセルアレイ１１ａの選択されたメモリセルとデータの
書込／読出を行なう書込／読出回路１１ｅを含む。この
書込／読出回路１１ｅは、選択メモリセルへのデータを
書込むための書込ドライブ回路および選択メモリセルか
らのデータを読出すためのプリアンプを含む。
リセルアレイ１１ａの選択されたメモリセルとデータの
書込／読出を行なう書込／読出回路１１ｅを含む。この
書込／読出回路１１ｅは、選択メモリセルへのデータを
書込むための書込ドライブ回路および選択メモリセルか
らのデータを読出すためのプリアンプを含む。
【００７７】このメモリブロックＢ♯へのアクセスを制
御するために、外部から与えられるアドレス信号ＡＤＤ
から内部アドレス信号ＲＡおよびＣＡを生成するアドレ
スバッファ回路１２と、外部から与えられる制御信号、
すなわちロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥを受け、クロック信号ＣＬＫの立上がりエ
ッジにおけるこれらの信号の論理状態を判定して、指定
された動作モードを検出するモード検出回路１３と、モ
ード検出回路１３からのモード指定信号に従ってメモリ
ブロックＢ♯に対するロウ／コラム選択動作を制御する
ロウ／コラム系制御回路１４と、装置外部とメモリブロ
ックＢ♯との間でデータの入出力を行なうための入出力
回路１５を含む。
御するために、外部から与えられるアドレス信号ＡＤＤ
から内部アドレス信号ＲＡおよびＣＡを生成するアドレ
スバッファ回路１２と、外部から与えられる制御信号、
すなわちロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥを受け、クロック信号ＣＬＫの立上がりエ
ッジにおけるこれらの信号の論理状態を判定して、指定
された動作モードを検出するモード検出回路１３と、モ
ード検出回路１３からのモード指定信号に従ってメモリ
ブロックＢ♯に対するロウ／コラム選択動作を制御する
ロウ／コラム系制御回路１４と、装置外部とメモリブロ
ックＢ♯との間でデータの入出力を行なうための入出力
回路１５を含む。
【００７８】アドレスバッファ回路１２は、このモード
検出回路１３が、行選択動作の指定を検出するとき、与
えられたアドレス信号ＡＤＤを取込みかつラッチして内
部ロウアドレス信号ＲＡを生成する。モード検出回路１
３がデータの書込／読出モードを検出した場合には、ア
ドレスバッファ回路１２は、この与えられたアドレス信
号ＡＤＤを取込みかつラッチして、内部コラムアドレス
信号ＣＡを生成する。
検出回路１３が、行選択動作の指定を検出するとき、与
えられたアドレス信号ＡＤＤを取込みかつラッチして内
部ロウアドレス信号ＲＡを生成する。モード検出回路１
３がデータの書込／読出モードを検出した場合には、ア
ドレスバッファ回路１２は、この与えられたアドレス信
号ＡＤＤを取込みかつラッチして、内部コラムアドレス
信号ＣＡを生成する。
【００７９】ロウ／コラム系制御回路１４は、モード検
出回路１３からの検出信号が行選択モードを指定すると
きには、ロウデコーダ１１ｂおよびセンスアンプを所定
のシーケンスで活性化する。またこのモード検出回路１
３が、データの書込／読出モードを検出している場合に
は、ロウ／コラム系制御回路１４は、コラムデコーダ１
１ｃ、および書込／読出回路１１ｅならびに入出力回路
１５を所定のシーケンスで活性化する。モード検出回路
１３が、このメモリブロックＢ♯への非選択状態への移
行すなわちプリチャージを指定している場合には、ロウ
／コラム系制御回路１４がロウデコーダ１１ｂおよびセ
ンスアンプの非活性化およびメモリセルアレイ１１ａの
各ビット線のプリチャージを実行する。
出回路１３からの検出信号が行選択モードを指定すると
きには、ロウデコーダ１１ｂおよびセンスアンプを所定
のシーケンスで活性化する。またこのモード検出回路１
３が、データの書込／読出モードを検出している場合に
は、ロウ／コラム系制御回路１４は、コラムデコーダ１
１ｃ、および書込／読出回路１１ｅならびに入出力回路
１５を所定のシーケンスで活性化する。モード検出回路
１３が、このメモリブロックＢ♯への非選択状態への移
行すなわちプリチャージを指定している場合には、ロウ
／コラム系制御回路１４がロウデコーダ１１ｂおよびセ
ンスアンプの非活性化およびメモリセルアレイ１１ａの
各ビット線のプリチャージを実行する。
【００８０】図８に示すセンス電源配置領域９ａおよび
９ｂに配置されたセンスアンプ電源回路１０からの電源
電圧は、この図１０に示すセンスアンプへ与えられる。
周辺電源回路（周辺ＶＤＣ）８は、メモリブロックＢ♯
内の周辺回路、すなわちロウデコーダ１１ｂ、コラムデ
コーダ１１ｃ、書込／読出回路１１ｅへ一方動作電源電
圧を与える。アドレスバッファ回路１２、モード検出回
路１３、ロウ／コラム系制御回路１４、および入出力回
路１５は、図８に示す中央領域内に配置され、これらの
回路へ、また周辺電源回路８から動作電源電圧が与えら
れてもよい。
９ｂに配置されたセンスアンプ電源回路１０からの電源
電圧は、この図１０に示すセンスアンプへ与えられる。
周辺電源回路（周辺ＶＤＣ）８は、メモリブロックＢ♯
内の周辺回路、すなわちロウデコーダ１１ｂ、コラムデ
コーダ１１ｃ、書込／読出回路１１ｅへ一方動作電源電
圧を与える。アドレスバッファ回路１２、モード検出回
路１３、ロウ／コラム系制御回路１４、および入出力回
路１５は、図８に示す中央領域内に配置され、これらの
回路へ、また周辺電源回路８から動作電源電圧が与えら
れてもよい。
【００８１】図１１（Ａ）は、図１０に示すメモリセル
アレイ部の構成を概略的に示す図である。メモリセルア
レイ１１ａにおいては、メモリセル各行に対応してワー
ド線が配置され、メモリセル各列に対応してビット線対
が配置される。図１１においては、１つのワード線ＷＬ
と１対のビット線対ＢＬおよび／ＢＬを代表的に示す。
ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に対応
してメモリセルＭＣが配置される。メモリセルＭＣは、
情報を記憶するためのキャパシタＱＣと、ワード線ＷＬ
上の信号電位に応答して、このキャパシタＱＣをビット
線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成
されるアクセストランジスタＱＴを含む。ワード線ＷＬ
とビット線ＢＬおよび／ＢＬの一方との交差部に対応し
てメモリセルＭＣが配置される。
アレイ部の構成を概略的に示す図である。メモリセルア
レイ１１ａにおいては、メモリセル各行に対応してワー
ド線が配置され、メモリセル各列に対応してビット線対
が配置される。図１１においては、１つのワード線ＷＬ
と１対のビット線対ＢＬおよび／ＢＬを代表的に示す。
ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に対応
してメモリセルＭＣが配置される。メモリセルＭＣは、
情報を記憶するためのキャパシタＱＣと、ワード線ＷＬ
上の信号電位に応答して、このキャパシタＱＣをビット
線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成
されるアクセストランジスタＱＴを含む。ワード線ＷＬ
とビット線ＢＬおよび／ＢＬの一方との交差部に対応し
てメモリセルＭＣが配置される。
【００８２】メモリセルの選択時においては、メモリセ
ルキャパシタＱＣに格納された電荷が対応のビット線Ｂ
Ｌ（または／ＢＬ）上に伝達される。他方のビット線／
ＢＬ（またはＢＬ）は、所定のプリチャージ電圧レベル
を保持する。ビット線対に対応してセンスアンプＳＡが
配置される。センスアンプＳＡは、センスアンプ活性化
信号φＳＰＮの活性化に応答して活性化され、このビッ
ト線ＢＬおよび／ＢＬの電位を差動的に増幅しかつラッ
チする。
ルキャパシタＱＣに格納された電荷が対応のビット線Ｂ
Ｌ（または／ＢＬ）上に伝達される。他方のビット線／
ＢＬ（またはＢＬ）は、所定のプリチャージ電圧レベル
を保持する。ビット線対に対応してセンスアンプＳＡが
配置される。センスアンプＳＡは、センスアンプ活性化
信号φＳＰＮの活性化に応答して活性化され、このビッ
ト線ＢＬおよび／ＢＬの電位を差動的に増幅しかつラッ
チする。
【００８３】図１１（Ｂ）は、センスアンプＳＡの構成
の一例を示す図である。図１１（Ｂ）において、センス
アンプＳＡは、センスアンプ電源線１６ａとノードＮＤ
ａの間に接続されかつＰセンスアンプ活性化信号φＳＰ
Ｚの活性化に応答して導通するｐチャネルＭＯＳトラン
ジスタＰＱ１と、ノードＮＤａとビット線ＢＬの間に接
続されかつそのゲートがビット線／ＢＬに接続されるｐ
チャネルＭＯＳトランジスタＰＱ２と、ノードＮＤａと
ビット線／ＢＬの間に接続されかつそのゲートがビット
線ＢＬに接続されるｐチャネルＭＯＳトランジスタＮＱ
３と、センスアンプ接地線１６ｂとノードＮＤｂの間に
接続されかつそのゲートにＮセンスアンプ活性化信号φ
ＳＮを受けるｎチャネルＭＯＳトランジスタＮＱ１と、
ノードＮＤｂとビット線ＢＬの間に接続されかつそのゲ
ートがビット線／ＢＬに接続されるｎチャネルＭＯＳト
ランジスタＮＱ２と、ノードＮＤｂとビット線／ＢＬの
間に接続されかつそのゲートがビット線ＢＬに接続され
るｎチャネルＭＯＳトランジスタＮＱ３を含む。Ｐセン
スアンプ活性化信号φＳＰＺは、活性化時Ｌレベルに設
定され、一方Ｎセンスアンプ活性化信号φＳＮは、活性
化時Ｈレベルに駆動される。
の一例を示す図である。図１１（Ｂ）において、センス
アンプＳＡは、センスアンプ電源線１６ａとノードＮＤ
ａの間に接続されかつＰセンスアンプ活性化信号φＳＰ
Ｚの活性化に応答して導通するｐチャネルＭＯＳトラン
ジスタＰＱ１と、ノードＮＤａとビット線ＢＬの間に接
続されかつそのゲートがビット線／ＢＬに接続されるｐ
チャネルＭＯＳトランジスタＰＱ２と、ノードＮＤａと
ビット線／ＢＬの間に接続されかつそのゲートがビット
線ＢＬに接続されるｐチャネルＭＯＳトランジスタＮＱ
３と、センスアンプ接地線１６ｂとノードＮＤｂの間に
接続されかつそのゲートにＮセンスアンプ活性化信号φ
ＳＮを受けるｎチャネルＭＯＳトランジスタＮＱ１と、
ノードＮＤｂとビット線ＢＬの間に接続されかつそのゲ
ートがビット線／ＢＬに接続されるｎチャネルＭＯＳト
ランジスタＮＱ２と、ノードＮＤｂとビット線／ＢＬの
間に接続されかつそのゲートがビット線ＢＬに接続され
るｎチャネルＭＯＳトランジスタＮＱ３を含む。Ｐセン
スアンプ活性化信号φＳＰＺは、活性化時Ｌレベルに設
定され、一方Ｎセンスアンプ活性化信号φＳＮは、活性
化時Ｈレベルに駆動される。
【００８４】スタンバイ状態において、センスアンプ活
性化信号φＳＰＺおよびφＳＮは非活性状態にあり、Ｍ
ＯＳトランジスタＰＱ１およびＮＱ１はオフ状態にあ
る。この状態においては、ノードＮＤａおよびＮＤｂ
は、図示しないプリチャージ／イコライズ回路により、
中間電圧レベルに保持されており、ビット線ＢＬおよび
／ＢＬと同じ電圧レベルに保持される。したがって、Ｍ
ＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ２およびＮＱ３
はすべてオフ状態になる。
性化信号φＳＰＺおよびφＳＮは非活性状態にあり、Ｍ
ＯＳトランジスタＰＱ１およびＮＱ１はオフ状態にあ
る。この状態においては、ノードＮＤａおよびＮＤｂ
は、図示しないプリチャージ／イコライズ回路により、
中間電圧レベルに保持されており、ビット線ＢＬおよび
／ＢＬと同じ電圧レベルに保持される。したがって、Ｍ
ＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ２およびＮＱ３
はすべてオフ状態になる。
【００８５】メモリセルが選択され、ビット線ＢＬおよ
び／ＢＬにメモリセルの読出されたデータに応じた電位
差が生じると、まずＮセンスアンプ活性化信号φＳＮが
活性化され、ＭＯＳトランジスタＮＱ１が導通し、ノー
ドＮＤｂがセンスアンプ接地線１６ｂに電気的に接続さ
れる。ビット線ＢＬの電位がビット線／ＢＬの電位より
も高い場合、ＭＯＳトランジスタＮＱ３のコンダクタン
スはＭＯＳトランジスタＮＱ２のコンダクタンスよりも
大きくなり、ビット線／ＢＬが接地電圧レベルに放電さ
れる。このビット線／ＢＬが接地電圧レベルに放電され
ると、ＭＯＳトランジスタＮＱ２は完全にオフ状態を維
持する。
び／ＢＬにメモリセルの読出されたデータに応じた電位
差が生じると、まずＮセンスアンプ活性化信号φＳＮが
活性化され、ＭＯＳトランジスタＮＱ１が導通し、ノー
ドＮＤｂがセンスアンプ接地線１６ｂに電気的に接続さ
れる。ビット線ＢＬの電位がビット線／ＢＬの電位より
も高い場合、ＭＯＳトランジスタＮＱ３のコンダクタン
スはＭＯＳトランジスタＮＱ２のコンダクタンスよりも
大きくなり、ビット線／ＢＬが接地電圧レベルに放電さ
れる。このビット線／ＢＬが接地電圧レベルに放電され
ると、ＭＯＳトランジスタＮＱ２は完全にオフ状態を維
持する。
【００８６】次いで、Ｐセンスアンプ活性化信号φＳＰ
Ｚが活性化され、ＭＯＳトランジスタＰＱ１がオン状態
となる。今、ビット線／ＢＬが接地電圧Ｖｓｓレベルの
Ｌレベルであるため、ＭＯＳトランジスタＰＱ２のコン
ダクタンスは、ＭＯＳトランジスタＰＱ３のコンダクタ
ンスより大きいため（ビット線ＢＬは、ほぼプリチャー
ジ電圧レベルの中間電圧レベル）、ビット線ＢＬはＭＯ
ＳトランジスタＰＱ１およびＰＱ２を介して充電され、
このビット線ＢＬの電圧レベルが、センスアンプ電源線
１６ａ上の電圧Ｖｃｃｓレベルまで上昇する。ビット線
ＢＬがセンス電源電圧Ｖｃｃｓの電圧レベルに到達し、
またビット線／ＢＬが接地電圧Ｖｓｓレベルに到達する
と、ＭＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ２および
ＮＱ３はオフ状態となり、このセンスアンプＳＡはラッ
チ状態にあり、電流はほとんど消費されない。
Ｚが活性化され、ＭＯＳトランジスタＰＱ１がオン状態
となる。今、ビット線／ＢＬが接地電圧Ｖｓｓレベルの
Ｌレベルであるため、ＭＯＳトランジスタＰＱ２のコン
ダクタンスは、ＭＯＳトランジスタＰＱ３のコンダクタ
ンスより大きいため（ビット線ＢＬは、ほぼプリチャー
ジ電圧レベルの中間電圧レベル）、ビット線ＢＬはＭＯ
ＳトランジスタＰＱ１およびＰＱ２を介して充電され、
このビット線ＢＬの電圧レベルが、センスアンプ電源線
１６ａ上の電圧Ｖｃｃｓレベルまで上昇する。ビット線
ＢＬがセンス電源電圧Ｖｃｃｓの電圧レベルに到達し、
またビット線／ＢＬが接地電圧Ｖｓｓレベルに到達する
と、ＭＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ２および
ＮＱ３はオフ状態となり、このセンスアンプＳＡはラッ
チ状態にあり、電流はほとんど消費されない。
【００８７】この図１１（Ｂ）に示すように、センスア
ンプＳＡは、センスアンプ電源線１６ａから高電位のビ
ット線へ電流を供給し、低電位のビット線は、センスア
ンプ接地線１６ｂへ放電される。このセンスアンプＳＡ
は、ビット線対ＢＬ，／ＢＬのそれぞれに対応して設け
られる。したがって、センス動作時において、ビット線
充放電のためのセンス電流が流れる。このセンスアンプ
電源線１６ａへの電圧を、図８に示すようなセンス電源
配置領域９ａおよび９ｂに配置することにより、十分余
裕をもって安定にセンス動作時に流れる電流を補償し
て、正確にかつセンス動作を行なわせることができる。
ンプＳＡは、センスアンプ電源線１６ａから高電位のビ
ット線へ電流を供給し、低電位のビット線は、センスア
ンプ接地線１６ｂへ放電される。このセンスアンプＳＡ
は、ビット線対ＢＬ，／ＢＬのそれぞれに対応して設け
られる。したがって、センス動作時において、ビット線
充放電のためのセンス電流が流れる。このセンスアンプ
電源線１６ａへの電圧を、図８に示すようなセンス電源
配置領域９ａおよび９ｂに配置することにより、十分余
裕をもって安定にセンス動作時に流れる電流を補償し
て、正確にかつセンス動作を行なわせることができる。
【００８８】なお、この図１１（Ｂ）に示すセンスアン
プＳＡの構成において、センスアンプ電源線１６ａおよ
び１６ｂには、それぞれセンスアンプ電源電圧Ｖｃｃｓ
および接地電圧Ｖｓｓが伝達されている。このセンスア
ンプ接地線１６ｂへは、接地電圧Ｖｓｓよりも少し高い
電圧レベルの電圧が伝達されてもよい。
プＳＡの構成において、センスアンプ電源線１６ａおよ
び１６ｂには、それぞれセンスアンプ電源電圧Ｖｃｃｓ
および接地電圧Ｖｓｓが伝達されている。このセンスア
ンプ接地線１６ｂへは、接地電圧Ｖｓｓよりも少し高い
電圧レベルの電圧が伝達されてもよい。
【００８９】また、センスアンプ電源線１６ａおよびセ
ンスアンプ接地線１６ｂは、スタンバイ状態時、中間電
圧レベルにプリチャージされ、活性化時それぞれ電源電
圧Ｖｃｃｓおよび接地電圧Ｖｓｓに駆動される構成であ
ってもよい。
ンスアンプ接地線１６ｂは、スタンバイ状態時、中間電
圧レベルにプリチャージされ、活性化時それぞれ電源電
圧Ｖｃｃｓおよび接地電圧Ｖｓｓに駆動される構成であ
ってもよい。
【００９０】［変更例１］図１２は、この発明の実施の
形態３に従う半導体記憶装置の変更例１の構成を概略的
に示す図である。図１２において、中央領域１ｅを取囲
むように配置されるメモリアレイブロックＢ０〜Ｂ７
は、バンク♯０〜♯３に分割される。バンク♯０は、互
いに隣接するメモリアレイブロックＢ０およびＢ１によ
り構成され、バンク♯１が、隣接メモリアレイブロック
Ｂ２およびＢ３により構成され、バンク♯２が、メモリ
アレイブロックＢ４およびＢ５により構成され、バンク
♯３が、メモリアレイブロックＢ６およびＢ７により構
成される。
形態３に従う半導体記憶装置の変更例１の構成を概略的
に示す図である。図１２において、中央領域１ｅを取囲
むように配置されるメモリアレイブロックＢ０〜Ｂ７
は、バンク♯０〜♯３に分割される。バンク♯０は、互
いに隣接するメモリアレイブロックＢ０およびＢ１によ
り構成され、バンク♯１が、隣接メモリアレイブロック
Ｂ２およびＢ３により構成され、バンク♯２が、メモリ
アレイブロックＢ４およびＢ５により構成され、バンク
♯３が、メモリアレイブロックＢ６およびＢ７により構
成される。
【００９１】半導体基板領域１の長辺方向についての外
部に配置された周辺領域において、それぞれセンス電源
回路１９ａおよび１９ｂが配置される。センス電源回路
１９ａは、バンク♯０および♯１に含まれるメモリアレ
イブロックＢ０〜Ｂ３に対しセンスアンプ電源電圧を供
給し、センス電源回路１９ｂは、バンク♯２および♯３
に含まれるメモリアレイブロックＢ４〜Ｂ７に含まれる
センスアンプに対する電源電圧を供給する。
部に配置された周辺領域において、それぞれセンス電源
回路１９ａおよび１９ｂが配置される。センス電源回路
１９ａは、バンク♯０および♯１に含まれるメモリアレ
イブロックＢ０〜Ｂ３に対しセンスアンプ電源電圧を供
給し、センス電源回路１９ｂは、バンク♯２および♯３
に含まれるメモリアレイブロックＢ４〜Ｂ７に含まれる
センスアンプに対する電源電圧を供給する。
【００９２】中央領域１ｅに配置される周辺電源回路
（周辺ＶＤＣ）１８は、メモリアレイブロックＢ０〜Ｂ
７に含まれる周辺回路に電源電圧を供給する。
（周辺ＶＤＣ）１８は、メモリアレイブロックＢ０〜Ｂ
７に含まれる周辺回路に電源電圧を供給する。
【００９３】この４バンク構成において、メモリバンク
♯０〜♯３が互いに独立に駆動されても、４つのメモリ
アレイブロックに対し１つのセンス電源回路が配置され
ているため、安定にセンスアンプ電源電圧を供給するこ
とができる。
♯０〜♯３が互いに独立に駆動されても、４つのメモリ
アレイブロックに対し１つのセンス電源回路が配置され
ているため、安定にセンスアンプ電源電圧を供給するこ
とができる。
【００９４】図１３は、図１２に示す半導体記憶装置の
制御回路の構成を概略的に示す図である。図１３におい
て、メモリアレイブロックＢ０〜Ｂ７は、バンク♯０〜
バンク♯３に分割される。バンク♯０〜♯３は、それぞ
れ、隣接する２つのメモリアレイブロックで構成され
る。
制御回路の構成を概略的に示す図である。図１３におい
て、メモリアレイブロックＢ０〜Ｂ７は、バンク♯０〜
バンク♯３に分割される。バンク♯０〜♯３は、それぞ
れ、隣接する２つのメモリアレイブロックで構成され
る。
【００９５】制御回路は、クロック信号ＣＬＫの立上が
りエッジで、外部から与えられる信号／ＲＡＳ、／ＣＥ
Ｓおよび／ＷＥの論理状態の組合せを判定し、その判定
結果に基づいた動作指示信号を出力するモード検出回路
２０と、外部から与えられるバンクアドレス信号ＢＡＤ
を受けるバンクアドレスバッファ２１と、外部から与え
られるアドレス信号ＡＤＤを受けるアドレスバッファ２
２を含む。バンクアドレスバッファ２１およびアドレス
バッファ２２は、ともに、クロック信号ＣＬＫの立上が
りエッジに同期して、外部から与えられるアドレス信号
ＢＡＤおよびＡＤＤをそれぞれ取込む。
りエッジで、外部から与えられる信号／ＲＡＳ、／ＣＥ
Ｓおよび／ＷＥの論理状態の組合せを判定し、その判定
結果に基づいた動作指示信号を出力するモード検出回路
２０と、外部から与えられるバンクアドレス信号ＢＡＤ
を受けるバンクアドレスバッファ２１と、外部から与え
られるアドレス信号ＡＤＤを受けるアドレスバッファ２
２を含む。バンクアドレスバッファ２１およびアドレス
バッファ２２は、ともに、クロック信号ＣＬＫの立上が
りエッジに同期して、外部から与えられるアドレス信号
ＢＡＤおよびＡＤＤをそれぞれ取込む。
【００９６】制御回路は、さらに、バンク♯０〜♯３そ
れぞれに対応して設けられ、モード検出回路２０からの
モード指示信号とバンクアドレスバッファ２１からのバ
ンクアドレス信号とを受けるバンク制御回路２３−０〜
２３−３と、バンク♯０〜♯３それぞれに対応して設け
られ、対応のバンク制御回路２３−０〜２３−３からの
指示信号に従って、アドレスバッファ２２から与えられ
るロウアドレス信号のラッチ／リセットを行なうロウア
ドレスラッチ２４−０〜２４−３を含む。バンク制御回
路２３−０〜２３−３は、バンクアドレスバッファ２１
からのバンクアドレス信号が対応のバンクを指定してい
るときに活性化され、モード検出回路２０からの動作モ
ード指示信号に従って指定された動作モードを行なうた
めの制御信号を出力する。
れぞれに対応して設けられ、モード検出回路２０からの
モード指示信号とバンクアドレスバッファ２１からのバ
ンクアドレス信号とを受けるバンク制御回路２３−０〜
２３−３と、バンク♯０〜♯３それぞれに対応して設け
られ、対応のバンク制御回路２３−０〜２３−３からの
指示信号に従って、アドレスバッファ２２から与えられ
るロウアドレス信号のラッチ／リセットを行なうロウア
ドレスラッチ２４−０〜２４−３を含む。バンク制御回
路２３−０〜２３−３は、バンクアドレスバッファ２１
からのバンクアドレス信号が対応のバンクを指定してい
るときに活性化され、モード検出回路２０からの動作モ
ード指示信号に従って指定された動作モードを行なうた
めの制御信号を出力する。
【００９７】このバンク制御回路２３−０〜２３−３
は、図１０に示すロー／コラム系制御回路１４がバンク
アドレス信号に従って動作する構成と等価である。アド
レスバッファ２２からのコラムアドレス信号は、メモリ
アレイブロックＢ０〜Ｂ７へ共通に与えられる（この経
路は図示せず）。コラムアドレス信号が生成されるの
は、リードコマンドまたはライトコマンドのデータアク
セスコマンドが与えられたときである。この場合には、
バンクアドレス信号により指定されたバンクに対するデ
ータアクセスが行なわれる。内部で、図示しないバース
トアドレスカウンタに従って、順次コラムアドレス信号
が内部で生成される。
は、図１０に示すロー／コラム系制御回路１４がバンク
アドレス信号に従って動作する構成と等価である。アド
レスバッファ２２からのコラムアドレス信号は、メモリ
アレイブロックＢ０〜Ｂ７へ共通に与えられる（この経
路は図示せず）。コラムアドレス信号が生成されるの
は、リードコマンドまたはライトコマンドのデータアク
セスコマンドが与えられたときである。この場合には、
バンクアドレス信号により指定されたバンクに対するデ
ータアクセスが行なわれる。内部で、図示しないバース
トアドレスカウンタに従って、順次コラムアドレス信号
が内部で生成される。
【００９８】モード検出回路２０、バンクアドレスバッ
ファ２１、アドレスバッファ２２、バンク制御回路２３
−０〜２３−３、およびロウアドレスラッチ２４−０〜
２４−３は、図１２に示す中央領域１ｅに配置される。
周辺電源回路１８からの電源電圧は、この中央領域１ｅ
内に形成された制御回路それぞれに与えられる。また、
周辺電源回路１８からの電源電圧はメモリアレイブロッ
クＢ０〜Ｂ７に含まれる周辺回路へも与えられる（メモ
リアレイブロックＢ０〜Ｂ７の構成は図１０に示す構成
と同様である）。メモリアレイブロックＢ０〜Ｂ７に含
まれるセンスアンプへの電源電圧は、図１２に示すセン
ス電源回路１９ａおよび１９ｂから与えられる。
ファ２１、アドレスバッファ２２、バンク制御回路２３
−０〜２３−３、およびロウアドレスラッチ２４−０〜
２４−３は、図１２に示す中央領域１ｅに配置される。
周辺電源回路１８からの電源電圧は、この中央領域１ｅ
内に形成された制御回路それぞれに与えられる。また、
周辺電源回路１８からの電源電圧はメモリアレイブロッ
クＢ０〜Ｂ７に含まれる周辺回路へも与えられる（メモ
リアレイブロックＢ０〜Ｂ７の構成は図１０に示す構成
と同様である）。メモリアレイブロックＢ０〜Ｂ７に含
まれるセンスアンプへの電源電圧は、図１２に示すセン
ス電源回路１９ａおよび１９ｂから与えられる。
【００９９】したがって、前述のように、周辺電源回路
１８が、メモリアレイブロックＢ０〜Ｂ７から実質的に
等距離の位置に配置されており、電源線のインピーダン
スの影響はこれらのメモリアレイブロックＢ０〜Ｂ７に
対しほぼ同じとなり、各バンクを同じタイミングで動作
させることができかつ各バンク内におけるメモリアレイ
ブロックの電源電圧の変動も同じとなり、この電源電圧
変動に対するマージンを考慮する必要がなく、安定に動
作させることができる。
１８が、メモリアレイブロックＢ０〜Ｂ７から実質的に
等距離の位置に配置されており、電源線のインピーダン
スの影響はこれらのメモリアレイブロックＢ０〜Ｂ７に
対しほぼ同じとなり、各バンクを同じタイミングで動作
させることができかつ各バンク内におけるメモリアレイ
ブロックの電源電圧の変動も同じとなり、この電源電圧
変動に対するマージンを考慮する必要がなく、安定に動
作させることができる。
【０１００】なお、図１２に示す構成においては、メモ
リアレイブロックＢ０〜Ｂ７は、４つのバンク♯０〜♯
３に分割されている。しかしながら、このメモリアレイ
ブロックＢ０〜Ｂ７は、２つのバンク♯０および♯１に
分割されてもよい。一方のバンクに対し、センス電源回
路１９ａおよび１９ｂの一方からセンスアンプ電源電圧
が供給され、他方のバンクに対し、他方のセンス電源回
路からセンスアンプ電源電圧が供給される。この場合に
おいても同様の効果を得ることができる。
リアレイブロックＢ０〜Ｂ７は、４つのバンク♯０〜♯
３に分割されている。しかしながら、このメモリアレイ
ブロックＢ０〜Ｂ７は、２つのバンク♯０および♯１に
分割されてもよい。一方のバンクに対し、センス電源回
路１９ａおよび１９ｂの一方からセンスアンプ電源電圧
が供給され、他方のバンクに対し、他方のセンス電源回
路からセンスアンプ電源電圧が供給される。この場合に
おいても同様の効果を得ることができる。
【０１０１】以上のように、この発明の実施の形態３に
従えば、中央の領域に周辺回路用の電源回路を配置して
いるため、周囲のメモリアレイブロックと周辺用電源回
路の距離が実質的に同じとなり、電源線インピーダンス
の影響を各メモリアレイブロックに対しほぼ均等とする
ことができ、安定に電源電圧を供給して高速動作させる
ことができる。
従えば、中央の領域に周辺回路用の電源回路を配置して
いるため、周囲のメモリアレイブロックと周辺用電源回
路の距離が実質的に同じとなり、電源線インピーダンス
の影響を各メモリアレイブロックに対しほぼ均等とする
ことができ、安定に電源電圧を供給して高速動作させる
ことができる。
【０１０２】また、半導体基板領域の周辺部にセンスア
ンプ用の電源回路を配置しているため、比較的広い面積
を利用してセンスアンプ電源回路を配置することがで
き、また１つのセンスアンプ電源回路が電圧を供給する
メモリアレイブロックの数も低減され、安定にセンスア
ンプ電源電圧を供給することができ、正確なセンス動作
を保証することができる。
ンプ用の電源回路を配置しているため、比較的広い面積
を利用してセンスアンプ電源回路を配置することがで
き、また１つのセンスアンプ電源回路が電圧を供給する
メモリアレイブロックの数も低減され、安定にセンスア
ンプ電源電圧を供給することができ、正確なセンス動作
を保証することができる。
【０１０３】［実施の形態４］図１４は、この発明の実
施の形態４に従う半導体記憶装置のメモリアレイブロッ
クおよび電源回路の配置を概略的に示す図である。図１
４において、この半導体基板領域１の周辺両端のセンス
アンプ電源配置領域２９各々においては、それぞれ、２
つのセンスアンプ電源回路（センスＶＤＣ）が配置され
る。すなわち、一方のセンスアンプ電源配置領域におい
ては、センスアンプ電源回路２９ａおよび２９ｂが配置
され、他方のセンスアンプ電源配置領域においては、セ
ンスアンプ電源回路２９ｃおよび２９ｄが配置される。
施の形態４に従う半導体記憶装置のメモリアレイブロッ
クおよび電源回路の配置を概略的に示す図である。図１
４において、この半導体基板領域１の周辺両端のセンス
アンプ電源配置領域２９各々においては、それぞれ、２
つのセンスアンプ電源回路（センスＶＤＣ）が配置され
る。すなわち、一方のセンスアンプ電源配置領域におい
ては、センスアンプ電源回路２９ａおよび２９ｂが配置
され、他方のセンスアンプ電源配置領域においては、セ
ンスアンプ電源回路２９ｃおよび２９ｄが配置される。
【０１０４】中央の領域１ｅを取囲むように配置される
メモリアレイブロックＢ０〜Ｂ７は、１つのバンクを構
成し、中央の領域１ｅに設けられた周辺電源回路８から
の電源電圧を受ける。この図１４に示すシングルバンク
構成の半導体記憶装置において、半導体基板領域１の両
周辺領域に２つのセンスアンプ電源回路を配置すること
により、以下の利点が得られる。
メモリアレイブロックＢ０〜Ｂ７は、１つのバンクを構
成し、中央の領域１ｅに設けられた周辺電源回路８から
の電源電圧を受ける。この図１４に示すシングルバンク
構成の半導体記憶装置において、半導体基板領域１の両
周辺領域に２つのセンスアンプ電源回路を配置すること
により、以下の利点が得られる。
【０１０５】ダイナミック型の半導体記憶装置におい
て、その記憶情報を保持するために、周期的に記憶情報
をリフレッシュする必要がある。このリフレッシュは、
消費電流の観点から、複数種類のリフレッシュサイクル
が設定される場合がある。たとえば、すべてのメモリセ
ルをリフレッシュするのに４Ｋ回リフレッシュすること
が必要となる４Ｋリフレッシュサイクルデバイスと、す
べてのメモリセルをリフレッシュするのに８Ｋ回リフレ
ッシュ動作を行なう必要がある８Ｋリフレッシュサイク
ルデバイスがある。これらの４Ｋリフレッシュサイクル
デバイスと８Ｋリフレッシュサイクルデバイスは、内部
構成は同じであり、単にアドレスの割当が異なる。この
アドレス割当は、ボンディングパッドの接続またはマス
ク配線により切換えられる。４Ｋリフレッシュデバイス
においては、８Ｋリフレッシュサイクルデバイスより
も、１回のリフレッシュサイクルにおいて選択されるワ
ード線の数が２倍となる。
て、その記憶情報を保持するために、周期的に記憶情報
をリフレッシュする必要がある。このリフレッシュは、
消費電流の観点から、複数種類のリフレッシュサイクル
が設定される場合がある。たとえば、すべてのメモリセ
ルをリフレッシュするのに４Ｋ回リフレッシュすること
が必要となる４Ｋリフレッシュサイクルデバイスと、す
べてのメモリセルをリフレッシュするのに８Ｋ回リフレ
ッシュ動作を行なう必要がある８Ｋリフレッシュサイク
ルデバイスがある。これらの４Ｋリフレッシュサイクル
デバイスと８Ｋリフレッシュサイクルデバイスは、内部
構成は同じであり、単にアドレスの割当が異なる。この
アドレス割当は、ボンディングパッドの接続またはマス
ク配線により切換えられる。４Ｋリフレッシュデバイス
においては、８Ｋリフレッシュサイクルデバイスより
も、１回のリフレッシュサイクルにおいて選択されるワ
ード線の数が２倍となる。
【０１０６】リフレッシュ動作時においては、選択ワー
ド線に接続されるメモリセルのデータはセンスアンプに
より検知増幅して再書込する必要がある。したがって、
４Ｋリフレッシュサイクルデバイスにおいて動作するセ
ンスアンプの数は、８Ｋデバイスのそれに比べて２倍と
なる。応じて、センス動作時の消費電流も２倍となる。
したがって、図１４に示す構成において、センスアンプ
電源回路２９ａ〜２９ｄそれぞれを、８Ｋリフレッシュ
デバイスにおけるセンスアンプ動作時の消費電流に合わ
せて最適化する。４Ｋリフレッシュサイクルデバイスに
おいては、これらのセンスアンプ電源回路２９ａ〜２９
ｄをすべて用いる。一方、８Ｋリフレッシュサイクルデ
バイスにおいては、センスアンプ電源回路２９ａおよび
２９ｂの一方、およびセンスアンプ電源回路２９ｃおよ
び２９ｄの一方を用いる。
ド線に接続されるメモリセルのデータはセンスアンプに
より検知増幅して再書込する必要がある。したがって、
４Ｋリフレッシュサイクルデバイスにおいて動作するセ
ンスアンプの数は、８Ｋデバイスのそれに比べて２倍と
なる。応じて、センス動作時の消費電流も２倍となる。
したがって、図１４に示す構成において、センスアンプ
電源回路２９ａ〜２９ｄそれぞれを、８Ｋリフレッシュ
デバイスにおけるセンスアンプ動作時の消費電流に合わ
せて最適化する。４Ｋリフレッシュサイクルデバイスに
おいては、これらのセンスアンプ電源回路２９ａ〜２９
ｄをすべて用いる。一方、８Ｋリフレッシュサイクルデ
バイスにおいては、センスアンプ電源回路２９ａおよび
２９ｂの一方、およびセンスアンプ電源回路２９ｃおよ
び２９ｄの一方を用いる。
【０１０７】センスアンプ電源回路２９ａおよび２９ｂ
は、メモリアレイブロックＢ０〜Ｂ３に対するセンスア
ンプ電源電圧を供給し、センスアンプ電源回路２９ｃお
よび２９ｄは、メモリアレイブロックＢ４〜Ｂ７にセン
スアンプ電源電圧を供給する。したがって、８Ｋリフレ
ッシュサイクルデバイスにおいては、各メモリアレイブ
ロックは１つのセンスアンプ電源回路からセンスアンプ
電源電圧を供給され、４Ｋリフレッシュサイクルデバイ
スにおいては、各メモリアレイブロックは２つのセンス
アンプ電源回路からセンスアンプ電源電圧を供給され
る。したがって、８Ｋリフレッシュサイクルデバイスお
よび４Ｋリフレッシュサイクルデバイスいずれにおいて
も、安定にセンスアンプ電源電圧を供給することがで
き、また必要以上に電流が供給されることもなく、低消
費電力を実現することができる。
は、メモリアレイブロックＢ０〜Ｂ３に対するセンスア
ンプ電源電圧を供給し、センスアンプ電源回路２９ｃお
よび２９ｄは、メモリアレイブロックＢ４〜Ｂ７にセン
スアンプ電源電圧を供給する。したがって、８Ｋリフレ
ッシュサイクルデバイスにおいては、各メモリアレイブ
ロックは１つのセンスアンプ電源回路からセンスアンプ
電源電圧を供給され、４Ｋリフレッシュサイクルデバイ
スにおいては、各メモリアレイブロックは２つのセンス
アンプ電源回路からセンスアンプ電源電圧を供給され
る。したがって、８Ｋリフレッシュサイクルデバイスお
よび４Ｋリフレッシュサイクルデバイスいずれにおいて
も、安定にセンスアンプ電源電圧を供給することがで
き、また必要以上に電流が供給されることもなく、低消
費電力を実現することができる。
【０１０８】なお、上述の説明において、４Ｋリフレッ
シュサイクルデバイスおよび８Ｋリフレッシュサイクル
デバイスいずれにおいても、通常動作モード時において
も、選択されるワード線の数の関係は、リフレッシュサ
イクルのそれと同じと想定している。リフレッシュサイ
クルにおいて選択されるワード線の数が、通常動作モー
ド時に選択されるワード線の数と異なり増加する場合に
は、４Ｋリフレッシュサイクルデバイスにおいては、リ
フレッシュサイクル時において選択的に１つのセンスア
ンプ電源回路を活性化して２つのセンスアンプ電源回路
を動作させる構成が用いられればよい。
シュサイクルデバイスおよび８Ｋリフレッシュサイクル
デバイスいずれにおいても、通常動作モード時において
も、選択されるワード線の数の関係は、リフレッシュサ
イクルのそれと同じと想定している。リフレッシュサイ
クルにおいて選択されるワード線の数が、通常動作モー
ド時に選択されるワード線の数と異なり増加する場合に
は、４Ｋリフレッシュサイクルデバイスにおいては、リ
フレッシュサイクル時において選択的に１つのセンスア
ンプ電源回路を活性化して２つのセンスアンプ電源回路
を動作させる構成が用いられればよい。
【０１０９】このリフレッシュサイクル数に応じたセン
スアンプ電源回路の数の設定は、ボンディングパッドま
たはマスク配線を用いて実現される。
スアンプ電源回路の数の設定は、ボンディングパッドま
たはマスク配線を用いて実現される。
【０１１０】［変更例］図１５は、この発明の実施の形
態４の変更例の構成を示す図である。図１５において、
この半導体記憶装置は、中央領域１ｅを取囲むように配
置されるメモリアレイブロックＢ０〜Ｂ７が、４つのバ
ンク♯０〜♯３に分割される。バンク♯０〜♯３の各々
は、隣接して配置されるメモリアレイブロックで構成さ
れる。すなわち、バンク♯０は、メモリアレイブロック
Ｂ０およびＢ１により構成され、バンク♯１が、メモリ
アレイブロックＢ２およびＢ３で構成され、バンク♯２
が、メモリアレイブロックＢ４およびＢ５で構成され、
バンク♯３が、メモリアレイブロックＢ６およびＢ７に
より構成される。中央の領域１ｅにおいては、これらの
メモリアレイブロックＢ０〜Ｂ７の周辺回路へ電源電圧
を供給する周辺電源回路１８が配置される。
態４の変更例の構成を示す図である。図１５において、
この半導体記憶装置は、中央領域１ｅを取囲むように配
置されるメモリアレイブロックＢ０〜Ｂ７が、４つのバ
ンク♯０〜♯３に分割される。バンク♯０〜♯３の各々
は、隣接して配置されるメモリアレイブロックで構成さ
れる。すなわち、バンク♯０は、メモリアレイブロック
Ｂ０およびＢ１により構成され、バンク♯１が、メモリ
アレイブロックＢ２およびＢ３で構成され、バンク♯２
が、メモリアレイブロックＢ４およびＢ５で構成され、
バンク♯３が、メモリアレイブロックＢ６およびＢ７に
より構成される。中央の領域１ｅにおいては、これらの
メモリアレイブロックＢ０〜Ｂ７の周辺回路へ電源電圧
を供給する周辺電源回路１８が配置される。
【０１１１】半導体基板領域１の長辺方向についての両
側の周辺領域２９においては、各バンクに対してセンス
アンプ電源回路（センスＶＤＣ）が配置される。すなわ
ち、一方側のセンス電源配置領域２９においては、バン
ク♯０のためのセンスアンプ電源回路３０ａおよびバン
ク♯１のためのセンスアンプ電源回路３０ｂが配置さ
れ、他方側のセンスアンプ電源配置領域２９において
は、バンク♯２のためのセンスアンプ電源回路３０ｃお
よびバンク♯３のためのセンスアンプ電源回路３０ｄが
配置される。
側の周辺領域２９においては、各バンクに対してセンス
アンプ電源回路（センスＶＤＣ）が配置される。すなわ
ち、一方側のセンス電源配置領域２９においては、バン
ク♯０のためのセンスアンプ電源回路３０ａおよびバン
ク♯１のためのセンスアンプ電源回路３０ｂが配置さ
れ、他方側のセンスアンプ電源配置領域２９において
は、バンク♯２のためのセンスアンプ電源回路３０ｃお
よびバンク♯３のためのセンスアンプ電源回路３０ｄが
配置される。
【０１１２】この図１５に示す構成においては、センス
アンプ電源回路３０ａ〜３０ｄは、それぞれ対応のバン
クに対してのみセンスアンプ電源電圧を供給し、したが
ってセンスアンプ電源線は各バンクごとに分離される
（図１４に示す構成では、センスアンプ電源線は、２つ
のセンスアンプ電源回路により共有される）。
アンプ電源回路３０ａ〜３０ｄは、それぞれ対応のバン
クに対してのみセンスアンプ電源電圧を供給し、したが
ってセンスアンプ電源線は各バンクごとに分離される
（図１４に示す構成では、センスアンプ電源線は、２つ
のセンスアンプ電源回路により共有される）。
【０１１３】図１６は、図１５に示すセンスアンプ電源
回路３０ａ〜３０ｄの構成の一例を示す図である。図１
６においてセンスアンプ電源回路３１（３０ａ−３０
ｄ）は、活性化時センスアンプ電源線３２上のセンスア
ンプ電源電圧Ｖｃｃｓと基準電圧Ｖｒｅｆを比較する比
較器３１ａと、バンク活性化信号ＡＣＴ♯ｉの活性化に
応答して比較器３１ａを活性化するためのｎチャネルＭ
ＯＳトランジスタ３１ｂと、外部電源ノードＥＸとセン
スアンプ電源線３２の間に接続され、比較器３１ａの出
力信号に従って外部電源ノードＥＸからセンスアンプ電
源線３２へ電流を供給するｐチャネルＭＯＳトランジス
タで構成されるドライブトランジスタ３１ｃと、バンク
活性化信号ＡＣＴ♯ｉの非活性化時導通し、ドライブト
ランジスタ３１ｃのゲート電圧を外部電源電圧レベルに
プルアップするｐチャネルＭＯＳトランジスタ３１ｄを
含む。バンク活性化信号ＡＣＴ♯ｉは、バンクｉ（ｉ＝
０−３）が指定されかつアレイ活性化（ワード線が選択
状態に駆動されかつセンスアンプがセンス動作を行なう
状態）を指定するアクティブコマンドが与えられたとき
に、活性化される。したがって、アクティブコマンドが
与えられてアレイ活性化が指定されたバンクにおいての
みセンスアンプ電源回路３１が活性化されて、センスア
ンプ電源線３２上の電源電圧レベルを安定に保持する。
回路３０ａ〜３０ｄの構成の一例を示す図である。図１
６においてセンスアンプ電源回路３１（３０ａ−３０
ｄ）は、活性化時センスアンプ電源線３２上のセンスア
ンプ電源電圧Ｖｃｃｓと基準電圧Ｖｒｅｆを比較する比
較器３１ａと、バンク活性化信号ＡＣＴ♯ｉの活性化に
応答して比較器３１ａを活性化するためのｎチャネルＭ
ＯＳトランジスタ３１ｂと、外部電源ノードＥＸとセン
スアンプ電源線３２の間に接続され、比較器３１ａの出
力信号に従って外部電源ノードＥＸからセンスアンプ電
源線３２へ電流を供給するｐチャネルＭＯＳトランジス
タで構成されるドライブトランジスタ３１ｃと、バンク
活性化信号ＡＣＴ♯ｉの非活性化時導通し、ドライブト
ランジスタ３１ｃのゲート電圧を外部電源電圧レベルに
プルアップするｐチャネルＭＯＳトランジスタ３１ｄを
含む。バンク活性化信号ＡＣＴ♯ｉは、バンクｉ（ｉ＝
０−３）が指定されかつアレイ活性化（ワード線が選択
状態に駆動されかつセンスアンプがセンス動作を行なう
状態）を指定するアクティブコマンドが与えられたとき
に、活性化される。したがって、アクティブコマンドが
与えられてアレイ活性化が指定されたバンクにおいての
みセンスアンプ電源回路３１が活性化されて、センスア
ンプ電源線３２上の電源電圧レベルを安定に保持する。
【０１１４】プリチャージコマンドが与えられ、アレイ
非活性化が指示された場合には、バンク活性化信号ＡＣ
Ｔ♯ｉは非活性状態となり、ＭＯＳトランジスタ３１ｂ
が非導通状態となり、比較器３１ａの比較動作は停止さ
れる。また、ＭＯＳトランジスタ３１ｄが導通し、ドラ
イブトランジスタ３１ｃのゲート電位を外部電源電圧レ
ベルに上昇させ、このＭＯＳトランジスタ３１ｃを非導
通状態へ駆動する。
非活性化が指示された場合には、バンク活性化信号ＡＣ
Ｔ♯ｉは非活性状態となり、ＭＯＳトランジスタ３１ｂ
が非導通状態となり、比較器３１ａの比較動作は停止さ
れる。また、ＭＯＳトランジスタ３１ｄが導通し、ドラ
イブトランジスタ３１ｃのゲート電位を外部電源電圧レ
ベルに上昇させ、このＭＯＳトランジスタ３１ｃを非導
通状態へ駆動する。
【０１１５】この図１６に示すセンスアンプ電源回路に
おいて、バンク非活性化時、ドライブトランジスタ３１
ｃは非導通状態に保持される。センスアンプ電源線３２
上のセンスアンプ電源電圧Ｖｃｃｓを安定に所定の電圧
レベルに保持するため、小さな電流駆動力を維持し常時
動作する降圧回路が併せて用いられてもよい。
おいて、バンク非活性化時、ドライブトランジスタ３１
ｃは非導通状態に保持される。センスアンプ電源線３２
上のセンスアンプ電源電圧Ｖｃｃｓを安定に所定の電圧
レベルに保持するため、小さな電流駆動力を維持し常時
動作する降圧回路が併せて用いられてもよい。
【０１１６】この図１５および図１６に示す構成に従え
ば、バンク活性化時において、この活性化されたバンク
に対して設けられたセンスアンプ電源回路のみを活性化
することができる。センスアンプ電源回路３０ａ〜３０
ｄは、それぞれ対応のバンクの活性化時において安定に
センスアンプ電源電圧を供給するように最適化される。
したがって、センスアンプ電源回路３０ａ〜３０ｄは、
必要以上の電流駆動力を要求されず、この半導体記憶装
置は動作モードに応じて必要十分な電流供給力をもって
活性化されたバンクに対しセンスアンプ電源電圧を安定
に供給することができ、不必要な電流消費を防止するこ
とができ、低消費電力を実現することができる。
ば、バンク活性化時において、この活性化されたバンク
に対して設けられたセンスアンプ電源回路のみを活性化
することができる。センスアンプ電源回路３０ａ〜３０
ｄは、それぞれ対応のバンクの活性化時において安定に
センスアンプ電源電圧を供給するように最適化される。
したがって、センスアンプ電源回路３０ａ〜３０ｄは、
必要以上の電流駆動力を要求されず、この半導体記憶装
置は動作モードに応じて必要十分な電流供給力をもって
活性化されたバンクに対しセンスアンプ電源電圧を安定
に供給することができ、不必要な電流消費を防止するこ
とができ、低消費電力を実現することができる。
【０１１７】また、バンク♯０〜♯３それぞれに対して
センスアンプ電源回路３０ａ〜３０ｄを配置することに
より、センスアンプ電源回路は、各バンクごとに最適化
することができ、必要以上の電流駆動力を持つことを要
求されず、リンギングが生じることのない安定なセンス
アンプ電源電圧を供給することができる。
センスアンプ電源回路３０ａ〜３０ｄを配置することに
より、センスアンプ電源回路は、各バンクごとに最適化
することができ、必要以上の電流駆動力を持つことを要
求されず、リンギングが生じることのない安定なセンス
アンプ電源電圧を供給することができる。
【０１１８】また、各バンクに隣接して、センスアンプ
電源回路を配置することができ、応じてセンスアンプ電
源線のインピーダンスを最小となるように配線レイアウ
トを行なうことができ、センスアンプ電源電圧降下が少
なく、安定な所望の電圧レベルのセンスアンプ電源電圧
を供給することができる。
電源回路を配置することができ、応じてセンスアンプ電
源線のインピーダンスを最小となるように配線レイアウ
トを行なうことができ、センスアンプ電源電圧降下が少
なく、安定な所望の電圧レベルのセンスアンプ電源電圧
を供給することができる。
【０１１９】なお、図１５に示す構成においては、メモ
リアレイブロックＢ０〜Ｂ７は４つのバンク♯０〜♯３
に分割されている。しかしながら、メモリアレイブロッ
クＢ０〜Ｂ７が２つのバンク♯０および♯１に分割され
る場合、バンクアドレス信号を用いれば、２つのセンス
アンプ電源回路を同時に動作させることができ、４つの
メモリアレイブロックが活性化される２バンク構成の場
合においても、２つのセンスアンプ電源回路が同時に動
作するため、同様、安定にセンスアンプ電源電圧を供給
することができる。したがって、４バンク構成において
各バンクごとにセンスアンプ電源回路を設ける構成によ
り、２バンク構成に切換えられても、安定にセンスアン
プ電源電圧を供給することができる。
リアレイブロックＢ０〜Ｂ７は４つのバンク♯０〜♯３
に分割されている。しかしながら、メモリアレイブロッ
クＢ０〜Ｂ７が２つのバンク♯０および♯１に分割され
る場合、バンクアドレス信号を用いれば、２つのセンス
アンプ電源回路を同時に動作させることができ、４つの
メモリアレイブロックが活性化される２バンク構成の場
合においても、２つのセンスアンプ電源回路が同時に動
作するため、同様、安定にセンスアンプ電源電圧を供給
することができる。したがって、４バンク構成において
各バンクごとにセンスアンプ電源回路を設ける構成によ
り、２バンク構成に切換えられても、安定にセンスアン
プ電源電圧を供給することができる。
【０１２０】以上のように、この発明の実施の形態４に
従えば、バンクそれぞれに対応してセンスアンプ電源回
路を配置しているため、各バンクに対してセンスアンプ
電源回路を最適化することができ、安定にセンスアンプ
電源電圧を供給することができる。また、各バンク近傍
にセンスアンプ電源回路を配置することができ、センス
アンプ電源線インピーダンスを最小にすることができ、
センスアンプ電源電圧の降下を考慮することなく、所望
の電圧レベルのセンスアンプ電源電圧を供給することが
でき、安定なセンス動作を確保することができる。
従えば、バンクそれぞれに対応してセンスアンプ電源回
路を配置しているため、各バンクに対してセンスアンプ
電源回路を最適化することができ、安定にセンスアンプ
電源電圧を供給することができる。また、各バンク近傍
にセンスアンプ電源回路を配置することができ、センス
アンプ電源線インピーダンスを最小にすることができ、
センスアンプ電源電圧の降下を考慮することなく、所望
の電圧レベルのセンスアンプ電源電圧を供給することが
でき、安定なセンス動作を確保することができる。
【０１２１】［実施の形態５］図１７は、この発明の実
施の形態５に従う半導体記憶装置の電源配置を概略的に
示す図である。図１７において、半導体基板領域１の中
央領域１ｅに、２つの周辺電源回路８ａおよび８ｂが配
置される。この中央領域１ｅを取囲むようにメモリアレ
イブロックＢ０〜Ｂ７が配置される。これらのメモリア
レイブロックＢ０〜Ｂ７は、１つのバンクを構成する
（シングルバンク構成）。周辺電源回路８ａは、メモリ
アレイブロックＢ０〜Ｂ３の周辺回路に電源電圧を供給
し、周辺電源回路８ｂは、メモリアレイブロックＢ４〜
Ｂ７の周辺回路に電源電圧を供給する。
施の形態５に従う半導体記憶装置の電源配置を概略的に
示す図である。図１７において、半導体基板領域１の中
央領域１ｅに、２つの周辺電源回路８ａおよび８ｂが配
置される。この中央領域１ｅを取囲むようにメモリアレ
イブロックＢ０〜Ｂ７が配置される。これらのメモリア
レイブロックＢ０〜Ｂ７は、１つのバンクを構成する
（シングルバンク構成）。周辺電源回路８ａは、メモリ
アレイブロックＢ０〜Ｂ３の周辺回路に電源電圧を供給
し、周辺電源回路８ｂは、メモリアレイブロックＢ４〜
Ｂ７の周辺回路に電源電圧を供給する。
【０１２２】半導体基板領域１の周辺領域に設けられる
センス電源配置領域２９においては、センスアンプ電源
回路が配置される。各センス電源配置領域２９において
は、先の実施の形態４に示すように、１個または複数個
のセンスアンプ電源回路が配置される。
センス電源配置領域２９においては、センスアンプ電源
回路が配置される。各センス電源配置領域２９において
は、先の実施の形態４に示すように、１個または複数個
のセンスアンプ電源回路が配置される。
【０１２３】この図１７に示すように、周辺電源回路８
ａおよび８ｂを設けることにより、周辺電源回路８ａお
よび８ｂ各々が電源電圧を供給するメモリアレイブロッ
クの数は４となり、周辺電源回路８ａおよび８ｂに含ま
れるドライブトランジスタのサイズ（チャネル幅）を小
さくすることができる。したがって、周辺回路動作時に
おいて大きな電流駆動力で電源電圧を保持する場合に生
じる可能性のあるリンギングの発生を抑制することがで
き、安定に周辺回路用電源電圧を供給することができ
る。
ａおよび８ｂを設けることにより、周辺電源回路８ａお
よび８ｂ各々が電源電圧を供給するメモリアレイブロッ
クの数は４となり、周辺電源回路８ａおよび８ｂに含ま
れるドライブトランジスタのサイズ（チャネル幅）を小
さくすることができる。したがって、周辺回路動作時に
おいて大きな電流駆動力で電源電圧を保持する場合に生
じる可能性のあるリンギングの発生を抑制することがで
き、安定に周辺回路用電源電圧を供給することができ
る。
【０１２４】［変更例１］図１８は、この発明の実施の
形態５の変更例１の構成を概略的に示す図である。この
図１８に示す構成において、中央領域１ｅの４隅の領域
に周辺電源回路（ＰＶＤＣ）８ｃ〜８ｆがそれぞれ配置
される。周辺電源回路８ｃは、メモリアレイブロックＢ
０およびＢ１の周辺回路に電源電圧を供給し、周辺電源
回路８ｄは、メモリアレイブロックＢ２およびＢ３に含
まれる周辺回路に電源電圧を供給する。周辺電源回路８
ｅは、メモリアレイブロックＢ４およびＢ５に含まれる
周辺回路に電源電圧を供給する。周辺電源回路８ｆは、
メモリアレイブロックＢ６およびＢ７に含まれる周辺回
路へ電源電圧を供給する。他の構成は図１７に示す構成
と同じである。この図１８に示す構成の場合、周辺電源
回路８ｃ〜８ｆの各々は、２つのメモリアレイブロック
に含まれる周辺回路へ電源電圧を供給することが要求さ
れるだけである。したがって、周辺電源回路８ｃ〜８ｆ
の電流供給力を小さくすることができ、応じて周辺電源
電圧のリンギングが生じるのを抑制することができる。
また、周辺電源回路８ｃ〜８ｆは、それぞれ対応のメモ
リアレイブロックに近接して配置することができ、電源
線の長さを短くすることができ、電源線インピーダンス
を最小となるように配線レイアウトを行なうことがで
き、安定に周辺回路を動作させることができる。
形態５の変更例１の構成を概略的に示す図である。この
図１８に示す構成において、中央領域１ｅの４隅の領域
に周辺電源回路（ＰＶＤＣ）８ｃ〜８ｆがそれぞれ配置
される。周辺電源回路８ｃは、メモリアレイブロックＢ
０およびＢ１の周辺回路に電源電圧を供給し、周辺電源
回路８ｄは、メモリアレイブロックＢ２およびＢ３に含
まれる周辺回路に電源電圧を供給する。周辺電源回路８
ｅは、メモリアレイブロックＢ４およびＢ５に含まれる
周辺回路に電源電圧を供給する。周辺電源回路８ｆは、
メモリアレイブロックＢ６およびＢ７に含まれる周辺回
路へ電源電圧を供給する。他の構成は図１７に示す構成
と同じである。この図１８に示す構成の場合、周辺電源
回路８ｃ〜８ｆの各々は、２つのメモリアレイブロック
に含まれる周辺回路へ電源電圧を供給することが要求さ
れるだけである。したがって、周辺電源回路８ｃ〜８ｆ
の電流供給力を小さくすることができ、応じて周辺電源
電圧のリンギングが生じるのを抑制することができる。
また、周辺電源回路８ｃ〜８ｆは、それぞれ対応のメモ
リアレイブロックに近接して配置することができ、電源
線の長さを短くすることができ、電源線インピーダンス
を最小となるように配線レイアウトを行なうことがで
き、安定に周辺回路を動作させることができる。
【０１２５】［変更例２］図１９は、この発明の実施の
形態５の変更例２の構成を示す図である。図１９に示す
構成において、中央領域１ｅを取囲むように配置される
メモリアレイブロックＢ０〜Ｂ７は、バンク♯０および
♯１に分割される。バンク♯０は、メモリアレイブロッ
クＢ０〜Ｂ３により構成され、バンク♯１は、メモリア
レイブロックＢ４〜Ｂ７により構成される。
形態５の変更例２の構成を示す図である。図１９に示す
構成において、中央領域１ｅを取囲むように配置される
メモリアレイブロックＢ０〜Ｂ７は、バンク♯０および
♯１に分割される。バンク♯０は、メモリアレイブロッ
クＢ０〜Ｂ３により構成され、バンク♯１は、メモリア
レイブロックＢ４〜Ｂ７により構成される。
【０１２６】中央領域１ｅにおいては、バンク♯０およ
び♯１それぞれに対応して周辺電源回路（周辺ＶＤＣ）
３８ａおよび３８ｂが配置される。周辺電源回路３８ａ
は、バンク♯０のメモリアレイブロックＢ０〜Ｂ３の周
辺回路に電源電圧を供給し、周辺電源回路３８ｂは、バ
ンク♯１のメモリアレイブロックＢ４〜Ｂ７に含まれる
周辺回路へ電源電圧を供給する。半導体基板領域１の両
側の周辺領域に設けられるセンス電源配置領域２９にお
いては、実施の形態４に従って適当にセンスアンプ電源
回路が配置される。
び♯１それぞれに対応して周辺電源回路（周辺ＶＤＣ）
３８ａおよび３８ｂが配置される。周辺電源回路３８ａ
は、バンク♯０のメモリアレイブロックＢ０〜Ｂ３の周
辺回路に電源電圧を供給し、周辺電源回路３８ｂは、バ
ンク♯１のメモリアレイブロックＢ４〜Ｂ７に含まれる
周辺回路へ電源電圧を供給する。半導体基板領域１の両
側の周辺領域に設けられるセンス電源配置領域２９にお
いては、実施の形態４に従って適当にセンスアンプ電源
回路が配置される。
【０１２７】この図１９に示す構成において、バンク♯
０および♯１それぞれに対応して周辺電源回路３８ａお
よび３８ｂを設けることにより、周辺電源回路３８ａお
よび３８ｂの電流駆動力を小さくすることができ、応じ
て、周辺回路用の電源電圧にリンギングが生じるのを防
止することができる。また、バンク♯０および♯１それ
ぞれに対して周辺電源回路を設けているため、選択され
るバンクに対してのみ対応の周辺電源回路から周辺回路
用電源電圧が供給されるだけであり、この動作する周辺
電源回路の電流駆動力が小さいため、動作時に流れる直
流電流（アクティブＤＣ電流）を小さくすることがで
き、応じて消費電流を低減することができる。
０および♯１それぞれに対応して周辺電源回路３８ａお
よび３８ｂを設けることにより、周辺電源回路３８ａお
よび３８ｂの電流駆動力を小さくすることができ、応じ
て、周辺回路用の電源電圧にリンギングが生じるのを防
止することができる。また、バンク♯０および♯１それ
ぞれに対して周辺電源回路を設けているため、選択され
るバンクに対してのみ対応の周辺電源回路から周辺回路
用電源電圧が供給されるだけであり、この動作する周辺
電源回路の電流駆動力が小さいため、動作時に流れる直
流電流（アクティブＤＣ電流）を小さくすることがで
き、応じて消費電流を低減することができる。
【０１２８】センス電源配置領域２９にそれぞれに配置
されるセンスアンプ電源回路の数は１または複数いずれ
であってもよい。
されるセンスアンプ電源回路の数は１または複数いずれ
であってもよい。
【０１２９】［変更例３］図２０は、この発明の実施の
形態５の変更例３の構成を示す図である。図２０に示す
構成においては、中央の領域１ｅを取囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つのバンク
♯０〜♯３に分割される。バンク♯０〜♯３の各々は、
隣接する２つのメモリアレイブロックを含む。
形態５の変更例３の構成を示す図である。図２０に示す
構成においては、中央の領域１ｅを取囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つのバンク
♯０〜♯３に分割される。バンク♯０〜♯３の各々は、
隣接する２つのメモリアレイブロックを含む。
【０１３０】中央の領域１ｅの４隅においては、これら
のバンク♯０〜♯３それぞれに対応して周辺電源回路
（ＰＶＤＣ）３８ｃ〜３８ｆが配置される。周辺電源回
路３８ｃは、バンク♯０のメモリアレイブロックＢ０お
よびＢ１の周辺回路へ電源電圧を供給し、周辺電源回路
３８ｄは、バンク♯１のメモリアレイブロックＢ２およ
びＢ３の周辺回路へ電源電圧を供給する。
のバンク♯０〜♯３それぞれに対応して周辺電源回路
（ＰＶＤＣ）３８ｃ〜３８ｆが配置される。周辺電源回
路３８ｃは、バンク♯０のメモリアレイブロックＢ０お
よびＢ１の周辺回路へ電源電圧を供給し、周辺電源回路
３８ｄは、バンク♯１のメモリアレイブロックＢ２およ
びＢ３の周辺回路へ電源電圧を供給する。
【０１３１】半導体基板領域１の両側の周辺領域に設け
られたセンス電源配置領域２９においては、バンク♯０
〜♯３それぞれに対応してセンスアンプ電源回路（セン
スＶＤＣ）３０ａ〜３０ｄが配置される。センスアンプ
電源回路３０ａはバンク♯０のセンスアンプに対し電源
電圧を供給し、センスアンプ電源回路３０ｂはバンク♯
１に含まれるセンスアンプに対する電源電圧を供給し、
センスアンプ電源回路３０ｃはバンク♯２に含まれるセ
ンスアンプに電源電圧を供給し、センスアンプ電源回路
３０ｄはバンク♯３のセンスアンプに対する電源電圧を
供給する。
られたセンス電源配置領域２９においては、バンク♯０
〜♯３それぞれに対応してセンスアンプ電源回路（セン
スＶＤＣ）３０ａ〜３０ｄが配置される。センスアンプ
電源回路３０ａはバンク♯０のセンスアンプに対し電源
電圧を供給し、センスアンプ電源回路３０ｂはバンク♯
１に含まれるセンスアンプに対する電源電圧を供給し、
センスアンプ電源回路３０ｃはバンク♯２に含まれるセ
ンスアンプに電源電圧を供給し、センスアンプ電源回路
３０ｄはバンク♯３のセンスアンプに対する電源電圧を
供給する。
【０１３２】周辺回路に対する電源電圧を発生する周辺
電源回路を、バンク♯０〜♯３それぞれに対応して設け
ることにより、これらの周辺電源回路３８ｃ〜３８ｆに
含まれる電流供給用ドライブトランジスタのサイズ（チ
ャネル幅）を小さくすることができ、対応のバンクの周
辺回路動作時において大きな電流供給力で周辺回路の電
源電圧を保持する必要がなく、オーバドライブに起因す
る電源電圧のリンギングの発生を抑制することができ、
安定に周辺回路を動作させることができる。
電源回路を、バンク♯０〜♯３それぞれに対応して設け
ることにより、これらの周辺電源回路３８ｃ〜３８ｆに
含まれる電流供給用ドライブトランジスタのサイズ（チ
ャネル幅）を小さくすることができ、対応のバンクの周
辺回路動作時において大きな電流供給力で周辺回路の電
源電圧を保持する必要がなく、オーバドライブに起因す
る電源電圧のリンギングの発生を抑制することができ、
安定に周辺回路を動作させることができる。
【０１３３】また、バンク♯０〜♯３は、互いに独立に
選択／非選択状態（アレイ活性／非活性状態）へ駆動さ
れるが、周辺回路動作時において、比較的大きな電流が
流れるのは、信号線の充放電時であり、各周辺電源回路
の電流駆動力は小さいため、動作電流値の平均値を与え
るアクティブＤＣ電流を小さくすることができ、消費電
流を低減することができる。
選択／非選択状態（アレイ活性／非活性状態）へ駆動さ
れるが、周辺回路動作時において、比較的大きな電流が
流れるのは、信号線の充放電時であり、各周辺電源回路
の電流駆動力は小さいため、動作電流値の平均値を与え
るアクティブＤＣ電流を小さくすることができ、消費電
流を低減することができる。
【０１３４】また、センスアンプ電源回路３０ａ〜３０
ｄをそれぞれバンク♯０〜♯３に対応して配置すること
により、実施の形態４の場合と同様の効果を得ることが
できる。また、バンク♯０〜♯３それぞれに対応してセ
ンスアンプ電源回路３０ａ〜３０ｄおよび周辺回路３８
ｃ〜３８ｆをそれぞれ配置することにより、この４バン
ク構成の半導体記憶装置を２バンク構成の半導体記憶装
置として用いる場合においても、バンクに含まれるメモ
リアレイブロックの数に応じてセンスアンプ電源回路お
よび周辺電源回路の数が増加するため、この４バンク構
成を２バンク構成に切換えても、最適化された周辺電源
回路およびセンス電源回路を実現することができる。こ
れにより、必要以上の電流消費が生じるのを防止するこ
とができ、安定にかつ低消費電流で動作する半導体記憶
装置を実現することができる。
ｄをそれぞれバンク♯０〜♯３に対応して配置すること
により、実施の形態４の場合と同様の効果を得ることが
できる。また、バンク♯０〜♯３それぞれに対応してセ
ンスアンプ電源回路３０ａ〜３０ｄおよび周辺回路３８
ｃ〜３８ｆをそれぞれ配置することにより、この４バン
ク構成の半導体記憶装置を２バンク構成の半導体記憶装
置として用いる場合においても、バンクに含まれるメモ
リアレイブロックの数に応じてセンスアンプ電源回路お
よび周辺電源回路の数が増加するため、この４バンク構
成を２バンク構成に切換えても、最適化された周辺電源
回路およびセンス電源回路を実現することができる。こ
れにより、必要以上の電流消費が生じるのを防止するこ
とができ、安定にかつ低消費電流で動作する半導体記憶
装置を実現することができる。
【０１３５】以上のように、この発明の実施の形態５に
従えば、中央の領域に、複数の周辺回路用電源回路を配
置しているため、周辺電源回路の電流駆動力を小さくす
ることができ、周辺回路用の電源電圧のリンギングの発
生を抑制することができ、安定に周辺回路を動作させる
ことができる。
従えば、中央の領域に、複数の周辺回路用電源回路を配
置しているため、周辺電源回路の電流駆動力を小さくす
ることができ、周辺回路用の電源電圧のリンギングの発
生を抑制することができ、安定に周辺回路を動作させる
ことができる。
【０１３６】また、バンクそれぞれに対応して周辺電源
回路を配置することにより、周辺電源回路の電流駆動力
を小さくすることができ、動作時におけるアクティブＤ
Ｃ電流を小さくすることができ、低消費電流を実現する
ことができる。また、この中央領域それぞれの４隅に周
辺電源回路を配置することにより、対応のメモリアレイ
ブロックと周辺電源回路との間の配線長さを最小とする
ように配線レイアウトを実現することができ、電源線イ
ンピーダンスの影響を受けることなく安定に所望の電圧
レベルの周辺回路用電源電圧を生成することができる。
回路を配置することにより、周辺電源回路の電流駆動力
を小さくすることができ、動作時におけるアクティブＤ
Ｃ電流を小さくすることができ、低消費電流を実現する
ことができる。また、この中央領域それぞれの４隅に周
辺電源回路を配置することにより、対応のメモリアレイ
ブロックと周辺電源回路との間の配線長さを最小とする
ように配線レイアウトを実現することができ、電源線イ
ンピーダンスの影響を受けることなく安定に所望の電圧
レベルの周辺回路用電源電圧を生成することができる。
【０１３７】［実施の形態６］図２１は、この発明の実
施の形態６の半導体記憶装置の電源回路の配置を概略的
に示す図である。図２１において、中央の領域１ｅにお
いては、メモリアレイブロックＢ０〜Ｂ７の周辺回路に
電源電圧を供給する周辺電源回路（周辺ＶＤＣ）８と、
データ出力バッファに対する昇圧電圧Ｖｐｐを供給する
出力昇圧電源回路（出力Ｖｐｐ）４１が設けられる。こ
の出力昇圧電源回路４１は、その構成は後に説明する
が、出力バッファ段におけるハイレベルデータ出力時に
おけるＭＯＳトランジスタのしきい値電圧損失を補償す
るために設けられる。
施の形態６の半導体記憶装置の電源回路の配置を概略的
に示す図である。図２１において、中央の領域１ｅにお
いては、メモリアレイブロックＢ０〜Ｂ７の周辺回路に
電源電圧を供給する周辺電源回路（周辺ＶＤＣ）８と、
データ出力バッファに対する昇圧電圧Ｖｐｐを供給する
出力昇圧電源回路（出力Ｖｐｐ）４１が設けられる。こ
の出力昇圧電源回路４１は、その構成は後に説明する
が、出力バッファ段におけるハイレベルデータ出力時に
おけるＭＯＳトランジスタのしきい値電圧損失を補償す
るために設けられる。
【０１３８】半導体基板領域１の両側の周辺領域３９に
おいては、一方側においてセンスアンプ電源回路（セン
スＶＤＣ）４１ａと、アレイ昇圧電源回路（アレイＶｐ
ｐ）４２ａおよび４２ｂが配置される。他方の周辺領域
３９においても、センスアンプ電源回路４１ｂと、その
両側のアレイ昇圧電源回路４２ｃおよび４２ｄが配置さ
れる。センスアンプ電源回路４１ａは、メモリアレイブ
ロックＢ０〜Ｂ３のセンスアンプに対し動作電源電圧を
供給し、センスアンプ電源回路４１ｂは、メモリアレイ
ブロックＢ４〜Ｂ７のセンスアンプに動作電源電圧を供
給する。アレイ昇圧電源回路４２ａは、メモリアレイブ
ロックＢ０およびＢ１に含まれるワード線駆動回路に昇
圧電圧Ｖｐｐを供給し、アレイ昇圧電源回路４２ｂは、
メモリアレイブロックＢ２およびＢ３に含まれるワード
線駆動回路へ昇圧電圧Ｖｐｐを供給する。アレイ昇圧電
源回路４２ｃは、メモリアレイブロックＢ４およびＢ５
に含まれるワード線駆動回路へ昇圧電圧Ｖｐｐを供給
し、アレイ昇圧電源回路４２では、メモリアレイブロッ
クＢ６およびＢ７のワード線駆動回路へ昇圧電圧Ｖｐｐ
を供給する。
おいては、一方側においてセンスアンプ電源回路（セン
スＶＤＣ）４１ａと、アレイ昇圧電源回路（アレイＶｐ
ｐ）４２ａおよび４２ｂが配置される。他方の周辺領域
３９においても、センスアンプ電源回路４１ｂと、その
両側のアレイ昇圧電源回路４２ｃおよび４２ｄが配置さ
れる。センスアンプ電源回路４１ａは、メモリアレイブ
ロックＢ０〜Ｂ３のセンスアンプに対し動作電源電圧を
供給し、センスアンプ電源回路４１ｂは、メモリアレイ
ブロックＢ４〜Ｂ７のセンスアンプに動作電源電圧を供
給する。アレイ昇圧電源回路４２ａは、メモリアレイブ
ロックＢ０およびＢ１に含まれるワード線駆動回路に昇
圧電圧Ｖｐｐを供給し、アレイ昇圧電源回路４２ｂは、
メモリアレイブロックＢ２およびＢ３に含まれるワード
線駆動回路へ昇圧電圧Ｖｐｐを供給する。アレイ昇圧電
源回路４２ｃは、メモリアレイブロックＢ４およびＢ５
に含まれるワード線駆動回路へ昇圧電圧Ｖｐｐを供給
し、アレイ昇圧電源回路４２では、メモリアレイブロッ
クＢ６およびＢ７のワード線駆動回路へ昇圧電圧Ｖｐｐ
を供給する。
【０１３９】図２２は、この出力昇圧電圧を受ける出力
バッファ回路の構成の一例を示す図である。この図２２
に示す出力バッファ回路４３は、中央領域１ｅ内に一括
して配置される。中央領域１ｅに出力バッファ回路４３
をデータビット数に応じて必要な数配設する。メモリア
レイブロックＢ０〜Ｂ７からこの出力バッファ回路４３
への距離がほぼ均等となり、信号伝播遅延を考慮して出
力データ確定タイミングのマージンを考慮する必要がな
く、高速アクセスが可能となる。
バッファ回路の構成の一例を示す図である。この図２２
に示す出力バッファ回路４３は、中央領域１ｅ内に一括
して配置される。中央領域１ｅに出力バッファ回路４３
をデータビット数に応じて必要な数配設する。メモリア
レイブロックＢ０〜Ｂ７からこの出力バッファ回路４３
への距離がほぼ均等となり、信号伝播遅延を考慮して出
力データ確定タイミングのマージンを考慮する必要がな
く、高速アクセスが可能となる。
【０１４０】図２２において、出力バッファ回路４３
は、内部読出データＤを受けるインバータ４３ａと、出
力イネーブル信号ＯＥと内部読出データＤを受けるＡＮ
Ｄ回路４３ｂと、出力イネーブル信号ＯＥとインバータ
４３ａの出力信号とを受けるＡＮＤ回路４３ｃと、ＡＮ
Ｄ回路４３ｂの出力信号がＨレベルのときに導通し、出
力ノードにＨレベルの信号を出力するｎチャネルＭＯＳ
トランジスタ４３ｄと、ＡＮＤ回路４３ｃの出力信号が
Ｈレベルのときに導通し、出力ノードを接地電圧レベル
に放電するｎチャネルＭＯＳトランジスタ４３ｅを含
む。
は、内部読出データＤを受けるインバータ４３ａと、出
力イネーブル信号ＯＥと内部読出データＤを受けるＡＮ
Ｄ回路４３ｂと、出力イネーブル信号ＯＥとインバータ
４３ａの出力信号とを受けるＡＮＤ回路４３ｃと、ＡＮ
Ｄ回路４３ｂの出力信号がＨレベルのときに導通し、出
力ノードにＨレベルの信号を出力するｎチャネルＭＯＳ
トランジスタ４３ｄと、ＡＮＤ回路４３ｃの出力信号が
Ｈレベルのときに導通し、出力ノードを接地電圧レベル
に放電するｎチャネルＭＯＳトランジスタ４３ｅを含
む。
【０１４１】ＡＮＤ回路４３ｂおよび４３ｃは、それぞ
れ昇圧ノード４４ａに出力昇圧電源回路４１から与えら
れる昇圧電圧Ｖｐｐを一方動作電源電圧として動作し、
その出力信号のＨレベルは、昇圧電圧Ｖｐｐレベルとな
る。これらのＡＮＤ回路４３ｂおよび４３ｃは、内部電
源電圧レベルの読出データＤの電圧レベルを昇圧するレ
ベル変換機能を備える。ＭＯＳトランジスタ４３ｄのド
レインは、電源ノード４４ｂに接続される。この電源ノ
ード４４ｂには、図示しない、出力回路専用の電源回路
からの電圧ＶｃｃＱが与えられる。この出力電源電圧Ｖ
ｃｃＱは、外部電源電圧レベルである。
れ昇圧ノード４４ａに出力昇圧電源回路４１から与えら
れる昇圧電圧Ｖｐｐを一方動作電源電圧として動作し、
その出力信号のＨレベルは、昇圧電圧Ｖｐｐレベルとな
る。これらのＡＮＤ回路４３ｂおよび４３ｃは、内部電
源電圧レベルの読出データＤの電圧レベルを昇圧するレ
ベル変換機能を備える。ＭＯＳトランジスタ４３ｄのド
レインは、電源ノード４４ｂに接続される。この電源ノ
ード４４ｂには、図示しない、出力回路専用の電源回路
からの電圧ＶｃｃＱが与えられる。この出力電源電圧Ｖ
ｃｃＱは、外部電源電圧レベルである。
【０１４２】ＡＮＤ回路４３ｂの出力信号がＨレベルの
とき、ＭＯＳトランジスタ４３ｄが導通する。このＭＯ
Ｓトランジスタ４３ｄのしきい値電圧の損失を伴うこと
なく、電源電圧ＶｃｃＱレベルの電圧を出力ノードに伝
達する必要がある。このため、ＡＮＤ回路４３ｂの出力
信号のＨレベルを電源電圧ＶｃｃＱとＭＯＳトランジス
タ４３ｄのしきい値電圧の和以上の電圧レベルに設定す
る。これにより、出力ノードから出力される外部読出デ
ータＤＱは、Ｈレベルが、電源電圧ＶｃｃＱレベルとな
る。
とき、ＭＯＳトランジスタ４３ｄが導通する。このＭＯ
Ｓトランジスタ４３ｄのしきい値電圧の損失を伴うこと
なく、電源電圧ＶｃｃＱレベルの電圧を出力ノードに伝
達する必要がある。このため、ＡＮＤ回路４３ｂの出力
信号のＨレベルを電源電圧ＶｃｃＱとＭＯＳトランジス
タ４３ｄのしきい値電圧の和以上の電圧レベルに設定す
る。これにより、出力ノードから出力される外部読出デ
ータＤＱは、Ｈレベルが、電源電圧ＶｃｃＱレベルとな
る。
【０１４３】ＭＯＳトランジスタ４３ｅは、出力ノード
を接地電位レベルに放電する。したがって、ＡＮＤ回路
４３ｃは、特に昇圧電圧レベルの信号を出力する必要は
ない。ここでは、単にこのＭＯＳトランジスタ４３ｅの
駆動力を大きくし、高速で出力ノードを接地電圧レベル
に駆動するために、ＡＮＤ回路４３ｃにレベル変換機能
を持たせる。
を接地電位レベルに放電する。したがって、ＡＮＤ回路
４３ｃは、特に昇圧電圧レベルの信号を出力する必要は
ない。ここでは、単にこのＭＯＳトランジスタ４３ｅの
駆動力を大きくし、高速で出力ノードを接地電圧レベル
に駆動するために、ＡＮＤ回路４３ｃにレベル変換機能
を持たせる。
【０１４４】中央領域１ｅは、メモリアレイブロック配
置領域とほぼ同じ面積を有する。したがって、十分余裕
をもって中央領域１ｅ内に、入出力回路（入出力バッフ
ァ）を配置することができる。これらの入出力回路に含
まれる出力バッファ回路４３に対し出力昇圧電源回路４
１から昇圧電圧Ｖｐｐを供給することにより、安定にデ
ータを高速で出力することができる。また、出力昇圧電
源回路４１を、この中央領域１ｅ内に配設される出力バ
ッファ回路４３に近接して配置することができ、この出
力昇圧電源回路４１の電源線の長さを最小とすることが
でき、安定に所望の電圧レベルの出力昇圧電圧を生成す
ることができる。
置領域とほぼ同じ面積を有する。したがって、十分余裕
をもって中央領域１ｅ内に、入出力回路（入出力バッフ
ァ）を配置することができる。これらの入出力回路に含
まれる出力バッファ回路４３に対し出力昇圧電源回路４
１から昇圧電圧Ｖｐｐを供給することにより、安定にデ
ータを高速で出力することができる。また、出力昇圧電
源回路４１を、この中央領域１ｅ内に配設される出力バ
ッファ回路４３に近接して配置することができ、この出
力昇圧電源回路４１の電源線の長さを最小とすることが
でき、安定に所望の電圧レベルの出力昇圧電圧を生成す
ることができる。
【０１４５】図２３は、図２１に示すアレイ昇圧電源回
路４２ａ〜４２ｄからの昇圧電圧Ｖｐｐを使用する部分
の構成を概略的に示す図である。図２３においては、１
つのメモリアレイブロックにおける構成を示す。メモリ
アレイブロックにおいては、ワード線ＷＬｉ、ＷＬｊ、
…それぞれに対応して、ローデコーダに含まれる単位デ
コーダ４５ｉ、４５ｊ、…が配置される。これらの単位
デコーダ４５ｉ、４５ｊ…は、与えられたロウアドレス
信号が対応のワード線を指定しているときに選択状態の
信号を出力する。
路４２ａ〜４２ｄからの昇圧電圧Ｖｐｐを使用する部分
の構成を概略的に示す図である。図２３においては、１
つのメモリアレイブロックにおける構成を示す。メモリ
アレイブロックにおいては、ワード線ＷＬｉ、ＷＬｊ、
…それぞれに対応して、ローデコーダに含まれる単位デ
コーダ４５ｉ、４５ｊ、…が配置される。これらの単位
デコーダ４５ｉ、４５ｊ…は、与えられたロウアドレス
信号が対応のワード線を指定しているときに選択状態の
信号を出力する。
【０１４６】単位デコーダ４５ｉ、４５ｊ、…と対応の
ワード線ＷＬｉ、ＷＬｊ…の間に、ワード線駆動回路４
６ｊ、４６ｊ、…が配置される。これらのワード線駆動
回路４６ｉ、４６ｊ、…は、対応の単位デコーダ４５
ｉ、４５ｊ、…からの信号が選択状態を示していると
き、アレイ昇圧電源回路４２（４２ａ〜４２ｄ）からの
昇圧電圧Ｖｐｐを対応のワード線ＷＬｉ、ＷＬｊ、…上
に伝達する。選択ワード線を昇圧電圧Ｖｐｐレベルに駆
動することにより、アクセストランジスタのしきい値電
圧損失を伴うことなく、電源電圧レベルのＨレベルデー
タをメモリセルキャパシタに書込むことができる。
ワード線ＷＬｉ、ＷＬｊ…の間に、ワード線駆動回路４
６ｊ、４６ｊ、…が配置される。これらのワード線駆動
回路４６ｉ、４６ｊ、…は、対応の単位デコーダ４５
ｉ、４５ｊ、…からの信号が選択状態を示していると
き、アレイ昇圧電源回路４２（４２ａ〜４２ｄ）からの
昇圧電圧Ｖｐｐを対応のワード線ＷＬｉ、ＷＬｊ、…上
に伝達する。選択ワード線を昇圧電圧Ｖｐｐレベルに駆
動することにより、アクセストランジスタのしきい値電
圧損失を伴うことなく、電源電圧レベルのＨレベルデー
タをメモリセルキャパシタに書込むことができる。
【０１４７】図２１に示すように、アレイ昇圧電源回路
４２ａ〜４２ｄを、周辺領域３９内に配置することによ
り、アレイ昇圧電源回路からメモリアレイブロックに対
する電源線の長さが短くなり、電圧降下を伴うことなく
昇圧電圧を伝達すことができる。
４２ａ〜４２ｄを、周辺領域３９内に配置することによ
り、アレイ昇圧電源回路からメモリアレイブロックに対
する電源線の長さが短くなり、電圧降下を伴うことなく
昇圧電圧を伝達すことができる。
【０１４８】また、アレイ昇圧電源回路４２ａ〜４２ｄ
それぞれは、２つのメモリアレイブロックのワード線駆
動に対し最適化することにより、リフレッシュサイクル
変更時においても、最適化されたアレイ用昇圧電源回路
を実現することができる。すなわち、たとえば４Ｋリフ
レッシュサイクルデバイスにおいては、すべてのアレイ
昇圧電源回路４２ａ〜４２ｄを作動状態とし、一方８Ｋ
リフレッシュサイクルデバイスにおいては、アレイ昇圧
電源回路４２ａおよび４２ｂの一方のみを利用し、また
アレイ昇圧電源回路４２ｃおよび４２ｄの一方のみを利
用する。それにより、同時に選択されるワード線の数が
異なる場合においても、常に最適化されたアレイ用昇圧
電源回路を用いてワード線を選択状態へ駆動することが
できる。
それぞれは、２つのメモリアレイブロックのワード線駆
動に対し最適化することにより、リフレッシュサイクル
変更時においても、最適化されたアレイ用昇圧電源回路
を実現することができる。すなわち、たとえば４Ｋリフ
レッシュサイクルデバイスにおいては、すべてのアレイ
昇圧電源回路４２ａ〜４２ｄを作動状態とし、一方８Ｋ
リフレッシュサイクルデバイスにおいては、アレイ昇圧
電源回路４２ａおよび４２ｂの一方のみを利用し、また
アレイ昇圧電源回路４２ｃおよび４２ｄの一方のみを利
用する。それにより、同時に選択されるワード線の数が
異なる場合においても、常に最適化されたアレイ用昇圧
電源回路を用いてワード線を選択状態へ駆動することが
できる。
【０１４９】なお、図２３に示す構成においては、ワー
ド線駆動回路がアレイ昇圧電源回路４２からの昇圧電圧
を受けて対応のワード線上に伝達している。しかしなが
ら、このアレイ昇圧電源回路からの昇圧電圧Ｖｐｐとロ
ウプリデコード信号に従ってワード線駆動信号を生成
し、この昇圧電圧Ｖｐｐレベルのワード線駆動信号を、
選択ワード線上に伝達するように構成してもよい。この
場合には、単位デコーダは複数本のワード線に対して１
つ設けられ、これらの複数本のワード線のうちの１つが
ワード線駆動信号に従って選択状態へ駆動される。
ド線駆動回路がアレイ昇圧電源回路４２からの昇圧電圧
を受けて対応のワード線上に伝達している。しかしなが
ら、このアレイ昇圧電源回路からの昇圧電圧Ｖｐｐとロ
ウプリデコード信号に従ってワード線駆動信号を生成
し、この昇圧電圧Ｖｐｐレベルのワード線駆動信号を、
選択ワード線上に伝達するように構成してもよい。この
場合には、単位デコーダは複数本のワード線に対して１
つ設けられ、これらの複数本のワード線のうちの１つが
ワード線駆動信号に従って選択状態へ駆動される。
【０１５０】ワード線駆動部の構成はいずれであっても
よく、アレイ昇圧電源回路４２からの昇圧電圧Ｖｐｐ
が、選択ワード線上に伝達される構成であればよい。
よく、アレイ昇圧電源回路４２からの昇圧電圧Ｖｐｐ
が、選択ワード線上に伝達される構成であればよい。
【０１５１】［変更例１］図２４は、この発明の実施の
形態６の変更例１の構成を概略的に示す図である。図２
４において、中央領域１ｅの周辺を取囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つのバンク
♯０〜♯３に分割される。中央領域１ｅにおいて、シン
グルバンク構成と同様、出力回路に対し昇圧電圧Ｖｐｐ
を供給する出力昇圧電源回路４１が配置され、またこれ
らのメモリアレイブロックＢ０〜Ｂ７の周辺回路に電源
電圧を供給する周辺電源回路３８が配置される。中央領
域１ｅ内に配置される出力回路は、いずれのバンクがア
クセスされるかにかかわらず、データ読出時活性化され
る。したがってシングルバンクおよびマルチバンクの構
成のいかんにかかわらず、出力昇圧回路４１は、出力回
路近傍に配置される。
形態６の変更例１の構成を概略的に示す図である。図２
４において、中央領域１ｅの周辺を取囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つのバンク
♯０〜♯３に分割される。中央領域１ｅにおいて、シン
グルバンク構成と同様、出力回路に対し昇圧電圧Ｖｐｐ
を供給する出力昇圧電源回路４１が配置され、またこれ
らのメモリアレイブロックＢ０〜Ｂ７の周辺回路に電源
電圧を供給する周辺電源回路３８が配置される。中央領
域１ｅ内に配置される出力回路は、いずれのバンクがア
クセスされるかにかかわらず、データ読出時活性化され
る。したがってシングルバンクおよびマルチバンクの構
成のいかんにかかわらず、出力昇圧回路４１は、出力回
路近傍に配置される。
【０１５２】周辺領域３９それぞれにおいて、バンク♯
０用のアレイ昇圧電源回路４２ｅおよびバンク♯１のた
めのアレイ昇圧電源回路４２ｆが配置され、他方の周辺
領域３９においてバンク♯２のためのアレイ昇圧電源回
路４２ｇおよびバンク♯３のためのアレイ昇圧電源回路
４２ｈが配置される。アレイ昇圧電源回路４２ｅおよび
４２ｆの間の領域においては、センスアンプ電源回路を
配置するためのセンス電源配置領域４５ａが設けられ、
またアレイ電源回路４２ｇおよび４２ｈの間には、セン
スアンプ電源回路を配置するためのセンス電源配置領域
４５ｂが配置される。センス電源配置領域４５ａおよび
４５ｂには、それぞれ、１つのセンスアンプ電源回路が
設けられてもよく、またバンクそれぞれに対応してセン
スアンプ電源回路が配置されてもよい。
０用のアレイ昇圧電源回路４２ｅおよびバンク♯１のた
めのアレイ昇圧電源回路４２ｆが配置され、他方の周辺
領域３９においてバンク♯２のためのアレイ昇圧電源回
路４２ｇおよびバンク♯３のためのアレイ昇圧電源回路
４２ｈが配置される。アレイ昇圧電源回路４２ｅおよび
４２ｆの間の領域においては、センスアンプ電源回路を
配置するためのセンス電源配置領域４５ａが設けられ、
またアレイ電源回路４２ｇおよび４２ｈの間には、セン
スアンプ電源回路を配置するためのセンス電源配置領域
４５ｂが配置される。センス電源配置領域４５ａおよび
４５ｂには、それぞれ、１つのセンスアンプ電源回路が
設けられてもよく、またバンクそれぞれに対応してセン
スアンプ電源回路が配置されてもよい。
【０１５３】この図２０に示すように、バンクそれぞれ
に対応してアレイ昇圧電源回路を配置することにより、
互いに独立に活性／非活性化されてワード線の選択／非
選択を行なうバンク構成に対し、各対応のバンクの動作
に応じてアレイ昇圧電圧を供給することができる。した
がって、各バンクごとにアレイ昇圧電圧を発生する電源
回路の電流駆動力を最適化することにより、互いのバン
クの活性化時においても、安定に昇圧電圧Ｖｐｐを供給
することができ、高速でワード線を順次選択状態へ駆動
する場合においても、安定に所望の電圧レベルの昇圧電
圧を供給することができる。それにより、高速動作のた
めに、アレイ昇圧電源回路の電流駆動力を比較的大きく
することにより、ワード線選択時に昇圧電圧Ｖｐｐが急
激に低下し、この低下した電圧レベルの復帰前に次のワ
ード線選択が起こるのを防止する構成に比べて、各アレ
イ昇圧電源回路の電流供給力を最適化することができ、
不必要な電流消費が生じず、低消費電力を実現すること
ができる。
に対応してアレイ昇圧電源回路を配置することにより、
互いに独立に活性／非活性化されてワード線の選択／非
選択を行なうバンク構成に対し、各対応のバンクの動作
に応じてアレイ昇圧電圧を供給することができる。した
がって、各バンクごとにアレイ昇圧電圧を発生する電源
回路の電流駆動力を最適化することにより、互いのバン
クの活性化時においても、安定に昇圧電圧Ｖｐｐを供給
することができ、高速でワード線を順次選択状態へ駆動
する場合においても、安定に所望の電圧レベルの昇圧電
圧を供給することができる。それにより、高速動作のた
めに、アレイ昇圧電源回路の電流駆動力を比較的大きく
することにより、ワード線選択時に昇圧電圧Ｖｐｐが急
激に低下し、この低下した電圧レベルの復帰前に次のワ
ード線選択が起こるのを防止する構成に比べて、各アレ
イ昇圧電源回路の電流供給力を最適化することができ、
不必要な電流消費が生じず、低消費電力を実現すること
ができる。
【０１５４】また、周辺領域３９それぞれにおいてアレ
イ昇圧電源回路を２つ設けておくことにより、４バンク
構成において最適化されたアレイ昇圧電源回路を２つ並
列に動作させることにより、２バンク構成の半導体記憶
装置においても、安定にワード線を選択状態へ駆動する
ことができる。
イ昇圧電源回路を２つ設けておくことにより、４バンク
構成において最適化されたアレイ昇圧電源回路を２つ並
列に動作させることにより、２バンク構成の半導体記憶
装置においても、安定にワード線を選択状態へ駆動する
ことができる。
【０１５５】以上のように、この発明の実施の形態６に
従えば、半導体基板領域の周辺領域にワード線駆動用の
アレイ昇圧電源回路を複数個設けているため、所定数の
メモリブロックまたはバンクに対して１つのアレイ昇圧
電源回路を配設することができる。これにより、最適化
された電流駆動力をもってワード線駆動用の昇圧電圧Ｖ
ｐｐを生成することができ、高速動作時においても、安
定に所定の電圧レベルのワード線昇圧電圧を生成して、
選択ワード線上に伝達することができる。また、周辺領
域に、アレイ昇圧電源回路を配置しているため、十分な
面積的余裕をもってたとえばチャージポンプ回路で構成
されるアレイ昇圧電源回路を形成することができる。
従えば、半導体基板領域の周辺領域にワード線駆動用の
アレイ昇圧電源回路を複数個設けているため、所定数の
メモリブロックまたはバンクに対して１つのアレイ昇圧
電源回路を配設することができる。これにより、最適化
された電流駆動力をもってワード線駆動用の昇圧電圧Ｖ
ｐｐを生成することができ、高速動作時においても、安
定に所定の電圧レベルのワード線昇圧電圧を生成して、
選択ワード線上に伝達することができる。また、周辺領
域に、アレイ昇圧電源回路を配置しているため、十分な
面積的余裕をもってたとえばチャージポンプ回路で構成
されるアレイ昇圧電源回路を形成することができる。
【０１５６】［実施の形態７］図２５は、この発明の実
施の形態７に従う半導体記憶装置の全体の配置を概略的
に示す図である。図２５において、半導体基板領域１の
周辺領域５９において、非選択ワード線上に伝達される
負電圧を発生するたとえばチャージポンプ回路で構成さ
れるワード線負電圧発生回路（ワード線ＶＢ）５２ａ〜
５２ｄが配置される。一方の周辺領域５９に配置された
ワード線負電圧発生回路５２ａおよび５２ｂの間に、セ
ンスアンプ電源回路を配置するためのセンス電源配置領
域５１ａが設けられ、他方の周辺領域５９において、ワ
ード線負電圧発生回路５２ｃおよび５２ｄの間に、セン
スアンプ電源回路を配置するためのセンス電源配置領域
５１ｂが設けられる。センス電源配置領域５１ａおよび
５１ｂにおいては、センスアンプ電源回路は、１つまた
は複数個設けられる。
施の形態７に従う半導体記憶装置の全体の配置を概略的
に示す図である。図２５において、半導体基板領域１の
周辺領域５９において、非選択ワード線上に伝達される
負電圧を発生するたとえばチャージポンプ回路で構成さ
れるワード線負電圧発生回路（ワード線ＶＢ）５２ａ〜
５２ｄが配置される。一方の周辺領域５９に配置された
ワード線負電圧発生回路５２ａおよび５２ｂの間に、セ
ンスアンプ電源回路を配置するためのセンス電源配置領
域５１ａが設けられ、他方の周辺領域５９において、ワ
ード線負電圧発生回路５２ｃおよび５２ｄの間に、セン
スアンプ電源回路を配置するためのセンス電源配置領域
５１ｂが設けられる。センス電源配置領域５１ａおよび
５１ｂにおいては、センスアンプ電源回路は、１つまた
は複数個設けられる。
【０１５７】ワード線負電圧発生回路５２ａは、メモリ
アレイブロックＢ０およびＢ１に対しワード線負電圧を
伝達し、ワード線負電圧発生回路５２ｂは、メモリアレ
イブロックＢ２およびＢ３に対しワード線負電圧を伝達
する。ワード線負電圧発生回路５２ｃは、メモリアレイ
ブロックＢ３およびＢ４に対しワード線負電圧を伝達
し、ワード線負電圧発生回路５２ｄは、メモリアレイブ
ロックＢ６およびＢ７に対しワード線負電圧を伝達す
る。これらのメモリアレイブロックＢ０〜Ｂ７は、１つ
のバンクを構成する（シングルバンク構成）。
アレイブロックＢ０およびＢ１に対しワード線負電圧を
伝達し、ワード線負電圧発生回路５２ｂは、メモリアレ
イブロックＢ２およびＢ３に対しワード線負電圧を伝達
する。ワード線負電圧発生回路５２ｃは、メモリアレイ
ブロックＢ３およびＢ４に対しワード線負電圧を伝達
し、ワード線負電圧発生回路５２ｄは、メモリアレイブ
ロックＢ６およびＢ７に対しワード線負電圧を伝達す
る。これらのメモリアレイブロックＢ０〜Ｂ７は、１つ
のバンクを構成する（シングルバンク構成）。
【０１５８】メモリアレイブロックＢ０〜Ｂ７に取囲ま
れる中央領域１ｅにおいては、出力回路に対して昇圧電
圧Ｖｐｐを与える出力昇圧電源回路４１と、メモリアレ
イブロックＢ０〜Ｂ７に含まれる周辺回路へ電源電圧を
供給する周辺電源回路（周辺ＶＤＣ）８が設けられる。
中央領域１ｅにおいてはさらに、メモリアレイブロック
Ｂ０〜Ｂ７のメモリセルアレイが形成される基板領域に
負の基板バイアス電圧ＶＳＵＢを与える基板バイアス電
圧発生回路５５が設けられる。この基板バイアス電圧Ｖ
ＳＵＢは、メモリセルのアクセストランジスタのバック
ゲートへ与えられる。この基板バイアス電圧ＶＳＵＢ
は、寄生ＭＯＳトランジスタの発生の抑制、アクセスト
ランジスタのしきい値電圧の安定化などを実現する。こ
の基板バイアス電圧は動作モードそのものにはかかわら
ず常時メモリセルアレイの基板領域（アクセストランジ
スタのバックゲート）へ与えられるため、中央領域１ｅ
においてメモリアレイブロックＢ０〜Ｂ７に対し、共通
にこの基板バイアス電圧発生回路５５からの基板バイア
ス電圧ＶＳＵＢが与えられる。
れる中央領域１ｅにおいては、出力回路に対して昇圧電
圧Ｖｐｐを与える出力昇圧電源回路４１と、メモリアレ
イブロックＢ０〜Ｂ７に含まれる周辺回路へ電源電圧を
供給する周辺電源回路（周辺ＶＤＣ）８が設けられる。
中央領域１ｅにおいてはさらに、メモリアレイブロック
Ｂ０〜Ｂ７のメモリセルアレイが形成される基板領域に
負の基板バイアス電圧ＶＳＵＢを与える基板バイアス電
圧発生回路５５が設けられる。この基板バイアス電圧Ｖ
ＳＵＢは、メモリセルのアクセストランジスタのバック
ゲートへ与えられる。この基板バイアス電圧ＶＳＵＢ
は、寄生ＭＯＳトランジスタの発生の抑制、アクセスト
ランジスタのしきい値電圧の安定化などを実現する。こ
の基板バイアス電圧は動作モードそのものにはかかわら
ず常時メモリセルアレイの基板領域（アクセストランジ
スタのバックゲート）へ与えられるため、中央領域１ｅ
においてメモリアレイブロックＢ０〜Ｂ７に対し、共通
にこの基板バイアス電圧発生回路５５からの基板バイア
ス電圧ＶＳＵＢが与えられる。
【０１５９】図２６は、メモリアレイブロックＢ０〜Ｂ
７それぞれに含まれるワード線駆動部の構成を示す図で
ある。図２６においては、１つのメモリアレイブロック
における２つのワード線ＷＬｉおよびＷＬｊを代表的に
示す。ワード線ＷＬｉおよびＷＬｊそれぞれに対応し
て、これらのワード線ＷＬｉおよびＷＬｊを図示しない
デコーダからのワード線指定信号に従って選択状態また
は非選択状態へ駆動するワード線駆動回路５６ｉおよび
５６ｊが設けられる。ワード線駆動回路５６ｉおよび５
６ｊは、昇圧電圧Ｖｐｐおよび負電圧ＶＢの一方を対応
のワード線ＷＬｉおよびＷＬｊに伝達する。このワード
線負電圧ＶＢは、対応のワード線負電圧発生回路から供
給される。ワード線は選択状態のときには、昇圧電圧Ｖ
ｐｐレベルのＨレベルに駆動される。非選択状態におい
ては、ワード線は、負電圧ＶＢレベルのＬレベルに駆動
される。
７それぞれに含まれるワード線駆動部の構成を示す図で
ある。図２６においては、１つのメモリアレイブロック
における２つのワード線ＷＬｉおよびＷＬｊを代表的に
示す。ワード線ＷＬｉおよびＷＬｊそれぞれに対応し
て、これらのワード線ＷＬｉおよびＷＬｊを図示しない
デコーダからのワード線指定信号に従って選択状態また
は非選択状態へ駆動するワード線駆動回路５６ｉおよび
５６ｊが設けられる。ワード線駆動回路５６ｉおよび５
６ｊは、昇圧電圧Ｖｐｐおよび負電圧ＶＢの一方を対応
のワード線ＷＬｉおよびＷＬｊに伝達する。このワード
線負電圧ＶＢは、対応のワード線負電圧発生回路から供
給される。ワード線は選択状態のときには、昇圧電圧Ｖ
ｐｐレベルのＨレベルに駆動される。非選択状態におい
ては、ワード線は、負電圧ＶＢレベルのＬレベルに駆動
される。
【０１６０】今、ワード線ＷＬｉが選択され、ワード線
ＷＬｊは非選択状態にある場合を考える。このワード線
ＷＬｉおよびＷＬｊと交差するようにビット線ＢＬおよ
び／ＢＬが配設され、ビット線ＢＬとワード線ＷＬｉの
交差部に対応してメモリセルＭＣｉが配置され、ワード
線ＷＬｊとビット線／ＢＬの交差部に対してメモリセル
ＭＣｊが配置される。ワード線ＷＬｉが選択状態へ駆動
されると容量結合により、非選択ワード線ＷＬｊの電圧
レベルも上昇する。ワード線選択時において、ビット線
ＢＬおよび／ＢＬは、中間電圧レベルのフローティング
状態に保持されている。この場合においても、非選択ワ
ード線ＷＬｊの電圧レベルが上昇すると、メモリセルＭ
Ｃｊのアクセストランジスタのゲート電位が上昇するた
め、サブスレッショルド電流が増加する。したがって、
メモリセルＭＣｊがＨレベルデータを保持している場
合、メモリセルキャパシタからビット線／ＢＬに対し電
荷が流出する。
ＷＬｊは非選択状態にある場合を考える。このワード線
ＷＬｉおよびＷＬｊと交差するようにビット線ＢＬおよ
び／ＢＬが配設され、ビット線ＢＬとワード線ＷＬｉの
交差部に対応してメモリセルＭＣｉが配置され、ワード
線ＷＬｊとビット線／ＢＬの交差部に対してメモリセル
ＭＣｊが配置される。ワード線ＷＬｉが選択状態へ駆動
されると容量結合により、非選択ワード線ＷＬｊの電圧
レベルも上昇する。ワード線選択時において、ビット線
ＢＬおよび／ＢＬは、中間電圧レベルのフローティング
状態に保持されている。この場合においても、非選択ワ
ード線ＷＬｊの電圧レベルが上昇すると、メモリセルＭ
Ｃｊのアクセストランジスタのゲート電位が上昇するた
め、サブスレッショルド電流が増加する。したがって、
メモリセルＭＣｊがＨレベルデータを保持している場
合、メモリセルキャパシタからビット線／ＢＬに対し電
荷が流出する。
【０１６１】また、ビット線ＢＬおよび／ＢＬはワード
線ＷＬｉおよびＷＬｊと交差しており、寄生容量がこれ
らの交差部に存在する。今、メモリセルＭＣｉがＨレベ
ルのデータを保持している場合、ビット線ＢＬは、図示
しないセンスアンプ回路によりＨレベルに駆動される。
一方、ビット線／ＢＬは、Ｌレベルに駆動される。この
センスアンプ回路の動作時において、通常、まずｎチャ
ネルＭＯＳトランジスタで構成されるセンスアンプが動
作し、次いでｐチャネルＭＯＳトランジスタで構成され
るセンスアンプが動作する。したがって、ビット線／Ｂ
ＬがＬレベルに駆動された後、ビット線ＢＬがＨレベル
へ駆動されるとき、このビット線ＢＬとワード線ＷＬｊ
の容量結合により、ワード線ＷＬｊの電圧レベルが上昇
した場合、メモリセルＭＣｊのアクセストランジスタが
弱い導通状態となり、このメモリセルＭＣｊのキャパシ
タからビット線／ＢＬへ電荷が流出する。また、非選択
ワード線ＷＬｊがワード線選択時の容量結合による上昇
電圧を保持している場合も、同様のことが生じる。この
動作が繰返されると、ワード線選択およびセンスアンプ
動作時において、メモリセルキャパシタから電荷が流出
し、Ｈレベルデータの電圧レベルが低下する。通常この
ような動作は、「ディスターブリフレッシュ」と呼ばれ
ており、このような非選択ワード線の電位の浮上りによ
る電荷の流失によるＨレベルデータの破壊を防止するた
めに、非選択ワード線を負電圧ＶＢレベルのＬレベルに
保持する。これにより、非選択ワード線電位が上昇して
も、その電圧レベルは、接地電圧以下となり、アクセス
トランジスタをオフ状態に保持することができ、ディス
ターブリフレッシュ特性の改善を図る。
線ＷＬｉおよびＷＬｊと交差しており、寄生容量がこれ
らの交差部に存在する。今、メモリセルＭＣｉがＨレベ
ルのデータを保持している場合、ビット線ＢＬは、図示
しないセンスアンプ回路によりＨレベルに駆動される。
一方、ビット線／ＢＬは、Ｌレベルに駆動される。この
センスアンプ回路の動作時において、通常、まずｎチャ
ネルＭＯＳトランジスタで構成されるセンスアンプが動
作し、次いでｐチャネルＭＯＳトランジスタで構成され
るセンスアンプが動作する。したがって、ビット線／Ｂ
ＬがＬレベルに駆動された後、ビット線ＢＬがＨレベル
へ駆動されるとき、このビット線ＢＬとワード線ＷＬｊ
の容量結合により、ワード線ＷＬｊの電圧レベルが上昇
した場合、メモリセルＭＣｊのアクセストランジスタが
弱い導通状態となり、このメモリセルＭＣｊのキャパシ
タからビット線／ＢＬへ電荷が流出する。また、非選択
ワード線ＷＬｊがワード線選択時の容量結合による上昇
電圧を保持している場合も、同様のことが生じる。この
動作が繰返されると、ワード線選択およびセンスアンプ
動作時において、メモリセルキャパシタから電荷が流出
し、Ｈレベルデータの電圧レベルが低下する。通常この
ような動作は、「ディスターブリフレッシュ」と呼ばれ
ており、このような非選択ワード線の電位の浮上りによ
る電荷の流失によるＨレベルデータの破壊を防止するた
めに、非選択ワード線を負電圧ＶＢレベルのＬレベルに
保持する。これにより、非選択ワード線電位が上昇して
も、その電圧レベルは、接地電圧以下となり、アクセス
トランジスタをオフ状態に保持することができ、ディス
ターブリフレッシュ特性の改善を図る。
【０１６２】この非選択ワード線への負電圧は、ワード
線負電圧発生回路５２ａ〜５２ｄから与えられる。選択
ワード線が非選択状態へ駆動されるとき、この選択ワー
ド線上に負電圧ＶＢが伝達される。したがって、メモリ
アレイブロックが非選択状態へ復帰するとき、ワード線
負電圧発生回路５２ａ〜５２ｄにおいて電流が消費され
る。しかしながら、この図２５に示すように、ワード線
負電圧発生回路５２ａ〜５２ｄをそれぞれ分散して配置
させ、近傍のメモリアレイブロックに対してのみ最小の
配線長の負電圧伝達線でワード線負電圧を伝達すること
により、安定に所望の電圧レベルの負電圧を対応のメモ
リアレイブロックへ伝達することができる。また、高速
にワード線の選択／非選択を繰返す場合においても、各
ワード線負電圧発生回路５２ａ〜５２ｄは、すべてのメ
モリアレイブロックＢ０〜Ｂ６に対し負電圧を伝達する
構成に比べて、小さな電流駆動力で安定に所望の電圧レ
ベルの負電圧を生成することができる。
線負電圧発生回路５２ａ〜５２ｄから与えられる。選択
ワード線が非選択状態へ駆動されるとき、この選択ワー
ド線上に負電圧ＶＢが伝達される。したがって、メモリ
アレイブロックが非選択状態へ復帰するとき、ワード線
負電圧発生回路５２ａ〜５２ｄにおいて電流が消費され
る。しかしながら、この図２５に示すように、ワード線
負電圧発生回路５２ａ〜５２ｄをそれぞれ分散して配置
させ、近傍のメモリアレイブロックに対してのみ最小の
配線長の負電圧伝達線でワード線負電圧を伝達すること
により、安定に所望の電圧レベルの負電圧を対応のメモ
リアレイブロックへ伝達することができる。また、高速
にワード線の選択／非選択を繰返す場合においても、各
ワード線負電圧発生回路５２ａ〜５２ｄは、すべてのメ
モリアレイブロックＢ０〜Ｂ６に対し負電圧を伝達する
構成に比べて、小さな電流駆動力で安定に所望の電圧レ
ベルの負電圧を生成することができる。
【０１６３】［変更例］図２７は、この発明の実施の形
態７の変更例の構成を示す図である。図２７において、
中央領域１ｅを取囲むように配置されるメモリアレイブ
ロックＢ０〜Ｂ７は、４つのバンク♯０〜♯３に分割さ
れる。バンク♯０〜♯３の各々は、隣接する２つのメモ
リアレイブロックで構成される。中央領域１ｅにおいて
は、図２５に示す構成と同様、出力昇圧電源回路４１、
周辺電源回路３８、および基板バイアス電圧発生回路５
５が配置される。
態７の変更例の構成を示す図である。図２７において、
中央領域１ｅを取囲むように配置されるメモリアレイブ
ロックＢ０〜Ｂ７は、４つのバンク♯０〜♯３に分割さ
れる。バンク♯０〜♯３の各々は、隣接する２つのメモ
リアレイブロックで構成される。中央領域１ｅにおいて
は、図２５に示す構成と同様、出力昇圧電源回路４１、
周辺電源回路３８、および基板バイアス電圧発生回路５
５が配置される。
【０１６４】周辺領域５９の一方側においては、バンク
♯０および♯１それぞれに対応してワード線負電圧発生
回路（ワード線ＶＢ）５２ｅおよび５２ｆが配置され、
他方の周辺領域５９においても、バンク♯２および♯３
それぞれに対応してワード線負電圧発生回路５２ｇおよ
び５２ｈが配置される。ワード線負電圧発生回路５２ｅ
および５２ｆの間の領域に、センス電源配置領域５１ａ
が配置され、ワード線負電圧発生回路５２ｇおよび５２
ｈの間の領域にセンス電源配置領域１ｂが配置される。
センス電源配置領域５１ａおよび５１ｂには、それぞれ
バンクに対応してセンスアンプ電源回路が配置される。
センス電源配置領域５１ａには、バンク♯０に対するセ
ンスアンプ電源回路およびバンク♯１に対するセンスア
ンプ電源回路が配置される。センス電源配置領域５１ｂ
においては、バンク♯２およびバンク♯３それぞれに対
応してセンスアンプ電源回路が配置される。
♯０および♯１それぞれに対応してワード線負電圧発生
回路（ワード線ＶＢ）５２ｅおよび５２ｆが配置され、
他方の周辺領域５９においても、バンク♯２および♯３
それぞれに対応してワード線負電圧発生回路５２ｇおよ
び５２ｈが配置される。ワード線負電圧発生回路５２ｅ
および５２ｆの間の領域に、センス電源配置領域５１ａ
が配置され、ワード線負電圧発生回路５２ｇおよび５２
ｈの間の領域にセンス電源配置領域１ｂが配置される。
センス電源配置領域５１ａおよび５１ｂには、それぞれ
バンクに対応してセンスアンプ電源回路が配置される。
センス電源配置領域５１ａには、バンク♯０に対するセ
ンスアンプ電源回路およびバンク♯１に対するセンスア
ンプ電源回路が配置される。センス電源配置領域５１ｂ
においては、バンク♯２およびバンク♯３それぞれに対
応してセンスアンプ電源回路が配置される。
【０１６５】この図２７に示すように、バンク♯０〜♯
３それぞれに対応してワード線負電圧発生回路５２ｅ〜
５２ｈを配置することにより、対応のバンクとワード線
負電圧発生回路との配線距離を短くすることができ、安
定に所望の電圧レベルの負電圧を対応のメモリアレイブ
ロック（バンク）へ伝達することができる。また、バン
ク♯０〜♯３がそれぞれ互いに独立に選択／非選択状態
へ駆動されても、対応のワード線負電圧発生回路により
安定にワード線負電圧を伝達することができる。これに
より、バンク構成においても、安定にワード線負電圧を
供給して、高速でワード線の選択／非選択を行なうこと
ができ、高速動作が可能となる。
３それぞれに対応してワード線負電圧発生回路５２ｅ〜
５２ｈを配置することにより、対応のバンクとワード線
負電圧発生回路との配線距離を短くすることができ、安
定に所望の電圧レベルの負電圧を対応のメモリアレイブ
ロック（バンク）へ伝達することができる。また、バン
ク♯０〜♯３がそれぞれ互いに独立に選択／非選択状態
へ駆動されても、対応のワード線負電圧発生回路により
安定にワード線負電圧を伝達することができる。これに
より、バンク構成においても、安定にワード線負電圧を
供給して、高速でワード線の選択／非選択を行なうこと
ができ、高速動作が可能となる。
【０１６６】以上のように、この発明の実施の形態７に
従えば、所定数のメモリアレイブロックごとに、非選択
ワード線に伝達されるワード線負電圧発生回路を設けて
いるため、安定に負電圧を非選択ワード線上に伝達する
ことができる。特に、バンク構成において、バンクに対
応してワード線負電圧発生回路を設けることにより、バ
ンクが非選択状態へ駆動されるときにこの負電圧が消費
されても、ワード線負電圧発生回路は、それぞれ対応の
バンクのメモリアレイブロックにおける負電圧レベルの
変動を確実に抑制することができる。また、ワード線負
電圧発生回路は、それぞれ対応のバンク内のメモリアレ
イブロックに対してワード線負電圧を供給することが要
求されるだけであり、必要以上に大きな電流供給力が要
求されず、不必要な電流が消費されるのを防止すること
ができる。
従えば、所定数のメモリアレイブロックごとに、非選択
ワード線に伝達されるワード線負電圧発生回路を設けて
いるため、安定に負電圧を非選択ワード線上に伝達する
ことができる。特に、バンク構成において、バンクに対
応してワード線負電圧発生回路を設けることにより、バ
ンクが非選択状態へ駆動されるときにこの負電圧が消費
されても、ワード線負電圧発生回路は、それぞれ対応の
バンクのメモリアレイブロックにおける負電圧レベルの
変動を確実に抑制することができる。また、ワード線負
電圧発生回路は、それぞれ対応のバンク内のメモリアレ
イブロックに対してワード線負電圧を供給することが要
求されるだけであり、必要以上に大きな電流供給力が要
求されず、不必要な電流が消費されるのを防止すること
ができる。
【０１６７】また、４バンク構成において、ワード線負
電圧発生回路を最適化することにより、この４バンク構
成を２バンク構成にして用いる場合においても、２つの
メモリアレイブロックに対して最適化されたワード線負
電圧回路を２つ同時に動作させるだけで非選択ワード線
上に安定にワード線負電圧を供給することができる。こ
れにより、４バンク構成および２バンク構成いずれにお
いても、最適化されたワード線負電圧発生回路を実現す
ることができる。
電圧発生回路を最適化することにより、この４バンク構
成を２バンク構成にして用いる場合においても、２つの
メモリアレイブロックに対して最適化されたワード線負
電圧回路を２つ同時に動作させるだけで非選択ワード線
上に安定にワード線負電圧を供給することができる。こ
れにより、４バンク構成および２バンク構成いずれにお
いても、最適化されたワード線負電圧発生回路を実現す
ることができる。
【０１６８】なお、ワード線負電圧発生回路は、通常の
負電圧を発生するチャージポンプ回路により容易に実現
することができる（基板バイアス電圧発生回路も同様で
ある）。
負電圧を発生するチャージポンプ回路により容易に実現
することができる（基板バイアス電圧発生回路も同様で
ある）。
【０１６９】［実施の形態８］図２８は、この発明の実
施の形態８に従う半導体記憶装置の全体の配置を概略的
に示す図である。この図２８に示す構成においては、中
央の領域１ｅにおいて、その４隅の領域にアレイ昇圧電
源回路６１ａ、６１ｂ、６１ｃおよび６１ｄが配置され
る。この中央領域１ｅを取囲むように配置されるメモリ
アレイブロックＢ０〜Ｂ７は、１つのバンクを構成する
（シングルバンク構成）。アレイ昇圧電源回路６１ａ
は、メモリアレイブロックＢ０およびＢ１へ昇圧電圧Ｖ
ｐｐを供給し、アレイ昇圧電源回路６１ｂは、メモリア
レイブロックＢ２およびＢ３へ昇圧電圧Ｖｐｐを供給す
る。アレイ昇圧電源回路６１ｃは、メモリアレイブロッ
クＢ４およびＢ５へ昇圧電圧を供給し、アレイ昇圧電源
回路６１ｄは、メモリアレイブロックＢ６およびＢ７へ
昇圧電圧Ｖｐｐを供給する。この中央領域１ｅ内の４隅
に２つのメモリアレイブロックそれぞれに対応してアレ
イ昇圧電源回路を配置することにより、１つのアレイ昇
圧電源回路が２つのメモリアレイブロックに対してのみ
昇圧電源電圧を供給することが要求されるだけであり、
安定に昇圧電圧を供給することができる。また、この中
央領域１ｅの４隅にアレイ昇圧電源回路を配置すること
により、各昇圧電源回路と対応のメモリアレイブロック
間の配線長さを最小とすることができ、昇圧電源線の配
線インピーダンスの影響を受けることなく、安定に所望
の電圧レベルの昇圧電圧を供給することができる。
施の形態８に従う半導体記憶装置の全体の配置を概略的
に示す図である。この図２８に示す構成においては、中
央の領域１ｅにおいて、その４隅の領域にアレイ昇圧電
源回路６１ａ、６１ｂ、６１ｃおよび６１ｄが配置され
る。この中央領域１ｅを取囲むように配置されるメモリ
アレイブロックＢ０〜Ｂ７は、１つのバンクを構成する
（シングルバンク構成）。アレイ昇圧電源回路６１ａ
は、メモリアレイブロックＢ０およびＢ１へ昇圧電圧Ｖ
ｐｐを供給し、アレイ昇圧電源回路６１ｂは、メモリア
レイブロックＢ２およびＢ３へ昇圧電圧Ｖｐｐを供給す
る。アレイ昇圧電源回路６１ｃは、メモリアレイブロッ
クＢ４およびＢ５へ昇圧電圧を供給し、アレイ昇圧電源
回路６１ｄは、メモリアレイブロックＢ６およびＢ７へ
昇圧電圧Ｖｐｐを供給する。この中央領域１ｅ内の４隅
に２つのメモリアレイブロックそれぞれに対応してアレ
イ昇圧電源回路を配置することにより、１つのアレイ昇
圧電源回路が２つのメモリアレイブロックに対してのみ
昇圧電源電圧を供給することが要求されるだけであり、
安定に昇圧電圧を供給することができる。また、この中
央領域１ｅの４隅にアレイ昇圧電源回路を配置すること
により、各昇圧電源回路と対応のメモリアレイブロック
間の配線長さを最小とすることができ、昇圧電源線の配
線インピーダンスの影響を受けることなく、安定に所望
の電圧レベルの昇圧電圧を供給することができる。
【０１７０】この図２８に示す構成において、アレイ昇
圧電源回路６１ａおよび６１ｂが共通にメモリアレイブ
ロックＢ０〜Ｂ３に昇圧電圧Ｖｐｐを供給し、アレイ昇
圧電源回路６１ｃおよび６１ｄが、メモリアレイブロッ
クＢ４〜Ｂ７に共通に昇圧電圧Ｖｐｐを供給する構成と
されてもよい。この場合、１つのアレイ昇圧電源回路
を、８Ｋリフレッシュサイクルに対して最適化する。こ
の半導体記憶装置を４Ｋリフレッシュサイクルデバイス
として利用する場合には、アレイ昇圧電源回路６１ａ〜
６１ｄをすべて作動状態とする。一方、８Ｋリフレッシ
ュサイクルデバイスとして利用する場合には、アレイ昇
圧電源回路６１ａおよび６１ｂの一方のみを作動状態と
し、またアレイ昇圧電源回路６１ｃおよび６１ｄの一方
のみを作動状態とする。これにより、８Ｋリフレッシュ
サイクルデバイスおよび４Ｋリフレッシュサイクルデバ
イスいずれにおいても、その電流駆動力が最適化された
アレイ昇圧電源回路を実現することができる。
圧電源回路６１ａおよび６１ｂが共通にメモリアレイブ
ロックＢ０〜Ｂ３に昇圧電圧Ｖｐｐを供給し、アレイ昇
圧電源回路６１ｃおよび６１ｄが、メモリアレイブロッ
クＢ４〜Ｂ７に共通に昇圧電圧Ｖｐｐを供給する構成と
されてもよい。この場合、１つのアレイ昇圧電源回路
を、８Ｋリフレッシュサイクルに対して最適化する。こ
の半導体記憶装置を４Ｋリフレッシュサイクルデバイス
として利用する場合には、アレイ昇圧電源回路６１ａ〜
６１ｄをすべて作動状態とする。一方、８Ｋリフレッシ
ュサイクルデバイスとして利用する場合には、アレイ昇
圧電源回路６１ａおよび６１ｂの一方のみを作動状態と
し、またアレイ昇圧電源回路６１ｃおよび６１ｄの一方
のみを作動状態とする。これにより、８Ｋリフレッシュ
サイクルデバイスおよび４Ｋリフレッシュサイクルデバ
イスいずれにおいても、その電流駆動力が最適化された
アレイ昇圧電源回路を実現することができる。
【０１７１】この半導体基板領域１の両側の周辺領域６
９には、センスアンプ電源回路を配置するためのセンス
電源配置領域６９ａおよび６９ｂが配置される。このセ
ンス電源配置領域６９ａおよび６９ｂにおいて、１つの
センスアンプ電源回路が配置されてもよく、また複数の
センスアンプ電源回路が配置されてもよい。
９には、センスアンプ電源回路を配置するためのセンス
電源配置領域６９ａおよび６９ｂが配置される。このセ
ンス電源配置領域６９ａおよび６９ｂにおいて、１つの
センスアンプ電源回路が配置されてもよく、また複数の
センスアンプ電源回路が配置されてもよい。
【０１７２】［変更例］図２９は、この発明の実施の形
態８の変更例の構成を示す図である。この図２９に示す
構成においては、メモリアレイブロックＢ０〜Ｂ７は、
４つのバンク♯０〜♯３に分割される。バンク♯０〜♯
３の各々は、隣接する２つのメモリアレイブロックで構
成される。中央領域１ｅにおいては、バンク♯０〜♯３
それぞれに対応してアレイ昇圧電源回路６１ｅ〜６１ｈ
が配置される。これらは、対応のバンクに対する配線長
さを最小とするため、中央領域１ｅの４隅にそれぞれ対
応して配置される。アレイ昇圧電源回路６１ｅ〜６１ｈ
は、対応のメモリバンクが活性化されたときに活性化さ
れ、対応のバンクのメモリアレイブロックに昇圧電圧Ｖ
ｐｐを供給する。したがって、アレイ昇圧電源回路６１
ｅ〜６１ｈの各々は、対応のメモリバンクの動作時の
み、昇圧電圧保持のための電流を供給することが要求さ
れるだけである。アレイ昇圧電源回路６１ｅ〜６１ｈ
を、それぞれ１つのバンクに対して必要十分な電流供給
力をもって昇圧電圧を供給するように最適化することに
より、必要以上の電流が昇圧電圧発生時に消費されるこ
とがなく、低消費電力で必要とされる昇圧電圧を所望の
電圧レベルに保持することができる。
態８の変更例の構成を示す図である。この図２９に示す
構成においては、メモリアレイブロックＢ０〜Ｂ７は、
４つのバンク♯０〜♯３に分割される。バンク♯０〜♯
３の各々は、隣接する２つのメモリアレイブロックで構
成される。中央領域１ｅにおいては、バンク♯０〜♯３
それぞれに対応してアレイ昇圧電源回路６１ｅ〜６１ｈ
が配置される。これらは、対応のバンクに対する配線長
さを最小とするため、中央領域１ｅの４隅にそれぞれ対
応して配置される。アレイ昇圧電源回路６１ｅ〜６１ｈ
は、対応のメモリバンクが活性化されたときに活性化さ
れ、対応のバンクのメモリアレイブロックに昇圧電圧Ｖ
ｐｐを供給する。したがって、アレイ昇圧電源回路６１
ｅ〜６１ｈの各々は、対応のメモリバンクの動作時の
み、昇圧電圧保持のための電流を供給することが要求さ
れるだけである。アレイ昇圧電源回路６１ｅ〜６１ｈ
を、それぞれ１つのバンクに対して必要十分な電流供給
力をもって昇圧電圧を供給するように最適化することに
より、必要以上の電流が昇圧電圧発生時に消費されるこ
とがなく、低消費電力で必要とされる昇圧電圧を所望の
電圧レベルに保持することができる。
【０１７３】この半導体基板領域１の両側の周辺領域６
９において設けられたセンス電源配置領域６９ａおよび
６９ｂにおいては、それぞれバンク♯０〜♯３それぞれ
に対応してセンスアンプ電源回路６９ａａ、６９ａｂ、
６９ｂａ、および６９ｂｂが設けられる。各バンクに対
応してセンスアンプ電源回路を配置することにより、先
の実施の形態４と同様の効果を得ることができる。
９において設けられたセンス電源配置領域６９ａおよび
６９ｂにおいては、それぞれバンク♯０〜♯３それぞれ
に対応してセンスアンプ電源回路６９ａａ、６９ａｂ、
６９ｂａ、および６９ｂｂが設けられる。各バンクに対
応してセンスアンプ電源回路を配置することにより、先
の実施の形態４と同様の効果を得ることができる。
【０１７４】なお、中央領域１ｅにおいては、出力回路
に対する昇圧電圧Ｖｐｐを伝達するための出力昇圧電源
回路４１が配設されている。この出力昇圧電源回路４１
は、バンク構成にかかわらず、出力回路に昇圧電圧を伝
達する。この中央領域１ｅにおいては、さらに周辺用電
源回路、および基板バイアス電圧発生回路が配置され
る。中央領域１ｅは、メモリアレイブロックを配置する
領域とほぼ同じ面積を有する。したがって十分余裕をも
ってこれらの昇圧電源回路および電源回路を配置するこ
とができる。
に対する昇圧電圧Ｖｐｐを伝達するための出力昇圧電源
回路４１が配設されている。この出力昇圧電源回路４１
は、バンク構成にかかわらず、出力回路に昇圧電圧を伝
達する。この中央領域１ｅにおいては、さらに周辺用電
源回路、および基板バイアス電圧発生回路が配置され
る。中央領域１ｅは、メモリアレイブロックを配置する
領域とほぼ同じ面積を有する。したがって十分余裕をも
ってこれらの昇圧電源回路および電源回路を配置するこ
とができる。
【０１７５】以上のように、この発明の実施の形態８に
従えば、中央領域の４隅の領域それぞれに所定数のメモ
リアレイブロックに対応してアレイ昇圧電源回路を配置
しているため、最小の配線長をもってかつ必要最小限の
電流駆動力で所望の電圧レベルの昇圧電圧を安定にメモ
リアレイブロックそれぞれに供給することができる。
従えば、中央領域の４隅の領域それぞれに所定数のメモ
リアレイブロックに対応してアレイ昇圧電源回路を配置
しているため、最小の配線長をもってかつ必要最小限の
電流駆動力で所望の電圧レベルの昇圧電圧を安定にメモ
リアレイブロックそれぞれに供給することができる。
【０１７６】なお、図２９に示すバンク構成において
も、アレイ昇圧電源回路６１ｅ〜６１ｈを、それぞれ、
１つのバンクに対して最適化することにより、２バンク
構成において４つのメモリアレイブロックが動作する場
合、２つのアレイ昇圧電源回路が活性化されるため、こ
の場合においても最適化されたアレイ昇圧電源回路を実
現することができる。
も、アレイ昇圧電源回路６１ｅ〜６１ｈを、それぞれ、
１つのバンクに対して最適化することにより、２バンク
構成において４つのメモリアレイブロックが動作する場
合、２つのアレイ昇圧電源回路が活性化されるため、こ
の場合においても最適化されたアレイ昇圧電源回路を実
現することができる。
【０１７７】［実施の形態９］図３０は、この発明の実
施の形態９に従う半導体記憶装置の別の全体の構成を概
略的に示す図である。図３０において、この半導体基板
領域１の中央領域１ｅを取囲むように配置されるメモリ
アレイブロックＢ０〜Ｂ７は、１つのバンクを構成す
る。中央領域１ｅにおいて、この中央領域１ｅの４隅の
領域にそれぞれワード線負電圧発生回路（ＶＢ）７１
ａ、７１ｂ、７１ｃおよび７１ｄが配置される。この中
央領域１ｅには、また基板バイアス電圧を発生するため
の基板バイアス電圧発生回路（ＶＳＵＢ）５５が配置さ
れる。ワード線負電圧発生回路７１ａは、メモリアレイ
ブロックＢ０およびＢ１に負電圧ＶＢを供給し、ワード
線負電圧発生回路７１ｂは、メモリアレイブロックＢ２
およびＢ３にワード線負電圧を供給し、ワード線負電圧
発生回路７１ｃは、メモリアレイブロックＢ４およびＢ
５にワード線負電圧を供給する。ワード線負電圧発生回
路７１ａは、メモリアレイブロックＢ６およびＢ７に対
しワード線負電圧を供給する。
施の形態９に従う半導体記憶装置の別の全体の構成を概
略的に示す図である。図３０において、この半導体基板
領域１の中央領域１ｅを取囲むように配置されるメモリ
アレイブロックＢ０〜Ｂ７は、１つのバンクを構成す
る。中央領域１ｅにおいて、この中央領域１ｅの４隅の
領域にそれぞれワード線負電圧発生回路（ＶＢ）７１
ａ、７１ｂ、７１ｃおよび７１ｄが配置される。この中
央領域１ｅには、また基板バイアス電圧を発生するため
の基板バイアス電圧発生回路（ＶＳＵＢ）５５が配置さ
れる。ワード線負電圧発生回路７１ａは、メモリアレイ
ブロックＢ０およびＢ１に負電圧ＶＢを供給し、ワード
線負電圧発生回路７１ｂは、メモリアレイブロックＢ２
およびＢ３にワード線負電圧を供給し、ワード線負電圧
発生回路７１ｃは、メモリアレイブロックＢ４およびＢ
５にワード線負電圧を供給する。ワード線負電圧発生回
路７１ａは、メモリアレイブロックＢ６およびＢ７に対
しワード線負電圧を供給する。
【０１７８】この半導体基板領域１の両側の周辺領域７
９においては、センスアンプを配置するためのセンス電
源配置領域が設けられる。各センス電源配置領域７９に
おいて、センスアンプは１個または複数個配置される。
９においては、センスアンプを配置するためのセンス電
源配置領域が設けられる。各センス電源配置領域７９に
おいて、センスアンプは１個または複数個配置される。
【０１７９】中央領域１ｅの４隅にワード線負電圧発生
回路７１ａ〜７１ｄをそれぞれ配置することにより、対
応のメモリアレイブロックに対する負電圧伝達線の長さ
が最小となり、配線インピーダンスの影響を受けること
なく安定にワード線負電圧を供給することができる。ま
た、これらのワード線負電圧発生回路７１ａ〜７１ｄの
各々は、２つのメモリアレイブロックに対しワード線負
電圧を供給することを要求されるだけであり、大きな電
流駆動力は要求されず、安定に必要な電圧レベルのワー
ド線負電圧を発生して対応のメモリアレイブロックへ伝
達することができる。
回路７１ａ〜７１ｄをそれぞれ配置することにより、対
応のメモリアレイブロックに対する負電圧伝達線の長さ
が最小となり、配線インピーダンスの影響を受けること
なく安定にワード線負電圧を供給することができる。ま
た、これらのワード線負電圧発生回路７１ａ〜７１ｄの
各々は、２つのメモリアレイブロックに対しワード線負
電圧を供給することを要求されるだけであり、大きな電
流駆動力は要求されず、安定に必要な電圧レベルのワー
ド線負電圧を発生して対応のメモリアレイブロックへ伝
達することができる。
【０１８０】また、この図３０に示す配置において、ワ
ード線負電圧発生回路７１ａ〜７１ｄの各々は、８Ｋリ
フレッシュサイクルデバイス時において、最適化するこ
とにより、２つのワード線負電圧発生回路の出力を共通
に負電圧伝達線に接続することにより、４Ｋリフレッシ
ュサイクルデバイスとしても最適化されたワード線負電
圧発生回路を実現することができる。これにより、４Ｋ
リフレッシュサイクルデバイスおよび８Ｋリフレッシュ
サイクルデバイスいずれに致しても最適化されたワード
線負電圧発生回路を容易に実現することができる。
ード線負電圧発生回路７１ａ〜７１ｄの各々は、８Ｋリ
フレッシュサイクルデバイス時において、最適化するこ
とにより、２つのワード線負電圧発生回路の出力を共通
に負電圧伝達線に接続することにより、４Ｋリフレッシ
ュサイクルデバイスとしても最適化されたワード線負電
圧発生回路を実現することができる。これにより、４Ｋ
リフレッシュサイクルデバイスおよび８Ｋリフレッシュ
サイクルデバイスいずれに致しても最適化されたワード
線負電圧発生回路を容易に実現することができる。
【０１８１】［変更例］図３１は、この発明の実施の形
態９の変更例の構成を概略的に示す図である。図３１に
示す構成においては、中央領域１ｅを囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つバンク♯
０〜♯３に分割される。バンク♯０〜♯３の各々は、隣
接して配置される２つのメモリアレイブロックで構成さ
れる。中央領域１ｅの４隅の領域にバンク♯０〜♯３そ
れぞれに対応して、ワード線負電圧発生回路７１ｅ〜７
１ｈが配置される。中央領域１ｅにおいては、周辺電源
回路も併せて配置されるが、図３１においては、基板バ
イアス電圧ＢＳＵＢを発生する基板バイアス電圧発生回
路５５を代表的に示す。
態９の変更例の構成を概略的に示す図である。図３１に
示す構成においては、中央領域１ｅを囲むように配置さ
れるメモリアレイブロックＢ０〜Ｂ７は、４つバンク♯
０〜♯３に分割される。バンク♯０〜♯３の各々は、隣
接して配置される２つのメモリアレイブロックで構成さ
れる。中央領域１ｅの４隅の領域にバンク♯０〜♯３そ
れぞれに対応して、ワード線負電圧発生回路７１ｅ〜７
１ｈが配置される。中央領域１ｅにおいては、周辺電源
回路も併せて配置されるが、図３１においては、基板バ
イアス電圧ＢＳＵＢを発生する基板バイアス電圧発生回
路５５を代表的に示す。
【０１８２】半導体基板領域１の両側の周辺領域７９に
おいてセンス電源配置領域７９ａおよび７９ｂが設けら
れる。これらのセンス電源配置領域７９ａおよび７９ｂ
のそれぞれにおいては、バンクに対応してセンスアンプ
電源回路が配置される。バンク♯０に対してセンスアン
プ電源回路７９ａａが配置され、バンク♯１に対してセ
ンスアンプ電源回路７９ａｂが配置され、バンク♯２に
対してセンスアンプ電源回路７９ｂａが配置され、バン
ク♯３に対してセンス電源配置領域７９ｂにおいて、セ
ンスアンプ電源回路７９ｂｂが配置される。バンクに対
応してセンスアンプ電源回路を配置することにより、先
の実施の形態４と同様の効果を得ることができる。
おいてセンス電源配置領域７９ａおよび７９ｂが設けら
れる。これらのセンス電源配置領域７９ａおよび７９ｂ
のそれぞれにおいては、バンクに対応してセンスアンプ
電源回路が配置される。バンク♯０に対してセンスアン
プ電源回路７９ａａが配置され、バンク♯１に対してセ
ンスアンプ電源回路７９ａｂが配置され、バンク♯２に
対してセンスアンプ電源回路７９ｂａが配置され、バン
ク♯３に対してセンス電源配置領域７９ｂにおいて、セ
ンスアンプ電源回路７９ｂｂが配置される。バンクに対
応してセンスアンプ電源回路を配置することにより、先
の実施の形態４と同様の効果を得ることができる。
【０１８３】また、この中央領域１ｅの４隅の領域それ
ぞれに、バンクに対応してワード線負電圧発生回路を配
置することにより、これらの負電圧発生回路７１ｅ〜７
１ｈを、対応のバンクの動作に合わせて活性化すること
により、対応のワード線負電圧発生回路から動作中のバ
ンクに対し必要最小限の電流供給力をもって安定にワー
ド線負電圧を供給することができる。また、ワード線負
電圧発生回路７１ｅ〜７１ｈは、それぞれ２つのメモリ
アレイブロックで構成されるバンクに対して最適化する
ことにより４バンク構成の半導体記憶装置を２バンク構
成の半導体記憶装置としても利用することが可能とな
る。以上のように、この発明の実施の形態９に従えば、
中央領域４隅の領域に所定数のメモリアレイブロックに
対応して、ワード線負電圧発生回路を配置しているた
め、最小の配線長をもってワード線負電圧を対応のメモ
リアレイへ伝達することができ、所望の電圧レベルのワ
ード線負電圧発生回路を安定に供給することができる。
また、バンクそれぞれに対応してワード線負電圧発生回
路を設けることにより、動作中のバンクに対して選択的
に対応のワード線負電圧発生回路が負電圧を供給するた
め、必要最小限の電流供給力をもって安定に所望の電圧
レベルのワード線負電圧を発生して伝達することができ
る。
ぞれに、バンクに対応してワード線負電圧発生回路を配
置することにより、これらの負電圧発生回路７１ｅ〜７
１ｈを、対応のバンクの動作に合わせて活性化すること
により、対応のワード線負電圧発生回路から動作中のバ
ンクに対し必要最小限の電流供給力をもって安定にワー
ド線負電圧を供給することができる。また、ワード線負
電圧発生回路７１ｅ〜７１ｈは、それぞれ２つのメモリ
アレイブロックで構成されるバンクに対して最適化する
ことにより４バンク構成の半導体記憶装置を２バンク構
成の半導体記憶装置としても利用することが可能とな
る。以上のように、この発明の実施の形態９に従えば、
中央領域４隅の領域に所定数のメモリアレイブロックに
対応して、ワード線負電圧発生回路を配置しているた
め、最小の配線長をもってワード線負電圧を対応のメモ
リアレイへ伝達することができ、所望の電圧レベルのワ
ード線負電圧発生回路を安定に供給することができる。
また、バンクそれぞれに対応してワード線負電圧発生回
路を設けることにより、動作中のバンクに対して選択的
に対応のワード線負電圧発生回路が負電圧を供給するた
め、必要最小限の電流供給力をもって安定に所望の電圧
レベルのワード線負電圧を発生して伝達することができ
る。
【０１８４】また、バンクそれぞれに対応してセンスア
ンプ電源回路を配置することにより、実施の形態４と同
様の効果を得ることができる。
ンプ電源回路を配置することにより、実施の形態４と同
様の効果を得ることができる。
【０１８５】［実施の形態１０］図３２（Ａ）は、この
発明の実施の形態１０の半導体記憶装置の要部の構成を
示す図である。図３２（Ａ）において、ワード線電圧発
生回路８０は、アレイ昇圧電圧Ｖｐｐを発生するアレイ
昇圧電源回路（アレイＶｐｐ）６１と、ワード線に伝達
される負電圧ＶＢを発生するワード線負電圧発生回路
（ワード線ＶＢ）７１を含む。このワード線電圧発生回
路８０は、中央領域または周辺領域いずれかに配置され
る。ワード線に伝達される電圧を発生する部分を、まと
めて配置することにより、配線レイアウトが容易とな
る。また、これらのアレイ昇圧電源回路６１およびワー
ド線負電圧発生回路７１を、それぞれ所定数のメモリア
レイブロックに対応して配置することにより、先の実施
の形態と同様の効果を得ることができる。
発明の実施の形態１０の半導体記憶装置の要部の構成を
示す図である。図３２（Ａ）において、ワード線電圧発
生回路８０は、アレイ昇圧電圧Ｖｐｐを発生するアレイ
昇圧電源回路（アレイＶｐｐ）６１と、ワード線に伝達
される負電圧ＶＢを発生するワード線負電圧発生回路
（ワード線ＶＢ）７１を含む。このワード線電圧発生回
路８０は、中央領域または周辺領域いずれかに配置され
る。ワード線に伝達される電圧を発生する部分を、まと
めて配置することにより、配線レイアウトが容易とな
る。また、これらのアレイ昇圧電源回路６１およびワー
ド線負電圧発生回路７１を、それぞれ所定数のメモリア
レイブロックに対応して配置することにより、先の実施
の形態と同様の効果を得ることができる。
【０１８６】［変更例］図３２（Ｂ）は、この発明の実
施の形態１０の変更例の構成を示す図である。図３２
（Ｂ）にて、アレイ昇圧電源回路６１とワード線負電圧
発生回路７１は、別々の領域に配置される。すなわち、
アレイ昇圧電源回路６１が中央領域に配置された場合、
ワード線負電圧発生回路７１は、周辺領域に配置され
る。逆に、アレイ昇圧電源回路６１が周辺領域に配置さ
れた場合は、ワード線負電圧発生回路７１は中央領域に
配置される。この場合、昇圧電圧Ｖｐｐと負電圧ＶＢと
いう電圧極性の異なる電圧ＶｐｐおよびＶＢを、互いに
離れた領域において発生させる構成とすることにより、
これらの昇圧電圧および負電圧ＶＢの相互作用の影響を
受けることなく安定に所望の電圧レベルの昇圧電圧Ｖｐ
ｐおよび負電圧ＶＢを生成することができる。これらの
アレイ昇圧電源回路およびワード線負電圧発生回路は、
先の実施の形態と同様、所定数のメモリアレイブロック
に対応して配置され、先の実施の形態と同様の作用効果
を得ることができる。
施の形態１０の変更例の構成を示す図である。図３２
（Ｂ）にて、アレイ昇圧電源回路６１とワード線負電圧
発生回路７１は、別々の領域に配置される。すなわち、
アレイ昇圧電源回路６１が中央領域に配置された場合、
ワード線負電圧発生回路７１は、周辺領域に配置され
る。逆に、アレイ昇圧電源回路６１が周辺領域に配置さ
れた場合は、ワード線負電圧発生回路７１は中央領域に
配置される。この場合、昇圧電圧Ｖｐｐと負電圧ＶＢと
いう電圧極性の異なる電圧ＶｐｐおよびＶＢを、互いに
離れた領域において発生させる構成とすることにより、
これらの昇圧電圧および負電圧ＶＢの相互作用の影響を
受けることなく安定に所望の電圧レベルの昇圧電圧Ｖｐ
ｐおよび負電圧ＶＢを生成することができる。これらの
アレイ昇圧電源回路およびワード線負電圧発生回路は、
先の実施の形態と同様、所定数のメモリアレイブロック
に対応して配置され、先の実施の形態と同様の作用効果
を得ることができる。
【０１８７】以上のように、この発明の実施の形態１０
に従えば、アレイ昇圧電源電圧Ｖｐｐおよびワード線負
電圧ＶＢも、それぞれ所定数のメモリブロックに対応し
て配置される回路から発生するように構成しているた
め、安定に、必要最小限の消費電流で、ワード線を選択
／非選択状態へ駆動することができる、応じて、ワード
線を高速で選択することができる。
に従えば、アレイ昇圧電源電圧Ｖｐｐおよびワード線負
電圧ＶＢも、それぞれ所定数のメモリブロックに対応し
て配置される回路から発生するように構成しているた
め、安定に、必要最小限の消費電流で、ワード線を選択
／非選択状態へ駆動することができる、応じて、ワード
線を高速で選択することができる。
【０１８８】［その他の適用例］上述の説明において
は、バンクの数は０、２、および４のいずれかに設定さ
れている。しかしながら、メモリアレイブロックがすべ
てバンクとされ、バンクの数が８となってもよい。さら
に、メモリアレイブロックがそれぞれさらにバンクに分
割されて、バンクの数がさらに多くされてもよい。中央
領域１ｅを取囲むように、メモリアレイブロックが配置
されている条件が満たされれば本発明は適用可能であ
る。
は、バンクの数は０、２、および４のいずれかに設定さ
れている。しかしながら、メモリアレイブロックがすべ
てバンクとされ、バンクの数が８となってもよい。さら
に、メモリアレイブロックがそれぞれさらにバンクに分
割されて、バンクの数がさらに多くされてもよい。中央
領域１ｅを取囲むように、メモリアレイブロックが配置
されている条件が満たされれば本発明は適用可能であ
る。
【０１８９】また半導体記憶装置としては、クロック信
号に同期して動作する同期型のダイナミック・ランダム
・アクセス・メモリが示されている。しかしながら、内
部で電源電圧を発生するメモリ、たとえばフラッシュメ
モリであっても同様、本発明は適用可能である。
号に同期して動作する同期型のダイナミック・ランダム
・アクセス・メモリが示されている。しかしながら、内
部で電源電圧を発生するメモリ、たとえばフラッシュメ
モリであっても同様、本発明は適用可能である。
【０１９０】
【発明の効果】以上のように、この発明に従えば、不揮
発性半導体基板領域の中央領域を取囲むように配置され
る複数のメモリブロックに対し、その周辺領域または中
央領域に分散して所定数のメモリブロックに対してメモ
リブロック内で使用される電源電圧を発生するアレイ電
源回路を配置しているため、最小の配線長でかつ必要最
小限の電流駆動力をもって安定に電圧を発生して対応の
メモリブロックへ供給することができ、安定かつ高速に
動作する半導体記憶装置を実現することができる。
発性半導体基板領域の中央領域を取囲むように配置され
る複数のメモリブロックに対し、その周辺領域または中
央領域に分散して所定数のメモリブロックに対してメモ
リブロック内で使用される電源電圧を発生するアレイ電
源回路を配置しているため、最小の配線長でかつ必要最
小限の電流駆動力をもって安定に電圧を発生して対応の
メモリブロックへ供給することができ、安定かつ高速に
動作する半導体記憶装置を実現することができる。
【０１９１】すなわち、請求項１に係る発明に従えば、
矩形状の半導体基板領域の中央領域を取囲むように配置
される複数のメモリブロックに対し、周辺領域内にメモ
リブロック内のメモリセルへ伝達される電圧を生成する
アレイ電源回路を配置しているため、十分面積的な余裕
をもってアレイ電源回路を配設することができる。
矩形状の半導体基板領域の中央領域を取囲むように配置
される複数のメモリブロックに対し、周辺領域内にメモ
リブロック内のメモリセルへ伝達される電圧を生成する
アレイ電源回路を配置しているため、十分面積的な余裕
をもってアレイ電源回路を配設することができる。
【０１９２】請求項２に係る発明に従えば、このアレイ
電源回路として、メモリブロック内のセンスアンプに伝
達されるセンスアンプ電源電圧を発生する回路を配置し
ているため、各メモリブロック内のセンスアンプに安定
にセンス電源電圧を供給することができ、安定にセンス
動作を高速で行なうことができる。
電源回路として、メモリブロック内のセンスアンプに伝
達されるセンスアンプ電源電圧を発生する回路を配置し
ているため、各メモリブロック内のセンスアンプに安定
にセンス電源電圧を供給することができ、安定にセンス
動作を高速で行なうことができる。
【０１９３】請求項３に係る発明に従えば、アレイ電源
回路として、ワード線上に伝達される電圧を発生する回
路を配置しているため、ワード線に伝達される電圧を安
定に供給することができ、高速でワード線を順次選択す
ることができ、高速動作が可能となる。
回路として、ワード線上に伝達される電圧を発生する回
路を配置しているため、ワード線に伝達される電圧を安
定に供給することができ、高速でワード線を順次選択す
ることができ、高速動作が可能となる。
【０１９４】請求項４に係る発明に従えば、アレイ電源
回路を、センスアンプに対する電源電圧を供給するセン
ス電源回路と、このセンス電源回路に隣接して配置さ
れ、ワード線を選択状態へ駆動するためのワード線駆動
電圧を生成する回路とで構成しているため、ワード線選
択およびセンス動作を安定に行なうことができ、また高
速でワード線を順次選択する場合においても、安定にセ
ンスアンプ電源電圧およびワード線駆動電圧を生成する
ことができ、安定かつ高速に動作する半導体記憶装置を
実現することができる。
回路を、センスアンプに対する電源電圧を供給するセン
ス電源回路と、このセンス電源回路に隣接して配置さ
れ、ワード線を選択状態へ駆動するためのワード線駆動
電圧を生成する回路とで構成しているため、ワード線選
択およびセンス動作を安定に行なうことができ、また高
速でワード線を順次選択する場合においても、安定にセ
ンスアンプ電源電圧およびワード線駆動電圧を生成する
ことができ、安定かつ高速に動作する半導体記憶装置を
実現することができる。
【０１９５】請求項５に係る発明に従えば、センスアン
プに対する電源電圧を供給するセンス電源回路を、所定
数のメモリブロックごとに設けているため、センス電源
回路の電流駆動力を必要最小限の大きさに抑制すること
ができ、センスアンプ電源電圧のリンギングの発生を抑
制することができ、安定かつ高速のセンス動作を行なう
ことができる。
プに対する電源電圧を供給するセンス電源回路を、所定
数のメモリブロックごとに設けているため、センス電源
回路の電流駆動力を必要最小限の大きさに抑制すること
ができ、センスアンプ電源電圧のリンギングの発生を抑
制することができ、安定かつ高速のセンス動作を行なう
ことができる。
【０１９６】請求項６に係る発明に従えば、中央領域内
に、周辺回路のための電源電圧を生成する周辺電源回路
を配置しているため、この周辺用電源回路から各メモリ
ブロックに対する配線長をほぼ均等とすることができ、
電源線インピーダンスの影響を受けることなく安定に周
辺回路に電源電圧を伝達することができ、ほぼ同じ条件
下で周辺回路を動作させることができ、安定動作が実現
される。
に、周辺回路のための電源電圧を生成する周辺電源回路
を配置しているため、この周辺用電源回路から各メモリ
ブロックに対する配線長をほぼ均等とすることができ、
電源線インピーダンスの影響を受けることなく安定に周
辺回路に電源電圧を伝達することができ、ほぼ同じ条件
下で周辺回路を動作させることができ、安定動作が実現
される。
【０１９７】請求項７に係る発明に従えば、中央領域内
に、データの入出力を行なう出力回路に対する昇圧電圧
を伝達する出力電源回路を配置しているため、各メモリ
ブロックからデータ出力線の長さをほぼ均等として、ア
クセス時間に対するマージンを考慮することなく高速に
かつしきい値電圧損失を伴うことなく安定に所望の電圧
レベルのデータを高速で生成して出力することができ
る。
に、データの入出力を行なう出力回路に対する昇圧電圧
を伝達する出力電源回路を配置しているため、各メモリ
ブロックからデータ出力線の長さをほぼ均等として、ア
クセス時間に対するマージンを考慮することなく高速に
かつしきい値電圧損失を伴うことなく安定に所望の電圧
レベルのデータを高速で生成して出力することができ
る。
【０１９８】請求項８に係る発明に従えば、中央領域内
に、所定数のメモリブロックごとに、メモリセル行へ伝
達する電圧を生成する行駆動電圧発生回路を配置してい
るため、メモリブロックと行駆動電圧発生回路の間の配
線長さを最小として、配線インピーダンスの影響を受け
ることなく安定に所望の電圧レベルの電圧を生成してワ
ード線に伝達することができる。また、行駆動電圧発生
回路は、所定数のメモリブロックに対してのみ電圧を伝
達することが要求されるだけであり、その電流駆動力は
必要最小限の大きさに設定することができ、ワード線駆
動時不必要に大きな電流駆動力で電圧を生成する必要が
なく、低消費電流でリンギングの生じることのない安定
なワード線電圧を生成することができ、また高速でワー
ド線を順次選択することができる。
に、所定数のメモリブロックごとに、メモリセル行へ伝
達する電圧を生成する行駆動電圧発生回路を配置してい
るため、メモリブロックと行駆動電圧発生回路の間の配
線長さを最小として、配線インピーダンスの影響を受け
ることなく安定に所望の電圧レベルの電圧を生成してワ
ード線に伝達することができる。また、行駆動電圧発生
回路は、所定数のメモリブロックに対してのみ電圧を伝
達することが要求されるだけであり、その電流駆動力は
必要最小限の大きさに設定することができ、ワード線駆
動時不必要に大きな電流駆動力で電圧を生成する必要が
なく、低消費電流でリンギングの生じることのない安定
なワード線電圧を生成することができ、また高速でワー
ド線を順次選択することができる。
【０１９９】請求項９に係る発明に従えば、矩形形状の
中央領域４隅の領域に行駆動電圧発生回路を配置してい
るため、メモリブロックと行駆動電圧発生回路との間の
配線長さを最小とすることができ、配線インピーダンス
の影響を受けることなく安定に対応のメモリブロックへ
ワード線電圧を伝達することができる。
中央領域４隅の領域に行駆動電圧発生回路を配置してい
るため、メモリブロックと行駆動電圧発生回路との間の
配線長さを最小とすることができ、配線インピーダンス
の影響を受けることなく安定に対応のメモリブロックへ
ワード線電圧を伝達することができる。
【０２００】請求項１０に係る発明に従えば、行駆動電
圧発生回路は、選択ワード線上に伝達される電圧を発生
しており、安定にかつ高速でワード線を選択状態へ駆動
することができる。
圧発生回路は、選択ワード線上に伝達される電圧を発生
しており、安定にかつ高速でワード線を選択状態へ駆動
することができる。
【０２０１】請求項１１に係る発明に従えば、行駆動電
圧発生回路は、非選択ワード線上に伝達される電圧を生
成しており、高速でワード線を非選択状態へ駆動するこ
とができるとともに、非選択ワード線を確実に非選択状
態に保持することができる。
圧発生回路は、非選択ワード線上に伝達される電圧を生
成しており、高速でワード線を非選択状態へ駆動するこ
とができるとともに、非選択ワード線を確実に非選択状
態に保持することができる。
【０２０２】請求項１２に係る発明に従えば、複数のメ
モリブロックは各々が所定数のメモリブロックを有する
バンクに分割されており、バンク構成においても、低消
費電力で安定に所望の電圧を生成することのできる半導
体記憶装置を実現することができる。
モリブロックは各々が所定数のメモリブロックを有する
バンクに分割されており、バンク構成においても、低消
費電力で安定に所望の電圧を生成することのできる半導
体記憶装置を実現することができる。
【０２０３】請求項１３に係る発明に従えば、複数のバ
ンクの各々は、この中央領域に関して点対称の位置に配
置されたメモリブロックで構成されるため、中央領域内
に配置される制御回路から各バンク内のメモリブロック
に対する配線長さを均等にすることができ、信号伝播遅
延に対するマージンを考慮する必要がなく、高速動作が
可能となる。また、電流を消費する部分は、この中央領
域に関してバランスよく分散して配置されるため、メモ
リブロックの周辺回路用電源回路をこの中央領域に配置
することにより、各バンクにおいて、電源線の長さが均
等となり、電源線インピーダンスよる電圧降下のマージ
ンを考慮する必要がなく、安定かつ高速に周辺回路を動
作させることが可能となる。
ンクの各々は、この中央領域に関して点対称の位置に配
置されたメモリブロックで構成されるため、中央領域内
に配置される制御回路から各バンク内のメモリブロック
に対する配線長さを均等にすることができ、信号伝播遅
延に対するマージンを考慮する必要がなく、高速動作が
可能となる。また、電流を消費する部分は、この中央領
域に関してバランスよく分散して配置されるため、メモ
リブロックの周辺回路用電源回路をこの中央領域に配置
することにより、各バンクにおいて、電源線の長さが均
等となり、電源線インピーダンスよる電圧降下のマージ
ンを考慮する必要がなく、安定かつ高速に周辺回路を動
作させることが可能となる。
【０２０４】請求項１４に係る発明に従えば、複数のバ
ンク各々は、隣接して配置されるメモリブロックで構成
しているため、各バンクに対する配線を一括して配置す
ることができ、配線レイアウトが容易となる。
ンク各々は、隣接して配置されるメモリブロックで構成
しているため、各バンクに対する配線を一括して配置す
ることができ、配線レイアウトが容易となる。
【０２０５】請求項１５に係る発明に従えば、中央領域
を取囲むように配置される複数のメモリブロックを複数
のバンクに分割しかつ複数のバンク各々は、この中央領
域に関して点対称の位置に配置されるメモリブロックで
構成しているため、バンク動作時における電流を消費す
る回路部分は、この中央領域に関して点対称に配置さ
れ、中央領域に、電源回路を配置した場合、この電源回
路から各メモリブロックへの配線長を最小とし、またバ
ンク動作時において、各バンクのメモリブロックに要す
る電源配線を均等とすることができ、電源線インピーダ
ンスによる電圧降下のマージンを考慮する必要がなく、
安定に動作させることができる。
を取囲むように配置される複数のメモリブロックを複数
のバンクに分割しかつ複数のバンク各々は、この中央領
域に関して点対称の位置に配置されるメモリブロックで
構成しているため、バンク動作時における電流を消費す
る回路部分は、この中央領域に関して点対称に配置さ
れ、中央領域に、電源回路を配置した場合、この電源回
路から各メモリブロックへの配線長を最小とし、またバ
ンク動作時において、各バンクのメモリブロックに要す
る電源配線を均等とすることができ、電源線インピーダ
ンスによる電圧降下のマージンを考慮する必要がなく、
安定に動作させることができる。
【０２０６】請求項１６に係る発明に従えば、中央領域
を取囲むように配置される複数のメモリブロックのうち
隣接するメモリブロックによりバンクを構成しているた
め、各バンクに対する配線を一括して集中的に配置する
ことができ、バンク制御が容易となり、また配線レイア
ウトが容易となる。
を取囲むように配置される複数のメモリブロックのうち
隣接するメモリブロックによりバンクを構成しているた
め、各バンクに対する配線を一括して集中的に配置する
ことができ、バンク制御が容易となり、また配線レイア
ウトが容易となる。
【０２０７】請求項１７に係る発明に従えば、中央領域
およびメモリブロック配置領域をほぼ均等な大きさの領
域に設定しているため、中央領域内に十分余裕をもって
周辺制御回路を配置することができる。
およびメモリブロック配置領域をほぼ均等な大きさの領
域に設定しているため、中央領域内に十分余裕をもって
周辺制御回路を配置することができる。
【図１】 この発明に従う半導体記憶装置の基板領域の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装
置のメモリアレイブロックの配置を概略的に示す図であ
る。
置のメモリアレイブロックの配置を概略的に示す図であ
る。
【図３】 図２に示すメモリアレイブロック配置の電源
線の配置を概略的に示す図である。
線の配置を概略的に示す図である。
【図４】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。
略的に示す図である。
【図５】 図４に示すメモリアレイブロック配置におけ
る電源の配置を示す図である。
る電源の配置を示す図である。
【図６】 この発明の実施の形態２に従う半導体記憶装
置のメモリアレイブロックの配置を概略的に示す図であ
る。
置のメモリアレイブロックの配置を概略的に示す図であ
る。
【図７】 この発明の実施の形態２の変更例の構成を概
略的に示す図である。
略的に示す図である。
【図８】 この発明の実施の形態３に従う半導体記憶装
置の内部電源回路の配置を概略的に示す図である。
置の内部電源回路の配置を概略的に示す図である。
【図９】 図８に示すセンス電源配置領域内に配置され
るセンスアンプ電源回路の構成の一例を示す図である。
るセンスアンプ電源回路の構成の一例を示す図である。
【図１０】 図８に示すメモリアレイブロックおよび制
御回路の構成を概略的に示す図である。
御回路の構成を概略的に示す図である。
【図１１】 （Ａ）は、図１０に示すメモリセルアレイ
およびセンスアンプの構成を概略的に示す図であり、
（Ｂ）は図１１（Ａ）に示すセンスアンプの構成の一例
を示す図である。
およびセンスアンプの構成を概略的に示す図であり、
（Ｂ）は図１１（Ａ）に示すセンスアンプの構成の一例
を示す図である。
【図１２】 この発明の実施の形態３の変更例１の構成
を概略的に示す図である。
を概略的に示す図である。
【図１３】 図１２に示す半導体記憶装置の制御回路の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図１４】 この発明の実施の形態４に従う半導体記憶
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
【図１５】 この発明の実施の形態４に従う半導体記憶
装置の変更例１の構成を概略的に示す図である。
装置の変更例１の構成を概略的に示す図である。
【図１６】 図１５に示すセンスアンプ電源回路の構成
の一例を示す図である。
の一例を示す図である。
【図１７】 この発明の実施の形態５に従う半導体記憶
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
【図１８】 この発明の実施の形態５の変更例１の構成
を概略的に示す図である。
を概略的に示す図である。
【図１９】 この発明の実施の形態５の変更例２の構成
を概略的に示す図である。
を概略的に示す図である。
【図２０】 この発明の実施の形態５の変更例２の構成
を概略的に示す図である。
を概略的に示す図である。
【図２１】 この発明の実施の形態６に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図２２】 図２１に示す出力昇圧電圧が伝達される出
力回路の構成の一例を示す図である。
力回路の構成の一例を示す図である。
【図２３】 この発明の実施の形態６に従う半導体記憶
装置におけるワード線駆動部の構成を概略的に示す図で
ある。
装置におけるワード線駆動部の構成を概略的に示す図で
ある。
【図２４】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２５】 この発明の実施の形態７に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図２６】 この発明の実施の形態７におけるワード線
駆動部の構成を概略的に示す図である。
駆動部の構成を概略的に示す図である。
【図２７】 この発明の実施の形態７の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２８】 この発明の実施の形態８に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図２９】 この発明の実施の形態８の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図３０】 この発明の実施の形態９に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図３１】 この発明の実施の形態９の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図３２】 （Ａ）はこの発明の実施の形態１０の半導
体記憶装置の要部の構成を示し、（Ｂ）はこの発明の実
施の形態１０の変更例の構成を概略的に示す図である。
体記憶装置の要部の構成を示し、（Ｂ）はこの発明の実
施の形態１０の変更例の構成を概略的に示す図である。
【図３３】 従来のクロック同期型半導体記憶装置のデ
ータ読出シーケンスを示す図である。
ータ読出シーケンスを示す図である。
【図３４】 従来のクロック同期型半導体記憶装置のデ
ータ書込動作シーケンスを示す図である。
ータ書込動作シーケンスを示す図である。
【図３５】 従来の半導体記憶装置におけるアレイ配置
および内部電源回路の配置を概略的に示す図である。
および内部電源回路の配置を概略的に示す図である。
【図３６】 従来の内部電源降圧回路の構成の一例を示
す図である。
す図である。
【図３７】 従来の昇圧電源回路の構成を概略的に示す
図である。
図である。
【図３８】 従来の半導体記憶装置のアレイおよび内部
電源回路の配置の変更例を示す図である。
電源回路の配置の変更例を示す図である。
１ 半導体基板領域、１ｅ 中央領域（制御回路形成領
域）、２ 制御回路、Ｂ０〜Ｂ７ メモリアレイブロッ
ク、３ 内部電源回路（ＶＤＣ）、８ 周辺電源回路、
９ａ，９ｂ センス電源配置領域、Ｂ♯ メモリアレイ
ブロック、１６ａ センスアンプ電源線、１８ 周辺電
源回路、１９ａ，１９ｂ センス電源回路、２９ 周辺
領域、２９ａ〜２９ｄ，３０ａ〜３０ｄ センスアンプ
電源回路、８ａ〜８ｆ，３８ａ〜３８ｆ 周辺電源回
路、３９ 周辺領域、４１ａ，４１ｂ センスアンプ電
源回路、４２ａ〜４２ｄ アレイ昇圧電源回路、４１
出力昇圧電源回路、４３ 出力回路、４２ アレイ昇圧
電源回路、４２ｅ〜４２ｈアレイ昇圧電源回路、４５
ａ，４５ｂ センス電源配置領域、５１ａ，５１ｂセン
ス電源配置領域、５２ａ〜５２ｄ，５２ｅ〜５２ｈ ワ
ード線負電圧発生回路、５５ 基板バイアス電圧発生回
路、６９ 周辺領域、６９ａ，６９ｂ センス電源配置
領域、６１ａ〜６１ｈ アレイ昇圧電源回路、７１ａ〜
７１ｈ ワード線負電圧発生回路、７９ 周辺領域、７
９ａａ，７９ａｂ，７９ｂａ，７９ｂｂ センスアンプ
電源回路、６１ アレイ昇圧電源回路、７１ ワード線
負電圧発生回路、８０ ワード線電圧発生回路。
域）、２ 制御回路、Ｂ０〜Ｂ７ メモリアレイブロッ
ク、３ 内部電源回路（ＶＤＣ）、８ 周辺電源回路、
９ａ，９ｂ センス電源配置領域、Ｂ♯ メモリアレイ
ブロック、１６ａ センスアンプ電源線、１８ 周辺電
源回路、１９ａ，１９ｂ センス電源回路、２９ 周辺
領域、２９ａ〜２９ｄ，３０ａ〜３０ｄ センスアンプ
電源回路、８ａ〜８ｆ，３８ａ〜３８ｆ 周辺電源回
路、３９ 周辺領域、４１ａ，４１ｂ センスアンプ電
源回路、４２ａ〜４２ｄ アレイ昇圧電源回路、４１
出力昇圧電源回路、４３ 出力回路、４２ アレイ昇圧
電源回路、４２ｅ〜４２ｈアレイ昇圧電源回路、４５
ａ，４５ｂ センス電源配置領域、５１ａ，５１ｂセン
ス電源配置領域、５２ａ〜５２ｄ，５２ｅ〜５２ｈ ワ
ード線負電圧発生回路、５５ 基板バイアス電圧発生回
路、６９ 周辺領域、６９ａ，６９ｂ センス電源配置
領域、６１ａ〜６１ｈ アレイ昇圧電源回路、７１ａ〜
７１ｈ ワード線負電圧発生回路、７９ 周辺領域、７
９ａａ，７９ａｂ，７９ｂａ，７９ｂｂ センスアンプ
電源回路、６１ アレイ昇圧電源回路、７１ ワード線
負電圧発生回路、８０ ワード線電圧発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｇ１１Ｃ 11/34 ３７１Ｋ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 鶴田 孝弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 天野 照彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (17)
- 【請求項１】 矩形状半導体基板領域の中央部に配置さ
れる中央領域を取囲むように、かつ互いに分離して配置
され、かつさらに各々が行列状に配列される複数のメモ
リセルを含む複数のメモリブロック、 前記矩形状半導体基板領域の第１の方向についての両端
部の前記複数のメモリブロックの外部に位置する周辺領
域内に配置され、前記複数のメモリブロック内のメモリ
セルへ伝達される電圧を生成するための複数のアレイ電
源回路、および前記中央領域に配置され、前記複数のメ
モリブロックへのアクセスを制御するための制御回路を
備える、半導体記憶装置。 - 【請求項２】 前記複数のメモリブロックの各々は、前
記アレイ電源回路のうちの近傍のアレイ電源回路からの
電圧を受けて、選択メモリセルのデータの検知および増
幅を行なうセンスアンプ回路を含む、請求項１記載の半
導体記憶装置。 - 【請求項３】 前記複数のメモリブロックの各々は、メ
モリセルの各行に対応して配置され、各々に対応の行の
メモリセルが接続される複数のワード線を含み、 前記アレイ電源回路のうちの近傍のアレイ電源回路から
の電圧を受け、アドレス指定された行に対応して配置さ
れたワード線を対応のアレイ電源回路からの電圧レベル
へ駆動する行選択回路とを含む、請求項１記載の半導体
記憶装置。 - 【請求項４】 前記複数のアレイ電源回路の各々は、 対応の周辺領域の第１の方向と直交する第２の方向につ
いての中央部に配置され、選択メモリセルのデータの検
知および増幅をするための電源電圧を生成するセンス電
源回路と、 前記中央部の前記第２の方向についての両側に配置さ
れ、アドレス指定された行のメモリセルを選択状態へ駆
動するための電圧を生成する行駆動電圧生成回路とを含
む、請求項１記載の半導体記憶装置。 - 【請求項５】 前記センス電源回路は、前記複数のメモ
リブロックの所定数のメモリブロックごとに設けられ
る、請求項２記載の半導体記憶装置。 - 【請求項６】 前記中央領域に配置され、所定数のメモ
リブロックに対応して配置され、対応のメモリブロック
各々に含まれるメモリセル選択のための動作を行なう周
辺回路に対する電源電圧を生成する周辺用電源回路をさ
らに備える、請求項１から５のいずれかに記載の半導体
記憶装置。 - 【請求項７】 前記中央領域に配置され、外部とのデー
タの入出力を行なうためのデータ入出力部と、 前記中央領域に配置され、前記データ入出力部に対する
一方動作電源電圧を生成するデータ出力電源回路をさら
に備える、請求項１から５のいずれかに記載の半導体記
憶装置。 - 【請求項８】 前記中央領域に前記複数のメモリブロッ
クの所定数のメモリブロックに対応して各々が配置さ
れ、かつ各々が対応のメモリブロックのメモリセル行へ
伝達するための電圧を生成する複数の行駆動電圧発生回
路を含む、請求項１記載の半導体記憶装置。 - 【請求項９】 前記中央領域は矩形形状を有し、前記複
数の行駆動電圧発生回路は前記矩形形状中央領域の四隅
の領域に対応して配置される、請求項８記載の半導体記
憶装置。 - 【請求項１０】 前記複数のメモリブロックの各々は、
前記複数のメモリセルの各行に対応して配置され、各々
が対応の行のメモリセルが接続する複数のワード線を含
み、 前記行駆動電圧発生回路は、アドレス指定された行に対
応して配置されたワード線上に伝達される電圧を生成す
る回路を含む、請求項８または９記載の半導体記憶装
置。 - 【請求項１１】 前記複数のメモリブロックの各々は、
各メモリセル行に対応して配置され、各々に対応の行の
メモリセルが接続する複数のワード線を含み、 前記行駆動電圧発生回路は、アドレス指定された行以外
の非選択行に対応して配置されたワード線上に伝達され
る電圧を発生する回路を含む、請求項８または９記載の
半導体記憶装置。 - 【請求項１２】 前記複数のメモリブロックは、各々が
互いに独立に活性状態および非活性状態へ駆動される複
数のバンクに分割され、 前記複数のバンクの各々は所定数のメモリブロックを含
む、請求項１記載の半導体記憶装置。 - 【請求項１３】 前記複数のバンクの各々は、前記中央
領域に関して点対称の位置に配置されたメモリブロック
を含む、請求項１２記載の半導体記憶装置。 - 【請求項１４】 前記複数のバンクの各々は、隣接して
配置されるメモリブロックを含む、請求項１２記載の半
導体記憶装置。 - 【請求項１５】 矩形状の半導体基板領域の中央領域を
取囲むように配置され、各々が複数のメモリセルを有す
る複数のメモリブロック、および前記中央領域に配置さ
れ、前記複数のメモリブロックへのアクセスを制御する
ための制御回路を備え、 前記複数のメモリブロックは前記制御回路の制御の下に
互いに独立に活性状態および非活性状態へ駆動される複
数のバンクに分割され、前記複数のバンクの各々は、前
記中央領域に関して点対称の位置に配置されるメモリブ
ロックを含む、半導体記憶装置。 - 【請求項１６】 矩形状の半導体基板領域の中央領域を
取囲むように配置され、各々が複数のメモリセルを有す
る複数のメモリブロック、および前記中央領域に配置さ
れ、前記複数のメモリブロックへのアクセスを制御する
ための制御回路を備え、 前記複数のメモリブロックは、前記制御回路の制御の下
に、互いに独立に活性状態および非活性状態へ駆動され
る複数のバンクに分割され、前記複数のバンクの各々は
互いに隣接して配置されるメモリブロックを含む、半導
体記憶装置。 - 【請求項１７】 前記半導体基板領域は複数行複数列の
サブ領域に分割され、 前記複数のメモリブロックは前記中央領域に対応するサ
ブ領域を除くサブ領域各々に配置され、 前記制御回路は前記中央領域に対応するサブ領域に配置
される、請求項１、１５および１６のいずれかに記載の
半導体記憶装置。
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| JP10004909A JPH11203862A (ja) | 1998-01-13 | 1998-01-13 | 半導体記憶装置 |
| US09/113,147 US6064621A (en) | 1998-01-13 | 1998-07-10 | Multi-bank clock synchronous type semiconductor memory device having improved memory array and power supply arrangement |
| KR1019980037697A KR100302248B1 (ko) | 1998-01-13 | 1998-09-12 | 개량된메모리어레이및전원배치를갖는멀티뱅크클럭동기형반도체기억장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004909A JPH11203862A (ja) | 1998-01-13 | 1998-01-13 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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ID=11596778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10004909A Pending JPH11203862A (ja) | 1998-01-13 | 1998-01-13 | 半導体記憶装置 |
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|---|---|
| US (1) | US6064621A (ja) |
| JP (1) | JPH11203862A (ja) |
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