[go: up one dir, main page]

JPH11204383A - Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program - Google Patents

Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program

Info

Publication number
JPH11204383A
JPH11204383A JP683798A JP683798A JPH11204383A JP H11204383 A JPH11204383 A JP H11204383A JP 683798 A JP683798 A JP 683798A JP 683798 A JP683798 A JP 683798A JP H11204383 A JPH11204383 A JP H11204383A
Authority
JP
Japan
Prior art keywords
simulation
state
particles
scattering
energy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP683798A
Other languages
Japanese (ja)
Inventor
Takamitsu Ishihara
貴光 石原
Kazuya Matsuzawa
一也 松澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP683798A priority Critical patent/JPH11204383A/en
Publication of JPH11204383A publication Critical patent/JPH11204383A/en
Pending legal-status Critical Current

Links

Classifications

    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/30Computing systems specially adapted for manufacturing

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Complex Calculations (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 計算時間及び記憶メディア等のコンピュータ
資源の消費を低減しつつ、効率的に安定した結果を得る
ことができるシミュレーション技術を提供する。 【解決手段】 半導体中の電子等の粒子のふるまいを求
め、電気的特性や素子構造を求めるに際し、一つの粒子
の状態遷移後の終状態を乱数によって決めるのではな
く、一個の粒子を分割して、分割粒子を取りうる状態全
てについて遷移確率の重みをつけてエネルギー保存則と
運動量保存則を満たすように分配する。次に、状態遷移
によって遷移してきた分割粒子を集めることによって、
一個の粒子を再構成する。このようにして、各粒子の状
態遷移後の終状態を決める。
[PROBLEMS] To provide a simulation technique capable of efficiently obtaining stable results while reducing computation time and consumption of computer resources such as storage media. SOLUTION: In determining the behavior of particles such as electrons in a semiconductor, and in determining electrical characteristics and element structure, one particle is divided into particles instead of determining the final state after a state transition by random numbers. Then, weights of transition probabilities are assigned to all states that can take the divided particles, and distribution is performed so as to satisfy the energy conservation law and the momentum conservation law. Next, by collecting the divided particles that have transitioned by state transition,
Reconstruct one particle. In this way, the final state of each particle after the state transition is determined.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はLSI等の半導体装
置の開発に際し、その構造や電気的特性を設計し検討す
る技術に係り、特にモンテカルロ法を用いた半導体装置
のデバイスシミュレーションおよびプロセスシミュレー
ションに関わる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for designing and examining the structure and electrical characteristics of a semiconductor device such as an LSI when developing the device, and more particularly to a device simulation and a process simulation of a semiconductor device using a Monte Carlo method. .

【0002】[0002]

【従来の技術】最近の集積密度の増大に伴いLSIの開
発コストが急増し、開発の効率化が求められており、半
導体装置の設計・開発に際しては定量的な予測能力をも
つシミュレーションがますます重要性を増して来てい
る。このような半導体装置の設計・開発におけるシミュ
レーションとして、半導体装置の製造工程をシミュレー
ションして、その結果半導体装置中の不純物や欠陥の分
布、あるいは半導体装置の構成要素の幾何学的形状等を
求めるプロセスシミュレータ(プロセスシミュレーショ
ン装置)と、半導体装置の電気的な特性をシミュレーシ
ョンするデバイスシミュレータ(デバイスシミュレーシ
ョン装置)とが用いられている。
[Prior Art] With the recent increase in integration density, the development cost of LSI has rapidly increased, and there is a demand for more efficient development. In designing and developing semiconductor devices, simulations with quantitative predictive capabilities are becoming increasingly common. It is becoming increasingly important. As a simulation in the design and development of such a semiconductor device, a process of simulating a manufacturing process of the semiconductor device and, as a result, obtaining a distribution of impurities and defects in the semiconductor device or a geometric shape of components of the semiconductor device. A simulator (process simulation apparatus) and a device simulator (device simulation apparatus) for simulating electrical characteristics of a semiconductor device are used.

【0003】LSIの開発における実際の作業として
は、まず、所定の特性仕様に対して概略のデバイス構造
の選択や設計がなされる。そしてこの概略のデバイス構
造を実現するためのプロセス設計をするためのプロセス
シミュレーションがなされる。このプロセスシミュレー
ションは、原料とそれに施す製造手順と、その製造手順
における個々の工程条件を入力として与え、その製造工
程で形成される不純物分布やその他の素子構造を計算す
る。次に、こうして得られた素子構造と外部から素子に
印加する電気的な条件とを入力として、その素子の電気
的な特性を得るデバイスシミュレーションを行う。デバ
イスシミュレーションにより、得られた特性が作ろうと
している所望の特性になるかどうかを調べ、所望の特性
であれば実際の半導体装置の製造工程に取りかかるので
ある。ここで、所望の特性にならないときには、考えた
製造工程では作りたい素子は作れないので、製造工程の
条件を変更したり、工程の順番など手順そのものを変更
したりして再度プロセスシミュレーションと、このプロ
セスシミュレーションの結果を入力データとするデバイ
スシミュレーションを行う。以上の作業を所望の特性を
有する素子の製造工程が得られるまで繰り返し行って、
半導体装置の製造方法を決定し所望の半導体装置を実際
に製造する。
As an actual work in the development of an LSI, first, an approximate device structure is selected and designed for a predetermined characteristic specification. Then, a process simulation for designing a process for realizing the general device structure is performed. In this process simulation, a raw material, a manufacturing procedure to be applied thereto, and individual process conditions in the manufacturing procedure are given as inputs, and an impurity distribution and other element structures formed in the manufacturing process are calculated. Next, a device simulation for obtaining the electrical characteristics of the element is performed using the element structure obtained in this way and the electrical conditions applied to the element from the outside as inputs. Whether or not the obtained characteristics are the desired characteristics to be produced is checked by device simulation, and if the characteristics are the desired characteristics, the actual semiconductor device manufacturing process is started. Here, when the desired characteristics are not obtained, the element desired to be produced cannot be produced in the conceived manufacturing process, so that the process simulation is changed again by changing the conditions of the manufacturing process or the procedure itself such as the order of the process. A device simulation is performed using the result of the process simulation as input data. By repeating the above operation until a manufacturing process of an element having desired characteristics is obtained,
A method of manufacturing a semiconductor device is determined, and a desired semiconductor device is actually manufactured.

【0004】このデバイスシミュレーションにおいては
半導体装置を構成している半導体領域の電子や正孔(ホ
ール)等の粒子のふるまいを解析し、求める必要があ
り、電子や正孔(ホール)等の粒子の輸送問題を取り扱
う必要がある。この半導体中の粒子の輸送問題をシミュ
レーションする方法の一つとして、モンテカルロ法が知
られている。この方法は、通常数万個以上の粒子を用意
し、散乱と外場(電場や磁場)による粒子の状態変化を
乱数によって追跡する。しかし、モンテカルロ法には、
大きく分けて二つ問題点がある。この問題点を、粒子の
代表として電子を取り上げ、以下において説明する。
In this device simulation, it is necessary to analyze and obtain the behavior of particles such as electrons and holes (holes) in a semiconductor region constituting a semiconductor device. Transport issues need to be dealt with. As one of methods for simulating the problem of transporting particles in a semiconductor, a Monte Carlo method is known. In this method, usually, tens of thousands of particles are prepared, and state changes of the particles due to scattering and an external field (an electric field or a magnetic field) are tracked by random numbers. However, the Monte Carlo method
There are two major problems. This problem will be described below by taking electrons as a representative of particles.

【0005】(イ)一つは、乱数を生成するため計算時
間がかかることである。特に、散乱角分布は一般に解析
関数で表せないので、散乱による終状態の選択に更に乱
数を生成する必要が生じ、膨大な計算時間が消費され
る。このことを図19,図20を例にとり説明する。電
子のエネルギーをεとしたとき、キャリアが散乱角πか
らθの間に散乱される確率をS(ε,COS θ)とおく。
すると、散乱角分布を表す関数をF(ε,COS θ)とお
いたとき、S(ε,COS θ)は次のように定義される。
(A) One is that it takes a long calculation time to generate a random number. In particular, since the scattering angle distribution cannot be generally represented by an analytical function, it is necessary to generate further random numbers in selecting the final state by scattering, which consumes an enormous amount of calculation time. This will be described with reference to FIGS. 19 and 20. Assuming that the electron energy is ε, the probability that the carriers are scattered between the scattering angles π and θ is S (ε, COS θ).
Then, when a function representing the scattering angle distribution is F (ε, COS θ), S (ε, COS θ) is defined as follows.

【0006】[0006]

【数1】 F(ε,COS θ)は例えば図19のようなCOS θ依存性
を持つ。θ=0の時、S(ε,COS θ)=λ(ε)とお
き、これを総散乱確率と呼ぶ。散乱角θを求めるとき、
0から1までの乱数rndを発生させる。次の式、
(Equation 1) F (ε, COS θ) has COS θ dependency as shown in FIG. 19, for example. When θ = 0, S (ε, COS θ) = λ (ε), and this is called the total scattering probability. When calculating the scattering angle θ,
Generate a random number rnd from 0 to 1. The following formula:

【数2】 を満たすcos θが散乱角の余弦である。S(ε,cos
θ)がcos θに関して解析的に表されればこの式を満た
すcos θを見出すのは容易である。一方、散乱角分布F
(ε,cos θ)がcos θに関して解析的に表せない場
合、散乱角を求めるために、更に乱数を生成する必要が
ある。図20を用いて乱数を用いることによって散乱角
を決める計算手順を説明する。
(Equation 2) Cos θ that satisfies is the cosine of the scattering angle. S (ε, cos
If θ) is expressed analytically with respect to cos θ, it is easy to find cos θ that satisfies this equation. On the other hand, the scattering angle distribution F
If (ε, cos θ) cannot be analytically expressed with respect to cos θ, it is necessary to generate further random numbers in order to obtain the scattering angle. A calculation procedure for determining a scattering angle by using random numbers will be described with reference to FIG.

【0007】まず、ステップ830で0から1までの間
の乱数rnd1を発生させ、散乱角を cos θ1=1−2rnd1 …(3) とする。この時の散乱角分布を F1=F(ε,cos θ1) …(4) とする。次いで、ステップ831で再び0から1までの
間の乱数rnd2を発生させる。これを散乱角分布の値
とし、 F2=Fmax×rnd2 …(5) とおく。ここで、Fmaxは散乱角分布の最大値である。
ステップ832でF2<F1であれば、cos θ1を散乱角
として採用する。F2>F1であればcos θ1を散乱角と
して採用せず、再びステップ830に戻る。このよう
に、モンテカルロ法では膨大な計算時間が消費される。
First, in step 830, a random number rnd1 between 0 and 1 is generated, and the scattering angle is set to cos θ 1 = 1-2 rnd1 (3). The scattering angle distribution at this time is defined as F 1 = F (ε, cos θ 1 ) (4). Next, at step 831, a random number rnd2 between 0 and 1 is generated again. This is set as the value of the scattering angle distribution, and F 2 = Fmax × rnd2 (5) is set. Here, Fmax is the maximum value of the scattering angle distribution.
If F 2 <F 1 in step 832, cos θ 1 is adopted as the scattering angle. If F 2 > F 1 , cos θ 1 is not adopted as the scattering angle, and the process returns to step 830 again. Thus, the Monte Carlo method consumes an enormous amount of calculation time.

【0008】(ロ)一方、モンテカルロ法のもう一つの
問題点は、有限個の電子を追跡するため、分布が不安定
になる恐れがあることである。特に、電子の存在確率の
低い領域(半導体のデバイス解析を例に取れば、電子の
高エネルギー領域)では、安定な分布が得られない。
(B) On the other hand, another problem of the Monte Carlo method is that the distribution may be unstable because a finite number of electrons are tracked. In particular, a stable distribution cannot be obtained in a region with a low electron existence probability (a high-energy region of electrons when taking a device analysis of a semiconductor as an example).

【0009】モンテカルロ法のこのような問題を解決す
る方法として、「繰り返し法」がある(松澤一也著、
「ボルツマン輸送方程式による半導体中のキャリア輸送
の解析」、慶應義塾大学大学院修士論文、1986
年)。この手法は、まずエネルギーと散乱角からなる空
間を所定の大きさに離散化することによって、この空間
をセルに分割する。各セル上に電子の分布関数を分布さ
せるので、低確率の領域における分布の不安定の問題は
生じない。以後、セル中の電子分布をセル分布と呼ぶ。
これらのセル分布を散乱と外場による状態変化に応じ
て、セル間を繰り返し遷移させる。繰り返し法のこのよ
うな利点をモンテカルロ法に応用すると、精度よく粒子
の分布を生成することが可能である(特開平6−236
354)。また、各セルには散乱角が割り当てられてい
るので、散乱後の終状態を決めるために乱数を生成して
散乱角を決める必要はない。しかし、低確率の高エネル
ギー状態を解析するためには、広い波数の範囲が必要に
なるため、セルの数が膨大になる。そのため、コンピュ
ータの磁気ディスク等の記憶メディアの消費が膨大にな
る。
As a method for solving such a problem of the Monte Carlo method, there is an "iterative method" (by Kazuya Matsuzawa,
"Analysis of carrier transport in semiconductors by Boltzmann transport equation", Keio University Master's thesis, 1986
Year). In this method, a space formed by energy and a scattering angle is first discretized into a predetermined size, thereby dividing the space into cells. Since the distribution function of electrons is distributed on each cell, the problem of unstable distribution in a low probability region does not occur. Hereinafter, the electron distribution in the cell is referred to as a cell distribution.
These cell distributions are repeatedly transitioned between cells according to state changes due to scattering and an external field. If such advantages of the iterative method are applied to the Monte Carlo method, it is possible to generate a particle distribution with high accuracy (Japanese Patent Laid-Open No. Hei 6-236).
354). Further, since a scattering angle is assigned to each cell, it is not necessary to generate a random number and determine the scattering angle in order to determine the final state after scattering. However, analyzing a low-probability high-energy state requires a wide range of wave numbers, and the number of cells becomes enormous. Therefore, the consumption of storage media such as a magnetic disk of a computer becomes enormous.

【0010】[0010]

【発明が解決しようとする課題】このように、モンテカ
ルロ法による粒子シミュレーションでは、有限個の粒子
を追跡するため、低確率領域における分布が不安定にな
る場合がある。また、散乱後の終状態の選択に乱数を生
成する必要があるため、計算時間が膨大となる。更に、
繰り返し法では、上述の問題点は解消するが、磁気ディ
スク等のコンピュータ資源を大幅に必要とした。
As described above, in the particle simulation by the Monte Carlo method, since a finite number of particles are tracked, the distribution in the low probability region may become unstable. Further, since it is necessary to generate a random number to select the final state after scattering, the calculation time becomes enormous. Furthermore,
The iterative method solves the above-mentioned problems, but requires a great deal of computer resources such as a magnetic disk.

【0011】上記問題点を鑑み、本発明はコンピュータ
の磁気ディスク等の記憶メディアの消費を低減しつつ、
効率的に安定した結果を得ることができる半導体シミュ
レーション装置を提供することを目的とする。
In view of the above problems, the present invention reduces the consumption of storage media such as a magnetic disk of a computer,
It is an object of the present invention to provide a semiconductor simulation device capable of efficiently obtaining a stable result.

【0012】本発明の他の目的は、コンピュータ資源の
消費を低減しつつ、効率的に、短時間で安定した結果を
得ることができる半導体シミュレーション方法を提供す
ることである。
It is another object of the present invention to provide a semiconductor simulation method capable of efficiently and stably obtaining a stable result in a short time while reducing the consumption of computer resources.

【0013】本発明のさらに他の目的は、コンピュータ
資源の消費を低減しつつ、計算時間を短縮し効率的に安
定した結果を得る半導体シミュレーションプログラムを
格納したコンピュータ読み取り可能な記録媒体を提供す
ることである。
Still another object of the present invention is to provide a computer-readable recording medium storing a semiconductor simulation program for reducing computation time and obtaining efficient and stable results while reducing consumption of computer resources. It is.

【0014】[0014]

【課題を解決するための手段】上記目的を達成するた
め、本発明の第1の特徴は、半導体中の各粒子の状態遷
移が発生する度に、この状態遷移後のとりうる状態を有
限個の状態メッシュに分割する手段と、この状態メッシ
ュを構成する各状態への遷移確率から「重み」を決定す
る手段と、粒子を分割して複数の分割粒子を生成し、状
態メッシュに重みをつけて分配する手段と、分割粒子に
対する所定の処理後、分割粒子を集めて1個の粒子を再
構成するステップとを少なくとも具備するシミュレーシ
ョン装置であることである。
Means for Solving the Problems To achieve the above object, a first feature of the present invention is that each time a state transition of each particle in a semiconductor occurs, a finite number of possible states after this state transition is obtained. Means for dividing into state meshes, means for determining a "weight" from the transition probability to each state constituting the state mesh, and generation of a plurality of divided particles by dividing particles, weighting the state mesh And a step of collecting divided particles and reconstructing one particle after predetermined processing on the divided particles.

【0015】半導体中の粒子とは半導体中の電子や正孔
(ホール)あるいはイオン注入法で注入された11+
31+75As+等の不純物イオン等を意味する。たとえ
ば半導体中の電子は電界で加速された一定のエネルギー
を有し、半導体中の不純物、欠陥、LOフォノン、TO
フォノン等に散乱されてエネルギー状態が変化し、終状
態に落ちつくが、本発明の第1の特徴はこの過程を効率
的に短時間でシミュレーションできる。すなわち、本発
明の第1の特徴によれば乱数を生成せずに各粒子の散乱
後の終状態を決めることができるので、乱数を生成する
方法に比べて計算速度が向上する。また、粒子を分割し
て、分割粒子をとりうる状態全てについて遷移確率の重
みをつけて分配するので、粒子の存在確率が低い領域で
も安定な分布が得られる。更に、個々の分割粒子を合算
して各状態について構成された一個の粒子に対してモン
テカルロ法を適用するので、繰り返し法よりもコンピュ
ータの磁気ディスク等の記憶メディアの消費を低減でき
る。
The particles in the semiconductor include electrons and holes in the semiconductor or 11 B + ,
It means impurity ions such as 31 P + and 75 As + . For example, electrons in a semiconductor have a constant energy accelerated by an electric field, and impurities, defects, LO phonons, TO
The energy state changes due to scattering by phonons or the like, and the energy state is settled. The first feature of the present invention is that this process can be efficiently simulated in a short time. That is, according to the first aspect of the present invention, the final state of each particle after scattering can be determined without generating a random number, so that the calculation speed is improved as compared with the method of generating a random number. In addition, since the particles are divided and the transition probability is weighted and distributed for all states that can take the divided particles, a stable distribution can be obtained even in a region where the existence probability of the particles is low. Further, since the Monte Carlo method is applied to one particle configured for each state by adding the individual divided particles, consumption of a storage medium such as a magnetic disk of a computer can be reduced as compared with the iterative method.

【0016】本発明のシミュレーションの対象は、主に
半導体中の不純物分布のプロファイルや薄膜やトレンチ
等の幾何学的形状を求めるプロセスシミュレーションお
よび半導体装置の電気的特性を求めるデバイスシミュレ
ーションである。ここで半導体装置とはMOSFET,
接合型FET,MESFET,HEMT,バイポーラト
ランジスタ、静電誘導トランジスタ(SIT),IGB
T,サイリスタ等のディスクリートデバイスおよびこれ
らを含む集積回路である。さらにアバランシェ・フォト
ダイオード(APD)やインパットダイオード、ガン効
果素子等中における高エネルギー粒子(いわゆるホット
エレクトロン等の「ホットキャリア」)のふるまいや、
EEPROM等において用いられている絶縁膜中へのホ
ットキャリア注入のふるまいを求めるのに有効である。
プロセスシミュレーションとしてはイオン注入やイオン
エッチング、イオンミリング、プラズマエッチング等に
おける高エネルギー粒子(イオンやラジカル)と半導体
基板との相互作用を記述するのに有効である。
The object of the simulation of the present invention is mainly a process simulation for obtaining a profile of an impurity distribution in a semiconductor, a geometric shape of a thin film, a trench, and the like, and a device simulation for obtaining electric characteristics of a semiconductor device. Here, the semiconductor device is a MOSFET,
Junction FET, MESFET, HEMT, bipolar transistor, static induction transistor (SIT), IGB
Discrete devices such as T and thyristor and integrated circuits including them. Furthermore, the behavior of high-energy particles (so-called "hot carriers" such as hot electrons) in avalanche photodiodes (APDs), impatt diodes, gun effect devices, and the like,
This is effective for determining the behavior of hot carrier injection into an insulating film used in an EEPROM or the like.
Process simulation is effective for describing the interaction between high-energy particles (ions and radicals) and a semiconductor substrate in ion implantation, ion etching, ion milling, plasma etching, and the like.

【0017】本発明の第2の特徴は、半導体中の各粒子
の状態遷移が発生する度に、この状態遷移後のとりうる
状態を有限個の状態メッシュに分割するステップと、状
態メッシュを構成する各状態への遷移確率から重みを決
定するステップと、粒子を分割して複数の分割粒子を生
成し、状態メッシュに重みをつけて分配するステップ
と、分割粒子に対する所定の処理後、分割粒子を集めて
1個の粒子を再構成するステップとを少なくとも具備す
ることを特徴とするシミュレーション方法であることで
ある。
A second feature of the present invention is that each time a state transition of each particle in a semiconductor occurs, a state that can be taken after the state transition is divided into a finite number of state meshes; Determining a weight from the transition probability to each state, generating a plurality of divided particles by dividing the particles, weighting and distributing the state mesh, and after performing a predetermined process on the divided particles, Collecting at least one particle and reconstructing one particle.

【0018】本発明の第2の特徴によれば乱数を生成せ
ずに半導体中の電子、正孔、イオン等の各粒子の散乱後
の終状態を決めることができるので、乱数を生成する方
法に比べて計算速度が向上する。また、粒子を分割し
て、分割粒子をとりうる状態全てについて遷移確率の重
みをつけて分配するので、粒子の存在確率が低い領域で
も安定な分布が得られる。更に、個々の分割粒子を合算
して各状態について構成された一個の粒子に対してモン
テカルロ法を適用するので、繰り返し法よりもコンピュ
ータ資源の消費を低減できる。
According to the second feature of the present invention, the final state after scattering of each particle such as an electron, hole, or ion in a semiconductor can be determined without generating a random number. The calculation speed is improved as compared with. In addition, since the particles are divided and the transition probability is weighted and distributed for all states that can take the divided particles, a stable distribution can be obtained even in a region where the existence probability of the particles is low. Further, since the Monte Carlo method is applied to one particle configured for each state by adding the individual divided particles, the consumption of computer resources can be reduced as compared with the iterative method.

【0019】特に、本発明の第2の特徴において分割す
るステップの前に、モンテカルロ法による自由飛行時間
Δtを計算するステップを有し、分配するステップの後
にこの自由飛行時間Δt内にすべての粒子が走行してい
るか判断し、すべての粒子が走行していれば分割粒子を
集めるステップを行うようにすれば、より効率的かつコ
ンピュータ資源を低減してモンテカルロシミュレーショ
ンが可能となる。自由飛行時間Δt毎に一個の電子を再
構成し、それまでに生成した散乱テーブルを破棄できる
ので、データ記録装置等のコンピュータ資源を節約でき
る。より具体的には、解析関数で表される解析的バンド
構造を設定し、散乱確率が解析関数で表されない場合
に、分割モデルを用い散乱後の終状態を決めることが好
ましい。ここで「分割モデル」とは有限個の状態メッシ
ュに分割し、重みを決定し、重みをつけて分割粒子を状
態メッシュに分配する手順を言う。あるいは、バンド計
算によって計算されたバンド構造を設定し、分割モデル
を用いて散乱後の終状態を決めるようにしてもよい。
In particular, in the second aspect of the present invention, before the dividing step, there is a step of calculating a free flight time Δt by the Monte Carlo method, and after the distributing step, all the particles within this free flight time Δt are included. If it is determined whether the vehicle is traveling, and if all the particles are traveling, the step of collecting the divided particles is performed, so that Monte Carlo simulation can be performed more efficiently and with reduced computer resources. One electron can be reconstructed for each free flight time Δt, and the scattering table generated so far can be discarded, so that computer resources such as a data recording device can be saved. More specifically, it is preferable to set an analytic band structure represented by an analytic function, and determine the final state after scattering using a division model when the scattering probability is not represented by the analytic function. Here, the “division model” refers to a procedure of dividing the state into a finite number of state meshes, determining weights, assigning weights, and distributing the divided particles to the state mesh. Alternatively, a band structure calculated by band calculation may be set, and the final state after scattering may be determined using a division model.

【0020】さらに本発明の第2の特徴においてしきい
値エネルギーを設定し、このしきい値エネルギー以上の
エネルギーを持つ粒子に対してはバンド計算によって計
算されたバンド構造を用い、しきい値エネルギー以下の
エネルギーを持つ粒子に対しては解析関数で表されるバ
ンド構造を用いて分割モデルによる状態遷移の計算をす
ることが好ましい。このようにすればEEPROMの浮
遊ゲート(コントロールゲート)に注入されるしきい値
エネルギー以上のエネルギーを持った「ホットエレクト
ロン」のふるまいが半導体のバンド構造を考慮して短時
間かつ正確に求められる。また本発明の第2の特徴にお
いて、ある一定のしきい値エネルギー以上のエネルギー
を持つ粒子に対してはシュレーディンガー方程式とポア
ソン方程式を自己無撞着に解くことにより求められたバ
ンド構造を用い、このしきい値エネルギー以下のエネル
ギーを持つ粒子に対しては解析的バンドの設定をし、散
乱確率が解析関数で表わせない場合には「分割モデル」
により状態遷移を計算することが好ましい。粒子のエネ
ルギーに応じて二つの手法を使い分け、計算時間を節約
しつつ精度の高いシミュレーションが可能となる。
Further, in the second aspect of the present invention, a threshold energy is set, and for a particle having an energy equal to or higher than the threshold energy, a band structure calculated by band calculation is used. For particles having the following energies, it is preferable to calculate a state transition by a division model using a band structure represented by an analytical function. In this way, the behavior of "hot electrons" having energy equal to or higher than the threshold energy injected into the floating gate (control gate) of the EEPROM can be obtained in a short time and accurately in consideration of the band structure of the semiconductor. Further, in the second feature of the present invention, a band structure obtained by self-consistently solving the Schrodinger equation and the Poisson equation is used for particles having energy equal to or higher than a certain threshold energy. Analytical bands are set for particles with energies less than or equal to the threshold energy.
It is preferable to calculate the state transition by The two methods can be selectively used according to the energy of the particles, and a highly accurate simulation can be performed while saving the calculation time.

【0021】本発明の第3の特徴は第2の特徴で述べた
シミュレーション方法のプログラムを格納したコンピュ
ータ読み取り可能な記録媒体であることである。すなわ
ち第2の特徴で述べた半導体シミュレーション方法を実
現するためのプログラムをコンピュータ読み取り可能な
記録媒体に保存し、この記録媒体をコンピュータシステ
ムによって読み込ませることにより、本発明のシミュレ
ーションを実行することが出来る。ここで、記録媒体と
は、例えば磁気ディスク装置、光ディスク装置、磁気光
ディスク装置、磁気テープなどを意味する。具体的に
は、これらのプログラムを記録することができるような
フロッピーディスク、CD−ROM、MOディスク、カ
セットテープなどが含まれる。
A third feature of the present invention is that it is a computer-readable recording medium storing a program of the simulation method described in the second feature. That is, the program for implementing the semiconductor simulation method described in the second aspect is stored in a computer-readable recording medium, and the recording medium is read by a computer system, whereby the simulation of the present invention can be executed. . Here, the recording medium means, for example, a magnetic disk device, an optical disk device, a magnetic optical disk device, a magnetic tape, and the like. Specifically, a floppy disk, a CD-ROM, an MO disk, a cassette tape, and the like that can record these programs are included.

【0022】このように、本発明の第3の特徴に係るシ
ミュレーションプログラムを格納したコンピュータ読み
取り可能な記録媒体により、コンピュータの処理制御部
を制御しながら効率よく短時間で半導体シミュレーショ
ンを実現することができる。すなわち、本発明の第3の
特徴に係るコンピュータ読み取り可能な記録媒体を用い
てシミュレーションを行えば、乱数を生成せずに各粒子
の散乱後の終状態を決めることができるので、乱数を生
成する方法に比べて計算速度が向上する。また、粒子を
分割して、分割粒子をとりうる状態全てについて遷移確
率の重みをつけて分配するので、粒子の存在確率が低い
領域でも安定な分布が得られる。更に、個々の分割粒子
を合算して各状態について構成された一個の粒子に対し
てモンテカルロ法を適用するので、繰り返し法よりもコ
ンピュータの磁気ディスク等の記憶メディアの消費を低
減できる。その結果、従来のモンテカルロ法よりもコン
ピュータ資源の消費を低減しつつ計算速度及び計算精度
を向上させることができるシミュレーションを提供する
ことができる。また、高精度なシミュレーションを必要
とする微細デバイスの開発効率が向上する。
As described above, the computer simulation-readable recording medium storing the simulation program according to the third aspect of the present invention can realize the semiconductor simulation efficiently and in a short time while controlling the processing control unit of the computer. it can. That is, if a simulation is performed using the computer-readable recording medium according to the third aspect of the present invention, the final state after scattering of each particle can be determined without generating a random number. Calculation speed is improved compared to the method. In addition, since the particles are divided and the transition probability is weighted and distributed for all states that can take the divided particles, a stable distribution can be obtained even in a region where the existence probability of the particles is low. Further, since the Monte Carlo method is applied to one particle configured for each state by adding the individual divided particles, consumption of a storage medium such as a magnetic disk of a computer can be reduced as compared with the iterative method. As a result, it is possible to provide a simulation capable of improving the calculation speed and the calculation accuracy while consuming less computer resources than the conventional Monte Carlo method. In addition, the development efficiency of a fine device requiring a highly accurate simulation is improved.

【0023】[0023]

【発明の実施の形態】図1は、本発明のプロセスシミュ
レーション装置の機能的な構成を示すブロック図であ
り、CVD等の堆積工程、RIE等のエッチング工程、
イオン注入工程、酸化工程、拡散工程などの半導体素子
製造工程をシミュレーションする機能と、このシミュレ
ーション結果である素子形状や半導体中の不純物分布な
どを出力装置上に表示する機能を有する。すなわち、図
1(a)に示すように、本発明の実施の形態に係わるプ
ロセスシミュレーション装置40は、操作者からのデー
タや命令などの入力を受け付ける入力部31と、一連の
製造工程をシミュレーションする機能手段を備えた処理
制御部41と、シミュレーション結果を出力する出力部
34と、入力データとしての半導体装置製造プロセスに
必要な所定のデータなどを格納したデータ記憶部32
と、シミュレーションプログラムなどを格納したプログ
ラム記憶部33とから少なくとも構成されている。
FIG. 1 is a block diagram showing a functional configuration of a process simulation apparatus according to the present invention. The process includes a deposition process such as CVD, an etching process such as RIE, and the like.
It has a function of simulating a semiconductor element manufacturing process such as an ion implantation step, an oxidation step, and a diffusion step, and a function of displaying, on an output device, an element shape and an impurity distribution in a semiconductor, which are the simulation results. That is, as shown in FIG. 1A, a process simulation apparatus 40 according to an embodiment of the present invention simulates a series of manufacturing processes with an input unit 31 that receives input of data and instructions from an operator. A processing control unit 41 having a function unit, an output unit 34 for outputting a simulation result, and a data storage unit 32 storing predetermined data required for a semiconductor device manufacturing process as input data.
And a program storage unit 33 storing a simulation program and the like.

【0024】ここで、処理制御部41の一連の製造工程
をシミュレーションする機能手段として、イオン注入工
程処理手段42、酸化工程処理手段43、堆積工程処理
手段44、エッチング工程処理手段45、拡散工程処理
手段46等が少なくとも備えられている。たとえば、堆
積工程処理手段44は低温CVD、高温CVD、エピタ
キシャル成長、真空蒸着、スパッタリング等が含まれ
る。また、エッチング工程処理手段45としてはRI
E、ECRイオンエッチングや光励起エッチング等のド
ライエッチングの他にウェットエッチングも含まれるこ
とは勿論である。入力部31はキーボード、マウス、ラ
イトペンまたはフロッピーディスク装置などで構成され
る。処理制御部41、データ記憶部32およびプログラ
ム記憶部33はCPU、及びこのCPUに接続されたR
OM、RAM、磁気ディスクなどの記憶装置を含む通常
のコンピュータシステムで構成される。また出力部34
はディスプレイ装置やプリンタ装置などにより構成され
ている。
Here, as functional means for simulating a series of manufacturing steps of the processing control section 41, ion implantation step processing means 42, oxidation step processing means 43, deposition step processing means 44, etching step processing means 45, diffusion step processing At least means 46 are provided. For example, the deposition process means 44 includes low-temperature CVD, high-temperature CVD, epitaxial growth, vacuum deposition, sputtering, and the like. Further, as the etching step processing means 45, RI
E, of course, includes wet etching in addition to dry etching such as ECR ion etching and light excitation etching. The input unit 31 includes a keyboard, a mouse, a light pen, a floppy disk device, and the like. The processing control unit 41, the data storage unit 32, and the program storage unit 33 include a CPU and an R connected to the CPU.
It is configured with a normal computer system including a storage device such as an OM, a RAM, and a magnetic disk. The output unit 34
Is composed of a display device, a printer device, and the like.

【0025】図1(a)の処理制御部41中のイオン注
入工程処理手段42は図1(b)に示すように状態メッ
シュ分割手段51、重み決定手段52、分配手段53、
集合手段54とを少なくとも具備している。状態メッシ
ュ分割手段は注入されたイオンと、このイオンが衝突す
る基板の原子の状態遷移が発生する度に、状態遷移後の
とりうる状態を有限個の状態メッシュに分割する。重み
決定手段52はこの状態メッシュを構成する各状態への
遷移確率から各散乱角についての転位エネルギーの重み
を決定する。分配手段53は注入されたイオンのエネル
ギーを各散乱角についての転位エネルギーの重みをつけ
てエネルギー保存則と運動量保存則を満たすように分配
する。集合手段54は分割された各イオンについて基板
の原子との弾性/非弾性散乱によるエネルギーの変化を
計算し、この変化後の各エネルギーについて一個分のイ
オンを再構成して状態遷移後のイオンの終状態を決め
る。このようにして注入されたイオンの注入後の分布や
射影飛程RP、射影飛程の標準偏差ΔRPなどを求めるこ
とができる。
As shown in FIG. 1B, the ion implantation step processing means 42 in the processing control section 41 shown in FIG. 1A includes a state mesh dividing means 51, a weight determining means 52, a distribution means 53,
And at least a collecting means 54. The state mesh dividing means divides the possible states after the state transition into a finite number of state meshes every time a state transition occurs between the implanted ions and the atoms of the substrate with which the ions collide. The weight determination means 52 determines the weight of the dislocation energy for each scattering angle from the transition probability to each state constituting the state mesh. The distribution means 53 distributes the energy of the implanted ions so as to satisfy the energy conservation law and the momentum conservation law by weighting the dislocation energy for each scattering angle. The collecting means 54 calculates a change in energy due to elastic / inelastic scattering with the atoms of the substrate for each of the divided ions, reconstructs one ion for each of the changed energies, and calculates the energy of the ions after the state transition. Determine the final state. Thus, the distribution of the implanted ions after implantation, the projected range R P , the standard deviation ΔR P of the projected range, and the like can be obtained.

【0026】上記処理制御部41で実行される各処理の
入力データはデータ記憶部32に格納され、プログラム
命令はプログラム記憶部33に記憶される。そしてこれ
らの入力データやプログラム命令は必要に応じてCPU
に読み込まれ、演算処理が実行されるとともに、各工程
で発生した数値情報などのデータはRAMや磁気ディス
クなどのデータ記憶部32に格納される。なお、これら
のイオン注入工程等のプロセスシミュレーション方法を
実現するためのプログラムはコンピュータ読取り可能な
記録媒体に保存しておいてもよい。この記録媒体をコン
ピュータシステムによって読み込ませ、プログラム記憶
部33に格納し、このプログラムを処理制御部41で実
行してプロセスシミュレーション方法を実現することも
できる。ここで、記録媒体とは、例えば磁気ディスク装
置、光ディスク装置、光磁気ディスク装置、磁気テープ
装置などのプログラムを記録することができるような装
置などが含まれる。コンピュータの外部メモリ装置も、
ここで言う記録媒体に含まれる。
Input data for each process executed by the process control unit 41 is stored in the data storage unit 32, and program instructions are stored in the program storage unit 33. These input data and program instructions are sent to the CPU as needed.
And the arithmetic processing is executed, and data such as numerical information generated in each step is stored in a data storage unit 32 such as a RAM or a magnetic disk. Note that a program for implementing the process simulation method such as the ion implantation step may be stored in a computer-readable recording medium. This recording medium can be read by a computer system, stored in the program storage unit 33, and the program can be executed by the processing control unit 41 to realize the process simulation method. Here, the recording medium includes a device capable of recording a program such as a magnetic disk device, an optical disk device, a magneto-optical disk device, and a magnetic tape device. The external memory device of the computer
It is included in the recording medium mentioned here.

【0027】一方、デバイスシミュレーション装置は、
プロセスシミュレーションで得られられた素子構造と不
純物分布等の結果を入力する機能を有し、入力した構造
に対して印加電圧、電流などの電気的な境界条件を設定
して素子の電気的特性をシミュレーションする機能、お
よびその結果得られる半導体装置内の電位・電界・電流
分布や電子・正孔などのキャリア分布、あるいは電流−
電圧特性などを出力装置上に表示する機能を有する。す
なわち図2(a)に示すように、本発明のデバイスシミ
ュレーション装置70は、操作者からのデータや命令な
どの入力を受け付ける入力部61と、半導体装置の電気
的特性をシミュレーションする処理制御部71と、シミ
ュレーション結果を出力する出力部64と、半導体装置
の特性の解析に必要な所定のデータなどを格納したデー
タ記憶部62と、デバイスシミュレーションプログラム
などを格納したプログラム記憶部63とから少なくとも
構成されている。処理制御部71は端子電圧または電流
条件を設定する電圧/電流設定手段72および素子特性
計算手段73とを少なくとも有している。
On the other hand, the device simulation apparatus
It has a function to input the results of the device structure and impurity distribution obtained by the process simulation, and sets the electrical boundary conditions such as applied voltage and current for the input structure to improve the electrical characteristics of the device. The simulation function and the resulting potential, electric field, and current distribution in the semiconductor device, carrier distribution of electrons and holes, or current-
It has a function of displaying voltage characteristics and the like on an output device. That is, as shown in FIG. 2A, a device simulation apparatus 70 of the present invention includes an input unit 61 for receiving an input of data, a command, or the like from an operator, and a processing control unit 71 for simulating electrical characteristics of a semiconductor device. And an output unit 64 for outputting a simulation result, a data storage unit 62 storing predetermined data necessary for analyzing characteristics of the semiconductor device, and a program storage unit 63 storing a device simulation program and the like. ing. The processing control unit 71 has at least a voltage / current setting unit 72 for setting a terminal voltage or current condition and an element characteristic calculation unit 73.

【0028】図2(b)に示すように素子特性計算手段
73は、状態メッシュ分割手段51、重み決定手段5
2、分配手段53、集合手段54とを少なくとも具備し
ている。この素子特性計算手段73によりモンテカルロ
法を用いてFET、バイポーラトランジスタ、静電誘導
トランジスタ(SIT)などの半導体装置中の電子や正
孔等の粒子のふるまいを計算することができる。特に電
子や正孔等の粒子が半導体中の不純物、欠陥、あるいは
LOフォノン、TOフォノン等の格子振動による散乱を
短時間で効率的に計算できる。たとえばnMOSFET
のチャネル中の電子のふるまいを計算する場合は、状態
メッシュ分割手段51によりエネルギーと散乱角で区切
ってセルを作成し、電子を分割する。重み決定手段52
は電子の散乱に応じて散乱テーブルを作成し、散乱確率
の重みを決定する。分配手段53はこの散乱確率の重み
に応じて電子を分割し、所定のセルへエネルギー保存則
と運動量保存則を満たすように分配して分割電子の分布
のテーブルを作成する。集合手段54は全ての分割電子
が所定の時間間隔Δt内に走行したことが確認された後
に、分割電子を集合して一個の電子を再構成して状態遷
移後の電子の終状態を決める。このような電子の分割・
集合を所定の時間間隔Δt毎に所定の時間ten d経過す
るまで繰り返せばnMOSFETのチャネル中を走行す
る電子のふるまいを計算できる。所定の時間間隔Δt毎
に一個の電子を再構成し、それまでに生成した散乱テー
ブルを破棄できるのでコンピュータ資源を節約し、短時
間でデバイスシミュレーションが可能となる。
As shown in FIG. 2B, the element characteristic calculating means 73 includes the state mesh dividing means 51 and the weight determining means 5.
2, at least a distributing means 53 and a collecting means 54. The behavior of particles such as electrons and holes in a semiconductor device such as an FET, a bipolar transistor, and an electrostatic induction transistor (SIT) can be calculated by the element characteristic calculation means 73 using the Monte Carlo method. In particular, scattering of particles such as electrons and holes due to impurities and defects in the semiconductor or lattice vibrations such as LO phonons and TO phonons can be efficiently calculated in a short time. For example, nMOSFET
When the behavior of the electrons in the channel is calculated, the state mesh dividing means 51 creates a cell separated by the energy and the scattering angle, and divides the electrons. Weight determining means 52
Creates a scattering table according to the electron scattering and determines the weight of the scattering probability. The distribution means 53 divides the electrons according to the weight of the scattering probability, distributes the electrons to predetermined cells so as to satisfy the energy conservation law and the momentum conservation law, and creates a distribution electron distribution table. After it is confirmed that all the divided electrons have traveled within the predetermined time interval Δt, the collecting means 54 collects the divided electrons and reconfigures one electron to determine the final state of the electrons after the state transition. Such splitting of electrons
Set it to calculate the electron behavior which runs in the channel of the nMOSFET is repeated until the predetermined time t en d elapses a predetermined time interval Delta] t. One electron can be reconstructed at every predetermined time interval Δt, and the scattering table generated so far can be discarded, so that computer resources can be saved and device simulation can be performed in a short time.

【0029】図2(a)において、入力部61はキーボ
ード、マウス、ライトペンまたはフロッピーディスク装
置などで構成される。処理制御部71、データ記憶部6
2およびプログラム記憶部63はCPU、及びこのCP
Uに接続されたROM、RAM、磁気ディスクなどの記
憶装置を含む通常のコンピュータシステムで構成され
る。また出力部64はディスプレイ装置やプリンタ装置
などにより構成されている。なお、プロセスシミュレー
ションと同様にデバイスシミュレーション方法を実現す
るためのプログラムはコンピュータ読取り可能な記録媒
体に保存しておいてもよい。この記録媒体をコンピュー
タシステムによって読み込ませ、プログラム記憶部63
に格納し、このプログラムを処理制御部71で実行して
デバイスシミュレーション方法を実現することもでき
る。ここで、記録媒体とは、例えばコンピュータの外部
メモリ装置、磁気ディスク装置、光ディスク装置、光磁
気ディスク装置、磁気テープ装置などのプログラムを記
録することができるような装置などが含まれる。
In FIG. 2A, the input unit 61 is constituted by a keyboard, a mouse, a light pen, a floppy disk device or the like. Processing control unit 71, data storage unit 6
2 and the program storage unit 63 are a CPU and this CP
It is configured with a normal computer system including a storage device such as a ROM, a RAM, and a magnetic disk connected to U. The output unit 64 is configured by a display device, a printer device, or the like. Note that a program for realizing the device simulation method as in the process simulation may be stored in a computer-readable recording medium. This recording medium is read by a computer system, and the program storage unit 63
And the program may be executed by the processing control unit 71 to implement the device simulation method. Here, the recording medium includes, for example, an apparatus capable of recording a program such as an external memory device of a computer, a magnetic disk device, an optical disk device, a magneto-optical disk device, a magnetic tape device, and the like.

【0030】図1に示す本発明のプロセスシミュレーシ
ョン装置40および図2に示す本発明のデバイスシミュ
レーション装置70の全体から本発明の半導体シミュレ
ーション装置が構成される。実際には図1のプロセスシ
ミュレーション装置40と図2のデバイスシミュレーシ
ョン装置とは互いに独立したハードウェアで構成しても
よく、また同一のハードウェアを共有して構成してもよ
い。すなわち図1に示した入力部31と図2に示した入
力部61とは同一であってもよく、図1に示した出力部
34と図2に示した出力部64とは同一であってもかま
わない。他のデータ記憶部32,62、プログラム記憶
部33,63等も共通のハードウェアでも、独立したハ
ードウェアでもかまわない。処理制御部41,71につ
いてもハードウェアとしては同一の構造のものを用い、
ソフトウェアにてそれぞれの機能を達成するようにして
もよいことはもちろんである。
The semiconductor simulation apparatus of the present invention is composed of the entire process simulation apparatus 40 of the present invention shown in FIG. 1 and the device simulation apparatus 70 of the present invention shown in FIG. Actually, the process simulation apparatus 40 of FIG. 1 and the device simulation apparatus of FIG. 2 may be configured by independent hardware, or may be configured by sharing the same hardware. That is, the input unit 31 shown in FIG. 1 and the input unit 61 shown in FIG. 2 may be the same, and the output unit 34 shown in FIG. 1 and the output unit 64 shown in FIG. It doesn't matter. The other data storage units 32 and 62, the program storage units 33 and 63, etc. may be common hardware or independent hardware. The processing controllers 41 and 71 have the same structure as the hardware.
Of course, each function may be achieved by software.

【0031】図3はプロセスシミュレーション装置とデ
バイスシミュレーション装置とを同一のハードウェアで
実現した半導体シミュレーション装置の外観を示す鳥瞰
図である。この半導体シミュレーション装置80の本体
は、フロッピーディスク装置(フロッピーディスクドラ
イブ)81および光ディスク装置(光ディスクドライ
ブ)82を具備している。フロッピーディスクドライブ
81に対してはフロッピーディスク83を、また光ディ
スクドライブ82に対してはCD−ROM84をその挿
入口から挿入し、所定の読み出し操作を行うことによ
り、これらの記録媒体に格納されたプログラムをシステ
ム内にインストールすることができる。また、所定のド
ライブ装置を接続することにより、例えばゲームパック
等に利用されているメモリ装置としてのROM85や、
磁気テープ装置としてのカセットテープ86を用いるこ
ともできる。
FIG. 3 is a bird's-eye view showing the external appearance of a semiconductor simulation device in which a process simulation device and a device simulation device are realized by the same hardware. The main body of the semiconductor simulation device 80 includes a floppy disk device (floppy disk drive) 81 and an optical disk device (optical disk drive) 82. A floppy disk 83 is inserted into the floppy disk drive 81 and a CD-ROM 84 is inserted into the optical disk drive 82 from the insertion slot, and a predetermined read operation is performed. Can be installed in the system. Also, by connecting a predetermined drive device, for example, a ROM 85 as a memory device used for a game pack or the like,
A cassette tape 86 as a magnetic tape device can also be used.

【0032】現実のLSI等の半導体装置を製造する場
合の流れは以下のようになる。プロセスシミュレーショ
ン装置によって得られた半導体装置中の不純物や欠陥の
分布等のデータは、デバイスシミュレーション装置に入
力され、このデバイスシミュレーションによって電流−
電圧特性、インピーダンス特性や高周波特性等のデバイ
ス特性を得る。デバイスシミュレーションを行う際に
は、プロセスシミュレーションで得られた素子構造と不
純物分布等の結果と同時に、印加電圧、電流などの電気
的な境界条件を与えるための入力データが加えられる。
さらに、必要に応じてデバイスシミュレーションの結果
としてのデバイス特性は、回路シミュレーションの入力
データとなり回路特性を得るようにしても良い。デバイ
スシミュレーションまたは回路シミュレーションによ
り、得られた特性が作ろうとしている所望の特性になる
かどうかを調べ、所望の特性であれば実際の半導体装置
の製造工程に取りかかる。もし、所望の特性にならない
ときには、考えた製造工程では作りたい素子は作れない
ので、製造工程の条件を変更したり、工程の順番など手
順そのものを変更し再度プロセスシミュレーションを行
い、このプロセスシミュレーションの結果を入力データ
としてデバイスシミュレーションを行う。さらに、実際
の半導体装置の製造工程の結果得られた現実の半導体装
置の特性を測定し当初の設計を評価する。この評価によ
り実際に製造された半導体装置の特性が要求仕様を満足
しなければ設計変更がなされ、再度プロセスシミュレー
ションを行う。そして、このプロセスシミュレーション
の結果を入力データとしてデバイスシミュレーションを
行うという一連の手順からなるループが繰り返される。
The flow of manufacturing an actual semiconductor device such as an LSI is as follows. Data such as the distribution of impurities and defects in the semiconductor device obtained by the process simulation apparatus is input to the device simulation apparatus, and the current-
Obtain device characteristics such as voltage characteristics, impedance characteristics, and high frequency characteristics. When performing device simulation, input data for providing electrical boundary conditions such as applied voltage and current are added at the same time as the results of the element structure and impurity distribution obtained by the process simulation.
Further, if necessary, the device characteristics as a result of the device simulation may be input data of the circuit simulation to obtain the circuit characteristics. It is checked by device simulation or circuit simulation whether the obtained characteristics are the desired characteristics to be produced, and if the characteristics are the desired characteristics, the process of manufacturing an actual semiconductor device is started. If the desired characteristics are not attained, the element desired to be produced cannot be produced in the production process considered.Therefore, the conditions of the production process are changed, and the procedure itself, such as the order of the processes, is changed and the process simulation is performed again. Device simulation is performed using the result as input data. Further, the characteristics of the actual semiconductor device obtained as a result of the actual semiconductor device manufacturing process are measured, and the initial design is evaluated. If the characteristics of the actually manufactured semiconductor device do not satisfy the required specifications as a result of the evaluation, the design is changed and the process simulation is performed again. Then, a loop consisting of a series of procedures for performing a device simulation using the result of the process simulation as input data is repeated.

【0033】LSI等の半導体装置の分野では、研究
(設計)から開発までの期間の短さを競っている。この
ような半導体産業における競争の現実を考慮すれば、シ
ミュレーション期間はなるべく短期、且つ正確に行わな
ければならない。本発明によればプロセスシミュレーシ
ョン、デバイスシミュレーションを含む半導体装置の研
究(設計)から開発までのループの周期が飛躍的に短縮
されるので、工業的利益およびその重要性は極めて高
い。
[0033] In the field of semiconductor devices such as LSIs, the competition from research (design) to development is short. In consideration of the reality of such competition in the semiconductor industry, the simulation period must be as short and accurate as possible. According to the present invention, the cycle of a loop from research (design) to development of a semiconductor device including a process simulation and a device simulation is drastically shortened, so that an industrial benefit and its importance are extremely high.

【0034】なお、図1(a)または図2(a)の処理
制御部41または71に示す各機能処理手段は、以下に
示すように、通常のシミュレーション装置の機能と、各
実施の形態(各具体例)に特徴的な機能をそれぞれ具備
し、実現している。
Each function processing means shown in the processing control unit 41 or 71 in FIG. 1A or 2A has the function of a normal simulation apparatus and the functions of each embodiment (as shown below). Each specific example) has a characteristic function and is realized.

【0035】(第1の実施の形態)図4は本発明の第1
の実施の形態に係るデバイスシミュレーションが対象と
するnMOSFETの模式的な構造を示す断面図であ
る。図4に示すnMOSFETは、n+ソース領域3お
よびn+ドレイン領域4に挟まれたp型半導体領域5の
上部界面近傍にチャネル領域が形成される。そして、こ
のチャネル領域の上方にゲート酸化膜2を介してゲート
電極が形成されている。
(First Embodiment) FIG. 4 shows a first embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a schematic structure of an nMOSFET targeted for device simulation according to the embodiment. In the nMOSFET shown in FIG. 4, a channel region is formed near the upper interface of p-type semiconductor region 5 sandwiched between n + source region 3 and n + drain region 4. A gate electrode is formed above the channel region via a gate oxide film 2.

【0036】以下、図5を参照して本発明のデバイスシ
ミュレーションを説明する。すなわち、図5は、図4に
示すnMOSFETのチャネル領域5中の電子21の振
るまいをモンテカルロ・デバイスシミュレーションで求
める場合のフローチャートである。
Hereinafter, the device simulation of the present invention will be described with reference to FIG. That is, FIG. 5 is a flowchart in the case where the behavior of the electrons 21 in the channel region 5 of the nMOSFET shown in FIG. 4 is obtained by Monte Carlo device simulation.

【0037】まず、ステップ101において、モンテカ
ルロシミュレーションで使用する物理パラメータ及び電
子の初期状態を設定する。ステップ102において、モ
ンテカルロ法による自由飛行時間を計算する。ステップ
103において、エネルギーと散乱角で区切って図6の
ようなセルを作成する。縦軸はエネルギーであり、横軸
は散乱角の余弦であり、横軸が一定の散乱角の余弦毎に
区切られている。セルのエネルギーは図7に示すように
x−kyの波数空間で表現して、一定の波数領域で区切
ってもよい。この場合、セルの各格子点にはバンド構造
に従い、エネルギーの値が割り振られている。実際の計
算では、z方向の波数成分kzがあるが、簡便のため図
7では省略してある。
First, in step 101, physical parameters used in the Monte Carlo simulation and the initial state of electrons are set. In step 102, the free flight time by the Monte Carlo method is calculated. In step 103, a cell as shown in FIG. 6 is created by dividing by energy and scattering angle. The vertical axis is energy, the horizontal axis is the cosine of the scattering angle, and the horizontal axis is divided for each cosine of a constant scattering angle. As shown in FIG. 7, the energy of the cell may be expressed in a wave number space of k x -k y and may be divided by a certain wave number region. In this case, an energy value is assigned to each grid point of the cell according to the band structure. In the actual calculation, there is a wave number component k z in the z direction, but it is omitted in FIG. 7 for simplicity.

【0038】次いで、ステップ104において散乱テー
ブルを作成する。散乱テーブルは散乱の種類に応じて作
成する。散乱の種類として、例えば、図4に示したnM
OSFETのチャネル領域5中の不純物散乱、表面欠陥
による散乱、フォノン散乱等種々の散乱が挙げられる。
以下、散乱とはこのような散乱をさすものとする。ステ
ップ105において電子をチャネル領域5中における散
乱確率の重みに応じて分割し、所定のセルへ分配して分
割電子の分布のテーブルを作成する。以後、ステップ1
03からステップ105までの処理400を「分割モデ
ル」と呼ぶ。分割モデルによって電子分布を決めるプロ
セスを不純物散乱を例にとって説明する。不純物散乱に
おいて、散乱角分布が図8(a)に示す形をしていると
する。この時、本発明の第1の実施の形態に係るデバイ
スシミュレーションにおいては、電子を図8(a)の散
乱角分布の重みをつけて分割し、図8(b)に示すよう
にセルを分配する。この分割モデルによれば、乱数を生
成することなく電子の分布を求めることができるので、
計算速度が向上する。また、散乱確率が小さいときでも
散乱確率の重みをつけて分割電子を分配するので、安定
な粒子の分布を得ることができる。
Next, at step 104, a scattering table is created. The scattering table is created according to the type of scattering. As the type of scattering, for example, nM shown in FIG.
Various types of scattering such as impurity scattering in the channel region 5 of the OSFET, scattering due to surface defects, and phonon scattering can be cited.
Hereinafter, scattering refers to such scattering. In step 105, the electrons are divided according to the weight of the scattering probability in the channel region 5, and distributed to predetermined cells to create a distribution table of the divided electrons. Hereafter, Step 1
The process 400 from 03 to step 105 is called a “split model”. The process of determining the electron distribution by the division model will be described by taking impurity scattering as an example. In the impurity scattering, it is assumed that the scattering angle distribution has a shape shown in FIG. At this time, in the device simulation according to the first embodiment of the present invention, electrons are divided by weighting the scattering angle distribution shown in FIG. 8A, and cells are distributed as shown in FIG. 8B. I do. According to this division model, the distribution of electrons can be obtained without generating random numbers.
The calculation speed improves. Further, even when the scattering probability is low, the divided electrons are distributed with the weight of the scattering probability, so that a stable particle distribution can be obtained.

【0039】次いで、ステップ106で所定の時間間隔
Δt内に全ての分割電子が走行したかを判定する。走行
していない分割電子があれば、ステップ102に再び戻
る。全ての分割電子が走行すれば、ステップ107に処
理を移し、あらかじめ用意した解析空間の全状態を有限
個に分割した状態メッシュに含まれる分割電子を集めて
一個の電子を再構成する。一個の電子を再構成すること
によって、それまでに生成した散乱テーブルを破棄する
ので、コンピュータ資源を節約できる。次いで、ステッ
プ108で次の計算のための時間を設定し、ステップ1
09で所定の時間tendを経過したかを判定する。経過
していなければステップ102に処理を移す。
Next, at step 106, it is determined whether all the divided electrons have traveled within the predetermined time interval Δt. If there are any split electrons that are not running, the process returns to step 102 again. If all the divided electrons have traveled, the process proceeds to step 107, where the divided electrons included in the state mesh obtained by dividing all the states of the analysis space prepared in advance into a finite number are collected to reconstruct one electron. By reconstructing one electron, the scattering table generated so far is discarded, and computer resources can be saved. Next, at step 108, a time for the next calculation is set, and at step 1
At 09, it is determined whether a predetermined time t end has elapsed. If not, the process proceeds to step 102.

【0040】なお、pMOSFETの場合は、電子でな
くホールについて上述した分割モデルを適用すれば、ま
ったく同じ手順でモンテカルロ・デバイスシミュレーシ
ョンが可能である。
In the case of a pMOSFET, Monte Carlo device simulation can be performed in exactly the same procedure by applying the above-described division model for holes instead of electrons.

【0041】(第2の実施の形態)図9は本発明の第2
の実施の形態に係るデバイスシミュレーションが対象と
するEEPROMの模式的な構造を示す断面図である。
+ソース領域3およびn+ドレイン領域4に挟まれたp
型半導体領域5の上部にゲート酸化膜(第1ゲート絶縁
膜)6を介して浮遊ゲート電極(フローティングゲート
電極)7が形成されている。この浮遊ゲート電極7の上
には第2ゲート絶縁膜を介して制御ゲート電極(コント
ロールゲート電極)9が形成されている。第1ゲート絶
縁膜6には、例えば熱酸化法により形成した酸化珪素膜
(SiO2膜)が使用される。浮遊ゲート電極5には、
例えば高導電性を確保するための不純物がドープされた
多結晶珪素(ドープドポリシリコン)膜が使用される。
第2ゲート絶縁膜8には、容量値が高く絶縁耐性に優れ
た、酸化珪素膜、窒化珪素膜のそれぞれを順次積層した
ONO(SiO2/Si34/SiO2)膜が使用され
る。制御ゲート電極9には、ドープドポリシリコン膜、
ドープドポリシリコンと高融点金属との化合物であるシ
リサイド膜、高融点金属膜のいずれかの単層膜、又はド
ープドポリシリコン膜上にシリサイド膜若しくは高融点
金属膜を積層した複合膜が使用される。EEPROMの
動作速度、例えば情報読出し動作速度の高速化を図る場
合には、シリサイド膜、高融点金属膜のいずれかの単層
膜、又は複合膜を使用することが好ましい。制御ゲート
電極9は、ワード線に接続、又はワード線と一体的に構
成される。
(Second Embodiment) FIG. 9 shows a second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a schematic structure of an EEPROM targeted for device simulation according to the embodiment.
p sandwiched between n + source region 3 and n + drain region 4
A floating gate electrode (floating gate electrode) 7 is formed above the type semiconductor region 5 via a gate oxide film (first gate insulating film) 6. On the floating gate electrode 7, a control gate electrode (control gate electrode) 9 is formed via a second gate insulating film. As the first gate insulating film 6, for example, a silicon oxide film (SiO 2 film) formed by a thermal oxidation method is used. The floating gate electrode 5 has
For example, a polycrystalline silicon (doped polysilicon) film doped with an impurity for ensuring high conductivity is used.
As the second gate insulating film 8, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) film in which a silicon oxide film and a silicon nitride film each having a high capacitance value and excellent insulation resistance are sequentially laminated is used. . The control gate electrode 9 has a doped polysilicon film,
Either a silicide film that is a compound of doped polysilicon and a refractory metal, a single-layer film of a refractory metal film, or a composite film in which a silicide film or a refractory metal film is laminated on a doped polysilicon film Is done. In order to increase the operation speed of the EEPROM, for example, the information reading operation speed, it is preferable to use a single layer film of a silicide film or a high melting point metal film, or a composite film. The control gate electrode 9 is connected to a word line or is formed integrally with the word line.

【0042】EEPROMの書き込み動作は制御ゲート
(コントロールゲート)9に高電圧を印加し浮遊ゲート
(コントロールゲート)7にチャネルホットエレクトロ
ンを注入することにより、実現される。浮遊ゲート7に
注入されるためにはチャネル中のホットエレクトロンは
図10(b)のようにゲート酸化膜6とp型半導体領域
5との界面における電位障壁EC以上の高エネルギーを
持つ必要がある。電子のエネルギーがEC以上のとき、
電子の伝導は半導体領域、たとえばシリコン(Si)の
高エネルギーのバンドを反映する。したがって浮遊ゲー
ト7へ注入される電流を精度よく計算するためには、図
11のようなシリコン(Si)の正確なバンド構造が必
要である。ECの値は、EEPROMのホットエレクト
ロン書き込みの場合、3.1eVである。p型半導体領
域5中のバンド構造はバンド計算によって考慮する。
The write operation of the EEPROM is realized by applying a high voltage to the control gate (control gate) 9 and injecting channel hot electrons into the floating gate (control gate) 7. In order to be injected into the floating gate 7, the hot electrons in the channel need to have a higher energy than the potential barrier E C at the interface between the gate oxide film 6 and the p-type semiconductor region 5 as shown in FIG. is there. When the energy of the electron is more than E C ,
Electron conduction reflects high energy bands in semiconductor regions, eg, silicon (Si). Therefore, in order to accurately calculate the current injected into the floating gate 7, an accurate band structure of silicon (Si) as shown in FIG. 11 is required. The value of E C is 3.1 eV in the case of hot electron writing in the EEPROM. The band structure in the p-type semiconductor region 5 is considered by band calculation.

【0043】図12は図9に示したEEPROMをモン
テカルロ法を用いてデバイスシミュレーションする場合
のフローチャートである。
FIG. 12 is a flowchart in the case of performing a device simulation of the EEPROM shown in FIG. 9 using the Monte Carlo method.

【0044】まず、ステップ201において、モンテカ
ルロ法で使用する物理パラメータ及び電子の初期状態を
設定する。ステップ202においてモンテカルロ法によ
る自由飛行時間を計算する。
First, in step 201, physical parameters used in the Monte Carlo method and initial states of electrons are set. In step 202, the free flight time by the Monte Carlo method is calculated.

【0045】次に、ステップ203において、電子のエ
ネルギーが図10(b)に示した電位障壁EC以上であ
るかどうかを判定する。すなわち、(イ)ステップ20
3において、電子のエネルギーがEC以上であればステ
ップ204へ進む。すなわちエネルギーがEC以上のホ
ットエレクトロンの挙動は図11に示すようなシリコン
の高エネルギーのバンドを反映するので、このバンド構
造をステップ204においてバンド計算によって考慮す
る。バンド計算によって求められたバンド構造を用いる
場合、乱数を発生させるだけでなく、散乱後にバンド構
造を満たすような終状態を選択するためバンド構造を検
索する必要があり、計算時間が更に膨大になる。そこ
で、ステップ205において第1の実施の形態において
説明した分割モデルによる計算を行う。すなわち、第1
の実施の形態において図6および図7を用いて説明した
と同様なセルを作成し、散乱テーブルを作成する。そし
て、電子をチャネル領域5中における散乱確率の重みに
応じて分割し、所定のセルへ分配して分割電子の分布の
テーブルを作成するという一連のステップからなる分割
モデルのプロセスを行う。次いで、ステップ210に処
理を移す。
Next, in step 203, it is determined whether or not the energy of the electrons is equal to or higher than the potential barrier E C shown in FIG. That is, (a) Step 20
In step 3, if the electron energy is equal to or higher than E C , the process proceeds to step 204. That is, since energy is the behavior of the more hot electrons E C reflects the higher energy band of the silicon, as shown in FIG. 11, consider the band calculation the band structure in a step 204. When a band structure obtained by band calculation is used, it is necessary not only to generate random numbers but also to search the band structure to select a final state that satisfies the band structure after scattering, which further increases the calculation time. . Therefore, in step 205, calculation is performed using the division model described in the first embodiment. That is, the first
In this embodiment, cells similar to those described with reference to FIGS. 6 and 7 are created, and a scattering table is created. Then, a process of a division model including a series of steps of dividing the electrons according to the weight of the scattering probability in the channel region 5 and distributing the divided electrons to predetermined cells to create a table of the distribution of the divided electrons is performed. Next, the process proceeds to a step 210.

【0046】(ロ)ステップ203で粒子のエネルギー
がしきい値エネルギーEC以下の時はステップ206に
進み、解析的バンドの設定をする。すなわちステップ2
06でエネルギーと波数との間の関係を解析的に与え
る。半導体中の電子の場合、エネルギーεと波数との間
には、例えば、以下の関係がある。
[0046] (b) the energy of the particles in step 203 proceeds to step 206 when the following threshold energy E C, the setting of the analytical band. That is, step 2
At 06, the relationship between energy and wavenumber is analytically given. In the case of electrons in a semiconductor, for example, the following relationship exists between the energy ε and the wave number.

【0047】[0047]

【数3】 次いで、ステップ207において散乱角を求めるために
散乱確率が解析関数で表されるかどうかを判定する。散
乱確率が解析関数で表される場合、ステップ208でモ
ンテカルロ法を用いる。一方、前述したように、散乱確
率が解析的に表せない場合、解析的に表される場合に比
べて多くの乱数を発生させる必要があるため、著しく計
算時間を消費する。そこで、このような場合、ステップ
209で図2で説明した分割モデルを用いる。分割モデ
ルでは、分割粒子をあらゆる到達可能な状態に割り振る
ので、それぞれの分割粒子の散乱角は乱数を生成するこ
となく決まり、計算時間は著しく短縮される。次いで、
ステップ210に処理を移す。
(Equation 3) Next, in step 207, it is determined whether or not the scattering probability is represented by an analytic function to determine the scattering angle. If the scattering probability is represented by an analytical function, the Monte Carlo method is used in step 208. On the other hand, as described above, when the scattering probability cannot be represented analytically, it is necessary to generate a larger number of random numbers than in the case where the scattering probability is represented analytically. Therefore, in such a case, the division model described in FIG. In the split model, the split particles are allocated to all reachable states. Therefore, the scattering angle of each split particle is determined without generating a random number, and the calculation time is significantly reduced. Then
The process moves to step 210.

【0048】次いで、ステップ210で所定の時間間隔
Δt内に全ての分割電子が走行したかを判定する。走行
していない分割電子があれば、ステップ202に再び戻
る。全ての分割電子が走行すれば、ステップ211に処
理を移し、予め用意した解析空間の全状態を有限個に分
割した状態メッシュに含まれる分割電子を集めて一個の
電子を再構成する。一個の電子を再構成することによっ
て、それまでに生成した散乱テーブルを破棄するので、
コンピュータ資源を節約できる。次いで、ステップ21
2で次の計算のための時間を設定し、ステップ213で
所定の時間ten dを経過したかを判定する。経過してい
なければステップ202に処理を移す。
Next, at step 210, it is determined whether all the divided electrons have traveled within the predetermined time interval Δt. If there are any split electrons that are not running, the process returns to step 202 again. If all the divided electrons have traveled, the process shifts to step 211 to collect the divided electrons included in the state mesh obtained by dividing all the states of the analysis space prepared in advance into a finite number to reconstruct one electron. By reconstructing one electron, the scattering table generated so far is discarded,
Save computer resources. Then, step 21
2 to set the time for the next calculation, it determines whether elapsed predetermined time t en d in step 213. If it has not elapsed, the process proceeds to step 202.

【0049】(第3の実施の形態)本発明の第3の実施
の形態は微細化されたMOSFETのデバイスシミュレ
ーションに係る。ここではnMOSFETについて説明
する。
(Third Embodiment) A third embodiment of the present invention relates to device simulation of a miniaturized MOSFET. Here, the nMOSFET will be described.

【0050】図4に示したようなnMOSFETのゲー
ト長(チャネル長)の微細化を進めると、nMOSFE
Tのチャネル領域近傍では界面に垂直な方向の強電界F
が電子を図13のようなポテンシャル井戸に閉じ込め
る。その結果、図13に示すようにnMOSFETのチ
ャネル領域近傍の電子の運動は二次元的になり、エネル
ギーは量子化される。図13に表されているポテンシャ
ルは、例えば、次の式で与えられる。
As the miniaturization of the gate length (channel length) of the nMOSFET as shown in FIG.
In the vicinity of the channel region of T, a strong electric field F in a direction perpendicular to the interface
Confine electrons in a potential well as shown in FIG. As a result, as shown in FIG. 13, the motion of the electrons near the channel region of the nMOSFET becomes two-dimensional, and the energy is quantized. The potential shown in FIG. 13 is given, for example, by the following equation.

【0051】 ψ(z)=Fz, z>0 …(7) =∞, z<0 …(8) この領域では、量子化された二次元電子のサブバンド構
造を考慮する必要がある。そのため、各サブバンドのエ
ネルギー準位と波動関数を求め、散乱確率を計算する必
要がある。ところで、量子化された二次元電子のサブバ
ンド構造を計算する方法は、2つある。一つは、図13
のような三角形のポテンシャルを仮定し、シュレーディ
ンガー方程式を解いて波動関数とエネルギーを解析的に
求める方法である(第一の方法)。この方法によって求
められた電子のエネルギーは、例えば、次の式で与えら
れる。
Ψ (z) = Fz, z> 0 (7) = ∞, z <0 (8) In this region, it is necessary to consider the subband structure of the quantized two-dimensional electron. Therefore, it is necessary to obtain the energy level and the wave function of each subband and calculate the scattering probability. By the way, there are two methods for calculating the subband structure of a quantized two-dimensional electron. One is FIG.
Assuming a triangular potential like this, this method is to solve the Schrodinger equation to analytically determine the wave function and energy (first method). The electron energy obtained by this method is given by the following equation, for example.

【0052】[0052]

【数4】 この場合、ポアソン方程式を解く必要はない。もう一つ
は、ポアソン方程式とシュレーディンガー方程式とを自
己無撞着に解く方法である(第二の方法)。この方法で
は波動関数とエネルギーは解析的に求まらないので、両
者を数値データとして保存しておく必要がある。
(Equation 4) In this case, there is no need to solve the Poisson equation. The other is a method for solving Poisson's equation and Schrodinger's equation in a self-consistent manner (second method). In this method, since the wave function and the energy cannot be obtained analytically, it is necessary to store both as numerical data.

【0053】第一の方法では波動関数とエネルギーが解
析的に表されているので、数値データとして保存する必
要がなく、コンピュータ資源を節約でき、計算速度も向
上する。しかし、ポテンシャルを三角形で近似するとい
う簡略化を行っているため、精度の点で問題がある。一
方、第二の方法では、電子の感じる有効なポテンシャル
をポアソン方程式を解くことにより決めつつ量子化され
たサブバンドを求めるので、精度は高い。しかし、各時
間ステップについてシュレーディンガー方程式とポアソ
ン方程式とを自己無撞着に解かなければならないので、
計算時間が膨大となる。ところで、文献フィジカルレビ
ュー誌B48巻(1993)第2244頁から第2274頁(Physic
al Review B48 (1993) pp2244-2274、以下文献Aと呼
ぶ)には図14に示すようなサブバンド構造が示されて
いる。図14によれば低エネルギーの領域では、解析的
なサブバンド構造でも十分精度がよいことがわかる。し
かし、あるエネルギーEC以上では解析的なサブバンド
構造では精度が悪くなり、シュレーディンガー方程式と
ポアソン方程式を自己無撞着に解いてサブバンド構造を
与える方が、より精度が良いことがわかる。
In the first method, since the wave function and the energy are analytically represented, there is no need to store them as numerical data, so that computer resources can be saved and the calculation speed can be improved. However, since the potential is simplified by approximating it with a triangle, there is a problem in accuracy. On the other hand, in the second method, the quantized subband is obtained while determining the effective potential felt by the electrons by solving the Poisson equation, so that the accuracy is high. However, since the Schrodinger equation and Poisson equation must be solved for each time step in a self-consistent manner,
The calculation time becomes enormous. By the way, the physical review magazine B48 (1993), pp. 2244 to 2274 (Physic
al Review B48 (1993) pp2244-2274 (hereinafter referred to as Document A)) shows a subband structure as shown in FIG. According to FIG. 14, in the low energy region, it can be seen that the analytical subband structure is sufficiently accurate. However, at a certain energy E C or more, the accuracy of the analytical sub-band structure deteriorates, and it can be seen that the accuracy is better when the sub-band structure is provided by solving the Schrodinger equation and the Poisson equation in a self-consistent manner.

【0054】本発明の第3の実施の形態は、微細化され
たnMOSFETの量子化された二次元電子のサブバン
ド構造を短時間で、しかも高精度に求める方法を提供す
るものであり、図15にそのフローチャートを示す。
The third embodiment of the present invention provides a method for obtaining the subband structure of the two-dimensional electrons quantized in a miniaturized nMOSFET in a short time and with high accuracy. FIG. 15 shows the flowchart.

【0055】まず、ステップ301において、モンテカ
ルロシミュレーションで使用する物理パラメータ及び電
子の初期状態を設定する。次にステップ302において
モンテカルロ法による自由飛行時間を計算する。
First, in step 301, physical parameters used in the Monte Carlo simulation and the initial state of electrons are set. Next, in step 302, the free flight time by the Monte Carlo method is calculated.

【0056】次にステップ303で電子のエネルギーが
一定のしきい値エネルギーECよりも大きいか否かを判
断する。nMOSFETの二次元電子のサブバンド構造
を得るためにはEC=0.5eVとする。図14に示さ
れるように、このしきい値エネルギーEC0.5eV
は、これ以上のエネルギーでは解析的に求められたサブ
バンド構造の精度が悪くなるエネルギーである。そこ
で、本発明の第3の実施の形態ではしきい値エネルギー
C=0.5eV以上ではシュレーディンガー方程式と
ポアソン方程式を自己無撞着に解いて数値データとして
サブバンド構造を与え、EC以下で解析的なサブバンド
構造を与える。ただし、このしきい値エネルギーは必ず
しも0.5eVに固定する必要はなく、必要に応じて変
えてもよい。例えば、計算精度を高めたいときはしきい
値エネルギーを小さくすればよい。この方法を用いれ
ば、計算時間を節約しつつ精度の高いシミュレーション
を行うことが可能である。
Next, at step 303, it is determined whether or not the electron energy is larger than a certain threshold energy E C. In order to obtain a two-dimensional electron subband structure of the nMOSFET, E C = 0.5 eV. As shown in FIG. 14, this threshold energy E C 0.5 eV
Is an energy at which the accuracy of the subband structure obtained analytically becomes worse at an energy higher than this. Therefore, the third Schrodinger equation and Poisson's equation by the threshold energy E C = 0.5 eV or more in the embodiment of the present invention provides a sub-band structure as a numerical value by solving self-consistently data, below E C Gives an analytical subband structure. However, this threshold energy does not necessarily need to be fixed to 0.5 eV, and may be changed as needed. For example, to increase the calculation accuracy, the threshold energy may be reduced. With this method, it is possible to perform a highly accurate simulation while saving the calculation time.

【0057】したがって図15に示すように、ステップ
303において二通りの計算に分ける。つまり、(イ)
ステップ303において、粒子のエネルギーがしきい値
エネルギーEC以下の時、ステップ304に進み、ステ
ップ304で解析的なバンドの設定をする。ステップ3
05で散乱確率が解析関数で表されるかどうかを判定す
る。散乱確率が解析関数で表せない場合は、モンテカル
ロ法を行うと解析関数で表される場合に比べて余計に乱
数を発生させる必要があるので、ステップ306で分割
モデルを用いる。散乱確率が解析関数で表される場合は
散乱角が解析的に求まるので、ステップ307でモンテ
カルロ法を行う。次いで、ステップ310に処理を移
す。
Therefore, as shown in FIG. 15, the calculation is divided into two types in step 303. That is, (a)
When the energy of the particles is equal to or smaller than the threshold energy Ec in step 303, the process proceeds to step 304, and an analytical band is set in step 304. Step 3
At 05, it is determined whether the scattering probability is represented by an analytical function. If the scattering probability cannot be represented by the analytic function, the Monte Carlo method needs to generate extra random numbers as compared to the case where the scatter function is represented by the analytic function. If the scattering probability is represented by an analytic function, the scattering angle can be determined analytically. Next, the process proceeds to step 310.

【0058】(ロ)ステップ303において、電子のエ
ネルギーがしきい値エネルギーEC以上の時は、ステッ
プ308に進む。ステップ308でシュレーディンガー
方程式とポアソン方程式を自己無撞着に解くことによっ
て、バンド構造を計算する。次いで、第2の実施の形態
のステップ205で説明したように、ステップ309で
分割モデルを用いる。次いで、ステップ310に処理を
移す。
(B) In step 303, when the electron energy is equal to or higher than the threshold energy E C , the process proceeds to step 308. In step 308, the band structure is calculated by solving the Schrodinger equation and the Poisson equation in a self-consistent manner. Next, as described in step 205 of the second embodiment, the division model is used in step 309. Next, the process proceeds to step 310.

【0059】そして、ステップ310で所定の時間間隔
Δt内に全ての分割電子が走行したかを判定する。走行
していない分割電子があれば、ステップ302に再び戻
る。全ての分割電子が走行すれば、ステップ311に処
理を移し、あらかじめ用意した解析空間の全状態を有限
個に分割した状態メッシュに含まれる分割電子を集めて
一個の電子を再構成する。一個の電子を再構成すること
によって、それまでに生成した散乱テーブルを破棄する
ので、コンピュータ資源を節約できる。次いで、ステッ
プ312で次の計算のための時間を設定し、ステップ3
02に処理の時間tendを経過したかを判定する。経過
していなければステップ302に処理を移す。
Then, in step 310, it is determined whether all the divided electrons have traveled within the predetermined time interval Δt. If there are any split electrons that are not running, the process returns to step 302 again. If all the divided electrons have traveled, the process shifts to step 311 to collect the divided electrons included in the state mesh obtained by dividing all the states of the analysis space prepared in advance into a finite number to reconstruct one electron. By reconstructing one electron, the scattering table generated so far is discarded, and computer resources can be saved. Next, at step 312, a time for the next calculation is set, and at step 312,
It is determined whether the processing time t end has elapsed in 02. If not, the process moves to step 302.

【0060】以上説明したように、本発明の第3の実施
の形態では、シュレーディンガー方程式を解いて波動関
数とエネルギーを解析的に求める方法と、ポアソン方程
式とシュレーディンガー方程式とを自己無撞着に解く方
法を適切に組み合わせ、計算時間を節約しつつ精度の高
いシミュレーションを行うことができる。
As described above, in the third embodiment of the present invention, the method of solving the Schrodinger equation to obtain the wave function and the energy analytically, and the method of making the Poisson equation and the Schrodinger equation self-consistent. By appropriately combining the solving methods, a highly accurate simulation can be performed while saving the calculation time.

【0061】(第4の実施の形態)以上の第1乃至第3
の実施の形態ではデバイスシミュレーションについて説
明したが、第4の実施の形態ではプロセスシミュレーシ
ョンについて述べる。このプロセスシミュレーションの
一例としてnMOSFETの製造工程におけるイオン注
入について説明する。図4に示したようなnMOSFE
Tの製造工程は簡単に説明すると、以下のようになる。
(Fourth Embodiment) The above first to third embodiments
Although the device simulation has been described in the fourth embodiment, the process simulation will be described in the fourth embodiment. As an example of this process simulation, ion implantation in a manufacturing process of an nMOSFET will be described. NMOSFE as shown in FIG.
The manufacturing process of T will be briefly described as follows.

【0062】(a)まずリン(P)をドープしたn型シ
リコン基板に、Si34膜をCVDし、このSi34
をデバイス領域に残すようにパターニングする。そして
Si34膜を耐酸化膜として用いて素子分離用絶縁膜形
成のための酸化(LOCOS)工程を行う。素子分離用
の酸化(LOCOS)に先立ち、Si34膜の除去され
た部分には反転防止のためのp型不純物のホウ素(11
+)がイオン注入される。Si34膜が除去された部分
の素子分離領域には厚い酸化膜が形成され、酸化膜の下
には反転防止のためp型不純物のホウ素(11+)が導
入される。この後LOCOSに用いたSi34膜を剥離
する。
(A) First, a Si 3 N 4 film is CVD-formed on an n-type silicon substrate doped with phosphorus (P), and is patterned so as to leave the Si 3 N 4 film in a device region. Then, an oxidation (LOCOS) step for forming an isolation insulating film is performed using the Si 3 N 4 film as an oxidation-resistant film. Prior to oxidation for element isolation (LOCOS), the portion where the Si 3 N 4 film is removed has boron ( 11 B) as a p-type impurity for preventing inversion.
+ ) Is ion-implanted. A thick oxide film is formed in the element isolation region where the Si 3 N 4 film is removed, and p-type impurity boron ( 11 B + ) is introduced under the oxide film to prevent inversion. Thereafter, the Si 3 N 4 film used for LOCOS is peeled off.

【0063】(b)次に、素子領域になる部分に図4に
示したp型半導体領域となるp型ウェル領域5を形成す
るためホウ素(11+)をイオン注入し、熱拡散して所
望の深さと濃度にする。
(B) Next, boron ( 11 B + ) is ion-implanted and thermally diffused to form a p-type well region 5 to be a p-type semiconductor region shown in FIG. 4 in a portion to be an element region. Get the desired depth and concentration.

【0064】(c)次に、p型ウェル領域5の表面にダ
ミー酸化膜となる薄い酸化膜を形成する。そしてこのダ
ミー酸化膜越しにゲートしきい値電圧Vth制御用のホ
ウ素(11+)をイオン注入する。
(C) Next, a thin oxide film serving as a dummy oxide film is formed on the surface of the p-type well region 5. The boron gate threshold voltage Vth control the (11 B +) is ion-implanted into the dummy oxide film over.

【0065】(d)さらに、チャネル領域の下部に高濃
度のp型領域が位置するようにパンチスルー防止用のホ
ウ素(11+)を加速エネルギーを高くしてイオン注入
する。
(D) Further, boron ( 11 B + ) for preventing punch-through is ion-implanted at an increased acceleration energy so that a high-concentration p-type region is located below the channel region.

【0066】(e)その後、ダミー酸化膜を剥離して図
4に示すようにゲート酸化膜2を形成する。その上にゲ
ート電極となるポリシリコンを堆積してゲートをパター
ニングし、ポリシリコンゲート電極1を形成する。そし
て、パターニングされたポリシリコンのゲート電極1の
表面を後酸化する。パターニングされたポリシリコンゲ
ート電極1をマスクとしてn+ソース領域3およびn+
レイン領域4を形成するためにp型半導体領域5にn型
不純物である砒素75As+をイオン注入する。この際ゲ
ート電極となるポリシリコン領域1にも75As+がイオ
ン注入される。続いて、CVD酸化膜で上面を被い、75
As+を活性化させる熱工程を行う。
(E) Thereafter, the dummy oxide film is peeled off to form a gate oxide film 2 as shown in FIG. A polysilicon serving as a gate electrode is deposited thereon, and the gate is patterned to form a polysilicon gate electrode 1. Then, the surface of the patterned polysilicon gate electrode 1 is post-oxidized. Arsenic 75 As + , which is an n-type impurity, is ion-implanted into p-type semiconductor region 5 to form n + source region 3 and n + drain region 4 using patterned polysilicon gate electrode 1 as a mask. At this time, 75 As + is also ion-implanted into the polysilicon region 1 serving as the gate electrode. Subsequently, the upper surface in the CVD oxide film covered, 75
A thermal step for activating As + is performed.

【0067】(f)さらに、CVD酸化膜にコンタクの
ホールを開口し、n+ソース領域3およびn+ドレイン領
域4の表面の一部を露出させる。そしてAl等の金属を
真空蒸着又はスパッタリング等により堆積し、この金属
に対しRIE等によりパターニングを行ってn+ソース
領域3の上部にソース電極を、n+ドレイン領域4の上
部にドレイン電極を形成する。
(F) Further, a contact hole is opened in the CVD oxide film to expose a part of the surface of n + source region 3 and n + drain region 4. Then, a metal such as Al is deposited by vacuum evaporation or sputtering, and the metal is patterned by RIE or the like to form a source electrode above the n + source region 3 and a drain electrode above the n + drain region 4. I do.

【0068】このnMOSFETの製造プロセスのシミ
ュレーションにおいて重要なのはp型ウェル領域5、ゲ
ートしきい値電圧Vth制御用のホウ素(B)、パンチ
スルー防止用のホウ素(B)、n+ソース領域3、およ
びn+ドレイン領域4のそれぞれの拡散深さや不純物プ
ロファイルを決定することである。この場合、ホウ素(
11+)および砒素(75As+)のそれぞれについてのイ
オン注入のドーズ量Qの他に、これらのイオンのそれぞ
れの射影飛程Rp,射影飛程の標準偏差ΔRp、Rpに
垂直なx,y方向の標準偏差Δx,Δy等の所定の境界
条件(初期条件)を求める必要がある。そして、これら
の境界条件(初期条件)を基に、熱処理温度および熱処
理時間等の所定の熱処理条件等を考慮して、不純物拡散
の計算をする。
What is important in the simulation of the nMOSFET manufacturing process is the p-type well region 5, boron (B) for controlling the gate threshold voltage Vth, boron (B) for preventing punch-through, the n + source region 3, and The purpose is to determine the diffusion depth and impurity profile of each of the n + drain regions 4. In this case, boron (
In addition to the ion implantation dose Q for each of 11 B + ) and arsenic ( 75 As + ), the projected range Rp of each of these ions, the standard deviation ΔRp of the projected range, x, perpendicular to Rp, It is necessary to find predetermined boundary conditions (initial conditions) such as standard deviations Δx and Δy in the y direction. Then, based on these boundary conditions (initial conditions), the diffusion of impurities is calculated in consideration of predetermined heat treatment conditions such as heat treatment temperature and heat treatment time.

【0069】この不純物拡散の初期条件を与える射影飛
程Rp等の計算にはモンテカルロ法を用いる。この方法
は、個々の衝突過程ごとに乱数を発生させてターゲット
の原子(例えばシリコン原子)との相対位置すなわち衝
突パラメータを決定し、その値のもとで注入イオンの散
乱を計算していくものである。散乱要因は、核阻止能と
電子阻止能である。ここで、「核阻止能」とは、注入イ
オンと基板を構成する原子核との衝突による注入イオン
のエネルギー損失量を意味する。一方、「電子阻止能」
とは、注入されたイオンと基板中の電子との衝突による
注入イオンのエネルギー損失量を意味する。この方法で
は複雑な積層膜を通したイオン注入分布を正確に計算で
きるだけでなく、各位置における損傷量を正確に見積も
ることができる。しかし、高精度な分布を得ようとする
と数多くの注入イオンの軌道を計算する必要があり、従
来のモンテカルロ法による計算では、計算時間が膨大と
なるという問題があった。
The Monte Carlo method is used to calculate the projection range Rp and the like that give the initial conditions for impurity diffusion. In this method, a random number is generated for each collision process, the relative position with respect to the target atom (for example, silicon atom), that is, the collision parameter is determined, and the scattering of the implanted ions is calculated based on the value. It is. The scattering factors are nuclear stopping power and electron stopping power. Here, “nuclear stopping power” means the amount of energy loss of the implanted ions due to collision between the implanted ions and the nuclei constituting the substrate. On the other hand, "electron stopping power"
Means the energy loss of the implanted ions due to the collision between the implanted ions and the electrons in the substrate. With this method, not only can the ion implantation distribution through a complicated laminated film be accurately calculated, but also the damage amount at each position can be accurately estimated. However, in order to obtain a highly accurate distribution, it is necessary to calculate the trajectories of a large number of implanted ions, and the calculation by the conventional Monte Carlo method has a problem that the calculation time is enormous.

【0070】半導体中に注入されたイオンの散乱過程と
して、半導体基板構成原子との散乱と原子を取り囲む電
子との散乱の二種類がある。原子との散乱を図16を用
いて説明する。図16に示すように、注入されたイオン
11のエネルギー、質量、原子番号をそれぞれE、M
1、Z1とし、注入されたイオンが衝突する原子(基板
の原子)12の質量、原子番号をそれぞれM2、Z2と
すれば、転移エネルギーT(E,θ)は、
There are two types of scattering processes of the ions implanted into the semiconductor: scattering with atoms constituting the semiconductor substrate and scattering with electrons surrounding the atoms. The scattering with atoms will be described with reference to FIG. As shown in FIG. 16, the energy, mass, and atomic number of the implanted ions 11 are E and M, respectively.
Assuming that the mass and atomic number of the atom (atom of the substrate) 12 against which the implanted ions collide are M2 and Z2, respectively, the transfer energy T (E, θ) is

【数5】 散乱角θは、衝突に関わる二つの粒子11,12間の相
互作用を表すクーロンポテンシャルエネルギーV(r)
を用いて、
(Equation 5) The scattering angle θ is the Coulomb potential energy V (r) representing the interaction between the two particles 11 and 12 involved in the collision.
Using,

【数6】 と表せる。ここで、pは図16に示す衝突パラメータで
ある。この式(12)をpについて解くことによりθか
らpが求められる。核阻止能Sn(E)は転移エネルギ
ーT(E,θ)を衝突パラメータpに関して積分して、
次のように求められる。
(Equation 6) Can be expressed as Here, p is a collision parameter shown in FIG. By solving the equation (12) for p, p is obtained from θ. Nuclear stopping power Sn (E) is obtained by integrating transfer energy T (E, θ) with respect to collision parameter p,
It is required as follows.

【0071】[0071]

【数7】 一方、電子阻止能は次式によって定義される。(Equation 7) On the other hand, the electron stopping power is defined by the following equation.

【0072】 Se(E)=keε0.5 …(14) ここで、εは規格化されたエネルギーであり、keはイ
オンの種類によって決まる定数である。
S e (E) = k e ε 0.5 (14) Here, ε is a normalized energy, and k e is a constant determined by the type of ion.

【0073】本発明の第4の実施の形態に係るプロセス
シミュレーションでは、分割モデルを用いて次のように
モンテカルロ法を適用する。このプロセスシミュレーシ
ョンでは領域を深さ方向(z方向)に細かく分割して、
層状に積層された構造体中へのイオン注入を考える。ま
ず、各注入イオンを図17に示すように各散乱角につい
て転移エネルギーの重みをつけて分割する。この作業を
各注入イオンについて行うと、図18のような分類表が
できる。今、注入イオンエネルギーの分割を添え字iで
表し、散乱角θの分割を添え字jで表すと、(i,j)
の枠の中に入るイオンの分布はFijで表すことができ
る。この分類表をそれぞれの深さ(z〜z+dz)ごと
に用意する。
In the process simulation according to the fourth embodiment of the present invention, the Monte Carlo method is applied as follows using a divided model. In this process simulation, the region is finely divided in the depth direction (z direction),
Consider ion implantation into a layered structure. First, as shown in FIG. 17, each of the implanted ions is divided by weighting the transfer energy for each scattering angle. When this operation is performed for each implanted ion, a classification table as shown in FIG. 18 is created. Now, if the division of the implanted ion energy is represented by a subscript i and the division of the scattering angle θ is represented by a subscript j, (i, j)
Can be represented by F ij . This classification table is prepared for each depth (z to z + dz).

【0074】注入イオンは深さdzだけ進行する間に基
板の原子と弾性もしくは非弾性衝突を受け、進行方向θ
(j)とエネルギーE(i)を変える。(i,j)から
(i’,j’)へ移る確率は上述した核阻止能と電子阻
止能を用いて計算される。全ての分割イオンがdz内を
進行すると、(i,j)内のイオンの分布はFijから
F’ijへ更新される。この更新されたイオンの分布F’
ijから各エネルギーについて一個分のイオンを再構成す
る。この計算を各深さについて行い、注入イオンが静止
するまで計算する。
The implanted ions undergo elastic or inelastic collisions with the atoms of the substrate while traveling by the depth dz, and the traveling direction θ
(J) and the energy E (i) are changed. The probability of transition from (i, j) to (i ', j') is calculated using the nuclear stopping power and the electron stopping power described above. When all the split ions travel in dz, the distribution of ions in (i, j) is updated from F ij to F ′ ij . This updated ion distribution F '
One ion for each energy is reconstructed from ij . This calculation is performed for each depth, and the calculation is performed until the implanted ions stop.

【0075】この方法によれば、注入イオンを分割する
ことにより、実質的にイオンの数を増やせるので、現実
の注入イオンの数を増やすことなく注入イオンの分布N
(z0)を正確に求めることができる。この注入イオン
の分布N(z0)を初期条件として所定の拡散係数、熱
処理温度、熱処理時間を用いて注入イオンの熱処理後の
分布N(z)を求めれば、nMOSFETのp型ウェル
領域5、ゲートしきい値電圧Vth制御用のホウ素
(B)、パンチスルー防止用のホウ素(B)、n+ソー
ス領域3、およびn+ドレイン領域4の砒素(As)の
拡散深さやその不純物プロファイルを決定することがで
きる。
According to this method, the number of ions can be substantially increased by dividing the implanted ions, so that the distribution N of the implanted ions can be increased without increasing the actual number of implanted ions.
(Z 0 ) can be determined accurately. When the distribution N (z) of the implanted ions after heat treatment is determined using the distribution N (z 0 ) of the implanted ions as an initial condition and a predetermined diffusion coefficient, heat treatment temperature and heat treatment time, the p-type well region 5 of the nMOSFET can be obtained Determine the diffusion depth of boron (B) for controlling gate threshold voltage Vth, boron (B) for preventing punch-through, arsenic (As) in n + source region 3 and n + drain region 4, and the impurity profile thereof. can do.

【0076】(その他の実施の形態)上記のように、本
発明は第1乃至第4の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
(Other Embodiments) As described above, the present invention has been described with reference to the first to fourth embodiments.
The discussion and drawings that form part of this disclosure should not be understood as limiting the invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.

【0077】上記説明においてはMOSデバイスについ
て主に説明して来たが接合型FET、MESFET、H
EMT、バイポーラトランジスタ、静電誘導トランジス
タ(SIT)、IGBT、サイリスタ、GTO等にも適
用してもよいことはもちろんである。また、アバランシ
ェ・フォトダイオード(APD)やインパットダイオー
ド、ガン効果素子等のホットエレクトロンが問題となる
ような半導体素子のシミュレーションにも有効であるこ
とはもちろんである。また、なだれ増倍を伴うようなタ
ンネットダイオードとインパットダイオードの混合モー
ドのダイオードのシミュレーションも可能である。さら
には、電子とLOフォノン、TOフォノンとの相互作用
を伴うブリリュアンレーザやラマンレーザのシミュレー
ションもできる。
In the above description, the MOS device has been mainly described, but the junction type FET, MESFET, H
Of course, the present invention may be applied to an EMT, a bipolar transistor, a static induction transistor (SIT), an IGBT, a thyristor, a GTO, and the like. Of course, the present invention is also effective for a simulation of a semiconductor device such as an avalanche photodiode (APD), an impatt diode, and a gun effect device in which hot electrons pose a problem. It is also possible to simulate a mixed mode diode of a tannet diode and an impatt diode with avalanche multiplication. Further, simulation of Brillouin laser or Raman laser involving interaction of electrons with LO phonons and TO phonons can be performed.

【0078】さらに、本発明は、上述したような半導体
中の粒子のシミュレーションに限らず、輸送シミュレー
ション全般にわたって適用可能である。たとえば気相中
やプラズマ中の粒子のシミュレーション、あるいは気相
・固相界面における粒子のシミュレーションについても
適用可能である。したがってプロセスシミュレーション
の一例としてイオン注入工程を説明したが、CVD等の
堆積工程やRIE等のエッチング工程に適用してもよい
ことはもちろんである。さらに半導体装置や半導体製造
技術以外の分野における一般的な粒子の輸送現象のシミ
ュレーションに適用してもよい。
Further, the present invention is applicable not only to the simulation of particles in a semiconductor as described above, but also to the whole of transport simulation. For example, the present invention is also applicable to simulation of particles in a gas phase or plasma, or simulation of particles at a gas phase / solid phase interface. Therefore, although the ion implantation process has been described as an example of the process simulation, it is needless to say that the process may be applied to a deposition process such as CVD or an etching process such as RIE. Further, the present invention may be applied to simulation of general particle transport phenomena in fields other than semiconductor devices and semiconductor manufacturing technology.

【0079】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲記載に係る発明特定事項によってのみ限
定されるものである。
As described above, it should be understood that the present invention includes various embodiments and the like not described herein. Therefore, the present invention is limited only by the matters specifying the invention described in the claims that are reasonable from this disclosure.

【0080】[0080]

【発明の効果】以上説明したように、本発明によれば、
磁気ディスク等の記憶メディアの消費を低減しつつ、計
算速度及び計算精度を向上させることができる半導体シ
ミュレーション装置を提供するができる。
As described above, according to the present invention,
It is possible to provide a semiconductor simulation device capable of improving calculation speed and calculation accuracy while reducing consumption of a storage medium such as a magnetic disk.

【0081】また、本発明によれば、コンピュータ資源
の消費を低減しつつ、効率的に、短時間で安定した結果
を得ることができる半導体シミュレーション方法を提供
することができる。
Further, according to the present invention, it is possible to provide a semiconductor simulation method capable of efficiently obtaining a stable result in a short time while reducing the consumption of computer resources.

【0082】さらに、本発明によれば、コンピュータ資
源の消費を低減しつつ、計算時間を短縮し効率的に安定
した結果を得る半導体シミュレーションプログラムを格
納したコンピュータ読み取り可能な記録媒体を提供する
ことができる。
Further, according to the present invention, it is possible to provide a computer-readable recording medium storing a semiconductor simulation program for shortening the calculation time and efficiently obtaining stable results while reducing the consumption of computer resources. it can.

【0083】さらに、本発明によれば、高精度なシミュ
レーションを必要とする微細デバイスの開発効率が向上
する。
Further, according to the present invention, the development efficiency of a fine device requiring a highly accurate simulation is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のプロセスシミュレーション装置の概略
を示すブロック図である。
FIG. 1 is a block diagram schematically showing a process simulation apparatus according to the present invention.

【図2】本発明のデバイスシミュレーション装置の概略
を示すブロック図である。
FIG. 2 is a block diagram schematically showing a device simulation apparatus according to the present invention.

【図3】本発明の半導体シミュレーション装置の外観を
示す鳥瞰図である。
FIG. 3 is a bird's-eye view showing the appearance of the semiconductor simulation device of the present invention.

【図4】本発明の第1の実施の形態に係るデバイスシミ
ュレーションの対象とするnMOSFETの模式的な構
造を表す断面図である。
FIG. 4 is a cross-sectional view illustrating a schematic structure of an nMOSFET to be subjected to device simulation according to the first embodiment of the present invention.

【図5】本発明の第1の実施の形態に係るデバイスシミ
ュレーションの処理を示すフローチャートである。
FIG. 5 is a flowchart illustrating a device simulation process according to the first embodiment of the present invention.

【図6】エネルギーと散乱角の余弦で区切ったセルを表
す図である。
FIG. 6 is a diagram showing cells separated by cosine of energy and scattering angle.

【図7】エネルギーと波数で区切ったセルを示す図であ
る。
FIG. 7 is a diagram showing cells separated by energy and wave number.

【図8】図8(a)は不純物散乱の散乱角分布を示す図
で、図8(b)は本発明の第1の実施形態における分割
電子分布を示す図である。
FIG. 8A is a diagram illustrating a scattering angle distribution of impurity scattering, and FIG. 8B is a diagram illustrating a split electron distribution in the first embodiment of the present invention.

【図9】本発明の第2の実施の形態に係るデバイスシミ
ュレーションの対象とするEEPROMの概略を示す模
式的な断面図である。
FIG. 9 is a schematic cross-sectional view schematically showing an EEPROM to be subjected to device simulation according to a second embodiment of the present invention.

【図10】電子がEEPROMのゲート酸化膜の電位障
壁を乗り越えてフローティングゲート電極へ注入される
現象を説明する図である。
FIG. 10 is a diagram for explaining a phenomenon in which electrons cross a potential barrier of a gate oxide film of an EEPROM and are injected into a floating gate electrode.

【図11】シリコンのバンド構造を表す図である。FIG. 11 is a diagram illustrating a band structure of silicon.

【図12】本発明の第2の実施の形態に係るデバイスシ
ミュレーションの処理を示すフローチャートである。
FIG. 12 is a flowchart illustrating a device simulation process according to the second embodiment of the present invention.

【図13】短チャネルnMOSFETのチャネル領域中
の二次元電子系ポテンシャル井戸における量子化された
エネルギー準位とその状態密度を示す図である。
FIG. 13 is a diagram showing a quantized energy level and its state density in a two-dimensional electronic potential well in a channel region of a short channel nMOSFET.

【図14】解析的に求められたエネルギーと、シュレー
ディンガー方程式とポアソン方程式とを連立して自己無
撞着に解いて求められたエネルギーとを比較した図であ
る。
FIG. 14 is a diagram comparing the energy obtained analytically with the energy obtained by solving the Schrodinger equation and the Poisson equation simultaneously and self-consistently.

【図15】本発明の第3の実施の形態に係るデバイスシ
ミュレーションの処理を示すフローチャートである。
FIG. 15 is a flowchart illustrating a device simulation process according to the third embodiment of the present invention.

【図16】本発明の第4の実施の形態に係るプロセスシ
ミュレーションにおける注入イオンと基板構成原子との
相互作用を説明する図である。
FIG. 16 is a diagram illustrating an interaction between implanted ions and atoms constituting a substrate in a process simulation according to a fourth embodiment of the present invention.

【図17】分割したイオンの分布を表す図である。FIG. 17 is a diagram illustrating a distribution of divided ions.

【図18】注入イオンの分類表を表わす図である。FIG. 18 is a diagram showing a classification table of implanted ions.

【図19】モンテカルロ法における散乱角分布を表わす
関数F(ε,COS θ)を示す図である。
FIG. 19 is a diagram showing a function F (ε, COS θ) representing a scattering angle distribution in the Monte Carlo method.

【図20】従来のモンテカルロシミュレーションにおい
て散乱角分布から乱数によって散乱角を決める処理を示
すフローチャートである。
FIG. 20 is a flowchart showing a process of determining a scattering angle by random numbers from a scattering angle distribution in a conventional Monte Carlo simulation.

【符号の説明】[Explanation of symbols]

1 ゲート電極 2 ゲート酸化膜 3 n+ソース領域 4 n+ドレイン領域 5 p型半導体領域(Pウェル領域) 6 ゲート酸化膜(第1ゲート絶縁膜) 7 浮遊ゲート電極(フローティングゲート電極) 8 ONO膜(第2ゲート絶縁膜) 9 制御ゲート電極(コントロールゲート電極) 10 空乏層 11 注入されたイオン 12 イオンが衝突する原子(基板の原子) 21 電子 22 ホットエレクトロン 31 入力部 32 データ記憶部 33 プログラム記憶部 34 出力部 40 プロセスシミュレーション装置 41,71 処理制御部 42 イオン注入工程処理手段 43 酸化工程処理手段 44 堆積工程処理手段 45 エッチング工程処理手段 46 拡散工程処理手段 51 状態メッシュ分割手段 52 重み決定手段 53 分配手段 54 集合手段 70 デバイスシミュレーション装置 72 電圧/電流設定手段 73 素子特性計算手段 80 半導体シミュレーション装置 81 フロッピーディスクドライブ 82 CD−ROMドライブ 83 フロッピーディスク 84 CD−ROM 85 ROM 86 カセットテープReference Signs List 1 gate electrode 2 gate oxide film 3 n + source region 4 n + drain region 5 p-type semiconductor region (P well region) 6 gate oxide film (first gate insulating film) 7 floating gate electrode (floating gate electrode) 8 ONO film (Second gate insulating film) 9 control gate electrode (control gate electrode) 10 depletion layer 11 implanted ions 12 atoms colliding with ions (atoms of substrate) 21 electrons 22 hot electrons 31 input unit 32 data storage unit 33 program storage Unit 34 output unit 40 process simulation apparatus 41, 71 processing control unit 42 ion implantation process processing unit 43 oxidation process processing unit 44 deposition process processing unit 45 etching process processing unit 46 diffusion process processing unit 51 state mesh division unit 52 weight determination unit 53 Distributing means 54 Collecting means 70 Vice simulation device 72 voltage / current setting unit 73 element characteristic calculation unit 80 semiconductor simulation apparatus 81 floppy disk drive 82 CD-ROM drive 83 Floppy disk 84 CD-ROM 85 ROM 86 Tape

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/82 G06F 15/353 27/115 H01L 21/82 C 29/00 27/10 434 29/78 29/78 301Z 21/336 371 21/8247 29/788 29/792 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/82 G06F 15/353 27/115 H01L 21/82 C 29/00 27/10 434 29/78 29/78 301Z 21 / 336 371 21/8247 29/788 29/792

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 半導体中の各粒子の状態遷移が発生する
度に、該状態遷移後のとりうる状態を有限個の状態メッ
シュに分割する手段と、 該状態メッシュを構成する各状態への遷移確率から重み
を決定する手段と、 前記粒子を分割して複数の分割粒子を生成し、前記状態
メッシュに前記重みをつけて分配する手段と、 前記分割粒子に対する所定の処理後、前記分割粒子を集
めて1個の粒子を再構成するステップとを少なくとも具
備することを特徴とするシミュレーション装置。
1. Every time a state transition of each particle in a semiconductor occurs, means for dividing a possible state after the state transition into a finite number of state meshes, and a transition to each state constituting the state mesh Means for determining a weight from the probability, means for dividing the particle to generate a plurality of divided particles, means for assigning the weight to the state mesh and distributing the divided mesh, At least the step of collecting and reconstructing one particle.
【請求項2】 半導体中の各粒子の状態遷移が発生する
度に、該状態遷移後のとりうる状態を有限個の状態メッ
シュに分割するステップと、 該状態メッシュを構成する各状態への遷移確率から重み
を決定するステップと、 前記粒子を分割して複数の分割粒子を生成し、前記状態
メッシュに前記重みをつけて分配するステップと、 前記分割粒子に対する所定の処理後、前記分割粒子を集
めて1個の粒子を再構成するステップとを少なくとも具
備することを特徴とするシミュレーション方法。
Each time a state transition of each particle in the semiconductor occurs, dividing a possible state after the state transition into a finite number of state meshes; and a transition to each state constituting the state mesh. Determining weights from the probabilities; generating a plurality of divided particles by dividing the particles; distributing the state mesh with the weights; after performing predetermined processing on the divided particles, At least a step of collecting and reconstructing one particle.
【請求項3】 前記分割するステップの前に、モンテカ
ルロ法による自由飛行時間Δtを計算するステップを有
し、 前記分配するステップの後に前記自由飛行時間Δt内に
すべての粒子が走行しているか判断し、すべての粒子が
走行していれば前記分割粒子を集めるステップを行うこ
とを特徴とする請求項2記載のシミュレーション方法。
3. A step of calculating a free flight time Δt by a Monte Carlo method before the dividing step, and determining whether all particles travel within the free flight time Δt after the distributing step. 3. The simulation method according to claim 2, wherein the step of collecting the divided particles is performed when all the particles are traveling.
【請求項4】 半導体中の各粒子の状態遷移が発生する
度に、該状態遷移後のとりうる状態を有限個の状態メッ
シュに分割するステップと。、 該状態メッシュを構成する各状態への遷移確率から重み
を決定するステップと、 前記粒子を分割して複数の分割粒子を生成し、前記状態
メッシュに前記重みをつけて分配するステップと、 前記分割粒子に対する所定の処理後、前記分割粒子を集
めて1個の粒子を再構成するステップとを少なくとも含
むプログラムを格納したコンピュータ読み取り可能な記
録媒体。
4. Each time a state transition of each particle in the semiconductor occurs, dividing a possible state after the state transition into a finite number of state meshes. Determining a weight from a transition probability to each of the states constituting the state mesh; generating a plurality of divided particles by dividing the particles; distributing the state mesh with the weight; Computer-readable recording medium storing a program including at least a step of collecting the divided particles and reconstructing one particle after predetermined processing on the divided particles.
JP683798A 1998-01-16 1998-01-16 Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program Pending JPH11204383A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP683798A JPH11204383A (en) 1998-01-16 1998-01-16 Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP683798A JPH11204383A (en) 1998-01-16 1998-01-16 Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program

Publications (1)

Publication Number Publication Date
JPH11204383A true JPH11204383A (en) 1999-07-30

Family

ID=11649362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP683798A Pending JPH11204383A (en) 1998-01-16 1998-01-16 Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program

Country Status (1)

Country Link
JP (1) JPH11204383A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149969A (en) * 2005-11-28 2007-06-14 Oki Electric Ind Co Ltd Device simulation program
JP2009054417A (en) * 2007-08-27 2009-03-12 Tokyo Electron Ltd Plasma particle simulation method, storage medium, plasma particle simulator, and plasma processing apparatus
CN117593486A (en) * 2024-01-19 2024-02-23 中国空气动力研究与发展中心计算空气动力研究所 Grid reconstruction method and device based on space particles

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149969A (en) * 2005-11-28 2007-06-14 Oki Electric Ind Co Ltd Device simulation program
JP2009054417A (en) * 2007-08-27 2009-03-12 Tokyo Electron Ltd Plasma particle simulation method, storage medium, plasma particle simulator, and plasma processing apparatus
CN117593486A (en) * 2024-01-19 2024-02-23 中国空气动力研究与发展中心计算空气动力研究所 Grid reconstruction method and device based on space particles
CN117593486B (en) * 2024-01-19 2024-04-09 中国空气动力研究与发展中心计算空气动力研究所 Grid reconstruction method and device based on space particles

Similar Documents

Publication Publication Date Title
Laux et al. Monte Carlo analysis of semiconductor devices: The DAMOCLES program
Duncan et al. Full-band Monte Carlo investigation of hot carrier trends in the scaling of metal-oxide-semiconductor field-effect transistors
Cook et al. An efficient technique for two‐dimensional simulation of velocity overshoot effects in Si and GaAs devices
Lucci et al. Multisubband Monte Carlo study of transport, quantization, and electron-gas degeneration in ultrathin SOI n-MOSFETs
Plimmer et al. A simple model for avalanche multiplication including deadspace effects
Artola et al. SEU prediction from SET modeling using multi-node collection in bulk transistors and SRAMs down to the 65 nm technology node
Bufler et al. Efficient monte carlo device modeling
Dalla Serra et al. Closed-and open-boundary models for gate-current calculation in n-MOSFETs
Bufler et al. Monte Carlo simulation and measurement of nanoscale n-MOSFETs
Vasileska et al. Semiconductor device modeling
US6304834B1 (en) Method and apparatus for semiconductor device simulation with linerly changing quasi-fermi potential, medium storing program for the simulation, and manufacturing method for the semiconductor device
Pop Self-heating and scaling of thin body transistors
Hasnat et al. Thermionic emission model of electron gate current in submicron NMOSFETs
Privat et al. Evidence of interface trap build-up in irradiated 14-nm bulk FinFET technologies
Tomizawa et al. Nonstationary carrier dynamics in quarter-micron Si MOSFETs
Snowden Semiconductor device modelling
Venturi et al. Monte Carlo simulations of high energy electrons and holes in Si-n-MOSFET's
Riddet et al. 3-D Monte Carlo simulation of the impact of quantum confinement scattering on the magnitude of current fluctuations in double gate MOSFETs
Ieong et al. Influence of hydrodynamic models on the prediction of submicrometer device characteristics
Lee et al. Numerical modeling of advanced semiconductor devices
JPH11204383A (en) Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program
Furtado et al. 3-D TCAD Monte Carlo device simulator: State-of-the-art FinFET simulation
Abe et al. Soft error rate analysis based on multiple sensitive volume model using PHITS
Lugli The Monte Carlo method for semiconductor device and process modeling
Jungemann et al. On the accuracy and efficiency of substrate current calculations for sub-μm n-MOSFET's