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JPH11177098A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JPH11177098A
JPH11177098A JP9341008A JP34100897A JPH11177098A JP H11177098 A JPH11177098 A JP H11177098A JP 9341008 A JP9341008 A JP 9341008A JP 34100897 A JP34100897 A JP 34100897A JP H11177098 A JPH11177098 A JP H11177098A
Authority
JP
Japan
Prior art keywords
semiconductor device
control electrode
semiconductor film
region
convex
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9341008A
Other languages
Japanese (ja)
Inventor
Yoshinobu Kimura
嘉伸 木村
Hajime Akimoto
秋元  肇
Masanobu Miyao
正信 宮尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9341008A priority Critical patent/JPH11177098A/en
Publication of JPH11177098A publication Critical patent/JPH11177098A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01Manufacture or treatment
    • H10D86/021Manufacture or treatment of multiple TFTs
    • H10D86/0221Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0227Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using structural arrangements to control crystal growth, e.g. placement of grain filters

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【解決手段】絶縁基板101に凹部を加工形成した後、
絶縁基板101の上に非晶質半導体膜を堆積する。非晶
質半導体膜の表面をエキシマレーザで加熱走査して多結
晶半導体膜102を形成する。多結晶半導体膜102に
第一不純物領域103、第二不純物領域104、絶縁体
膜領域105を設ける。 【効果】液晶ディスプレイ装置や表示端末等に用いる半
導体装置に有効な高速動作可能な薄膜トランジスタを実
現できる。
(57) Abstract: After forming a recess in an insulating substrate 101,
An amorphous semiconductor film is deposited on the insulating substrate 101. The surface of the amorphous semiconductor film is heated and scanned with an excimer laser to form a polycrystalline semiconductor film 102. A first impurity region 103, a second impurity region 104, and an insulator film region 105 are provided in a polycrystalline semiconductor film 102. According to the present invention, a thin film transistor which can operate at high speed and is effective for a semiconductor device used for a liquid crystal display device or a display terminal can be realized.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は特に高性能な薄膜ト
ランジスタを有する半導体装置に関する。
The present invention particularly relates to a semiconductor device having a high performance thin film transistor.

【0002】[0002]

【従来の技術】従来技術による半導体装置とその製造方
法について図2を用いて説明する。
2. Description of the Related Art A conventional semiconductor device and its manufacturing method will be described with reference to FIG.

【0003】図2(a)に示すように、ガラス基板201
の上に非晶質シリコン薄膜202を堆積する。次に図2
(b)に示すように、非晶質シリコン薄膜の表面を線状の
エキシマレーザ204で203の方向に走査すると、非
晶質シリコン薄膜202は、エキシマレーザ204によ
って加熱され、非晶質構造から多結晶構造に変化する。
非晶質シリコン膜202の表面全体をエキシマレーザ2
04で走査加熱すると、図2(c)に示すような多結晶シ
リコン薄膜が形成される。図2(c)において多結晶シリ
コン薄膜はシリコン結晶粒から構成されており、結晶粒
間に、結晶粒界206が形成されている。以上のプロセ
スはレーザ加熱プロセスと呼ばれ、ガラスなどの低融点
材料の基板上に薄膜トランジスタを形成するための高品
質な多結晶シリコン薄膜を製造する際に用いられる。こ
れらに関しては、たとえば、"1996 Society for Inform
ation Display International Symposium Digest of Te
chnical Papers, pp.17-20"や、"IEEE Transactions on
Electron Devices, vol.43, no.9, 1996. pp.1454-145
8"等に詳しい。
[0003] As shown in FIG.
An amorphous silicon thin film 202 is deposited thereon. Next, FIG.
As shown in (b), when the surface of the amorphous silicon thin film is scanned in the direction of 203 by a linear excimer laser 204, the amorphous silicon thin film 202 is heated by the excimer laser 204, and Changes to a polycrystalline structure.
Excimer laser 2 covers the entire surface of the amorphous silicon film 202.
When scanning heating is performed at 04, a polycrystalline silicon thin film as shown in FIG. 2 (c) is formed. In FIG. 2C, the polycrystalline silicon thin film is composed of silicon crystal grains, and crystal grain boundaries 206 are formed between the crystal grains. The above process is called a laser heating process, and is used when manufacturing a high-quality polycrystalline silicon thin film for forming a thin film transistor on a substrate of a low melting point material such as glass. Regarding these, for example, "1996 Society for Inform
ation Display International Symposium Digest of Te
chnical Papers, pp.17-20 "and" IEEE Transactions on
Electron Devices, vol.43, no.9, 1996.pp.1454-145
8 "etc.

【0004】図2(c)の多結晶シリコン薄膜を用いてト
ランジスタを形成したのが図2(d)である。多結晶シリ
コン薄膜205の上部には、シリコン酸化膜などのゲー
ト絶縁膜208が設けられいる。さらにソース不純物注
入領域207、ドレイン不純物注入領域209が設けら
れている。ソース、ドレイン領域、およびゲート絶縁膜
上にゲート電極を設け、ゲート電極の電圧によって、ソ
ースとドレイン間の電流を制御できる。
FIG. 2 (d) shows a transistor formed using the polycrystalline silicon thin film of FIG. 2 (c). A gate insulating film 208 such as a silicon oxide film is provided on the polycrystalline silicon thin film 205. Further, a source impurity implantation region 207 and a drain impurity implantation region 209 are provided. A gate electrode is provided over the source and drain regions and the gate insulating film, and a current between the source and the drain can be controlled by a voltage of the gate electrode.

【0005】図3は、シリコン結晶粒の大きさの照射レ
ーザエネルギーに対する依存性を示している。レーザエ
ネルギ密度が200mJ/cm2以下のエネルギでは、シリコ
ンは結晶化しないが、200mJ/cm2を超えると結晶化が
始まり、結晶粒の大きさはレーザエネルギ密度の増加と
ともに大きくなる。しかしながら、レーザエネルギ密度
が250mJ/cm2を超えると、シリコン結晶粒は小さくな
る。良好な特性をもつ多結晶シリコン薄膜トランジスタ
を作製するためには、シリコン結晶粒を大きくすればよ
いのでレーザのエネルギ密度を250mJ/cm2にする。上
記従来におけるレーザエネルギ密度の値は、非晶質シリ
コン膜の性質(例えば、成長法、膜厚)に依存するた
め、異なることもある。これらに関しては、たとえ
ば、"AppliedPhysics Letters,vol.63,no.14,1993,pp.1
969-1971"等に詳しい。
FIG. 3 shows the dependence of the size of silicon crystal grains on the irradiation laser energy. When the laser energy density is less than 200 mJ / cm 2 , silicon does not crystallize, but when it exceeds 200 mJ / cm 2 , crystallization starts, and the size of crystal grains increases as the laser energy density increases. However, when the laser energy density exceeds 250 mJ / cm 2 , silicon crystal grains become small. In order to fabricate a polycrystalline silicon thin film transistor having good characteristics, the silicon crystal grains may be enlarged, so that the laser energy density is set to 250 mJ / cm 2 . The value of the laser energy density in the related art described above depends on the properties of the amorphous silicon film (for example, the growth method and the film thickness) and may be different. Regarding these, for example, "AppliedPhysics Letters, vol. 63, no. 14, 1993, pp. 1
969-1971 "etc.

【0006】[0006]

【発明が解決しようとする課題】上記従来技術では、ゲ
ート電極下のシリコンのチャネル領域に存在する結晶粒
の位置および結晶粒の大きさのばらつきに起因して、ト
ランジスタ間で性能にばらつきが生じる。
In the above prior art, the performance varies between transistors due to the variation in the position and size of crystal grains existing in the silicon channel region below the gate electrode. .

【0007】[0007]

【課題を解決するための手段】上記課題は、絶縁基板面
に凸または凹部を設けたときに、この面に接して形成さ
れる半導体膜中にレーザ加熱により生じる熱分布の変化
を積極的に利用して、結晶粒核の発生の位置および結晶
粒の大きさを制御することにより解決できる。
SUMMARY OF THE INVENTION The object of the present invention is to provide a semiconductor device having a convex or concave portion provided on a surface of an insulating substrate. The problem can be solved by controlling the position of generation of crystal grain nuclei and the size of crystal grains.

【0008】具体的には、本絶縁基板上にこれに接して
形成された多結晶半導体膜と、この多結晶半導体膜に電
流を流すための第一および第二の導電領域と、多結晶半
導体膜上にこれに接して形成された絶縁膜と、この絶縁
膜上にこれに接して形成された第一および第二の導電領
域間に流れる電流を制御するために制御電極とを有する
半導体装置において、制御電極下の領域における多結晶
半導体膜の結晶粒の体積の平均値が、制御電極下以外の
領域における多結晶半導体膜の結晶粒の体積の平均値よ
りも大きい半導体装置等により解決できる。
Specifically, a polycrystalline semiconductor film formed on and in contact with the present insulating substrate, first and second conductive regions for passing a current through the polycrystalline semiconductor film, Semiconductor device having an insulating film formed on and in contact with a film, and a control electrode for controlling a current flowing between first and second conductive regions formed on and in contact with the insulating film In the above, the problem can be solved by a semiconductor device or the like in which the average value of the volume of the crystal grains of the polycrystalline semiconductor film in the region below the control electrode is larger than the average value of the volume of the crystal grains of the polycrystalline semiconductor film in the region other than the region below the control electrode. .

【0009】[0009]

【発明の実施の形態】まず、図1を用い本発明の概要を
説明する。絶縁基板101に凹部を加工形成した後、絶
縁基板101の上に非晶質半導体膜を堆積する。非晶質
半導体膜の表面をエキシマレーザで加熱走査して多結晶
半導体膜102を形成する。多結晶半導体膜102に第
一不純物領域103、第二不純物領域104、絶縁体膜
領域105を設ける。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an outline of the present invention will be described with reference to FIG. After the concave portions are formed in the insulating substrate 101, an amorphous semiconductor film is deposited on the insulating substrate 101. The surface of the amorphous semiconductor film is heated and scanned with an excimer laser to form a polycrystalline semiconductor film 102. A first impurity region 103, a second impurity region 104, and an insulator film region 105 are provided in a polycrystalline semiconductor film 102.

【0010】以下、本発明の実施例の多結晶薄膜トラン
ジスタを、図4〜図7を用いて説明する。
Hereinafter, a polycrystalline thin film transistor according to an embodiment of the present invention will be described with reference to FIGS.

【0011】図4に本発明による多結晶半導体膜の形成
過程を示す。まず、絶縁基板402(例えば、ガラス、
溶融石英、サファイアなど)に、下に凸の形状の溝を機
械加工やレーザ、エッチングプロセス等で加工する。次
に該絶縁基板402の上に半導体薄膜401(例えばS
i、Ge、SiGeなど)を化学気相成長法やスパッタ法など
を用いて堆積する。該半導体膜401の厚さは50 nm以
下が望ましい。次に該半導体薄膜401の表面をエキシ
マレーザ404(KrF、XeClなど)で、403の方向に
走査する。エキシマレーザ404のエネルギは、該半導
体膜401の製法と厚みに依存する。あらかじめ最適値
を調べておく。エキシマレーザの照射エネルギの最適値
は、該半導体膜が微結晶化状態になるところのエネルギ
値から+100mJ/cm2以下で行うことが望ましい。また、エ
キシマレーザビームの形状は、点状でも線状でもよい。
エキシマレーザによる走査が終ると半導体膜は、405
の微結晶領域と406の多結晶領域に形成される。ここ
で、多結晶領域は単結晶領域であることも含む。なお結
晶粒界は、図中では省略している。また、多結晶領域
は、絶縁基板402の溝の上に形成されている。該微結
晶領域405にソース電極のための第一の不純物領域
と、ドレイン電極のための第二の不純物領域を形成し、
多結晶領域にゲート電極のための絶縁膜を設けて、ソー
ス、ドレイン、ゲートに金属電極を設けると、(d)の
806の薄膜トランジスタとなる。(d)では、隣あう
トランジスタ807の微結晶領域804をエッチングし
て素子分離を行っているまた、上記絶縁基板502、6
02において、溝の形状は図5の501のような点状の
形や図6の601のような線状の形でもよい。線状の場
合、溝の形状はゲート電極803の幅に沿って並行、即
ちチャネル電流に対して垂直であることがチャネル電流
の均一化のためには望ましい。
FIG. 4 shows a process of forming a polycrystalline semiconductor film according to the present invention. First, the insulating substrate 402 (for example, glass,
On the fused quartz, sapphire, etc.), a groove having a downward convex shape is processed by machining, laser, etching process or the like. Next, a semiconductor thin film 401 (for example, S
i, Ge, SiGe, etc.) are deposited using a chemical vapor deposition method, a sputtering method, or the like. The thickness of the semiconductor film 401 is desirably 50 nm or less. Next, the surface of the semiconductor thin film 401 is scanned in the direction 403 by an excimer laser 404 (KrF, XeCl, or the like). The energy of the excimer laser 404 depends on the manufacturing method and thickness of the semiconductor film 401. Check the optimal value in advance. It is preferable that the optimum value of the irradiation energy of the excimer laser be +100 mJ / cm 2 or less from the energy value at which the semiconductor film enters a microcrystalline state. Further, the shape of the excimer laser beam may be a point or a line.
When the scanning by the excimer laser is completed, the semiconductor film becomes 405
And a polycrystalline region of 406. Here, the polycrystalline region includes a single crystal region. Note that the crystal grain boundaries are omitted in the figure. Further, the polycrystalline region is formed on the groove of the insulating substrate 402. Forming a first impurity region for a source electrode and a second impurity region for a drain electrode in the microcrystalline region 405;
When an insulating film for a gate electrode is provided in a polycrystalline region and metal electrodes are provided on a source, a drain, and a gate, a thin film transistor 806 of (d) is obtained. In (d), the microcrystalline region 804 of the adjacent transistor 807 is etched to perform element isolation.
In 02, the shape of the groove may be a dotted shape like 501 in FIG. 5 or a linear shape like 601 in FIG. In the case of a linear shape, the shape of the groove is desirably parallel to the width of the gate electrode 803, that is, perpendicular to the channel current, in order to make the channel current uniform.

【0012】また、線状の溝の方向と垂直方向にソー
ス、ドレイン領域を設けて、さらに上記線状溝上に第
一、第二、…第nゲート電極とそれぞれに対して多結晶
半導体領域を設けることで高性能のゲートアレイが形成
される。
Further, source and drain regions are provided in a direction perpendicular to the direction of the linear groove, and a polycrystalline semiconductor region is formed on the linear groove with respect to the first, second,. With this arrangement, a high-performance gate array is formed.

【0013】また、上記絶縁基板402において、溝の
形状は、図7の701に示すようなくさび型のV溝で
も、702のような半円形の溝、さらに矩形の溝でもよ
い。半円形は製造時に異物がつきにくいという長所があ
り、矩形は異方性エッチングで加工が可能である。
In the insulating substrate 402, the shape of the groove may be a wedge-shaped V-shaped groove as shown at 701 in FIG. 7, a semicircular groove as at 702, or a rectangular groove. A semicircle has the advantage that foreign matter is less likely to adhere during manufacturing, and a rectangle can be processed by anisotropic etching.

【0014】また、上記絶縁基板402において、表面
の形状は、下に凸の溝以外に703、704のような上
に凸の突起でもよい。
In addition, the surface of the insulating substrate 402 may be an upwardly projecting protrusion such as 703 and 704 in addition to the downwardly convex groove.

【0015】[0015]

【発明の効果】本発明によれば、液晶ディスプレイ装置
や表示端末等に用いる半導体装置に有効な高速動作可能
な薄膜トランジスタを実現できる。
According to the present invention, a thin film transistor which can operate at high speed and is effective for a semiconductor device used for a liquid crystal display device, a display terminal or the like can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例における多結晶薄膜トランジ
スタの断面構造図である。
FIG. 1 is a sectional structural view of a polycrystalline thin film transistor according to an embodiment of the present invention.

【図2】従来の多結晶薄膜トランジスタの製造工程断面
図である。
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a conventional polycrystalline thin film transistor.

【図3】レーザ結晶化法における多結晶半導体膜の結晶
粒の大きさの、レーザエネルギ密度との関係を示す図で
ある。
FIG. 3 is a diagram illustrating the relationship between the size of crystal grains of a polycrystalline semiconductor film and laser energy density in a laser crystallization method.

【図4】本発明の一実施例における多結晶薄膜トランジ
スタの製造工程断面図である。
FIG. 4 is a cross-sectional view illustrating a manufacturing process of a polycrystalline thin film transistor according to an embodiment of the present invention.

【図5】本発明の他の実施例の、(a)は絶縁基板の平面
図、(b)はその断面図である。
5A is a plan view of an insulating substrate, and FIG. 5B is a cross-sectional view thereof, according to another embodiment of the present invention.

【図6】本発明の他の実施例の、(a)は絶縁基板の平面
図、(b)はその断面図である。
6A is a plan view of an insulating substrate according to another embodiment of the present invention, and FIG. 6B is a cross-sectional view thereof.

【図7】(a)(b)(c)は、本発明の他の実施例の絶縁基板
の断面図である。
FIGS. 7A, 7B, and 7C are cross-sectional views of an insulating substrate according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

101…絶縁基板、102…多結晶半導体、103…ド
レイン不純物領域、104…ソース不純物領域、105
…ゲート絶縁体領域、201…絶縁基板、202…非晶
質シリコン膜、203…エキシマレーザ走査方向、20
4…エキシマレーザ、205…多結晶シリコン膜、20
6…結晶粒界、207…ソース不純物領域、208…ゲ
ート絶縁物領域、209…ドレイン不純物領域、301
…結晶粒の大きさのレーザエネルギ密度依存性、401
…非晶質半導体膜、402…絶縁基板、403…エキシ
マレーザ走査方向、404…エキシマレーザ、405…
微結晶領域、406…多結晶領域、501…溝、502
…絶縁基板の上面、503…絶縁基板の側面、601…
溝、602…絶縁基板の上面、603…絶縁基板の側
面、701…V型溝、702…半円形溝、703…楔型
突起 704…円形突起、801…絶縁基板、802…ソース
不純物領域、803…ゲート絶縁膜領域、804…ドレ
イン不純物領域、805…多結晶チャネル領域、806
…トランジスタ1、807…トランジスタ2。
101: insulating substrate, 102: polycrystalline semiconductor, 103: drain impurity region, 104: source impurity region, 105
... gate insulator region, 201 ... insulating substrate, 202 ... amorphous silicon film, 203 ... excimer laser scanning direction, 20
4: excimer laser, 205: polycrystalline silicon film, 20
6 ... Grain boundary, 207 ... Source impurity region, 208 ... Gate insulator region, 209 ... Drain impurity region, 301
... Dependence of crystal grain size on laser energy density, 401
... Amorphous semiconductor film, 402 ... Insulating substrate, 403 ... Excimer laser scanning direction, 404 ... Excimer laser, 405 ...
Microcrystalline region, 406: polycrystalline region, 501: groove, 502
... top surface of insulating substrate, 503 ... side surface of insulating substrate, 601 ...
Groove, 602: Upper surface of insulating substrate, 603: Side surface of insulating substrate, 701: V-shaped groove, 702: Semicircular groove, 703: Wedge-shaped projection 704: Circular projection, 801: Insulating substrate, 802: Source impurity region, 803 ... Gate insulating film region, 804, drain impurity region, 805, polycrystalline channel region, 806
... Transistor 1, 807 ... Transistor 2.

Claims (18)

【特許請求の範囲】[Claims] 【請求項1】絶縁基板上にこれに接して形成された多結
晶半導体膜と、該多結晶半導体膜に電流を流すための第
一および第二の導電領域と、上記多結晶半導体膜上にこ
れに接して形成された絶縁膜と、該絶縁膜上にこれに接
して形成された上記第一および第二の導電領域間に流れ
る電流を制御するために制御電極とを有する半導体装置
において、上記制御電極下の領域における上記多結晶半
導体膜の結晶粒の体積の平均値は、上記制御電極下以外
の領域における上記多結晶半導体膜の結晶粒の体積の平
均値よりも大きいことを特徴とする半導体装置。
A polycrystalline semiconductor film formed on and in contact with an insulating substrate; first and second conductive regions for flowing a current through the polycrystalline semiconductor film; In a semiconductor device having an insulating film formed in contact therewith, and a control electrode for controlling a current flowing between the first and second conductive regions formed in contact with the insulating film, The average value of the volume of the crystal grains of the polycrystalline semiconductor film in the region under the control electrode is larger than the average value of the volume of the crystal grains of the polycrystalline semiconductor film in the region other than the region under the control electrode. Semiconductor device.
【請求項2】絶縁基板上にこれに接して形成された多結
晶半導体膜と、該多結晶半導体膜に電流を流すための第
一および第二の導電領域と、上記多結晶半導体膜上にこ
れに接して形成された絶縁膜と、該絶縁膜上にこれに接
して形成された上記第一および第二の導電領域間に流れ
る電流を制御するために制御電極とを有する半導体装置
において、上記制御電極下の領域における上記絶縁基板
の上記多結晶半導体膜に接する面は少なくとも一部で凸
または凹部を有しており、かつ上記制御電極下の領域に
おける上記多結晶半導体膜の結晶粒の体積の平均値は、
上記制御電極下以外の領域における上記多結晶半導体膜
の結晶粒の体積の平均値よりも大きいことを特徴とする
半導体装置。
2. A polycrystalline semiconductor film formed on and in contact with an insulating substrate, first and second conductive regions for flowing a current through the polycrystalline semiconductor film, and In a semiconductor device having an insulating film formed in contact therewith, and a control electrode for controlling a current flowing between the first and second conductive regions formed in contact with the insulating film, The surface of the insulating substrate in contact with the polycrystalline semiconductor film in the region under the control electrode has at least a portion having a convex or concave portion, and the crystal grains of the polycrystalline semiconductor film in the region under the control electrode The average value of the volume is
A semiconductor device characterized by being larger than the average value of the volume of crystal grains of the polycrystalline semiconductor film in a region other than below the control electrode.
【請求項3】絶縁基板上にこれに接して形成された多結
晶半導体膜と、該多結晶半導体膜に電流を流すための第
一および第二の導電領域と、上記多結晶半導体膜上にこ
れに接して形成された絶縁膜と、上記第一および第二の
導電領域間に流れる電流を制御するために該絶縁膜上に
これに接して形成された制御電極とを有する半導体装置
において、上記制御電極下の領域における上記絶縁基板
の上記多結晶半導体膜に接する面は少なくとも一部で凸
または凹部を有していることを特徴とする半導体装置。
3. A polycrystalline semiconductor film formed on and in contact with an insulating substrate; first and second conductive regions for flowing a current through the polycrystalline semiconductor film; In a semiconductor device having an insulating film formed in contact therewith and a control electrode formed in contact with the insulating film to control a current flowing between the first and second conductive regions, A semiconductor device, characterized in that a surface of the insulating substrate in contact with the polycrystalline semiconductor film in a region under the control electrode has a projection or a depression at least in part.
【請求項4】上記凸または凹部を含む上記制御電極下の
領域における上記絶縁基板面の高低差は、上記制御電極
下以外の領域における上記絶縁基板の上記多結晶半導体
膜に接する面の高低差よりも大きいことを特徴とする請
求項3記載の半導体装置。
4. A height difference of a surface of the insulating substrate in a region under the control electrode including the protrusion or the recess is a height difference of a surface of the insulating substrate in contact with the polycrystalline semiconductor film in a region other than under the control electrode. 4. The semiconductor device according to claim 3, wherein the value is larger than the value.
【請求項5】上記制御電極下の領域の上記凸または凹部
は島状であることを特徴とする請求項1乃至4のいずれ
か一項に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein the protrusion or the recess in the region below the control electrode has an island shape.
【請求項6】上記制御電極下の領域の上記凸または凹部
は直線状であることを特徴とする請求項1乃至4のいず
れか一項に記載の半導体装置。
6. The semiconductor device according to claim 1, wherein said projection or recess in a region below said control electrode is linear.
【請求項7】上記制御電極下の領域の上記凸または凹部
は少なくとも一方向に対する断面形状がくさび型である
ことを特徴とする請求項5又は6に記載の半導体装置。
7. The semiconductor device according to claim 5, wherein said convex or concave portion in a region below said control electrode has a wedge-shaped cross section in at least one direction.
【請求項8】上記制御電極下の領域の上記凸または凹部
は少なくとも一方向に対する断面形状が半円形であるこ
とを特徴とする請求項5又は6に記載の半導体装置。
8. The semiconductor device according to claim 5, wherein said convex or concave portion in a region below said control electrode has a semicircular cross section in at least one direction.
【請求項9】上記制御電極下の領域の上記凸または凹部
は少なくとも一方向に対する断面形状が矩形であること
を特徴とする請求項5又は6に記載の半導体装置。
9. The semiconductor device according to claim 5, wherein said convex or concave portion in a region below said control electrode has a rectangular cross section in at least one direction.
【請求項10】上記凸または凹部の直線状の方向は、上
記第一および第二の導電領域間に流れる電流の方向に対
して垂直であることを特徴とする請求項6記載の半導体
装置。
10. The semiconductor device according to claim 6, wherein a linear direction of said convex or concave portion is perpendicular to a direction of a current flowing between said first and second conductive regions.
【請求項11】上記電流の通路となる上記多結晶半導体
膜が複数形成されていることを特徴とする請求項10記
載の半導体装置。
11. The semiconductor device according to claim 10, wherein a plurality of said polycrystalline semiconductor films serving as said current paths are formed.
【請求項12】絶縁基板に凸または凹部を形成する工程
と、該凸または凹部を含め上記絶縁基板に接して半導体
膜を形成する工程と、該半導体膜にレーザを照射して多
結晶半導体膜を形成する工程と、該多結晶半導体膜に接
して絶縁膜を形成する工程と、該多結晶半導体膜に導電
性を呈する不純物を導入して第一および第二の導電領域
を形成する工程と、上記絶縁膜に接して上記第一および
第二の導電領域間の上記多結晶半導体膜に流れる電流を
制御するための制御電極を形成する工程を有することを
特徴とする半導体装置の製造方法。
12. A step of forming a convex or concave portion on an insulating substrate, a step of forming a semiconductor film in contact with the insulating substrate including the convex or concave portion, and irradiating a laser to the semiconductor film to form a polycrystalline semiconductor film. Forming an insulating film in contact with the polycrystalline semiconductor film, and introducing a conductive impurity into the polycrystalline semiconductor film to form first and second conductive regions. Forming a control electrode for controlling a current flowing through the polycrystalline semiconductor film between the first and second conductive regions in contact with the insulating film.
【請求項13】上記凸または凹部は島状に形成すること
を特徴とする請求項12記載の半導体装置の製造方法。
13. The method of manufacturing a semiconductor device according to claim 12, wherein said convex or concave portions are formed in an island shape.
【請求項14】上記凸または凹部は直線状に形成するこ
とを特徴とする請求項12記載の半導体装置の製造方
法。
14. The method of manufacturing a semiconductor device according to claim 12, wherein said convex or concave portion is formed in a straight line.
【請求項15】上記第一および第二の導電領域は上記凸
または凹部の形成領域以外の領域に形成することを特徴
とする請求項12乃至14のいずれか一項に記載の半導
体装置の製造方法。
15. The manufacturing method of a semiconductor device according to claim 12, wherein said first and second conductive regions are formed in a region other than a region in which said convex or concave portions are formed. Method.
【請求項16】上記凸または凹部は、少なくとも一方向
に対する断面形状をくさび型に形成することを特徴とす
る請求項12乃至15のいずれか一項に記載の半導体装
置の製造方法。
16. The method of manufacturing a semiconductor device according to claim 12, wherein said convex or concave portion has a wedge-shaped cross section in at least one direction.
【請求項17】上記凸または凹部は、少なくとも一方向
に対する断面形状を半円形に形成することを特徴とする
請求項12乃至15のいずれか一項に記載の半導体装置
の製造方法。
17. The method of manufacturing a semiconductor device according to claim 12, wherein said convex or concave portion has a semicircular cross section in at least one direction.
【請求項18】上記凸または凹部は、少なくとも一方向
に対する断面形状を矩形に形成することを特徴とする請
求項12乃至15のいずれか一項に記載の半導体装置の
製造方法。
18. The method of manufacturing a semiconductor device according to claim 12, wherein the convex or concave portion has a rectangular cross section in at least one direction.
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* Cited by examiner, † Cited by third party
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JP2015130536A (en) * 2011-04-22 2015-07-16 株式会社半導体エネルギー研究所 Semiconductor device

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