JPH11177067A

JPH11177067A - メモリ素子およびメモリアレイ

Info

Publication number: JPH11177067A
Application number: JP9339052A
Authority: JP
Inventors: Kazumasa Nomoto; 和正野本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 1999-07-02
Also published as: US6133603A

Abstract

(57)【要約】【課題】低いゲート電圧で高速に情報の書き込みや消
去ができ、消費電力を小さくして高集積化できると共
に、微細化しても電荷の蓄積の有無により伝導層の伝導
率を効率よく変化させることができるようにする。【解決手段】伝導層１ａの上に障壁層４ａ，遷移層５
ａ，障壁層４ｂ，遷移層５ｂ，障壁層４ｃ，電荷蓄積層
６および障壁層４ｄを順次積層し、伝導層１ａの電荷が
共鳴トンネリングにより電荷蓄積層６に遷移するように
する。伝導層１ａには障壁層４ａを挟んで電荷がトンネ
ル可能な絶縁部１ｂ，１ｃを１つづつ形成する。絶縁部
１ｂ，１ｃの各静電容量はｅ²／ｋ_BＴ（ｅは電気素
量、ｋ_Bはボルツマン定数、Ｔは動作温度）よりもそれ
ぞれ小さくする。伝導層１ａ，遷移層５ａ，５ｂ，電荷
蓄積層６はＳｉ、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉ
Ｏ₂によりそれぞれ構成し、電子親和力を交互に大小と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電荷蓄積層に電荷
を蓄積することにより情報を記録するメモリ素子および
それを集積したメモリアレイに関する。

【０００２】

【従来の技術】従来のＥＥＰＲＯＭ（Electrically Era
sable and Programmable Read Only Memory ）やフラッ
シュメモリなどに代表されるメモリ素子は、ＭＯＳ（Me
tal-Oxide-Semicondtor ）トランジスタのゲート電極と
基板との間に、ＳｉＯ₂（二酸化珪素）膜などの絶縁膜
により囲まれた電荷（すなわち電子または正孔）の電荷
蓄積層を備えている。このメモリ素子では、ソース電極
とドレイン電極との間およびゲート電極に高電圧を印加
すると絶縁膜中をトンネル効果により電荷が伝導し、電
荷蓄積層に蓄積されてその個数の違いを情報の違いとし
て保持するようになっている。保持された情報は、電荷
蓄積層に蓄積された電荷の個数によりソース電極とドレ
イン電極との間に流れる電流の大きさが変化することを
利用して、読み出すことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
メモリ素子では電荷蓄積層を単層の絶縁膜により囲んで
いたので、情報の保持時間を十分に長くするためには絶
縁膜の厚さを例えば１０〜２０ｎｍ程度に厚くしなけれ
ばならなかった。そのため、情報の書き込みや消去を実
用的な時間で行うには１０Ｖ以上の大きなゲート電圧を
印加しなければならず、これが素子の微細化を阻害する
要因となっていた。

【０００４】また、従来のメモリ素子では、メモリ素子
の微細化を行うと電界効果トランジスタと同様に短チャ
ネル効果が生じてしまい、電荷蓄積層に電荷が蓄積され
ている場合と蓄積されていない場合とで伝導層の伝導度
が効率よく変化しなくなることが予想されるという問題
もあった。

【０００５】更に、従来のメモリ素子では、情報の書き
込みや消去を行うには大きなゲート電圧を印加しなけれ
ばならない一方で、いかに小さなゲート電圧であっても
若干の電荷の伝導が生じてしまい、電荷蓄積層に蓄積さ
れている電荷の個数が変化してしまっていた。そのた
め、複数のメモリ素子を集積したメモリアレイでは、情
報の書き込みおよび読み出しを１つのメモリ素子につい
て行ってもその周辺に位置するメモリ素子でも若干の電
荷の伝導が生じてしまい、保持している情報が乱れてし
まうという問題もあった。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、低いゲート電圧で高速に情報の書き
込みや消去ができ、消費電力を小さくして高集積化でき
ると共に、微細化しても電荷の蓄積の有無により伝導層
の伝導度を効率よく変化させることができ、更に情報を
正確に保持することもできるメモリ素子およびそれを集
積したメモリアレイを提供することにある。

【０００７】

【課題を解決するための手段】本発明によるメモリ素子
は、電荷がトンネル可能な絶縁部を複数有する伝導層
と、この伝導層から遷移された電荷を蓄積する電荷蓄積
層と、この電荷蓄積層と前記伝導層との間に形成され、
前記伝導層から前記電荷蓄積層に電荷を遷移させる少な
くとも１層の遷移層と、この遷移層と前記伝導層との間
および各遷移層の間および前記遷移層と前記電荷蓄積層
との間にそれぞれ形成され、電荷がトンネル可能な複数
の障壁部とを備えたものである。

【０００８】本発明によるメモリアレイは、本発明のメ
モリ素子を集積したものである。

【０００９】本発明によるメモリ素子では、伝導層と電
荷蓄積層との間に順方向に電圧が印加されると、伝導層
の電荷が遷移層を介して電荷蓄積層に遷移する。これに
より、電荷蓄積層には電荷が蓄積し、情報が保持され
る。この情報は、伝導層を流れる電流値が電荷蓄積層に
電荷が蓄積されているか否かに応じて変化することを利
用して読み出される。また、伝導層と電荷蓄積層との間
に逆方向に電圧が印加されると、電荷蓄積層に蓄積され
た電荷が遷移層を介して伝導層に遷移する。これによ
り、情報が消去される。ここでは、遷移層を介して伝導
層と電荷蓄積層との間における電荷の遷移を行っている
ので、高速かつ低電力で情報の書き込みおよび消去が行
われる。また、伝導層が複数の絶縁部を有しているの
で、電荷蓄積層に電荷が蓄積されているか否かにより伝
導層の伝導度が効率よく変化する。

【００１０】本発明によるメモリアレイは本発明のメモ
リ素子を用いたものであり、情報の書き込みおよび消去
は、各メモリ素子の伝導層と電荷蓄積層との間に電圧が
印加されることにより、高速かつ低電圧で行われる。ま
た、情報の読み出しは、各メモリ素子の伝導層における
伝導度の変化から電荷蓄積層に蓄積されている電荷の有
無を検出することにより行われる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１２】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るメモリ素子を上から見た構造を表す
ものである。図２は図１に示したメモリ素子のＩ−Ｉ線
に沿った断面構造を表すものである。このメモリ素子
は、適宜な基板１の上に適宜な金属よりなるソース電極
２とドレイン電極３とが間隔を開けてそれぞれ形成され
ている。ソース電極２とドレイン電極３との間の基板１
の上には、複数の障壁部としての障壁層と、各障壁層の
間にそれぞれ形成された少なくとも１層の遷移層（ここ
では３層の障壁層４ａ，４ｂ，４ｃとそれらの間の２層
の遷移層５ａ，５ｂ）とを介して、電荷蓄積層６と障壁
層４ｄとが積層されており、その上には適宜の金属より
なるゲート電極（制御電極）７が形成されている。この
ゲート電極７と障壁層４ｄとは非オーミック接合状態と
なっている。

【００１３】ソース電極２とドレイン電極３との間の基
板１の表面には二次元電子ガス（２ＤＥＧ）が蓄積して
おり、電流の通路としての伝導層１ａが形成されてい
る。この伝導層１ａは、ソース電極２およびドレイン電
極３とそれぞれオーミック接合している。なお、伝導層
１ａの周りの基板１の表面には、このメモリ素子を他の
素子と分離するための素子分離部８が形成されている。

【００１４】伝導層１ａは、また、ソース電極２と障壁
層４ａとの間およびドレイン電極３と障壁層４ａとの間
に、基板１の表面と平行な面内においてゲート電極７の
長さ方向に対応する幅が他の部分よりも狭い狭部よりな
る絶縁部が少なくとも１つづつ形成されている（ここで
は絶縁部１ｂ，１ｃが１つづつ形成されている）。この
各絶縁部１ｂ，１ｃの各幅Ｗ₁，Ｗ₂は１００ｎｍ以下
であり、量子力学的トンネル効果により電荷がトンネル
できるようになっている。各絶縁部１ｂ，１ｃの各静電
容量Ｃ₁₁，Ｃ₁₂，はｅ²／ｋ_BＴよりもそれぞれ小さく
なっている。ここで、ｅは電気素量（１．６×１０^-19
Ｃ），ｋ_Bはボルツマン定数（１．３８×１０^-23Ｊ／
Ｋ），Ｔは素子を使用する温度である。なお、絶縁部は
いくつ形成されていてもよいが、ソース電極２と障壁層
４ａとの間における絶縁層の数とドレイン電極３と障壁
層４ａとの間における絶縁層の数とは同数であることが
好ましい。

【００１５】基板１は、少なくとも表面（ソース電極２
などが形成されている側の表面）が適宜な半導体により
構成されている。例えば、基板１には、適宜な半導体よ
りなる半導体基板が用いられてもよく、サファイアや適
宜なガラスやプラスチックなどよりなる基板本体の表面
に適宜な半導体薄膜を形成した基板（ＳＯＩ（Silicon-
On-Insulator）基板やＳＯＳ（Silicon-On-Sapphire ）
基板など）が用いられてもよい。すなわち、伝導層１ａ
は適宜な半導体により構成されている。また、各障壁層
４ａ，４ｂ，４ｃ，４ｄ，各遷移層５ａ，５ｂおよび荷
電蓄積層６も適宜な半導体によりそれぞれ構成されてい
る。

【００１６】但し、伝導層１ａと遷移層５ａとの間の障
壁層４ａは、伝導層１ａ（すなわち基板１）を構成する
半導体および遷移層５ａを構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。また、各遷移層５ａ，５ｂの間の障壁層
４ｂは、各遷移層５ａ，５ｂをそれぞれ構成する半導体
よりも電子親和力が小さいあるいは仕事関数が大きい半
導体により構成されている。更に、遷移層５ｂと電荷蓄
積層６との間の障壁層４ｃは、遷移層５ｂを構成する半
導体および電荷蓄積層６を構成する半導体よりも電子親
和力が小さいあるいは仕事関数が大きい半導体により構
成されている。加えて、電荷蓄積層６とゲート電極７と
の間の障壁層４ｄは、電荷蓄積層６を構成する半導体よ
りも電子親和力が小さいあるいは仕事関数が大きい半導
体により構成されている。

【００１７】例えば、伝導層１ａ，遷移層５ａ，５ｂお
よび電荷蓄積層６はＳｉ（シリコン）によりそれぞれ構
成され、障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＯ₂，Ｓ
ｉ₃Ｎ₄（窒化ケイ素）あるいはＳｉＯＮのうちのいず
れかによりそれぞれ構成される。あるいは、伝導層１
ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＳｉＧｅあ
るいはＧｅ（ゲルマニウム）によりそれぞれ構成され、
障壁層４ａ，４ｂ，４ｃ，４ｄはＳｉＧｅ，Ｓｉ，Ｓｉ
Ｏ₂，Ｓｉ₃Ｎ₄あるいはＳｉＯＮのうちのいずれかに
よりそれぞれ構成される。あるいは、伝導層１ａ，遷移
層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族元素のＩｎ
（インジウム）およびＧａ（ガリウム）からなる群のう
ちの少なくとも１種とＶ族元素のＡｓ（砒素）とを含む
ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成され、障
壁層４ａ，４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，Ａ
ｌ（アルミニウム）およびＧａからなる群のうちの少な
くとも１種とＶ族元素のＡｓとを含むＩＩＩ−Ｖ族化合
物半導体によりそれぞれ構成される。あるいは、伝導層
１ａ，遷移層５ａ，５ｂおよび電荷蓄積層６はＩＩＩ族
元素のＩｎおよびＧａからなる群のうちの少なくとも１
種とＶ族元素のＳｂ（アンチモン）とを含むＩＩＩ−Ｖ
族化合物半導体によりそれぞれ構成され、障壁層４ａ，
４ｂ，４ｃ，４ｄはＩＩＩ族元素のＩｎ，ＡｌおよびＧ
ａからなる群のうちの少なくとも１種とＶ族元素のＳｂ
とを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成
される。

【００１８】これらの半導体により各層を構成すると、
このメモリ素子の図２におけるＩＩ−ＩＩ線に沿った熱
平衡時のエネルギーバンド構造は、図３に示したように
なる。ここで、Ｅ_Cは伝導帯端のエネルギー準位、Ｅ_F
はフェルミ準位、Ｅ₀は真空準位である。また、φ_chは
伝導層１ａを構成する物質の電子親和力であり、φ_B1，
φ_B2，φ_B3，φ_B4は障壁層４ａ，４ｂ，４ｃ，４ｄをそ
れぞれ構成する物質の電子親和力であり、φ_QD1，φ
_QD2は遷移層５ａ，５ｂをそれぞれ構成する物質の電子
親和力であり、φ_QD3は電荷蓄積層６を構成する物質の
電子親和力である。

【００１９】ここで、障壁層４ａ，４ｂ，４ｃの各厚さ
ｄ₁，ｄ₂，ｄ₃はそれぞれ電荷がトンネリング可能な
距離（例えば５０ｎｍ以下）であり、障壁層１１ｄの厚
さｄ₄は電荷が容易にトンネリングできない距離（例え
ば５０ｎｍ以上）となっている。また、障壁層４ａ，４
ｂ，４ｃの各静電容量Ｃ₄₁，Ｃ₄₂，Ｃ₄₃はｅ²／ｋ_BＴ
よりもそれぞれ小さくなっている。

【００２０】ちなみに、静電容量Ｃは一般に数１に示し
たように面積Ｓと比例の距離ｄと反比例の関係を有して
おり、また障壁層４ａ，４ｂ，４ｃの厚さｄ₁，ｄ₂，
ｄ₃は電荷がトンネリングできるように一定値以上には
それぞれ厚くすることができない。すなわち、障壁層４
ａ，４ｂ，４ｃにおいてそれぞれ電荷のトンネリングが
生ずる部分の面積Ｓ₁，Ｓ₂，Ｓ₃は、ｅ²ｄ₁／ε₁
ｋ_BＴ，ｅ²ｄ₂／ε₂ｋ_BＴ，ｅ²ｄ₃／ε₃ｋ_BＴ
よりもそれぞれ小さくなっている。ここで、ε₁，
ε₂，ε₃は障壁層４ａ，４ｂ，４ｃそれぞれの誘電率
である。なお、これら電荷のトンネリングが生ずる部分
の面積Ｓ₁，Ｓ₂，Ｓ₃は、ここでは、障壁層４ａと伝
導層１ａとの接触面積（図１において梨子地で示した部
分の面積）にそれぞれ相当し、互いに同一である。

【００２１】

【数１】Ｃ＝εＳ／ｄ但し、εは誘電率、Ｓは面積、ｄは距離である。

【００２２】例えば、伝導層１ａ，遷移層５ａ，５ｂお
よび電荷蓄積層６をＳｉ、障壁層４ａ，４ｂ，４ｃ，４
ｄをＳｉＯ₂によりそれぞれ構成し、障壁層４ａ，４
ｂ，４ｃ，４ｄの各厚さｄ₁，ｄ₂，ｄ₃をそれぞれ１
０ｎｍして、素子を２７℃（３００Ｋ）の室温程度で使
用するとした場合、障壁層４ａ，４ｂ，４ｃの各誘電率
ε₁，ε₂，ε₃はそれぞれ３．５×１０^-11〔Ｆ／
ｍ〕となり、障壁層４ａと伝導層１ａとの接触面積（す
なわち面積Ｓ₁，Ｓ₂，Ｓ₃）は１．８×１０^-15ｍ²
となる。ここで、図１において梨子地で示した部分の形
状を正方形とすると、その一辺の長さは約４２ｎｍであ
る。

【００２３】なお、ここでは、遷移層５ａ，５ｂおよび
電荷蓄積層６の厚さも薄くなっており、量子箱層となっ
ている。すなわち、障壁層４ａ，４ｂ，４ｃ，４ｄと遷
移層５ａ，５ｂと電荷蓄積層６とにより、互いに量子力
学的トンネリングが可能な多重量子箱層（すなわち結合
量子箱層）を構成している。但し、遷移層５ａ，５ｂお
よび電荷蓄積層６の厚さは薄くする必要はなく、厚くて
もよい。

【００２４】このような構成を有するメモリ素子は、次
のように作用する。

【００２５】このメモリ素子では、まず、ゲート電極４
に順バイアスの正のゲート電圧（制御電圧）Ｖg を印加
することにより情報を書き込む。このときの図２におけ
るＩＩ−ＩＩ線に沿ったエネルギーバンド構造を図４に
示す。ここで、Ｅ_F ^ChおよびＥ_F ^gは伝導層１ａおよび
ゲート電極４のフェルミ準位である。

【００２６】なお、このメモリ素子では、障壁層４ａ，
４ｂ，４ｃの静電容量Ｃ₄₁，Ｃ₄₂，Ｃ₄₃がｅ²／ｋ_BＴ
よりもそれぞれ小さくなっているので、いわゆるクーロ
ンブロッケード効果（“Single Charge Tunneling ”,
edited by H. Grabert and M. H. Devoret, Plenum Pre
ss, New York, 1992参照）により、ゲート電圧Ｖg がｅ
／２Ｃ₄₁，ｅ／２Ｃ₄₂およびｅ／２Ｃ₄₃よりもそれぞれ
小さい場合には、伝導層１ａの電子は電荷蓄積層６に遷
移することができない。

【００２７】しかし、図４に示したように、ゲート電圧
Ｖg をｅ／２Ｃ₄₁，ｅ／２Ｃ₄₂およびｅ／２Ｃ₄₃それぞ
れよりも大きくすると、伝導層１ａの電子は遷移層５
ａ，５ｂをそれぞれ介して電荷蓄積層６に遷移する。こ
の遷移は、伝導層１ａと電荷蓄積層６との間の共鳴トン
ネリングにより生じるので、きわめて高速に起こる。こ
こで、このメモリ素子を図５に示した等価回路に置き換
えて考えると、この時の書き込み時間は（Ｒ₄₁＋Ｒ₄₂＋
Ｒ₄₃）Ｃg となる。なお、図５に示した等価回路におい
て、Ｊ₄₁，Ｊ₄₂，Ｊ₄₃はそれぞれ障壁層４ａ，４ｂ，４
ｃに相当し、Ｒ₄₁，Ｒ₄₂，Ｒ₄₃のトンネル抵抗とＣ₄₁，
Ｃ₄₂，Ｃ₄₃の静電容量とをそれぞれ有するトンネル接合
である。Ｃg は障壁層４ｄに相当し、Ｃg の静電容量を
有するキャパシタである。Ｊ₁₁，Ｊ₁₂はそれぞれ伝導層
１ａの絶縁部１ｂ，１ｃに相当し、Ｃ₁₁，Ｃ₁₂の静電容
量をそれぞれ有するトンネル接合である。

【００２８】例えば、障壁層４ａ，４ｂ，４ｃの静電容
量Ｃ₄₁，Ｃ₄₂，Ｃ₄₃をそれぞれ４×１０^-19Ｆ、トンネ
ル抵抗Ｒ₄₁，Ｒ₄₂，Ｒ₄₃をそれぞれ１×１０¹⁰Ωとする
と、書き込みに要するゲート電圧は０．２Ｖ程度とな
り、１０〜２０Ｖのゲート電圧が必要とされる従来のフ
ラッシュメモリに比べて極めて小さい電圧で動作する。
また、障壁層４ｄの静電容量Ｃg を１×１０^-18Ｆとす
ると、書き込みに要する時間は３０ｎｓとなり高速で動
作する。

【００２９】次に、ゲート電圧Ｖg をゼロに戻す。この
ときの図２におけるＩＩ−ＩＩ線に沿ったエネルギーバ
ンド構造を図６に示す。このように、電荷蓄積層６に蓄
積された電子は、クーロンブロッケード効果により伝導
層１ａに遷移することが困難となる。ここで、電荷蓄積
層６に蓄積された電子が伝導層１ａに遷移するときの抵
抗はおよそＲ_K（Ｒ₄₁／Ｒ_K）（Ｒ₄₂／Ｒ_K）（Ｒ₄₃／
Ｒ_K）であり、電荷蓄積層６における電子の保持時間は
およそＲ_K（Ｒ₄₁／Ｒ_K）（Ｒ₄₂／Ｒ_K）（Ｒ₄₃／
Ｒ_K）Ｃg となる。なお、Ｒ_Kは量子抵抗（約１３ｋ
Ω）である。

【００３０】例えば、障壁層４ａ，４ｂ，４ｃのトンネ
ル抵抗Ｒ₄₁，Ｒ₄₂，Ｒ₄₃をそれぞれ１×１０¹⁰Ωとし、
障壁層４ｄの静電容量Ｃg を１×１０^-18Ｆとすると、
電荷蓄積層６における電子の保持時間は約６×１０⁴ｓ
となる。すなわち、電荷蓄積層６に蓄積された電子は不
揮発的に保持される。

【００３１】なお、このようにして書き込まれた情報
は、伝導層１ａを流れる電流値を測定してその変化を検
出することにより読み出される。このメモリ素子では、
伝導層１ａにｅ²／ｋ_BＴよりも小さい静電容量Ｃ₁₁，
Ｃ₁₂を有する絶縁部１ｂ，１ｃがそれぞれ形成されてい
るので、伝導層１ａの伝導度はゲート電圧Ｖg により図
７に示したように変化する。すなわち、伝導層１ａの伝
導度はゲート電圧Ｖg の増加に伴いｅ／（Ｃg ＋Ｃ₁₁＋
Ｃ₁₂）の間隔で増加と減少を繰り返し、その変化曲線の
位置は電荷蓄積層６に蓄積された電荷の有無によりずれ
ている。よって、電荷蓄積層６に蓄積された電荷の有無
により生ずる同一のゲート電圧における伝導層１ａの伝
導度の変化量は大きくなっている。従って、伝導層１ａ
を流れる電流値の変化を測定することにより、容易に電
荷蓄積層６に蓄積された電荷の有無が判断され、容易に
情報が読みだされる。

【００３２】また、このようにして書き込まれた情報
は、図８に示したように、ゲート電極４に逆バイアスの
負のゲート電圧Ｖg を印加することにより消去される。
この場合も、クーロンブロッケード効果により、ゲート
電圧Ｖg が−ｅ／２Ｃ₄₁，−ｅ／２Ｃ₄₂および−ｅ／２
Ｃ₄₃よりもそれぞれ大きくすると、電荷蓄積層６に蓄積
された電子は遷移層５ａ，５ｂをそれぞれ介して伝導層
１ａに遷移する。この遷移は、書き込みの時と同様に、
伝導層１ａと電荷蓄積層６との間の共鳴トンネリングに
より生じるので、きわめて高速に起こる。更に、そのの
ち、ゲート電圧Ｖg をゼロに戻しても、クーロンブロッ
ケード効果により、伝導層１ａから電荷蓄積層６に電子
が遷移してしまう確率は非常に小さい。

【００３３】なお、このようなメモリ素子は、例えば、
ＮＡＮＤ（ナンド）方式やＮＯＲ（ノア）方式やＡＮＤ
（アンド）方式などの回路アーキテクチャを用いて集積
化され、メモリアレイとして用いられる。

【００３４】また、このメモリ素子は、次のようにして
製造することができる。なお、ここでは、基板１に単結
晶Ｓｉ基板を用い、障壁層４ａ，４ｂ，４ｃ，４ｃをＳ
ｉＯ₂、遷移層５ａ，５ｂおよび電荷蓄積層６を多結晶
Ｓｉ、ソース電極２，ドレイン電極３およびゲート電極
７をＡｌによりそれぞれ構成する場合について具体的に
説明する。

【００３５】図９および図１０はその各製造工程を表す
ものである。ちなみに、図９（ａ）では平面図とそのII
I −III 線に沿った断面図を合わせて表している。

【００３６】まず、図９（ａ）に示したように、単結晶
Ｓｉよりなる適宜な基板１の上に、例えば、ＬＯＣＯＳ
（Local Oxidation of Silicon）法などにより素子分離
部形成領域（図９（ａ）において破線で囲んだ伝導層形
成領域の周囲の領域）を選択的に酸化して、ＳｉＯ₂よ
りなる素子分離部８を形成する。この際、素子分離部８
により取り囲む伝導層形成領域において絶縁部１ｂ，１
ｃに該当する部分のゲート電極７の長さ方向に対応する
幅Ｗ₁，Ｗ₂は、それぞれ１００ｎｍ以下となるように
する。

【００３７】次いで、素子分離部８を形成した基板１の
上に、同じく図９（ａ）に示したように、例えば、プラ
ズマエンハンスド化学堆積法（ＰＥＣＶＤ）法やスパッ
タリング法や熱酸化法により、厚さｄ₁のＳｉＯ₂より
なる障壁層４ａ，適宜な厚さの多結晶Ｓｉよりなる遷移
層５ａ，厚さｄ₂のＳｉＯ₂よりなる障壁層４ｂ，適宜
な厚さの多結晶Ｓｉよりなる遷移層５ｂ，厚さｄ₃のＳ
ｉＯ₂よりなる障壁層４ｃ，適宜な厚さの多結晶Ｓｉよ
りなる電荷蓄積層６および厚さｄ₄のＳｉＯ₂よりなる
障壁層４ｄを順次積層する。ここで、障壁層４ａ，４
ｂ，４ｃの厚さｄ₁，ｄ₂，ｄ₃は、電子が容易にトン
ネリングできるように例えばそれぞれ５０ｎｍ以下とす
る。また、障壁層４ｄの厚さｄ₄は、電子が容易にトン
ネリングできないように例えば５０ｎｍ以上とする。

【００３８】続いて、同じく図９（ａ）に示したよう
に、障壁層４ｄの上に、例えば、スパッタリング法によ
りＡｌを堆積させ、ゲート電極７を形成するためのゲー
ト電極形成層１１を形成する。

【００３９】ゲート電極形成層１１を形成したのち、図
９（ｂ）に示したように、その上に、フォトレジスト膜
１２を塗布形成し、フォトリソグラフィによりゲート電
極７の形状に対応したマスクパターンを形成する。その
のち、このフォトレジスト膜１２をマスクとして、ＳＦ
₆（六フッ化硫黄）やＣｌ₂（塩素）などを用いてドラ
イエッチングを行い、ゲート電極形成層１１を選択的に
除去してゲート電極７を形成する。

【００４０】ゲート電極７を形成したのち、図１０
（ａ）に示したように、フォトレジスト膜１２をマスク
として、例えば、ＣＦ₄（四フッ化炭素）やＳＦ₆など
をエッチングガスとした反応性イオンエッチング（Reac
tive Ion Etching；ＲＩＥ）や電子サイクロトロン共鳴
（Electron Cyclotron Resonance；ＥＣＲ）を用いた反
応性イオンビームエッチング（ＥＣＲ−ＲＩＢＥ）によ
り、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５
ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａをそれぞ
れ選択的に除去する。これにより、障壁層４ａ，４ｂ，
４ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷蓄積層６は、
その積層方向と垂直な方向における形状がゲート電極７
とそれぞれ同様の形状となり、その大きさはゲート電極
７よりもそれぞれ全体的に少し小さくなる。そののち、
フォトレジスト膜１２を除去する。

【００４１】フォトレジスト膜１２を除去したのち、図
１０（ｂ）に示したように、基板１の表面にＰ（燐）や
Ａｓ（砒素）などの不純物をイオン注入やＰＨ₃（ホス
フィン）のプラズマドーピングなどにより注入する。こ
れは、伝導層１ａとソース電極２およびドレイン電極３
とをオーミック接触させるためである。

【００４２】不純物を注入したのち、基板１の上に、真
空蒸着法やスパッタリング法などによりＡｌを選択的に
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を基板１の
表面（すなわち伝導層１ａ）と合金化させて、それらを
オーミック接触させる。これにより、図１および図２に
示したメモリ素子が形成される。

【００４３】なお、このメモリ素子は、基板１にＳＯＩ
基板あるいはＳＯＳ基板あるいはその他ガラス基板やプ
ラスチック基板の上に多結晶Ｓｉ薄膜を形成した基板な
どを用いる場合などには、素子分離部８をＬＯＣＯＳ法
により形成する代わりに、ＳＦ₆やＣｌ₂やＣＦ₄を用
いたプラズマエッチングあるいはＨＦ（フッ化水素）を
用いたウエットエッチングにより基板１の表面のＳｉ薄
膜を選択的に除去して形成するようにしてもよい。

【００４４】また、このメモリ素子は、次のようにして
も製造することができる。なお、ここでは、基板１に絶
縁性ＧａＡｓ基板を用い、障壁層４ａ，４ｂ，４ｃ，４
ｃをｎ型ＡｌＧａＡｓ混晶、遷移層５ａ，５ｂおよび電
荷蓄積層６をＧａＡｓによりそれぞれ構成する場合につ
いて具体的に説明する。

【００４５】図１１および図１２はその各製造工程を表
すものである。ちなみに、図１１（ｂ）では平面図とそ
のＩＶ−ＩＶ線に沿った断面図を、図１２（ａ）では平
面図とそのＶ−Ｖ線に沿った断面図をそれぞれ合わせて
表している。

【００４６】まず、図１１（ａ）に示したように、絶縁
性ＧａＡｓよりなる適宜な基板１の上に、例えば、分子
線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）
法，有機金属気相成長（Metal Organic Chemical Vapor
Deposition ；ＭＯＣＶＤ）法あるいは有機金属分子線
エピタキシー（Metal Organic Molecular Beam Epitax
y；ＭＯＭＢＥ）法により、厚さｄ₁のｎ型ＡｌＧａＡ
ｓよりなる障壁層４ａ，適宜な厚さのＧａＡｓよりなる
遷移層５ａ，厚さｄ₂のｎ型ＡｌＧａＡｓよりなる障壁
層４ｂ，適宜な厚さのＧａＡｓよりなる遷移層５ｂ，厚
さｄ₃のｎ型ＡｌＧａＡｓよりなる障壁層４ｃ，適宜な
厚さのＧａＡｓよりなる電荷蓄積層６および厚さｄ₄の
ｎ型ＡｌＧａＡｓよりなる障壁層４ｄを順次積層する。
ここで、障壁層４ａ，４ｂ，４ｃ，４ｄの厚さｄ₁，ｄ
₂，ｄ₃，ｄ₄はそれぞれ先の製造方法と同様とする。

【００４７】次いで、図１１（ｂ）に示したように、例
えば、ＳｉＣｌ₄（四塩化ケイ素）やＣｌ₂を用いた反
応性イオンエッチングや反応性イオンビームエッチング
により、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移
層５ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａをそ
れぞれ選択的に除去し、素子分離を行う。ここで、素子
分離をした伝導層形成領域において絶縁部１ｂ，１ｃに
該当する部分のゲート電極７の長さ方向に対応する幅Ｗ
₁，Ｗ₂は、それぞれ１００ｎｍ以下となるようにす
る。なお、この製造方法では、図２に示したような素子
分離部８は形成されない。

【００４８】続いて、図１２（ａ）に示したように、障
壁層４ｄおよび基板１の上に、例えば、スパッタリング
法によりＡｌを堆積させてゲート電極７を形成するため
のゲート電極形成層を形成したのち、その上に、先の製
造方法と同様にして、フォトレジスト膜１２を形成し、
ゲート電極形成層を選択的に除去してゲート電極７を形
成する。

【００４９】ゲート電極７を形成したのち、図１２
（ｂ）に示したように、フォトレジスト膜１２をマスク
として、例えば、ＳｉＣｌ₄やＣｌなどを用いた反応性
イオンエッチングや反応性イオンビームエッチングによ
り、障壁層４ｄ，電荷蓄積層６，障壁層４ｃ，遷移層５
ｂ，障壁層４ｂ，遷移層５ａおよび障壁層４ａの途中ま
でそれぞれ選択的に除去する。なお、ここでは、障壁層
４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂおよび電荷
蓄積層６の積層方向と垂直な方向における幅が、ゲート
電極７の幅よりもそれぞれ狭くなる。そののち、フォト
レジスト膜１２を除去する。

【００５０】フォトレジスト膜１２を除去したのち、障
壁層４ａが露出されている領域に、Ｓｉなどの不純物を
イオン注入により注入する。イオン注入ののち、真空蒸
着法やスパッタリング法などにより、例えば、ＡｕＧ
ｅ，Ｎｉ（ニッケル）およびＡｕ（金）を選択的に順次
蒸着し、ソース電極２およびドレイン電極３を形成す
る。そののち、例えば、４００℃程度の温度でアニール
を行い、ソース電極２およびドレイン電極３を伝導層１
ａとオーミック接触させる。これにより、図１および図
２に示したメモリ素子が形成される。

【００５１】なお、このメモリ素子は、障壁層４ａ，４
ｂ，４ｃ，４ｃと遷移層５ａ，５ｂおよび電荷蓄積層６
とを互いに格子定数が異なる物質によりそれぞれ構成す
る場合などには、エッチングしなくとも積層する際に発
生する凹凸を利用することにより、遷移層５ａ，５ｂお
よび電荷蓄積層６を量子箱層とすると共に、障壁層４
ａ，４ｂ，４ｃの静電容量を一定値以下とするようにし
てもよい。例えば、障壁層４ａ，４ｂ，４ｃ，４ｃをＧ
ａＡｓ、遷移層５ａ，５ｂおよび電荷蓄積層６をＩｎＧ
ａＡｓによりそれぞれ構成する場合などには、ＩｎＧａ
Ａｓよりなる遷移層５ａ，５ｂおよび電荷蓄積層６を成
長させる際にその表面に周期的な凹凸が形成されるの
で、その凹凸を埋めるようにＧａＡｓよりなる障壁層４
ｂ，４ｃ，４ｃを成長させればよい。

【００５２】このように本実施の形態に係るメモリ素子
によれば、遷移層５ａ，５ｂを備えるようにしたので、
伝導層１ａと電荷蓄積層６との間の電荷の遷移を共鳴ト
ンネリングにより行うことができ、情報の書き込みおよ
び消去を極めて速く、低いゲート電圧Ｖg で行うことが
できる。よって、素子を微細化することができると共
に、書き込みおよび消去の消費電力を小さくすることが
できる。従って、メモリアレイを高集積化することがで
きる。

【００５３】また、このメモリ素子によれば、伝導層１
ａがｅ²／ｋ_BＴよりも静電容量Ｃ₁₁，Ｃ₁₂の小さい複
数の絶縁部１ｂ，１ｃを有するようにしたので、電荷蓄
積層６に蓄積された電荷の有無により生ずる同一のゲー
ト電圧における伝導層１ａの伝導度の変化量を大きくす
ることができる。よって、素子を微細化しても電荷蓄積
層６に蓄積された電荷の有無を容易に判断することがで
き、容易かつ正確に情報を読み出すことができる。

【００５４】更に、このメモリ素子によれば、障壁層４
ａ，４ｂ，４ｃの各静電容量Ｃ₄₁，Ｃ₄₂，Ｃ₄₃をｅ²／
ｋ_BＴよりもそれぞれ小さくするようにしたので、ゲー
ト電極７に一定の範囲内の電圧（±ｅ／２Ｃ₄₁，±ｅ／
２Ｃ₄₂あるいは±ｅ／２Ｃ₄₃）が印加されても、伝導層
１ａと電荷蓄積層６との間で電荷の遷移が起こらないよ
うにすることができる。すなわち、電圧に若干の変動が
あっても、それによる電荷の遷移を防止することがで
き、情報を正確に保持することができる。よって、メモ
リアレイに用いても、正確に情報の書き込み，消去およ
び保持を行うことができる。

【００５５】加えて、このメモリ素子によれば、遷移層
５ａ，５ｂを備えるようにしたので、遷移層の数を適当
に調節することにより、情報の保持時間を長くすること
ができる。よって、不揮発メモリとして用いることが可
能になる。

【００５６】（第２の実施の形態）第２の実施の形態
は、障壁層４ａ，４ｂ，４ｃ，４ｄ，遷移層５ａ，５ｂ
および電荷蓄積層６をそれぞれ構成する物質について、
第１の実施の形態と異なる具体的一例を示すものであ
る。よって、ここでは、同一の構成要素には同一の符号
を付し、その詳細な説明を省略する。

【００５７】ここで、障壁層４ａ，４ｂ，４ｃ，４ｄは
適宜な絶縁体によりそれぞれ構成され、遷移層５ａ，５
ｂおよび電荷蓄積層６は適宜な金属によりそれぞれ構成
される。例えば、伝導層１ａはＡｌ（アルミニウム）に
より構成され、障壁層４ａ，４ｂ，４ｃ，４ｄはＡｌ₂
Ｏ₃（酸化アルミニウム）により構成され、遷移層５
ａ，５ｂおよび電荷蓄積層６はＡｌにより構成される。
また、伝導層１ａをＴｉ又はＮｉ，障壁層４ａ，４ｂ，
４ｃ，４ｄをＴｉＯｘ，ＮｂＯｘ，遷移層５ａ，５ｂを
Ｔｉ又はＮｂ等の金属−絶縁体により構成してもよい。

【００５８】このような構成を有するメモリ素子は、第
１の実施の形態に係るメモリ素子と同様に作用し、同様
にして製造することができ、同様の効果を得ることがで
きる。

【００５９】（第３の実施の形態）図１３は本発明の第
３の実施の形態に係るメモリ素子の上から見た構造を表
すものである。図１４は図１３に示したメモリ素子のＶ
Ｉ−ＶＩ線に沿った断面構造を表すものである。図１５
は図１３に示したメモリ素子のＶII−ＶII線に沿った断
面構造を表すものである。なお、図１３においては、理
解を容易とするために、表面に絶縁層２３ａ，２３ｂあ
るいは障壁層２４ａ，２４ｂ，２４ｃが現れている箇所
をハッチングにより示した。

【００６０】このメモリ素子は、Ｓｉや石英やサファイ
ヤなどよりなる適宜な絶縁性の基板２０の上に、適宜な
金属よりなるソース電極２１とドレイン電極２２とが間
隔を開けてそれぞれ形成されている。ソース電極２１と
ドレイン電極２２との間の基板１の上には、適宜な金属
よりなる伝導層２３が形成されている。この伝導層２３
は、適宜な絶縁体よりなる絶縁部としての絶縁層２３ａ
を介してソース電極２１と接続されていると共に、適宜
な絶縁体よりなる絶縁部としての絶縁層２３ｂを介して
ドレイン電極２２とも接続されている。絶縁層２３ａは
ソース電極２１の上に形成されており、絶縁層２３ｂは
ドレイン電極２２の上に形成されている。

【００６１】絶縁層２３ａ，２３ｂの各厚さ（ソース電
極２１またはドレイン電極２２と伝導層２３との間の厚
さ）は、量子力学的トンネル効果により電荷がトンネル
できる距離となっている。絶縁層２３ａ，２３ｂの各静
電容量Ｃ₂₃₁，Ｃ₂₃₂，はｅ²／ｋ_BＴよりもそれぞれ
小さくなっている。

【００６２】伝導層２３には、交互に接続された複数の
障壁部としての障壁層と少なくとも１層の遷移層（ここ
では３層の障壁層２４ａ，２４ｂ，２４ｃと２層の遷移
層２５ａ，２５ｂ）とを介して、電荷蓄積層２６が接続
されている。遷移層２５ａは、伝導層２３の上に形成さ
れた障壁層２４ａの上にその一部が重なるように基板１
の上に形成されている。遷移層２５ｂは、伝導層２３と
適宜の間隔を開けて基板１の上に形成されており、その
上には、障壁層２４ｂおよび障壁層２４ｃがそれぞれ形
成されている。障壁層２４ｂの上には、遷移層２５ａの
一部が重なっており、障壁層２４ｃの上には、遷移層２
５ａと適宜の間隔を開けて基板１の上に形成された電荷
蓄積層２６の一部が重なっている。

【００６３】なお、障壁層２４ａ，２４ｂ，２４ｃは適
宜な絶縁体によりそれぞれ構成されており、遷移層２５
ａ，２５ｂおよび電荷蓄積層２６は適宜な金属によりそ
れぞれ構成されている。例えば、伝導層２３，遷移層２
５ａ，２５ｂおよび電荷蓄積層２６をそれぞれ構成する
金属としては容易に酸化することができるＡｌやＴｉ，
Ｎｂなどが好ましく、障壁層２４ａ，２４ｂ，２４ｃを
それぞれ構成する絶縁体としてはＡｌ₂Ｏ₃，ＴｉＯ
ｘ，ＮｉＯｘが好ましい。

【００６４】障壁層２４ａ，２４ｂ，２４ｃの各厚さ
（２つの異なった層に挟まれている部分の２つの層の間
の厚さ）は量子力学的トンネル効果により電荷がトンネ
ルできる距離となっている。障壁層２４ａ，２４ｂ，２
４ｃの各静電容量Ｃ₂₄₁，Ｃ₂₄₂，Ｃ₂₄₃，はｅ²／ｋ
_BＴよりもそれぞれ小さくなっている。

【００６５】電荷蓄積層２６の近傍における基板１の上
には、電荷蓄積層６と適宜の間隔を開けて、適宜な金属
よりなるゲート電極（制御電極）２７が形成されてい
る。この電荷蓄積層２６とゲート電極２７との間の間隔
は、電荷が移動できない障壁部２８として機能してい
る。

【００６６】このような構成を有するメモリ素子は、次
のようにして製造することができる。

【００６７】図１６〜図１９はその各製造工程を表すも
のである。なお、図１６，図１８および図１９は図１３
におけるＶIII −ＶIII 線に沿った断面図である。ま
た、図１７は、この製造工程において用いるマスクパタ
ーンを表すものである。ちなみに、図１７においては、
光あるいは電子線を透過しない部分をハッチングにより
示している。

【００６８】まず、図１６に示したように、適宜な絶縁
性の基板２０を用意し、その上に、第１のフォトレジス
ト膜３１を塗布形成する。次いで、その上に、Ｇｅを蒸
着してＧｅ層３２を形成し、更にその上に、第２のフォ
トレジスト膜３３を塗布形成する。

【００６９】続いて、図１７に示したようなマスクパタ
ーンを用いて第２のフォトレジスト膜３３を露光あるい
は電子線描画を行い、現像して、図１８（ａ）に示した
ように、第２のフォトレジスト膜３３にそのパターンを
転写する。

【００７０】そののち、図１８（ｂ）に示したように、
この第２のフォトレジスト膜３３をマスクとして、例え
ば、ＳＦ₆を用いたプラズマエッチングによりＧｅ層３
２を選択的に除去すると共に、このＧｅ層３２をマスク
として、例えばアセトンなどを用い第１のフォトレジス
ト膜３１を部分的に除去する。なお、第１のフォトレジ
スト膜３１と同時に第２のフォトレジスト膜３３も除去
する。

【００７１】第１のフォトレジスト膜３１を選択的に除
去したのち、図１９（ａ）に示したように、Ｇｅ層３２
をマスクとして、基板２０の上にＡｌなどの適宜の金属
よりなる金属層を蒸着し、ソース電極２１，ドレイン電
極２２，伝導層２３の障壁層２４ａ側の一部および遷移
層２５ｂをそれぞれ形成する。なお、図１９（ａ）にお
いては、そのうちのドレイン電極２２のみを示す。その
のち、蒸着した金属層の表面を酸素雰囲気中において酸
化し、ソース電極２１，ドレイン電極２２，伝導層２３
の障壁層２４ａ側の一部および遷移層２５ｂの表面に、
絶縁層２３ａ，絶縁層２３ｂ，障壁層２４ａ，２４ｂ，
２４ｃをそれぞれ形成する。なお、図１９（ａ）におい
ては、そのうちの絶縁層２３ｂのみを示す。

【００７２】酸化ののち、図１９（ｂ）に示したよう
に、Ｇｅ層３２をマスクとして、基板２０の上にＡｌな
どの適宜の金属よりなる金属層を蒸着し、伝導層２３の
ソース電極２１およびドレイン電極２２側の一部，遷移
層２５ａ，電荷蓄積層２６およびゲート電極２７をそれ
ぞれ形成する。このとき、金属を斜め上方から蒸着し、
伝導層２３の一部がドレイン電極２２の上の絶縁層２３
ｂに重なるように、遷移層２５ａの一部が伝導層２３の
上の障壁層２４ａおよび遷移層２５ｂの上の障壁層２４
ｂにそれぞれ重なるように、更に電荷蓄積層２６の一部
が遷移層２５ｂの上の障壁層２４ｃに重なるようにす
る。なお、図１９（ｂ）においては、そのうちの伝導層
１３のドレイン電極２２側の一部のみを示す。

【００７３】そののち、Ｇｅ層３２を例えばＳＦ₆を用
いたプラズマエッチングにより除去すると共に、第１の
フォトレジスト膜３１を例えばアセトンにより除去す
る。これにより、図１３に示したメモリ素子が形成され
る。

【００７４】なお、ここでは、第１のフォトレジスト膜
３１をエッチングする際のマスク層やドレイン電極２２
などの各層を形成する金属層を蒸着する際のマスク層と
してＧｅ層を用いるようにしたが、Ｇｅ層に代えて、Ａ
ｌよりなるＡｌ層を用いるようにしてもよい。

【００７５】このようなメモリ素子は、第１の実施の形
態のメモリ素子と同様に作用し、同様に用いられ、同様
の効果を得ることができる。

【００７６】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、電子が情報の担い手となる場合について
説明したが、本発明は、正孔を情報の担い手として用い
てもよい。その場合の動作は、上記各実施の形態におけ
る電子を正孔に置換することを除き、ほぼ同様である。

【００７７】また、上記各実施の形態においては、遷移
層５ａ，５ｂ，２５ａ，２５ｂが２層の場合について具
体的に説明したが、遷移層は少なくとも１層備えていれ
ばよく、また、３層以上備えていてもよい。例えば、遷
移層と接する障壁層の数（電荷がトンネリング可能な障
壁層の数）をｎ、各障壁層の各静電容量をＣ_4i（但し、
ｉ＝１，２，…，ｎ；以下同様）、各障壁層の各トンネ
ル抵抗をＲ_4iとすると、情報の書き込みおよび消去を行
うのに必要なゲート電圧Ｖg は±ｅ／２Ｃ_4iであり、こ
の範囲内の電圧では伝導層１ａ，２３と電荷蓄積層６，
２６との間において電荷の遷移は起こらない。また、書
き込みおよび消去に要する時間は（Ｒ₄₁＋Ｒ₄₂＋…＋Ｒ
_4n）Ｃg であり、情報の保持時間はＲ_K（Ｒ₄₁／Ｒ_K）
（Ｒ₄₂／Ｒ_K）…（Ｒ_4n／Ｒ_K）Ｃg である。ちなみ
に、Ｃg は上記各実施の形態と同様にゲート電極７，２
７と電荷蓄積層６，２６との間の障壁層（障壁部）の静
電容量である。

【００７８】例えば、遷移層を４層、電荷がトンネリン
グ可能な障壁層を５層形成する場合、それらの各障壁層
のトンネル抵抗Ｒi を１×１０⁹Ω、ゲート電極７，２
７と電荷蓄積層６，２６との間の障壁層の静電容量Ｃg
を１×１０^-18Ｆとすると、書き込みおよび消去に要す
る時間は（Ｒ₄₁＋Ｒ₄₂＋Ｒ₄₃＋Ｒ₄₄＋Ｒ₄₅）Ｃg ＝５Ｒ
_4iＣg ＝５×１０⁹×１０^-18＝５ｎｓとなる。また、
情報の保持時間はＲ_K（Ｒ₄₁／Ｒ_K）（Ｒ₄₂／Ｒ_K）
（Ｒ₄₃／Ｒ_K）（Ｒ₄₄／Ｒ_K）（Ｒ₄₅／Ｒ_K）Ｃg ＝Ｒ
_K（Ｒ_4i／Ｒ_K）⁵Ｃg ＝１３×１０³×（１０⁹／
（１３×１０³））⁵×１０^-18≒３．５×１０¹⁰ｓと
なる。

【００７９】なお、遷移層の数を多くすれば電荷蓄積層
６，２６における電荷の保持時間を長くすることができ
るので、不揮発性メモリとしては好ましい。この例にお
いても、遷移層を４層形成すれば、情報の保持時間を約
３．５×１０¹⁰ｓとすることができ、実用上不揮発メモ
リとして用いることができる。但し、これは温度が絶対
零度の場合であるので、使用温度においては情報の保持
時間はこの値よりも短くなる。

【００８０】更に、上記各実施の形態においては、伝導
層１ａ，２３，遷移層５ａ，５ｂ，２５ａ，２５ｂおよ
び電荷蓄積層６，２６をそれぞれ同一の材料により構成
し、障壁層４ａ，４ｂ，４ｃ，４ｄ，２４ａ，２４ｂ，
２４ｃをそれぞれ同一の材料により構成する場合につい
て具体的な例を挙げて説明したが、これらをそれぞれ異
なった材料により構成するようにしてもよい。

【００８１】加えて、上記各実施の形態においては、メ
モリ素子の具体的な製造方法について例を挙げて説明し
たが、他の方法によっても製造することができる。

【００８２】

【発明の効果】以上説明したように本発明のメモリ素子
によれば、少なくとも１層の遷移層を備えるようにした
ので、遷移層を介して伝導層と電荷蓄積層との間で電荷
を遷移させることができ、情報の書き込みおよび消去を
極めて速く、低い電圧で行うことができる。よって、素
子を微細化することができると共に、書き込みおよび消
去の消費電力を小さくすることができるという効果を奏
する。

【００８３】また、本発明のメモリ素子によれば、伝導
層が複数の絶縁部を有するようにしたので、電荷蓄積層
に蓄積された電荷の有無により生ずる伝導層の伝導度の
変化量を大きくすることができる。よって、素子を微細
化しても電荷蓄積層に蓄積された電荷の有無を容易に判
断することができ、容易かつ正確に情報を読み出すこと
ができるという効果も奏する。

【００８４】更に、本発明のメモリ素子によれば、遷移
層と伝導層との間および各遷移層の間および遷移層と電
荷蓄積層との間の各障壁部の静電容量をｅ²／ｋ_BＴよ
りもそれぞれ小さくすることにより、伝導層と電荷蓄積
層との間に一定の範囲内の電圧が印加されてもそれらの
間で電荷の遷移が起こらないようにすることができる。
よって、電圧に若干の変動があっても、それによる電荷
の遷移を防止することができ、情報を正確に保持するこ
とができるという効果も奏する。

【００８５】加えて、本発明のメモリアレイによれば、
本発明のメモリ素子を用いるようにしたので、高集積化
することができると共に、消費電力を小さくすることが
でき、かつ高集積化しても容易かつ正確に情報を読み出
すことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を表す平面図である。

【図２】図１に示したメモリ素子の構成を表すＩ−Ｉ線
に沿った断面図である。

【図３】図２におけるＩＩ−ＩＩ線に沿った熱平衡時の
エネルギーバンド構造図である。

【図４】図１および図２に示したメモリ素子の書き込み
動作を説明するためのエネルギーバンド構造図である。

【図５】図１および図２に示したメモリ素子の等価回路
を表す回路図である。

【図６】図１および図２に示したメモリ素子の書き込み
動作を説明するためのエネルギーバンド構造図である。

【図７】図１および図２に示したメモリ素子のゲート電
圧Ｖg と伝導層の伝導度との関係を表す特性図である。

【図８】図１および図２に示したメモリ素子の消去動作
を説明するためのエネルギーバンド構造図である。

【図９】図１および図２に示したメモリ素子の一製造方
法における各工程を表す断面図である。

【図１０】図９に続く各工程を表す断面図である。

【図１１】図１および図２に示したメモリ素子の他の製
造方法における各工程を表す断面図である。

【図１２】図１１に続く各工程を表す断面図である。

【図１３】本発明の第３の実施の形態に係るメモリ素子
の構成を表す平面図である。

【図１４】図１３に示したメモリ素子の構成を表すＶＩ
−ＶＩ線に沿った断面図である。

【図１５】図１３に示したメモリ素子の構成を表すＶＩ
Ｉ−ＶＩＩ線に沿った断面図である。

【図１６】図１３に示したメモリ素子の各製造工程を表
す断面図である。

【図１７】図１３に示したメモリ素子を製造する際に用
いるマスクパターンを表す構成図である。

【図１８】図１６に続く各製造工程を表す断面図であ
る。

【図１９】図１８に続く各製造工程を表す断面図であ
る。

【符号の説明】

１，２０…基板、１ａ，２３…伝導層、１ｂ，１ｃ…絶
縁部、２，２１…ソース電極、３，２２…ドレイン電
極、４ａ，４ｂ，４ｃ，４ｄ，２４ａ，２４ｂ，２４ｃ
…障壁層（障壁部）、５ａ，５ｂ，２５ａ，２５ｂ…遷
移層、６，２６…電荷蓄積層、７，２７…ゲート電極、
８…素子分離部，２３ａ，２３ｂ…絶縁層（絶縁部）、
２８…障壁部

Claims

【特許請求の範囲】

【請求項１】電荷がトンネル可能な絶縁部を複数有す
る伝導層と、この伝導層から遷移された電荷を蓄積する電荷蓄積層
と、この電荷蓄積層と前記伝導層との間に形成され、前記伝
導層から前記電荷蓄積層に電荷を遷移させる少なくとも
１層の遷移層と、この遷移層と前記伝導層との間および各遷移層の間およ
び前記遷移層と前記電荷蓄積層との間にそれぞれ形成さ
れ、電荷がトンネル可能な複数の障壁部とを備えたこと
を特徴とするメモリ素子。
【請求項２】前記伝導層の各絶縁部は、静電容量がｅ
²／ｋ_BＴ（但し、ｅは電気素量，ｋ_Bはボルツマン定
数，Ｔは動作温度である）よりもそれぞれ小さいことを
特徴とする請求項１記載のメモリ素子。
【請求項３】前記各障壁部は、静電容量がｅ²／ｋ_B
Ｔ（但し、ｅは電気素量，ｋ_Bはボルツマン定数，Ｔは
動作温度である）よりもそれぞれ小さいことを特徴とす
る請求項１記載のメモリ素子。
【請求項４】前記伝導層，前記遷移層および前記電荷
蓄積層は半導体によりそれぞれ構成されると共に、前記
伝導層と前記遷移層との間の障壁部は前記伝導層を構成
する半導体および前記遷移層を構成する半導体よりも電
子親和力がそれぞれ小さい半導体あるいは仕事関数がそ
れぞれ大きい半導体よりなる障壁層により構成され、前
記各遷移層の間の障壁部は前記各遷移層を構成する半導
体よりも電子親和力がそれぞれ小さい半導体あるいは仕
事関数がそれぞれ大きい半導体よりなる障壁層によりそ
れぞれ構成され、前記遷移層と前記電荷蓄積層との間の
障壁部は前記遷移層を構成する半導体および前記電荷蓄
積層を構成する半導体よりも電子親和力がそれぞれ小さ
い半導体あるいは仕事関数がそれぞれ大きい半導体より
なる障壁層により構成されたことを特徴とする請求項１
記載のメモリ素子。
【請求項５】前記伝導層，前記遷移層および前記電荷
蓄積層はＳｉによりそれぞれ構成され、前記各障壁部と
しての各障壁層はＳｉＯ₂，Ｓｉ₃Ｎ₄あるいはＳｉＯ
Ｎのうちのいずれかによりそれぞれ構成されたことを特
徴とする請求項４記載のメモリ素子。
【請求項６】前記伝導層，前記遷移層および前記電荷
蓄積層はＳｉＧｅあるいはＧｅによりそれぞれ構成さ
れ、前記各障壁部としての前記各障壁層はＳｉＧｅ，Ｓ
ｉ，ＳｉＯ₂，Ｓｉ₃Ｎ₄あるいはＳｉＯＮのうちのい
ずれかによりそれぞれ構成されたことを特徴とする請求
項４記載のメモリ素子。
【請求項７】前記伝導層，前記遷移層および前記電荷
蓄積層はＩＩＩ族元素のＩｎおよびＧａからなる群のう
ちの少なくとも１種とＶ族元素のＡｓとを含むＩＩＩ−
Ｖ族化合物半導体によりそれぞれ構成され、前記各障壁
部としての各障壁層はＩＩＩ族元素のＩｎ，Ａｌおよび
Ｇａからなる群のうちの少なくとも１種とＶ族元素のＡ
ｓとを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構
成されたことを特徴とする請求項４記載のメモリ素子。
【請求項８】前記伝導層，前記遷移層および前記電荷
蓄積層はＩＩＩ族元素のＩｎおよびＧａからなる群のう
ちの少なくとも１種とＶ族元素のＳｂとを含むＩＩＩ−
Ｖ族化合物半導体によりそれぞれ構成され、前記各障壁
部としての各障壁層はＩＩＩ族元素のＩｎ，Ａｌおよび
Ｇａからなる群のうちの少なくとも１種とＶ族元素のＳ
ｂとを含むＩＩＩ−Ｖ族化合物半導体によりそれぞれ構
成されたことを特徴とする請求項４記載のメモリ素子。
【請求項９】前記伝導層は半導体により構成され、前
記遷移層および前記電荷蓄積層は金属によりそれぞれ構
成され、前記各障壁部は絶縁体よりなる障壁層によりそ
れぞれ構成されたことを特徴とする請求項１記載のメモ
リ素子。
【請求項１０】前記遷移層および前記電荷蓄積層はＡ
ｌによりそれぞれ構成され、前記各障壁部としての各障
壁層はＡｌ₂Ｏ₃によりそれぞれ構成されたことを特徴
とする請求項９記載のメモリ素子。
【請求項１１】前記伝導層は金属により構成され、前
記伝導層の各絶縁部は絶縁体よりなる絶縁層によりそれ
ぞれ構成され、前記遷移層および前記電荷蓄積層は金属
によりそれぞれ構成され、前記各障壁部は絶縁体よりな
る障壁層によりそれぞれ構成されたことを特徴とする請
求項１記載のメモリ素子。
【請求項１２】前記伝導層，前記遷移層および前記電
荷蓄積層はＡｌによりそれぞれ構成され、前記伝導層の
各絶縁部としての各絶縁層および前記各障壁部としての
各障壁層はＡｌ₂Ｏ₃によりそれぞれ構成されたことを
特徴とする請求項１１記載のメモリ素子。
【請求項１３】複数のメモリ素子が集積されたメモリ
アレイであって、前記メモリ素子は、電荷がトンネル可能な絶縁部を複数
有する伝導層と、この伝導層から遷移された電荷を蓄積
する電荷蓄積層と、この電荷蓄積層と前記伝導層との間
に形成され、前記伝導層から前記電荷蓄積層に電荷を遷
移させる少なくとも１層の遷移層と、この遷移層と前記
伝導層との間および各遷移層の間および前記遷移層と前
記電荷蓄積層との間にそれぞれ形成され、電荷がトンネ
ル可能な複数の障壁部とを備えたことを特徴とするメモ
リアレイ。