JPH11176922A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11176922A JPH11176922A JP33584797A JP33584797A JPH11176922A JP H11176922 A JPH11176922 A JP H11176922A JP 33584797 A JP33584797 A JP 33584797A JP 33584797 A JP33584797 A JP 33584797A JP H11176922 A JPH11176922 A JP H11176922A
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Abstract
(57)【要約】
【課題】 半導体基板表面に形成された素子分離のため
の溝内に、多結晶半導体膜と絶縁膜とを備えることによ
り、溝内のボイドの発生を防止して、かつ配線や半導体
膜と基板間の寄生容量を低減できる半導体集積回路装置
を提供する。 【解決手段】 素子分離のための溝１０４が、Ｎ型エピ
タキシャル層１０３ａ、１０３ｂの表面からＰ型シリコ
ン基板１０１に到達するように掘られ、溝１０４の側面
および底面を熱酸化して酸化膜１０６が形成され、溝１
０４の下部はポリシリコン膜１０７が埋め込まれ、溝１
０４の上部はＣＶＤ酸化膜１０８で埋め込まれている。
このことにより、溝内のボイド状の空洞の発生を防止で
き、溝１０４上の配線とＰ型シリコン基板１０１との間
の寄生容量も、溝１０４にポリシリコン膜だけを充填す
る場合に比較して低減できる。
の溝内に、多結晶半導体膜と絶縁膜とを備えることによ
り、溝内のボイドの発生を防止して、かつ配線や半導体
膜と基板間の寄生容量を低減できる半導体集積回路装置
を提供する。 【解決手段】 素子分離のための溝１０４が、Ｎ型エピ
タキシャル層１０３ａ、１０３ｂの表面からＰ型シリコ
ン基板１０１に到達するように掘られ、溝１０４の側面
および底面を熱酸化して酸化膜１０６が形成され、溝１
０４の下部はポリシリコン膜１０７が埋め込まれ、溝１
０４の上部はＣＶＤ酸化膜１０８で埋め込まれている。
このことにより、溝内のボイド状の空洞の発生を防止で
き、溝１０４上の配線とＰ型シリコン基板１０１との間
の寄生容量も、溝１０４にポリシリコン膜だけを充填す
る場合に比較して低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の素子分離、特にバイポーラトランジスタとＭＯＳト
ランジスタとが同じ半導体基板上に形成された半導体集
積回路装置の素子分離に関するものである。
置の素子分離、特にバイポーラトランジスタとＭＯＳト
ランジスタとが同じ半導体基板上に形成された半導体集
積回路装置の素子分離に関するものである。
【０００２】
【従来の技術】従来より、バイポーラ集積回路やバイポ
ーラトランジスタとＭＯＳトランジスタとを同一基板上
に集積したＢｉ−ＣＭＯＳ集積回路においては、バイポ
ーラトランジスタ相互間を素子分離するために、基板に
溝を掘った構造により、バイポーラトランジスタのコレ
クタ基板間の寄生容量の低減を図ってきた。このような
従来の半導体集積回路装置の一例が、特開昭６３−６０
５５３号公報に提案されている。
ーラトランジスタとＭＯＳトランジスタとを同一基板上
に集積したＢｉ−ＣＭＯＳ集積回路においては、バイポ
ーラトランジスタ相互間を素子分離するために、基板に
溝を掘った構造により、バイポーラトランジスタのコレ
クタ基板間の寄生容量の低減を図ってきた。このような
従来の半導体集積回路装置の一例が、特開昭６３−６０
５５３号公報に提案されている。
【０００３】以下、図面を参照しながらこの従来の半導
体集積回路装置の一例について説明する。図５（ａ）、
（ｂ）は第１の従来例の半導体集積回路装置の断面図で
ある。図５（ａ）に示したように、Ｐ型シリコン基板４
０１の表面に形成されたＮ型埋め込み層４０２上にＮ型
エピタキシャル層４０３が形成されている。Ｎ型エピタ
キシャル層４０３表面からＮ型埋め込み層４０２を突き
抜けてＰ型シリコン基板４０１に到達する溝４０４が掘
られている。さらに、溝４０４の表面の酸化膜４０５を
介して、ポリシリコン膜４０６が埋め込まれている。
体集積回路装置の一例について説明する。図５（ａ）、
（ｂ）は第１の従来例の半導体集積回路装置の断面図で
ある。図５（ａ）に示したように、Ｐ型シリコン基板４
０１の表面に形成されたＮ型埋め込み層４０２上にＮ型
エピタキシャル層４０３が形成されている。Ｎ型エピタ
キシャル層４０３表面からＮ型埋め込み層４０２を突き
抜けてＰ型シリコン基板４０１に到達する溝４０４が掘
られている。さらに、溝４０４の表面の酸化膜４０５を
介して、ポリシリコン膜４０６が埋め込まれている。
【０００４】Ｎ型埋め込み層４０２とＮ型エピタキシャ
ル層４０３とからなる第１のＮ型島領域４０７と、Ｎ型
埋め込み層４０２とＮ型エピタキシャル層４０３とから
なる第２のＮ型島領域４０８とが溝４０４により素子分
離されている。
ル層４０３とからなる第１のＮ型島領域４０７と、Ｎ型
埋め込み層４０２とＮ型エピタキシャル層４０３とから
なる第２のＮ型島領域４０８とが溝４０４により素子分
離されている。
【０００５】また、図５（ｂ）ではポリシリコン膜４０
６で充填された溝４０４の表面に素子分離のためのＬＯ
ＣＯＳ膜４０９が形成されている。次に、特開平４−４
４２６１号公報に提案されている従来の半導体集積回路
装置の一例について説明する。図６（ａ）〜（ｃ）は第
２の従来例の半導体集積回路装置の工程順断面図であ
る。図６（ａ）に示した工程では、Ｐ型シリコン基板５
０１の表面にＮ型埋め込み層５０２が形成された後、Ｎ
型エピタキシャル層５０３が成長している。
６で充填された溝４０４の表面に素子分離のためのＬＯ
ＣＯＳ膜４０９が形成されている。次に、特開平４−４
４２６１号公報に提案されている従来の半導体集積回路
装置の一例について説明する。図６（ａ）〜（ｃ）は第
２の従来例の半導体集積回路装置の工程順断面図であ
る。図６（ａ）に示した工程では、Ｐ型シリコン基板５
０１の表面にＮ型埋め込み層５０２が形成された後、Ｎ
型エピタキシャル層５０３が成長している。
【０００６】その後、所定の領域に開口されたレジスト
をマスクとして、溝５０４がドライエッチングにより掘
られている。溝５０４は、Ｎ型エピタキシャル層５０３
表面からＮ型埋め込み層５０２を突き抜けてＰ型シリコ
ン基板５０１に到達している。レジスト除去後は、熱酸
化によりＮ型エピタキシャル層５０３および溝５０４の
表面に酸化膜５０５を形成している。
をマスクとして、溝５０４がドライエッチングにより掘
られている。溝５０４は、Ｎ型エピタキシャル層５０３
表面からＮ型埋め込み層５０２を突き抜けてＰ型シリコ
ン基板５０１に到達している。レジスト除去後は、熱酸
化によりＮ型エピタキシャル層５０３および溝５０４の
表面に酸化膜５０５を形成している。
【０００７】次に、図６（ｂ）に示した工程では、溝５
０４を充填するＣＶＤ酸化膜５０６を全面に成長させた
後に、平坦化のためのレジスト５０８を全面に塗布して
いる。図６（ｃ）に示した工程では、レジスト５０８お
よびＣＶＤ酸化膜５０６表面をエッチング除去し、ＣＶ
Ｄ酸化膜５０６で埋め込まれた溝５０４を形成する。
０４を充填するＣＶＤ酸化膜５０６を全面に成長させた
後に、平坦化のためのレジスト５０８を全面に塗布して
いる。図６（ｃ）に示した工程では、レジスト５０８お
よびＣＶＤ酸化膜５０６表面をエッチング除去し、ＣＶ
Ｄ酸化膜５０６で埋め込まれた溝５０４を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら前記のよ
うな第１の従来例の半導体集積回路装置では、図５
（ａ）に示したように、ポリシリコン膜４０６を介する
などにより、Ｎ型エピタキシャル層４０３表面の酸化膜
４０５上の配線や半導体膜とＰ型シリコン基板４０１間
の寄生の容量が大きくなり、半導体集積回路の特性が低
下するという問題があった。
うな第１の従来例の半導体集積回路装置では、図５
（ａ）に示したように、ポリシリコン膜４０６を介する
などにより、Ｎ型エピタキシャル層４０３表面の酸化膜
４０５上の配線や半導体膜とＰ型シリコン基板４０１間
の寄生の容量が大きくなり、半導体集積回路の特性が低
下するという問題があった。
【０００９】また、図５（ｂ）に示したように、ポリシ
リコン膜４０６で充填された溝４０４の表面にＬＯＣＯ
Ｓ膜４０９を形成した場合には、ポリシリコン膜４０６
と溝４０４との境界の酸化膜４０５に沿って縦方向バー
ズビーク４１０が形成され、応力に伴う結晶欠陥により
半導体集積回路の製造歩留まりが低下するという問題が
あった。
リコン膜４０６で充填された溝４０４の表面にＬＯＣＯ
Ｓ膜４０９を形成した場合には、ポリシリコン膜４０６
と溝４０４との境界の酸化膜４０５に沿って縦方向バー
ズビーク４１０が形成され、応力に伴う結晶欠陥により
半導体集積回路の製造歩留まりが低下するという問題が
あった。
【００１０】また、図６に示した従来例は、前記のよう
な問題を解決するものであるが、図６（ｂ）、（ｃ）に
示したように、溝５０４に埋め込まれるＣＶＤ酸化膜５
０６の成長時のカバレージがポリシリコン膜よりも悪い
ため、溝５０４のアスペクト比が大きい場合、空洞とな
るボイド５０７が発生するという問題があった。このよ
うにボイドが発生すると、製造歩留まりが低下したり、
素子特性の変化等により信頼性が低下してしまう。
な問題を解決するものであるが、図６（ｂ）、（ｃ）に
示したように、溝５０４に埋め込まれるＣＶＤ酸化膜５
０６の成長時のカバレージがポリシリコン膜よりも悪い
ため、溝５０４のアスペクト比が大きい場合、空洞とな
るボイド５０７が発生するという問題があった。このよ
うにボイドが発生すると、製造歩留まりが低下したり、
素子特性の変化等により信頼性が低下してしまう。
【００１１】本発明は、前記問題を解決するものであ
り、半導体基板表面に形成された素子分離のための溝内
に多結晶半導体膜と絶縁膜とを備えることにより、溝内
のボイドの発生を防止して、かつ配線や半導体膜と基板
間の寄生容量を低減できる半導体集積回路装置を提供す
ることを目的とする。
り、半導体基板表面に形成された素子分離のための溝内
に多結晶半導体膜と絶縁膜とを備えることにより、溝内
のボイドの発生を防止して、かつ配線や半導体膜と基板
間の寄生容量を低減できる半導体集積回路装置を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明の第１番目の半導体集積回路装置は、半導体基
板表面に形成された素子分離のための溝を備え、前記溝
の下部には多結晶半導体膜が充填され、前記溝の上部に
は絶縁膜が充填されていることを特徴とする。
に本発明の第１番目の半導体集積回路装置は、半導体基
板表面に形成された素子分離のための溝を備え、前記溝
の下部には多結晶半導体膜が充填され、前記溝の上部に
は絶縁膜が充填されていることを特徴とする。
【００１３】前記のような半導体集積回路装置によれ
ば、溝内のボイド状の空洞の発生を防止でき、溝上の導
電膜と半導体基板間との寄生容量を低減することができ
る。前記第１番目の半導体集積回路装置においては、前
記溝の深さが３〜５μｍ程度で、前記絶縁膜の深さが
０．３〜１μｍ程度であることが好ましい。
ば、溝内のボイド状の空洞の発生を防止でき、溝上の導
電膜と半導体基板間との寄生容量を低減することができ
る。前記第１番目の半導体集積回路装置においては、前
記溝の深さが３〜５μｍ程度で、前記絶縁膜の深さが
０．３〜１μｍ程度であることが好ましい。
【００１４】次に、本発明の第２番目の半導体集積回路
装置は、半導体基板表面に形成された素子分離のための
第１の溝と第２の溝とを備え、前記第２の溝の深さは前
記第１の溝の深さよりも浅く、前記第１の溝には多結晶
半導体膜が充填され、前記第２の溝には絶縁膜が充填さ
れていることを特徴とする。
装置は、半導体基板表面に形成された素子分離のための
第１の溝と第２の溝とを備え、前記第２の溝の深さは前
記第１の溝の深さよりも浅く、前記第１の溝には多結晶
半導体膜が充填され、前記第２の溝には絶縁膜が充填さ
れていることを特徴とする。
【００１５】前記のような半導体集積回路装置によれ
ば、第１の溝の溝内のボイド状の空洞の発生を防止で
き、第２の溝の溝上の導電膜と半導体基板間との寄生容
量を低減することができる。
ば、第１の溝の溝内のボイド状の空洞の発生を防止で
き、第２の溝の溝上の導電膜と半導体基板間との寄生容
量を低減することができる。
【００１６】前記第２番目の半導体集積回路装置におい
ては、半導体基板表面に複数のバイポーラトランジスタ
と複数のＭＯＳトランジスタとが形成され、前記第１の
溝が前記バイポーラトランジスタとこれと隣接する素子
との分離のために形成され、前記第２の溝が前記ＭＯＳ
トランジスタ間の素子分離のために形成されていること
が好ましい。
ては、半導体基板表面に複数のバイポーラトランジスタ
と複数のＭＯＳトランジスタとが形成され、前記第１の
溝が前記バイポーラトランジスタとこれと隣接する素子
との分離のために形成され、前記第２の溝が前記ＭＯＳ
トランジスタ間の素子分離のために形成されていること
が好ましい。
【００１７】また、前記第１の溝の下部に多結晶半導体
膜が充填され、前記第１の溝の上部に絶縁膜が充填され
ていることが好ましい。前記のような半導体集積回路装
置によれば、第１の溝の溝内のボイド状の空洞の発生を
防止でき、第１の溝の溝上の導電膜と半導体基板間との
寄生容量及び第２の溝の溝上の導電膜と半導体基板間と
の寄生容量を低減することができる。
膜が充填され、前記第１の溝の上部に絶縁膜が充填され
ていることが好ましい。前記のような半導体集積回路装
置によれば、第１の溝の溝内のボイド状の空洞の発生を
防止でき、第１の溝の溝上の導電膜と半導体基板間との
寄生容量及び第２の溝の溝上の導電膜と半導体基板間と
の寄生容量を低減することができる。
【００１８】また、前記第１の溝の深さが３〜５μｍ程
度で、前記第２の溝の深さが０．３〜１μｍ程度である
ことが好ましい。前記第１番目及び第２番目の半導体集
積回路装置においては、前記多結晶半導体膜がポリシリ
コン膜で、前記絶縁膜がＣＶＤ酸化膜であることが好ま
しい。
度で、前記第２の溝の深さが０．３〜１μｍ程度である
ことが好ましい。前記第１番目及び第２番目の半導体集
積回路装置においては、前記多結晶半導体膜がポリシリ
コン膜で、前記絶縁膜がＣＶＤ酸化膜であることが好ま
しい。
【００１９】
【発明の実施の形態】以下、本発明の半導体集積回路装
置の一実施形態について、図面を参照しながら説明す
る。
置の一実施形態について、図面を参照しながら説明す
る。
【００２０】（実施の形態１）図１は、本発明の実施形
態１に係る半導体集積回路装置の断面図である。Ｐ型シ
リコン基板１０１は不純物のホウ素が１×１０15ｃｍ-3
程度導入された面方位が（１００）のシリコン基板であ
る。Ｎ型埋込み層１０２ａ、１０２ｂは表面濃度が１×
１０19ｃｍ-3程度で接合深さが１μｍ程度の砒素または
アンチモンの不純物による拡散層である。また、Ｎ型エ
ピタキシャル層１０３ａ、１０３ｂはリンまたは砒素の
不純物が１×１０16ｃｍ-3程度導入された厚さ１μｍ程
度のエピタキシャル層である。
態１に係る半導体集積回路装置の断面図である。Ｐ型シ
リコン基板１０１は不純物のホウ素が１×１０15ｃｍ-3
程度導入された面方位が（１００）のシリコン基板であ
る。Ｎ型埋込み層１０２ａ、１０２ｂは表面濃度が１×
１０19ｃｍ-3程度で接合深さが１μｍ程度の砒素または
アンチモンの不純物による拡散層である。また、Ｎ型エ
ピタキシャル層１０３ａ、１０３ｂはリンまたは砒素の
不純物が１×１０16ｃｍ-3程度導入された厚さ１μｍ程
度のエピタキシャル層である。
【００２１】溝１０４は、素子分離のための溝であり、
Ｎ型エピタキシャル層１０３ａ、１０３ｂの表面からＰ
型シリコン基板１０１に到達するように掘られている。
溝幅は１μｍ程度で、溝の深さは３〜５μｍ程度であ
る。溝１０４の底面に接するＰ型シリコン基板１０１中
には、Ｐ型チャネルストッパ層１０５が形成されてお
り、溝１０４の底面に接する部分のホウ素の不純物濃度
が１×１０17ｃｍ-3程度で、拡散深さは１μｍ程度であ
る。溝１０４の側面および底面を熱酸化して形成された
酸化膜１０６の厚さは１００ｎｍ程度である。
Ｎ型エピタキシャル層１０３ａ、１０３ｂの表面からＰ
型シリコン基板１０１に到達するように掘られている。
溝幅は１μｍ程度で、溝の深さは３〜５μｍ程度であ
る。溝１０４の底面に接するＰ型シリコン基板１０１中
には、Ｐ型チャネルストッパ層１０５が形成されてお
り、溝１０４の底面に接する部分のホウ素の不純物濃度
が１×１０17ｃｍ-3程度で、拡散深さは１μｍ程度であ
る。溝１０４の側面および底面を熱酸化して形成された
酸化膜１０６の厚さは１００ｎｍ程度である。
【００２２】溝１０４の底面から３〜４μｍ程度の下部
はポリシリコン膜１０７で埋め込まれ、溝１０４の上部
の深さ０．３〜１μｍ程度がＣＶＤ酸化膜１０８で埋め
込まれている。減圧ＣＶＤで成長したポリシリコン膜は
成長時の溝の充填率が良好であり、またＣＶＤ酸化膜１
０８で充填する溝１０４の上部の深さの溝１０４の幅に
対するアスペクト比を１程度以下にすることにより、ボ
イド状の空洞の発生を防止できる。 深さ５μｍ程度に
溝１０４が掘られることにより、１×１０15ｃｍ-3程度
のＰ型シリコン基板１０１中での溝１０４の深さが３μ
ｍ程度となる。さらに、不純物濃度が１×１０17ｃｍ-3
程度のＰ型チャネルストッパ層１０５が形成されている
ことから、溝１０４で隔てられた第１のＮ型島領域１０
９と第２のＮ型島領域１１０との間の素子分離耐圧は、
１０Ｖ以上となる。
はポリシリコン膜１０７で埋め込まれ、溝１０４の上部
の深さ０．３〜１μｍ程度がＣＶＤ酸化膜１０８で埋め
込まれている。減圧ＣＶＤで成長したポリシリコン膜は
成長時の溝の充填率が良好であり、またＣＶＤ酸化膜１
０８で充填する溝１０４の上部の深さの溝１０４の幅に
対するアスペクト比を１程度以下にすることにより、ボ
イド状の空洞の発生を防止できる。 深さ５μｍ程度に
溝１０４が掘られることにより、１×１０15ｃｍ-3程度
のＰ型シリコン基板１０１中での溝１０４の深さが３μ
ｍ程度となる。さらに、不純物濃度が１×１０17ｃｍ-3
程度のＰ型チャネルストッパ層１０５が形成されている
ことから、溝１０４で隔てられた第１のＮ型島領域１０
９と第２のＮ型島領域１１０との間の素子分離耐圧は、
１０Ｖ以上となる。
【００２３】また、溝１０４の上部が厚さ０．３〜１μ
ｍ程度のＣＶＤ酸化膜１０８で埋め込まれていることか
ら、溝１０４上の配線（図示せず）とＰ型シリコン基板
１０１との間の寄生容量も、溝１０４にポリシリコン膜
だけを充填する場合に比較して低減できる。
ｍ程度のＣＶＤ酸化膜１０８で埋め込まれていることか
ら、溝１０４上の配線（図示せず）とＰ型シリコン基板
１０１との間の寄生容量も、溝１０４にポリシリコン膜
だけを充填する場合に比較して低減できる。
【００２４】図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）
は、本発明の実施形態１に係る半導体集積回路装置の工
程順断面図である。まず、図２（ａ）に示した工程で
は、ホウ素を導入した面方位が（１００）のＰ型シリコ
ン基板２０１の表面全面に、砒素またはアンチモンをド
ーズ量１×１０15ｃｍ-2程度、注入エネルギー４０Ｋｅ
Ｖ程度でイオン注入する。その後、１１５０℃程度で３
０分程度の熱処理を行い、表面濃度が１×１０19ｃｍ-2
程度で接合深さが１μｍ程度のＮ型埋込み層２０２を形
成する。
は、本発明の実施形態１に係る半導体集積回路装置の工
程順断面図である。まず、図２（ａ）に示した工程で
は、ホウ素を導入した面方位が（１００）のＰ型シリコ
ン基板２０１の表面全面に、砒素またはアンチモンをド
ーズ量１×１０15ｃｍ-2程度、注入エネルギー４０Ｋｅ
Ｖ程度でイオン注入する。その後、１１５０℃程度で３
０分程度の熱処理を行い、表面濃度が１×１０19ｃｍ-2
程度で接合深さが１μｍ程度のＮ型埋込み層２０２を形
成する。
【００２５】次に、Ｐ型シリコン基板２０１の表面に、
厚さが１μｍ程度でリンあるいは砒素の不純物を１×１
０16ｃｍ-3程度導入したＮ型エピタキシャル層２０３を
成長させる。Ｎ型エピタキシャル層２０３はジクロール
シランと、不純物が砒素の場合アルシンとの混合ガスを
用いて、温度が１０５０℃、圧力が８０×１３３．３２
２Ｐａ程度で成長する。
厚さが１μｍ程度でリンあるいは砒素の不純物を１×１
０16ｃｍ-3程度導入したＮ型エピタキシャル層２０３を
成長させる。Ｎ型エピタキシャル層２０３はジクロール
シランと、不純物が砒素の場合アルシンとの混合ガスを
用いて、温度が１０５０℃、圧力が８０×１３３．３２
２Ｐａ程度で成長する。
【００２６】次に、図２（ｂ）に示した工程では、フォ
トリソグラフィにより素子分離領域を開口したレジスト
パターン（図示せず）をマスクとして、塩素と臭化水素
と酸素の混合ガス中でＮ型エピタキシャル層２０３ａ、
２０３ｂ、Ｎ型埋め込み層２０２ａ、２０２ｂ、及びＰ
型シリコン基板２０１を異方性エッチングする。このエ
ッチングにより幅１μｍ程度で深さ３〜５μｍ程度の溝
２０５が、Ｐ型シリコン基板２０１に到達するように形
成する。
トリソグラフィにより素子分離領域を開口したレジスト
パターン（図示せず）をマスクとして、塩素と臭化水素
と酸素の混合ガス中でＮ型エピタキシャル層２０３ａ、
２０３ｂ、Ｎ型埋め込み層２０２ａ、２０２ｂ、及びＰ
型シリコン基板２０１を異方性エッチングする。このエ
ッチングにより幅１μｍ程度で深さ３〜５μｍ程度の溝
２０５が、Ｐ型シリコン基板２０１に到達するように形
成する。
【００２７】次に、溝２０５を選択的にエッチングした
際に用いたレジストパターンをマスクとして、ホウ素を
ドーズ量１×１０13ｃｍ-2程度、注入エネルギー４０Ｋ
ｅＶ程度でイオン注入し、Ｐ型チャネルストッパ層２０
６を溝２０５の底部に接するＰ型シリコン基板２０１中
に形成する。その後、酸素ガス雰囲気中でのプラズマア
ッシングによりレジストを除去する。
際に用いたレジストパターンをマスクとして、ホウ素を
ドーズ量１×１０13ｃｍ-2程度、注入エネルギー４０Ｋ
ｅＶ程度でイオン注入し、Ｐ型チャネルストッパ層２０
６を溝２０５の底部に接するＰ型シリコン基板２０１中
に形成する。その後、酸素ガス雰囲気中でのプラズマア
ッシングによりレジストを除去する。
【００２８】さらに、酸素雰囲気中での９００℃、３０
分程度の酸化により、溝２０５の側面および底面、Ｎ型
エピタキシャル層２０３ａ、２０３ｂ表面に酸化膜２０
４、２０７を形成する。この酸化の熱処理により、Ｐ型
チャネルストッパ層２０６は、溝２０５の底部に接する
部分での不純物濃度が１×１０17ｃｍ-3程度で拡散深さ
が１μｍ程度となる。
分程度の酸化により、溝２０５の側面および底面、Ｎ型
エピタキシャル層２０３ａ、２０３ｂ表面に酸化膜２０
４、２０７を形成する。この酸化の熱処理により、Ｐ型
チャネルストッパ層２０６は、溝２０５の底部に接する
部分での不純物濃度が１×１０17ｃｍ-3程度で拡散深さ
が１μｍ程度となる。
【００２９】次に、図２（ｃ）に示した工程では、シラ
ンガスを用いた減圧ＣＶＤ法によりポリシリコン膜２０
８を１μｍ程度の厚さで、Ｎ型エピタキシャル層２０３
ａ、２０３ｂ表面の酸化膜２０７上全面に成長させる。
このポリシリコン膜２０８が成長したときの膜厚を、溝
２０５の幅（本実施形態では１μｍ程度）と同程度にす
ることにより、溝２０５に十分埋め込むと同時に、成長
後のポリシリコン膜２０８の表面を十分平坦化でき、良
好な充填形状が可能になる。
ンガスを用いた減圧ＣＶＤ法によりポリシリコン膜２０
８を１μｍ程度の厚さで、Ｎ型エピタキシャル層２０３
ａ、２０３ｂ表面の酸化膜２０７上全面に成長させる。
このポリシリコン膜２０８が成長したときの膜厚を、溝
２０５の幅（本実施形態では１μｍ程度）と同程度にす
ることにより、溝２０５に十分埋め込むと同時に、成長
後のポリシリコン膜２０８の表面を十分平坦化でき、良
好な充填形状が可能になる。
【００３０】次に、図３（ａ）に示した工程では、フッ
化硫黄と塩化フロン系の混合ガス中でのドライエッチン
グにより、Ｎ型エピタキシャル層２０３ａ、２０３ｂの
表面の酸化膜２０７上に形成されたポリシリコン膜２０
８を除去し、さらに溝２０５中に埋め込まれた部分の
内、上部１μｍ程度のポリシリコン膜２０８を除去する
ことにより、深さ３〜５μｍ程度の溝２０５の下部３〜
４μｍ程度を充填するポリシリコン膜２０９を形成す
る。
化硫黄と塩化フロン系の混合ガス中でのドライエッチン
グにより、Ｎ型エピタキシャル層２０３ａ、２０３ｂの
表面の酸化膜２０７上に形成されたポリシリコン膜２０
８を除去し、さらに溝２０５中に埋め込まれた部分の
内、上部１μｍ程度のポリシリコン膜２０８を除去する
ことにより、深さ３〜５μｍ程度の溝２０５の下部３〜
４μｍ程度を充填するポリシリコン膜２０９を形成す
る。
【００３１】次に、図３（ｂ）に示した工程では、Ｎ型
エピタキシャル層２０３ａ、２０３ｂの表面の酸化膜２
０７上全面に、ＴＥＯＳと酸素との混合ガス中での温度
７００℃程度での減圧ＣＶＤにより、厚さ０．３〜１μ
ｍ程度のＣＶＤ酸化膜２１０を成長させる。その後、Ｃ
ＶＤ酸化膜２１０上の全面にＣＶＤ酸化膜２１０を平坦
化するためにレジスト２１１を厚さ２μｍ程度で塗布す
る。
エピタキシャル層２０３ａ、２０３ｂの表面の酸化膜２
０７上全面に、ＴＥＯＳと酸素との混合ガス中での温度
７００℃程度での減圧ＣＶＤにより、厚さ０．３〜１μ
ｍ程度のＣＶＤ酸化膜２１０を成長させる。その後、Ｃ
ＶＤ酸化膜２１０上の全面にＣＶＤ酸化膜２１０を平坦
化するためにレジスト２１１を厚さ２μｍ程度で塗布す
る。
【００３２】次に、図３（ｃ）に示した工程では、フロ
ン、アルゴン、及び酸素の混合ガス中でのドライエッチ
ングにより、レジスト２１１に続いて、Ｎ型エピタキシ
ャル層２０３ａ、２０３ｂ表面の酸化膜２０７上のＣＶ
Ｄ酸化膜２１０を除去することにより、溝２０５の上部
を充填するＣＶＤ酸化膜２１２を形成する。
ン、アルゴン、及び酸素の混合ガス中でのドライエッチ
ングにより、レジスト２１１に続いて、Ｎ型エピタキシ
ャル層２０３ａ、２０３ｂ表面の酸化膜２０７上のＣＶ
Ｄ酸化膜２１０を除去することにより、溝２０５の上部
を充填するＣＶＤ酸化膜２１２を形成する。
【００３３】溝２０５の上部０．３〜１μｍ程度のみを
ＣＶＤ酸化膜２１２で充填することから、ＣＶＤ酸化膜
２１２で充填する溝２０５の上部の深さの溝２０５の幅
に対するアスペクト比を１程度以下にできるので、ボイ
ド状の空洞の発生を防止することができ、製造歩留まり
の低下や信頼性の低下を防止することができる。また、
溝２０５上の配線（図示せず）とＰ型シリコン基板２０
１との間の寄生容量も、溝２０５をポリシリコン膜だけ
で充填する場合に比較して低減できる。
ＣＶＤ酸化膜２１２で充填することから、ＣＶＤ酸化膜
２１２で充填する溝２０５の上部の深さの溝２０５の幅
に対するアスペクト比を１程度以下にできるので、ボイ
ド状の空洞の発生を防止することができ、製造歩留まり
の低下や信頼性の低下を防止することができる。また、
溝２０５上の配線（図示せず）とＰ型シリコン基板２０
１との間の寄生容量も、溝２０５をポリシリコン膜だけ
で充填する場合に比較して低減できる。
【００３４】（実施の形態２）次に、本発明の実施形態
２について、図面を参照しながら説明する。図４は本発
明の実施形態２に係る半導体集積回路装置の断面図であ
る。実施形態１と同様に、Ｐ型シリコン基板３０１表面
のＮ型埋込み層３１１ａ〜３１１ｃは、表面濃度が１×
１０19ｃｍ-3程度で接合深さが１μｍ程度の拡散層であ
る。Ｎ型エピタキシャル層３１２は、不純物が１×１０
16ｃｍ-3程度導入された厚さ１μｍ程度のエピタキシャ
ル層である。バイポーラトランジスタ分離のための溝３
０５ａ、３０５ｂは幅１μｍ程度で深さ３〜５μｍ程度
であり、Ｎ型エピタキシャル層３１２の表面からＰ型シ
リコン基板３０１に到達するように掘られている。
２について、図面を参照しながら説明する。図４は本発
明の実施形態２に係る半導体集積回路装置の断面図であ
る。実施形態１と同様に、Ｐ型シリコン基板３０１表面
のＮ型埋込み層３１１ａ〜３１１ｃは、表面濃度が１×
１０19ｃｍ-3程度で接合深さが１μｍ程度の拡散層であ
る。Ｎ型エピタキシャル層３１２は、不純物が１×１０
16ｃｍ-3程度導入された厚さ１μｍ程度のエピタキシャ
ル層である。バイポーラトランジスタ分離のための溝３
０５ａ、３０５ｂは幅１μｍ程度で深さ３〜５μｍ程度
であり、Ｎ型エピタキシャル層３１２の表面からＰ型シ
リコン基板３０１に到達するように掘られている。
【００３５】一方、バイポーラトランジスタ内分離のた
めの溝３０７やＭＯＳトランジスタ間分離のための溝３
０６ａ、３０６ｂは幅１μｍ程度で深さ０．３〜１μｍ
程度であり、Ｎ型エピタキシャル層３１２中に掘られて
いる。バイポーラトランジスタ分離のための溝３０５
ａ、３０５ｂの底面に接するＰ型シリコン基板３０１中
には、バイポーラトランジスタ間分離のための溝３０５
ａ、３０５ｂの底面に接する部分の不純物濃度が１×１
０17ｃｍ-3程度で拡散深さが１μｍ程度のＰ型チャネル
ストッパ層３０８ａ、３０８ｂが形成されている。
めの溝３０７やＭＯＳトランジスタ間分離のための溝３
０６ａ、３０６ｂは幅１μｍ程度で深さ０．３〜１μｍ
程度であり、Ｎ型エピタキシャル層３１２中に掘られて
いる。バイポーラトランジスタ分離のための溝３０５
ａ、３０５ｂの底面に接するＰ型シリコン基板３０１中
には、バイポーラトランジスタ間分離のための溝３０５
ａ、３０５ｂの底面に接する部分の不純物濃度が１×１
０17ｃｍ-3程度で拡散深さが１μｍ程度のＰ型チャネル
ストッパ層３０８ａ、３０８ｂが形成されている。
【００３６】前記の溝３０５ａ、３０５ｂ、溝３０７、
及び溝３０６ａ、３０６ｂの側面および底面を熱酸化し
て酸化膜３２１ａ〜３２１ｅが形成され、これらの厚さ
は１００ｎｍ程度である。
及び溝３０６ａ、３０６ｂの側面および底面を熱酸化し
て酸化膜３２１ａ〜３２１ｅが形成され、これらの厚さ
は１００ｎｍ程度である。
【００３７】バイポーラトランジスタ分離のための溝３
０５ａ、３０５ｂには、各溝の底から３〜４μｍ程度の
下部は、それぞれポリシリコン膜３２２ａ、３２２ｂが
埋め込まれている。また、溝３０５ａ、３０５ｂの上部
の深さ０．３〜１μｍ程度の部分と、バイポーラトラン
ジスタ内分離のための溝３０７と、ＭＯＳトランジスタ
間分離のための溝３０６ａ、３０６ｂとは、それぞれＣ
ＶＤ酸化膜３２３ａ〜３２３ｅが埋め込まれている。
０５ａ、３０５ｂには、各溝の底から３〜４μｍ程度の
下部は、それぞれポリシリコン膜３２２ａ、３２２ｂが
埋め込まれている。また、溝３０５ａ、３０５ｂの上部
の深さ０．３〜１μｍ程度の部分と、バイポーラトラン
ジスタ内分離のための溝３０７と、ＭＯＳトランジスタ
間分離のための溝３０６ａ、３０６ｂとは、それぞれＣ
ＶＤ酸化膜３２３ａ〜３２３ｅが埋め込まれている。
【００３８】このため、実施形態１と同様に、減圧ＣＶ
Ｄで成長したポリシリコン膜は成長したときの溝の充填
率が良好であり、またＣＶＤ酸化膜３２３ａ〜３２３ｅ
を充填する各溝深さの各溝幅に対するアスペクト比を１
程度以下にすることにより、ボイド状の空洞の発生を防
止することができる。また、各溝には厚さ０．３〜１μ
ｍ程度のＣＶＤ酸化膜３２３ａ〜３２３ｅが埋め込まれ
ているので、各溝上の配線（図示せず）とＰ型シリコン
基板３０１との間の寄生容量も、各溝をポリシリコン膜
だけで充填する場合に比較して低減できる。
Ｄで成長したポリシリコン膜は成長したときの溝の充填
率が良好であり、またＣＶＤ酸化膜３２３ａ〜３２３ｅ
を充填する各溝深さの各溝幅に対するアスペクト比を１
程度以下にすることにより、ボイド状の空洞の発生を防
止することができる。また、各溝には厚さ０．３〜１μ
ｍ程度のＣＶＤ酸化膜３２３ａ〜３２３ｅが埋め込まれ
ているので、各溝上の配線（図示せず）とＰ型シリコン
基板３０１との間の寄生容量も、各溝をポリシリコン膜
だけで充填する場合に比較して低減できる。
【００３９】ここで、バイポーラトランジスタ分離のた
めの溝３０５ａ、３０５ｂにより分離された領域には、
ＮＰＮトランジスタ３０２が形成されている。このＮＰ
Ｎトランジスタ３０２は、ベース層３３５、表面の酸化
膜３３６ａ、３３６ｂ、ベース層３３５中に形成された
エミッタ層３５５、エミッタ層３５５上に形成されたエ
ミッタ電極開口３４１、エミッタ電極開口３４１上にポ
リシリコンで形成されたエミッタ電極３４２、外部ベー
ス層３５３、及びコレクタコンタクト層３５１により構
成されている。
めの溝３０５ａ、３０５ｂにより分離された領域には、
ＮＰＮトランジスタ３０２が形成されている。このＮＰ
Ｎトランジスタ３０２は、ベース層３３５、表面の酸化
膜３３６ａ、３３６ｂ、ベース層３３５中に形成された
エミッタ層３５５、エミッタ層３５５上に形成されたエ
ミッタ電極開口３４１、エミッタ電極開口３４１上にポ
リシリコンで形成されたエミッタ電極３４２、外部ベー
ス層３５３、及びコレクタコンタクト層３５１により構
成されている。
【００４０】溝３０５ａ、３０５ｂはＰ型シリコン基板
３０１に到達するように形成されているので、ＮＰＮト
ランジスタ３０２は、Ｎ型島領域として完全に周辺から
分離されている。また、バイポーラトランジスタ内分離
のための溝３０７によって、ＮＰＮトランジスタ３０２
内のベース層３３５とコレクタコンタクト層３５１とが
分離されている。この分離は、表面付近での寄生素子の
動作やチャネル性のリークを抑えるための分離であり、
溝３０７はＮ型エピタキシャル層３１２の表面にのみ形
成されている。
３０１に到達するように形成されているので、ＮＰＮト
ランジスタ３０２は、Ｎ型島領域として完全に周辺から
分離されている。また、バイポーラトランジスタ内分離
のための溝３０７によって、ＮＰＮトランジスタ３０２
内のベース層３３５とコレクタコンタクト層３５１とが
分離されている。この分離は、表面付近での寄生素子の
動作やチャネル性のリークを抑えるための分離であり、
溝３０７はＮ型エピタキシャル層３１２の表面にのみ形
成されている。
【００４１】また、ＭＯＳトランジスタ間分離のための
溝３０６ａ、３０６ｂで素子分離された領域には、第１
のＰｃｈＭＯＳトランジスタ３０３及び第２のＰｃｈＭ
ＯＳトランジスタ３０４が形成されている。
溝３０６ａ、３０６ｂで素子分離された領域には、第１
のＰｃｈＭＯＳトランジスタ３０３及び第２のＰｃｈＭ
ＯＳトランジスタ３０４が形成されている。
【００４２】第１のＰｃｈＭＯＳトランジスタ３０３
は、Ｎ型ウエル層３３１ａ、Ｐｃｈしきい値制御注入層
３３３ａ、ゲート酸化膜３３７ａ、ゲート酸化膜３３７
ａ上に形成されたポリシリコンからなるゲート電極３４
３ａ、ＰｃｈＳ／Ｄ層３５４ａにより構成されている。
は、Ｎ型ウエル層３３１ａ、Ｐｃｈしきい値制御注入層
３３３ａ、ゲート酸化膜３３７ａ、ゲート酸化膜３３７
ａ上に形成されたポリシリコンからなるゲート電極３４
３ａ、ＰｃｈＳ／Ｄ層３５４ａにより構成されている。
【００４３】また、第２のＰｃｈＭＯＳトランジスタ３
０４は、Ｎ型ウエル層３３１ｂ、Ｐｃｈしきい値制御注
入層３３３ｂ、ゲート酸化膜３３７ｂ、ゲート酸化膜３
３７ｂ上に形成されたポリシリコンからなるゲート電極
３４３ｂ、ＰｃｈＳ／Ｄ層３５４ｂにより構成されてい
る。また、ＭＯＳトランジスタ間分離のための溝３０６
ａ、３０６ｂも、Ｎ型エピタキシャル層３１２の表面に
のみ形成されている。
０４は、Ｎ型ウエル層３３１ｂ、Ｐｃｈしきい値制御注
入層３３３ｂ、ゲート酸化膜３３７ｂ、ゲート酸化膜３
３７ｂ上に形成されたポリシリコンからなるゲート電極
３４３ｂ、ＰｃｈＳ／Ｄ層３５４ｂにより構成されてい
る。また、ＭＯＳトランジスタ間分離のための溝３０６
ａ、３０６ｂも、Ｎ型エピタキシャル層３１２の表面に
のみ形成されている。
【００４４】以上のように、本実施形態によれば、素子
分離の溝のボイド状の空洞の発生を防止することによ
り、製造歩留まりの低下や信頼性の低下を防止でき、さ
らに配線と基板間の寄生容量を低減できるバイポーラト
ランジスタ間の分離用とＭＯＳトランジスタ間の分離用
の２種類の素子分離用溝を有するＢｉ−ＣＭＯＳ集積回
路装置が得られる。
分離の溝のボイド状の空洞の発生を防止することによ
り、製造歩留まりの低下や信頼性の低下を防止でき、さ
らに配線と基板間の寄生容量を低減できるバイポーラト
ランジスタ間の分離用とＭＯＳトランジスタ間の分離用
の２種類の素子分離用溝を有するＢｉ−ＣＭＯＳ集積回
路装置が得られる。
【００４５】
【発明の効果】以上のように本発明の半導体集積回路装
置によれば、半導体基板表面に形成された素子分離のた
めの溝内に多結晶半導体膜と絶縁膜とを備えることによ
り、溝内のボイドの発生を防止して、かつ配線や半導体
膜と基板間の寄生容量を低減できる。
置によれば、半導体基板表面に形成された素子分離のた
めの溝内に多結晶半導体膜と絶縁膜とを備えることによ
り、溝内のボイドの発生を防止して、かつ配線や半導体
膜と基板間の寄生容量を低減できる。
【００４６】また、半導体基板表面に形成された素子分
離のための第１の溝と第２の溝とを備え、第２の溝の深
さは第１の溝の深さよりも浅く、第１の溝には多結晶半
導体膜が充填され、記第２の溝には絶縁膜が充填されて
いることにより、溝内のボイドの発生を防止して、かつ
配線や半導体膜と基板間の寄生容量を低減できる複数の
バイポーラトランジスタと複数のＭＯＳトランジスタと
を備えた半導体集積回路装置を得ることができる。
離のための第１の溝と第２の溝とを備え、第２の溝の深
さは第１の溝の深さよりも浅く、第１の溝には多結晶半
導体膜が充填され、記第２の溝には絶縁膜が充填されて
いることにより、溝内のボイドの発生を防止して、かつ
配線や半導体膜と基板間の寄生容量を低減できる複数の
バイポーラトランジスタと複数のＭＯＳトランジスタと
を備えた半導体集積回路装置を得ることができる。
【図１】本発明の実施形態１に係る半導体集積回路装置
の断面図
の断面図
【図２】本発明の実施形態１に係る半導体集積回路装置
の工程順断面図
の工程順断面図
【図３】本発明の実施形態１に係る半導体集積回路装置
の工程順断面図
の工程順断面図
【図４】本発明の実施形態２に係る半導体集積回路装置
の断面図
の断面図
【図５】従来の半導体集積回路装置の一例の断面図
【図６】従来の半導体集積回路装置の一例の工程順断面
図。
図。
１０１ Ｐ型シリコン基板 １０２ａ，１０２ｂ Ｎ型埋込み層 １０３ａ，１０３ｂ Ｎ型エピタキシャル層 １０４ 溝 １０５ Ｐ型チャネルストッパ層 １０６ 酸化膜 １０７ ポリシリコン膜 １０８ ＣＶＤ酸化膜 １０９ 第１のＮ型島領域 １１０ 第２のＮ型島領域 ２０１ Ｐ型シリコン基板 ２０２，２０２ａ，２０２ｂ Ｎ型埋込み層 ２０３，２０３ａ，２０３ｂ Ｎ型エピタキシャル層 ２０４，２０７ 酸化膜 ２０５ 溝 ２０６ Ｐ型チャネルストッパ層 ２０８，２０９ ポリシリコン膜 ２１０，２１２ ＣＶＤ酸化膜 ２１１ レジスト ２１３ 第１のＮ型島領域 ２１４ 第２のＮ型島領域 ３０１ Ｐ型シリコン基板 ３０２ ＮＰＮトランジスタ ３０３ 第１のＰｃｈＭＯＳトランジスタ ３０４ 第２のＰｃｈＭＯＳトランジスタ ３１１ａ，３１１ｂ，３１１ｃ Ｎ型埋込み層 ３１２ Ｎ型エピタキシャル層 ３０５ａ，３０５ｂ バイポーラトランジスタ分離のた
めの溝 ３０７ バイポーラトランジスタ内分離のための溝 ３０６ａ、３０６ｂ ＭＯＳトランジスタ分離のための
溝 ３０８ａ、３０８ｂ Ｐ型チャネルストッパ層 ３２１ａ，３２１ｂ，３２１ｃ，３２１ｄ，３２１ｅ
酸化膜 ３２２ａ，３２２ｂ ポリシリコン膜 ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄ，３２３ｅ
ＣＶＤ酸化膜 ３３１ａ，３３１ｂ Ｎ型ウエル層 ３３３ａ，３３３ｂ Ｐｃｈしき値制御注入層 ３３５ ベース層 ３３６ａ，３３６ｂ 酸化膜 ３３７ａ，３３７ｂ ゲート酸化膜 ３５５ エミッタ層 ３４１ エミッタ電極開口 ３４２ エミッタ電極 ３４３ａ，３４３ｂ ゲート電極 ３５３ 外部ベース層 ３５４ａ，３５４ｂ ＰｃｈＳ／Ｄ層 ３５１ コレクタコンタクト層
めの溝 ３０７ バイポーラトランジスタ内分離のための溝 ３０６ａ、３０６ｂ ＭＯＳトランジスタ分離のための
溝 ３０８ａ、３０８ｂ Ｐ型チャネルストッパ層 ３２１ａ，３２１ｂ，３２１ｃ，３２１ｄ，３２１ｅ
酸化膜 ３２２ａ，３２２ｂ ポリシリコン膜 ３２３ａ，３２３ｂ，３２３ｃ，３２３ｄ，３２３ｅ
ＣＶＤ酸化膜 ３３１ａ，３３１ｂ Ｎ型ウエル層 ３３３ａ，３３３ｂ Ｐｃｈしき値制御注入層 ３３５ ベース層 ３３６ａ，３３６ｂ 酸化膜 ３３７ａ，３３７ｂ ゲート酸化膜 ３５５ エミッタ層 ３４１ エミッタ電極開口 ３４２ エミッタ電極 ３４３ａ，３４３ｂ ゲート電極 ３５３ 外部ベース層 ３５４ａ，３５４ｂ ＰｃｈＳ／Ｄ層 ３５１ コレクタコンタクト層
Claims (7)
- 【請求項１】 半導体基板表面に形成された素子分離の
ための溝を備え、前記溝の下部には多結晶半導体膜が充
填され、前記溝の上部には絶縁膜が充填されていること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記溝の深さが３〜５μｍ程度で、前記
絶縁膜の深さが０．３〜１μｍ程度である請求項１に記
載の半導体集積回路装置 - 【請求項３】 半導体基板表面に形成された素子分離の
ための第１の溝と第２の溝とを備え、前記第２の溝の深
さは前記第１の溝の深さよりも浅く、前記第１の溝には
多結晶半導体膜が充填され、前記第２の溝には絶縁膜が
充填されていることを特徴とする半導体集積回路装置。 - 【請求項４】 半導体基板表面に複数のバイポーラトラ
ンジスタと複数のＭＯＳトランジスタとが形成され、前
記第１の溝が前記バイポーラトランジスタとこれと隣接
する素子との分離のために形成され、前記第２の溝が前
記ＭＯＳトランジスタ間の素子分離のために形成されて
いる請求項３に記載の半導体集積回路装置。 - 【請求項５】 前記第１の溝の下部に多結晶半導体膜が
充填され、前記第１の溝の上部に絶縁膜が充填されてい
る請求項３または４に記載の半導体集積回路装置。 - 【請求項６】 前記第１の溝の深さが３〜５μｍ程度
で、前記第２の溝の深さが０．３〜１μｍ程度である請
求項３から５のいずれかに記載の半導体集積回路装置 - 【請求項７】 前記多結晶半導体膜がポリシリコン膜
で、前記絶縁膜がＣＶＤ酸化膜である請求項１から６の
いずれかに記載の半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584797A JPH11176922A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584797A JPH11176922A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176922A true JPH11176922A (ja) | 1999-07-02 |
Family
ID=18293067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33584797A Pending JPH11176922A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176922A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055938A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20030043597A (ko) * | 2001-11-26 | 2003-06-02 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 |
| CN102928623A (zh) * | 2012-10-26 | 2013-02-13 | 中国科学院上海微系统与信息技术研究所 | 一种避免寄生电容结构的微加速度传感器及其制作方法 |
| JP5234886B2 (ja) * | 2004-10-25 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-12-05 JP JP33584797A patent/JPH11176922A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055938A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20030043597A (ko) * | 2001-11-26 | 2003-06-02 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 |
| JP5234886B2 (ja) * | 2004-10-25 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN102928623A (zh) * | 2012-10-26 | 2013-02-13 | 中国科学院上海微系统与信息技术研究所 | 一种避免寄生电容结构的微加速度传感器及其制作方法 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040318 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
Effective date: 20040513 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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| A02 | Decision of refusal |
Effective date: 20041129 Free format text: JAPANESE INTERMEDIATE CODE: A02 |