JPH11176856A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 実装したときの有効面積率を向上した半導体
装置の製造方法を提供する。 【解決手段】 少なくともアイランド３３とリード端子
３４を有するリードフレーム３０を準備する。リードフ
レーム３０の枠体部３２にはあらかじめ合わせマーク３
７を形成する。半導体チップ３９ダイボンド、ワイヤボ
ンドし、全ての半導体チップ３９を共通に樹脂４１でモ
ールドする。裏面側の樹脂４１を部分的に除去して、外
部接続用電極となる箇所の金属表面を露出する。枠体３
２の合わせマーク３７を利用して、半導体チップ３９の
周囲を囲むように樹脂４１を切断して、個々の半導体装
置に分割する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、実装面積を縮小して実装効率を向上できる半導体
装置に関する。

【０００２】

【従来の技術】ＩＣ、ディスクリート素子等の半導体素
子を製造する際には、図９（Ａ）に示すような封止技術
が主に用いられる。即ち、半導体チップ１をアイランド
２上に実装（ダイボンド）し、半導体チップ１の周辺に
配置したリード端子３とトランジスタ素子のベース電
極、エミッタ電極とをそれぞれボンディングワイヤー４
で電気的に接続（ワイヤボンド）し、半導体チップ１を
エポキシ樹脂等の熱硬化型樹脂４によるトランスファー
モールドによって、半導体チップ１とリード端子３の一
部を完全に被覆保護したものである。樹脂５の外部に導
出されたリード端子３はＺ字型に折り曲げられて表面実
装用途に適したものとしてある。

【０００３】例えばＮＰＮ型トランジスタ素子を形成し
た半導体チップ１を封止した場合は、アイランド２をコ
レクタ電極として３端子構造の半導体装置が提供され
る。尚、６は半導体チップ１を固着するための半田など
の接着剤である。上記の半導体装置の製造工程にあって
は、アイランド２とリード端子３は、銅素材または鉄素
材からなるフープ状あるいは短冊状のリードフレームの
状態で供給され、該リードフレームには例えば半導体装
置２０個分のアイランド２とリード端子３が形成されて
いる。

【０００４】また、上記の製造工程のトランスファーモ
ールドにあっては、図９（Ｂ）を参照して、上金型７及
び下金型８によって個々の半導体装置の外形形状に合致
した空間であるキャビティ９を構成し、該キャビティの
内部にダイボンド及びワイヤボンドを施したリードフレ
ームを設置し、この状態でキャビティ９内に樹脂を注入
することによりトランスファーモールドが行われる。更
に、樹脂封止した後に前記リードフレームからリード部
分他を切断することで半導体装置を個々の素子に分離し
ている。

【０００５】

【発明が解決しようとする課題】第１の課題：樹脂モー
ルドされた半導体装置は、通常、ガラスエポキシ基板等
のプリント基板に実装され、同じくプリント基板上に実
装された他の素子と電気的に接続することにより、所望
の回路網を構成する。この時、リード端子３が樹脂５の
外部に導出された半導体装置では、リード端子３の先端
から先端までの距離１０を実装面積として占有するの
で、実装面積が大きいという欠点がある。

【０００６】第２の課題：金型内に設置したときのリー
ドフレームとキャビティ９との位置合わせ精度はプラス
・マイナス５０μ程度が限界である。このため、アイラ
ンド２の大きさは前記合わせ精度を考慮した大きさに設
計しなければならない。従って、合わせ精度の問題は、
パッケージの外形寸法に対するアイランド２の寸法を小
さくし、これがパッケージの外形寸法に対して収納可能
な半導体チップ１の最大寸法に制限を与えていた。

【０００７】

【課題を解決するための手段】本発明は、半導体チップ
を固着する為の複数個の素子搭載部と、それらの周辺部
に配置され前記複数個の素子搭載部を保持する枠体部
と、該枠体部に形成した複数個の位置合わせマークと、
を少なくとも具備する基板を準備する工程と、前記基板
のアイランド上に前記半導体チップを搭載する工程と、
前記半導体チップを含め、前記複数個の素子搭載部を連
続した樹脂層で被覆する工程と、前記枠体部に形成した
位置合わせマークを基準として、前記樹脂層と前記基板
とをダイシングし、前記素子搭載部に搭載された半導体
チップを個々に分離して個別半導体素子を形成するもの
である。

【０００８】

【発明の実施の形態】以下に本発明の製造方法を詳細に
説明する。 第１工程：（図１） 先ず、リードフレーム３０を準備する。図１（Ａ）はリ
ードフレーム３０の平面図であり、図１（Ｂ）は図１
（Ａ）のＡＡ断面図である。

【０００９】本発明で用いられるリードフレーム３０
は、半導体チップを搭載するための多数の素子搭載部３
１、３１Ａ．．．．が行・列方向（又はそれらの一方方
向にのみ）に複数個繰り返しパターンで配置されてお
り、該多数個の素子搭載部３１は、それらの周囲を取り
囲む様に配置した枠体部３２によって保持されている。
素子搭載部３１は、半導体チップを固着するアイランド
３３と、外部接続用電極となる複数のリード端子３４を
少なくとも具備する。アイランド３３は連結バー３５に
よって互いに連結され、同じく連結バー３５によって枠
体部３２に連結されている。リード端子３４はアイラン
ド３３に連結されている。この時、特定のアイランド３
３に対しては、その隣に隣接するアイランド３３Ａに連
結保持されたリード端子３４が対応して１つの素子搭載
部３１を構成する。アイランド３３とリード端子３４と
の連結部分近傍のリード端子３４には、部分的に線幅を
細く加工した凹部３６を形成している。この様に素子搭
載部３１を行・列方向に複数配置することで、１本の短
冊状のリードフレーム３０に例えば１００個の素子搭載
部３１を配置する。

【００１０】素子搭載部３１群を取り囲む枠体部３２に
は、複数個の合わせマーク３７を形成する。合わせマー
ク３７は、貫通孔またはスタンピングによって部分的に
凹ませたもの等、製造工程における自動認識機能が働く
ものであればよい。また、形状も正方形、長方形、矩
形、円形等があげられる。そして、素子搭載部３１毎に
１個、または複数個毎に１個等間隔で配置する。

【００１１】上記のリードフレーム３０は、例えば、約
０．２ｍｍ厚の銅系の金属材料で形成された帯状あるい
は矩形状のリードフレーム用金属薄板を用意し、このリ
ードフレーム用金属薄板をエッチング加工またはスタン
ピング加工によって図示したパターンに開口することに
より得ることができる。尚、リードフレーム３０の板厚
は必要に応じて適宜に設定することができる。

【００１２】第２工程：（図２） 次に、リードフレーム３０に対してダイボンド工程とワ
イヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ
線断面図である。各アイランド３３、３３Ａの一主面上
にＡｇペースト、半田等の導電ペースト３８を塗布し、
その導電ペースト３８を介して各アイランド３３、３３
Ａ上に半導体チップ３９を固着する。各アイランド表面
に金メッキを行い、そのメッキ上に半導体チップを共晶
接続することも可能である。

【００１３】更に、半導体チップ３９の表面に形成され
たボンディングパッドと、これに対応するリード端子３
４とをワイヤ４０でワイヤボンディングする。ワイヤ４
０は例えば直径が２０μの金線から成る。ここで、ワイ
ヤ４０は各アイランド３３上に固着した半導体チップ３
９の表面電極と、その隣に隣接した他のアイランド３３
Ａから延在するリード端子３４とを接続する。半導体チ
ップ３９が固着されたアイランド３３の裏面は、係る半
導体チップ３９の外部接続用の電極として用いることが
できる。アイランド３３の裏面を接続用端子の１つとし
て用いる形態は、半導体チップ３９として例えばトラン
ジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向
になる半導体デバイス素子に適している。

【００１４】半導体チップ３９を固着するために塗布し
た導電性ペースト３８は、図２（Ａ）から明らかなよう
に、半導体チップ３９が固着されるアイランド３３上に
選択的に塗布形成する。リード端子３４上に導電性ペー
スト３８が付着すると、ワイヤボンディングを行う場合
に、ボンディング装置のキャピラリーの先端部分に導電
性ペーストがつまりボンディング不良が生じ生産性が低
下する恐れがあるためである。この様な問題がない場合
には、導電性ペーストを素子搭載部３１全面に塗布して
も良い。

【００１５】第３工程：（図３） 次に、全体を樹脂モールドする。図３（Ｂ）は図３
（Ａ）のＡＡ線断面図である。リードフレーム３０上に
エポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成
し、各素子搭載部３１、３１Ａ．．、半導体チップ３９
及びワイヤ４０を封止保護する。樹脂４１は、各半導体
チップ３９．．．を個別にパッケージングするものでは
なく、全ての半導体チップ３９を共通に被うように形成
する。また、リードフレーム３０の裏面側にも０．０５
ｍｍ程度の厚みで樹脂４１を被着する。これで、アイラ
ンド３３とリード端子３４は完全に樹脂４１内部に埋設
されることになる。

【００１６】この樹脂層４１は、射出成形用の上下金型
が形成する空間（キャビティ）内にリードフレーム３０
を設置し、該空間内にエポキシ樹脂を充填、成形する事
によって形成する。あるいは、枠体３２に高さ数ｍｍ、
幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれ
た領域を満たすように液状の樹脂を充填し、これを熱処
理で硬化したものであっても良い。

【００１７】第４工程：（図４） 次に、リードフレーム３０の裏面側の樹脂４１を部分的
に除去してスリット孔４２を形成する。図４（Ｂ）は図
４（Ａ）のＡＡ線断面図である。スリット孔４１は、後
で外部接続端子を構成する為に形成するものである。約
０．５ｍｍの幅を有し、ダイシング装置のブレードによ
って樹脂４２を切削することにより形成した。前記ブレ
ードには様々な板厚のものが準備されており、用いるブ
レードの板厚に応じて、１回であるいは複数回繰り返す
ことで所望の幅に形成する。この時、樹脂４１を切削す
ると同時にリード端子３４の裏面側も約０．１ｍｍ程切
削して、リードフレーム３０の金属表面を露出させる。
このスリット孔４２は、各リード端子３４にくさび状に
形成した「凹部３６」の付近に形成する。この時、凹部
３６は樹脂４１で被覆されて目視できないので、あらか
じめ形成した合わせマーク３７を位置基準として用い
る。そして、スリット孔４２の内部に露出したリード端
子３４の表面に半田メッキ等のメッキ層４３を形成す
る。このメッキ層４３は、リードフレーム３０を電極の
一方とする電解メッキ法により行われる。スリット孔４
２はリード端子３４の板厚の全部を切断していないの
で、アイランド３３とリード端子３４は未だ電気的な導
通が保たれている。更に各アイランド３３が連結バー３
５によって共通接続されている。このように露出した金
属表面のすべてが電気的に導通しているので、一回のメ
ッキ工程でメッキ層４３を形成することができる。

【００１８】第５工程：（図５） 次に、素子搭載部３１毎に樹脂層４１を切断して各々の
素子Ａ、素子Ｂ、素子Ｃ．．．．を分離する。即ち、ア
イランド３３とこの上に固着された半導体チップ３９に
接続されたリード端子３４を囲む領域（同図の切断ライ
ン４４）で切断することにより、素子搭載部３１毎に分
割した半導体装置を形成する。切断にはダイシング装置
が用いられ、ダイシング装置のブレードによって樹脂層
４１とリードフレーム３０とを同時に切断する。スリッ
ト孔４２が位置する箇所では、少なくともスリット孔４
２の側壁に付着したメッキ層４３を残すように形成す
る。この様に残存させたメッキ層４３は、半導体装置を
プリント基板上に実装する際に利用される。また、切断
したリード端子３４の他方はアイランド３３に連続する
突起部３３ａとして残存し、切断した連結バー３５はア
イランド３３に連続する突起部３３ｂとして残存する。
切断されたリード端子３４及び突起部３３ａ、３３ｂの
切断面は、樹脂層４１の切断面と同一平面を形成し、該
同一平面に露出する。ダイシング工程においては裏面側
（スリット孔４２を設けた側）にブルーシート（たとえ
ば、商品名：ＵＶシート、リンテック株式会社製）を貼
り付け、前記ダイシングブレードがブルーシートの表面
に到達するような切削深さで切断する。この時に、あら
かじめ形成した合わせマーク３７をダイシング装置側で
自動認識し、これを位置基準として用いてダイシングす
る。本実施の形態では、合わせマーク３７を長方形の形
状とし、該長方形の長辺を基準位置とした。更に、ダイ
シングブレードの板厚はスリット孔４２の幅よりも薄い
（例えば、幅０．１ｍｍ）ものを用い、スリット孔４２
の中心線に沿って、ダイシングブレードがリード端子３
３の凹部３６上を通過するようにダイシングした。これ
で、切断後のリード端子３３の先端部が先細りの形状と
なり、樹脂４１から容易には抜け落ちない形状に加工で
きる。

【００１９】図６は斯かる製造方法によって形成した完
成後の半導体装置を示す、（Ａ）断面図、（Ｂ）裏面
図、（Ｃ）側面図である。更に図７は、装置を裏面側か
らみたときの斜視図である。所望の能動素子を形成した
シリコン半導体チップ３９が導電性の接着剤によってア
イランド３３の一主面上に接着されている。リード端子
３４がアイランド３３とは離れた位置に複数本設けられ
ている。半導体チップ３９の表面部分に形成した電極パ
ッドとリード端子３４の表面とがボンディングワイヤ４
０によって電気的に接続される。半導体チップ３９とボ
ンディングワイヤ４０を含めて、アイランド３３とリー
ド端子３４が樹脂４１でモールドされて、大略直方体の
パッケージ形状を形成する。樹脂４１は熱硬化性エポキ
シ樹脂である。アイランド３３とリード端子３４は、厚
さが約０．２ｍｍの銅系の金属材料から成る。樹脂４１
の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０
ｍｍ×０．６ｍｍである。直方体のパッケージ外形を形
成する６面のうち、少なくとも側面４１ａ、４１ｂ、４
１ｃ、４１ｄは樹脂４１を切断した（第５工程参照）切
断面で構成される。該切断面に沿ってリード端子３４の
切断面が露出する。アイランド３３には切断されたリー
ド端子３４の名残である突起部３３ａと連結部３５の名
残である突起部３３ｂを有し、これらの突起部３３ａ、
３３ｂの切断面も露出する。

【００２０】図７を参照して、側面４１ｂ、４１ｄの裏
面側には第４工程で形成したスリット孔４２の名残であ
る段差部４５を有し、該段差部４５の表面にアイランド
３３の突出部３３ａの裏面側と、リード端子３４の裏面
側の一部が露出する。アイランド３３とリード端子３４
の露出した表面には半田メッキなどの金属メッキ層４３
が形成される。リード端子３４の露出部分とアイランド
３３の露出部との間は、樹脂４１で被覆される。

【００２１】この装置をプリント基板上に実装した状態
を図８に示す。実装基板２４上に形成した素子間接続用
のプリント配線２５に対して段差部４５に露出したリー
ド端子３４とアイランド３３の突起部３３ａを位置合わ
せし、半田２６等によって両者を接続する。この時、上
記の第５工程で形成した金属メッキ層４３が半田の塗れ
性を良好にする。

【００２２】以上の方法によって製造された半導体装置
は、以下のメリットを有する。本発明の製造方法によっ
て製造した半導体装置は、金属製リード端子がパッケー
ジから突出しないので、実装面積を半導体装置の大きさ
と同じ程度の大きさにすることができる。従って、半導
体装置の実装面積に対する能動部分（半導体チップ３９
のチップサイズを意味する）の比である実装有効面積
を、図９に示したものに比べて大幅に向上できる。これ
により、実装基板上に実装したときのデッドスペースを
小さくすることができ、実装基板の小型化に寄与するこ
とができる。

【００２３】分割された半導体装置の各外部接続用電極
の表面にはメッキ層４３が形成されているので、実装基
板上に半田固着した際に該半田が切断面の上部まで（ス
リット孔４２の側壁に相当する部分）容易に盛り上がっ
て半田フィレットを形成する。従って半田接合力が向上
し熱ストレス等の応力による劣化を防止することができ
る。

【００２４】この装置の外部接続端子は、段差部４５に
露出し、段差部４５と段差部４５との間の領域は樹脂４
１によって被覆されるので露出しない。従って実装基板
２４上に実装した際に半田２６と半田２６との距離を比
較的大きく設計でき、半田ブリッジによる外部接続端子
間の短絡事故を防止できる。分割された半導体装置のリ
ード端子３４の終端は、図６（Ｂ）に示すように、半導
体装置の終端部分でくさび状に形成されるために、リー
ド端子３４が樹脂層４１の側面から抜け落ちることを防
止している。尚くさび形状以外にも、コの字型に凹ませ
た形状でも良い。

【００２５】多数個の素子をまとめてパッケージングす
るので、個々にパッケージングする場合に比べて無駄に
する材料を少なくでき。材料費の低減につながるパッケ
ージの外形をダイシング装置のブレードで切断すること
により構成したので、リードフレーム３０のパターンに
対する樹脂４１外形の位置あわせ精度を向上できる。即
ち、トランスファーモールド技術によるモールド金型と
リードフレーム３０との合わせ精度がプラス・マイナス
５０μ程度であるのに対して、ダイシング装置によるダ
イシングブレードとリードフレーム３０との合わせ精度
はプラス・マイナス１０μ程度に小さくできる。合わせ
精度を小さくできることは、アイランド３３の面積を増
大して、搭載可能な半導体チップ３９のチップ面積を増
大できることを意味し、これも上記有効実装面積効率を
向上させる。この時、あらかじめリードフレーム３０の
外枠３２に位置あわせマーク３７を形成しておき、該マ
ーク３７を使用してダイシングを行うことにより、上記
ダイシング装置の合わせ精度を活用でき、樹脂４１外形
とアイランド３３などとの間隔を狭めることができるの
である。

【００２６】尚、上述した実施形態では、３端子用のリ
ードフレームを用いて説明をしたが、リード端子を３本
以上具備するような装置にも適用が可能である。また、
上述した実施形態では、各アイランドに１つの半導体チ
ップ３９を固着したが、１つのアイランドに、例えばト
ランジスタを複数個固着すること、及び、トタンジスタ
と縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も
可能である。

【００２７】さらに、本実施形態では、半導体チップ３
９にトランジスタを形成したが、例えば、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導
体チップであっても、本発明に応用できることは説明す
るまでもない。加えて、リード端子の本数を増大するこ
とでＢＩＰ、ＭＯＳ型等の集積回路等にも応用すること
ができる。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
リード端子３４がパッケージから突出しない半導体装置
を得ることができる。従って、半導体装置を実装したと
きのデッドスペースを削減し、高密度実装に適した半導
体装置を得ることができる。外部接続端子と外部接続端
子との間を樹脂層４１で被覆した構造にできるので、装
置を実装したときの半田ブリッジ等による端子間短絡の
事故を防止できる。

【００２９】パッケージの外形をダイシングブレードに
よる切断面で構成することにより、アイランド３３と樹
脂４１の端面との寸法精度を向上できる。従って、アイ
ランド３３の面積を増大して、収納可能な半導体チップ
３９のチップサイズを増大できる。リードフレーム３０
のパターン全体を樹脂４１で埋設したにもかかわらず、
あらかじめ枠体３２に合わせマーク３７を形成してお
き、これを位置基準としてダイシングするようにしたの
で、ダイシング装置の合わせ精度を最大限に活用するこ
とができる。

【図面の簡単な説明】

【図１】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。

【図２】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。

【図３】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。

【図４】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。

【図５】本発明の製造方法を説明する為の（Ａ）平面
図、（Ｂ）断面図である。

【図６】本発明の半導体装置を説明する為の（Ａ）断面
図、（Ｂ）裏面図、（Ｃ）側面図である。

【図７】本発明の半導体装置を裏面側からみた斜視図で
ある。

【図８】本発明の半導体装置を実装したときの状態を説
明する断面図である。

【図９】従来の半導体装置を説明する図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体チップを固着する為の複数個の素
   子搭載部と、それらの周辺部に配置され前記複数個の素
   子搭載部を保持する枠体部と、該枠体部に形成した複数
   個の位置合わせマークと、を少なくとも具備する基板を
   準備する工程と、 前記基板のアイランド上に前記半導体チップを搭載する
   工程と、 前記半導体チップを含め、前記複数個の素子搭載部を連
   続した樹脂層で被覆する工程と、 前記枠体部に形成した位置合わせマークを基準として、
   前記樹脂層と前記基板とをダイシングし、前記素子搭載
   部に搭載された半導体チップを個々に分離して半導体素
   子を形成することを特徴とする、半導体装置の製造方
   法。
2. 【請求項２】 前記基板がリードフレームであることを
   特徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記樹脂層を形成する工程がトランスフ
   ァーモールドであることを特徴とする請求項１記載の半
   導体装置の製造方法。