JPH11176807A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11176807A JPH11176807A JP33722897A JP33722897A JPH11176807A JP H11176807 A JPH11176807 A JP H11176807A JP 33722897 A JP33722897 A JP 33722897A JP 33722897 A JP33722897 A JP 33722897A JP H11176807 A JPH11176807 A JP H11176807A
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- hard mask
- layer
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Abstract
(57)【要約】
【課題】 パターンエッチングにおける変換差の低減化
をはかる。 【解決手段】 シリコンを含む材料層に対するパターニ
ング工程を有する半導体装置の製造方法において、その
シリコンを含む材料層上に、ハードマスク材層６を被着
形成する工程と、このハードマスク材層６に対しパター
ニングを行って所要のパターンのハードマスク１６を形
成するハードマスクの形成工程と、ハードマスク材層の
除去によって外部に露呈した、シリコンを含む材料層表
面の堆積物を排除する弗酸処理工程を行う。そして、そ
の後に、ハードマスク１６をエッチングマスクとして、
シリコンを含む材料層に対するドライエッチングを行う
パターニングエッチング工程とを経る。
をはかる。 【解決手段】 シリコンを含む材料層に対するパターニ
ング工程を有する半導体装置の製造方法において、その
シリコンを含む材料層上に、ハードマスク材層６を被着
形成する工程と、このハードマスク材層６に対しパター
ニングを行って所要のパターンのハードマスク１６を形
成するハードマスクの形成工程と、ハードマスク材層の
除去によって外部に露呈した、シリコンを含む材料層表
面の堆積物を排除する弗酸処理工程を行う。そして、そ
の後に、ハードマスク１６をエッチングマスクとして、
シリコンを含む材料層に対するドライエッチングを行う
パターニングエッチング工程とを経る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
の半導体装置の製造方法、特に例えば高融点金属シリサ
イド、多結晶シリコン、単結晶シリコン等のシリコンを
含む材料層に対してハードマスクを用いてドライエッチ
ングを行うパターニング工程有する半導体装置の製造方
法に関わる。
の半導体装置の製造方法、特に例えば高融点金属シリサ
イド、多結晶シリコン、単結晶シリコン等のシリコンを
含む材料層に対してハードマスクを用いてドライエッチ
ングを行うパターニング工程有する半導体装置の製造方
法に関わる。
【０００２】
【従来の技術】半導体集積回路装置等の半導体装置にお
ける高密度化に伴って電極ないしは配線の形成技術は、
益々高精度微細化が要求されている。この電極ないしは
配線の加工技術は、半導体装置の製造プロセスにおいて
重要な位置を占めている。
ける高密度化に伴って電極ないしは配線の形成技術は、
益々高精度微細化が要求されている。この電極ないしは
配線の加工技術は、半導体装置の製造プロセスにおいて
重要な位置を占めている。
【０００３】半導体装置、例えばＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）等の半導体集積回路
装置においては、そのゲート電極ないしは配線の形成に
おいて、例えば高融点金属シリサイド層、多結晶シリコ
ン層等のシリコンを含む材料層に対してのパターニング
を、この材料層上にＳｉＯ2 、Ｓｉ3 Ｎ4 等のいわゆる
ハードマスクを形成し、これをエッチングマスクとし
て、ドライエッチングによるパターニングを行って目的
とする電極ないしは配線の形成を行う。
ク・ランダム・アクセス・メモリ）等の半導体集積回路
装置においては、そのゲート電極ないしは配線の形成に
おいて、例えば高融点金属シリサイド層、多結晶シリコ
ン層等のシリコンを含む材料層に対してのパターニング
を、この材料層上にＳｉＯ2 、Ｓｉ3 Ｎ4 等のいわゆる
ハードマスクを形成し、これをエッチングマスクとし
て、ドライエッチングによるパターニングを行って目的
とする電極ないしは配線の形成を行う。
【０００４】この従来の半導体装置の製造方法を、各工
程における概略断面図を示す図２を参照して説明する。
この場合、先ず、図２Ａに示すように、半導体基体１例
えばシリコン（Ｓｉ）基体表面の、少なくともゲートの
形成部に、熱酸化によって所要の厚さを有するＳｉＯ2
膜によるゲート絶縁層２を形成する。そして、この上
に、順次、ゲート電極ないしは配線を形成する導電層と
しての、不純物がドープされて低抵抗率とされた多結晶
シリコン層３と、高融点金属シリサイド層４例えばタン
グステンシリサイド（ＷＳｉ）層とを順次被着形成す
る。そして、この高融点金属シリサイド層４上に、後述
するフォトレジスト層に対するパターン露光に際しての
露光光の反射を防止する反射防止膜５を被着形成し、こ
の上にＳｉＯ2 ，Ｓｉ3 Ｎ4 等のハードマスクを構成す
るハードマスク材層６を被着形成する。そして、このハ
ードマスク材層６および反射防止膜５に対しフォトリソ
グラフィによるパターンエッチングを行う。このため
に、先ずハードマスク材層６上に、目的とする電極ない
しは配線のパターンに対応するパターンを有するフォト
レジスト層７を被着形成する。このフォトレジスト層７
の形成は、フォトレジストの塗布、所要のパターン露
光、現像処理を行う、いわゆるリソグラフィーによって
形成することができる。
程における概略断面図を示す図２を参照して説明する。
この場合、先ず、図２Ａに示すように、半導体基体１例
えばシリコン（Ｓｉ）基体表面の、少なくともゲートの
形成部に、熱酸化によって所要の厚さを有するＳｉＯ2
膜によるゲート絶縁層２を形成する。そして、この上
に、順次、ゲート電極ないしは配線を形成する導電層と
しての、不純物がドープされて低抵抗率とされた多結晶
シリコン層３と、高融点金属シリサイド層４例えばタン
グステンシリサイド（ＷＳｉ）層とを順次被着形成す
る。そして、この高融点金属シリサイド層４上に、後述
するフォトレジスト層に対するパターン露光に際しての
露光光の反射を防止する反射防止膜５を被着形成し、こ
の上にＳｉＯ2 ，Ｓｉ3 Ｎ4 等のハードマスクを構成す
るハードマスク材層６を被着形成する。そして、このハ
ードマスク材層６および反射防止膜５に対しフォトリソ
グラフィによるパターンエッチングを行う。このため
に、先ずハードマスク材層６上に、目的とする電極ない
しは配線のパターンに対応するパターンを有するフォト
レジスト層７を被着形成する。このフォトレジスト層７
の形成は、フォトレジストの塗布、所要のパターン露
光、現像処理を行う、いわゆるリソグラフィーによって
形成することができる。
【０００５】図２Ｂに示すように、フォトレジスト層７
をマスクとして、ハードマスク材層６および反射防止膜
５に対するドライエッチングを行って所要のパターンを
有するハードマスク１６を形成し、その後、フォトレジ
スト層７を、いわゆるアッシングによって除去する。
をマスクとして、ハードマスク材層６および反射防止膜
５に対するドライエッチングを行って所要のパターンを
有するハードマスク１６を形成し、その後、フォトレジ
スト層７を、いわゆるアッシングによって除去する。
【０００６】その後、図２Ｃに示すように、ハードマス
ク１６をエッチングマスクとして、高融点金属シリサイ
ド層４と、多結晶シリコン層５とをドライエッチングに
よるパターニングを行ってこれら高融点金属シリサイド
層４と多結晶シリコン層３との積層による例えばゲート
電極ないしは配線１５を形成する。
ク１６をエッチングマスクとして、高融点金属シリサイ
ド層４と、多結晶シリコン層５とをドライエッチングに
よるパターニングを行ってこれら高融点金属シリサイド
層４と多結晶シリコン層３との積層による例えばゲート
電極ないしは配線１５を形成する。
【０００７】
【発明が解決しようとする課題】ところが、上述の方法
による場合、被エッチング層のエッチングが良好に行わ
れず、図２Ｃで示すように、例えば多結晶シリコン層３
の残留物８が存在し、結果的に、図２Ａのフォトレジス
ト層７のパターンに忠実なパターニングがなされず、い
わゆるパターンの変換差が大きくなるという不都合が生
じる場合がある。
による場合、被エッチング層のエッチングが良好に行わ
れず、図２Ｃで示すように、例えば多結晶シリコン層３
の残留物８が存在し、結果的に、図２Ａのフォトレジス
ト層７のパターンに忠実なパターニングがなされず、い
わゆるパターンの変換差が大きくなるという不都合が生
じる場合がある。
【０００８】本発明者等は、鋭意、研究、考察を行った
結果、この原因が、図２Ｂに示すように、シリコンを含
む材料層例えば高融点金属シリサイド層４上に、アッシ
ングによって取りきれなかったポリマーとか、アッシン
グ時の反応性ガスによる副生成物のシリコンの酸化膜に
よる堆積物９が残留し、これによって、ハードマスク１
６をマスクとしてドライエッチングを行うとき、そのエ
ッチングがハードマスク１６以外の部分においても阻害
されることによって生じることを究明した。
結果、この原因が、図２Ｂに示すように、シリコンを含
む材料層例えば高融点金属シリサイド層４上に、アッシ
ングによって取りきれなかったポリマーとか、アッシン
グ時の反応性ガスによる副生成物のシリコンの酸化膜に
よる堆積物９が残留し、これによって、ハードマスク１
６をマスクとしてドライエッチングを行うとき、そのエ
ッチングがハードマスク１６以外の部分においても阻害
されることによって生じることを究明した。
【０００９】本発明は、このようなパターンエッチング
における変換差の低減化をはかる。
における変換差の低減化をはかる。
【００１０】
【課題を解決するための手段】すなわち、本発明におい
ては、例えば高融点金属シリサイド、多結晶シリコン、
単結晶シリコン等のシリコンを含む材料層に対してハー
ドマスクを用いてドライエッチングを行うパターニング
工程有する半導体装置の製造方法において、そのパター
ニング工程を、シリコンを含む材料層上に、ハードマス
ク材層を被着形成する工程と、このハードマスク材層に
対してパターニングを行って所要のパターンのハードマ
スクを形成するハードマスクの形成工程と、ハードマス
ク材層の除去によって外部に露呈した、シリコンを含む
材料層表面の堆積物を排除する弗酸処理工程と、その後
に、ハードマスクをエッチングマスクとして、シリコン
を含む材料層に対するドライエッチングを行うエッチン
グ工程とによる。
ては、例えば高融点金属シリサイド、多結晶シリコン、
単結晶シリコン等のシリコンを含む材料層に対してハー
ドマスクを用いてドライエッチングを行うパターニング
工程有する半導体装置の製造方法において、そのパター
ニング工程を、シリコンを含む材料層上に、ハードマス
ク材層を被着形成する工程と、このハードマスク材層に
対してパターニングを行って所要のパターンのハードマ
スクを形成するハードマスクの形成工程と、ハードマス
ク材層の除去によって外部に露呈した、シリコンを含む
材料層表面の堆積物を排除する弗酸処理工程と、その後
に、ハードマスクをエッチングマスクとして、シリコン
を含む材料層に対するドライエッチングを行うエッチン
グ工程とによる。
【００１１】この本発明方法によるときは、変換差を効
果的に小さくすることができ、目的とするパターニング
を確実に行うことができた。
果的に小さくすることができ、目的とするパターニング
を確実に行うことができた。
【００１２】
【発明の実施の形態】本発明による半導体装置の製造方
法の実施の形態を説明する。本発明においては、前述し
たように、例えば高融点金属シリサイド、多結晶シリコ
ン、単結晶シリコン等のシリコンを含む材料層に対して
ハードマスクを用いてドライエッチングを行うパターニ
ング工程有する半導体装置の製造方法において、そのパ
ターニング工程を、シリコンを含む材料層上に、ハード
マスク材層を被着形成する工程と、このハードマスク材
層に対してパターニングを行って所要のパターンのハー
ドマスクを形成するハードマスクの形成工程と、ハード
マスク材層の除去によって外部に露呈した、シリコンを
含む材料層表面の堆積物を排除する弗酸処理工程とを行
い、その後に、ハードマスクをエッチングマスクとし
て、シリコンを含む材料層に対するドライエッチングを
行うエッチング工程とによる。
法の実施の形態を説明する。本発明においては、前述し
たように、例えば高融点金属シリサイド、多結晶シリコ
ン、単結晶シリコン等のシリコンを含む材料層に対して
ハードマスクを用いてドライエッチングを行うパターニ
ング工程有する半導体装置の製造方法において、そのパ
ターニング工程を、シリコンを含む材料層上に、ハード
マスク材層を被着形成する工程と、このハードマスク材
層に対してパターニングを行って所要のパターンのハー
ドマスクを形成するハードマスクの形成工程と、ハード
マスク材層の除去によって外部に露呈した、シリコンを
含む材料層表面の堆積物を排除する弗酸処理工程とを行
い、その後に、ハードマスクをエッチングマスクとし
て、シリコンを含む材料層に対するドライエッチングを
行うエッチング工程とによる。
【００１３】ここで、その弗酸処理は、酸化膜換算で１
ｎｍ以上の排除効果を得る条件に設定することが望まし
い。すなわち、この弗酸処理は、予め別に用意されたＳ
ｉＯ2 層に対して弗酸処理を行い、この処理によってＳ
ｉＯ2 層が１ｎｍ以上排除できる条件を選んで行う。
ｎｍ以上の排除効果を得る条件に設定することが望まし
い。すなわち、この弗酸処理は、予め別に用意されたＳ
ｉＯ2 層に対して弗酸処理を行い、この処理によってＳ
ｉＯ2 層が１ｎｍ以上排除できる条件を選んで行う。
【００１４】図１を参照して、本発明による半導体装置
の製造方法、特に多結晶シリコン層上に、高融点金属シ
リサイド、例えばタングステンシリサイド層が積層され
たいわゆるポリサイド層によるゲート電極ないしは配線
を形成する工程を有する半導体装置の製造方法の一例を
説明する。
の製造方法、特に多結晶シリコン層上に、高融点金属シ
リサイド、例えばタングステンシリサイド層が積層され
たいわゆるポリサイド層によるゲート電極ないしは配線
を形成する工程を有する半導体装置の製造方法の一例を
説明する。
【００１５】この場合においても、先ず、図１Ａに示す
ように、半導体基体１例えばシリコン（Ｓｉ）基体表面
の、少なくともゲートの形成部に、熱酸化によって所要
の厚さを有するＳｉＯ2 膜によるゲート絶縁層２を形成
する。そして、この上に、順次、ゲート電極ないしは配
線を形成する導電層としての、不純物がドープされて低
抵抗率とされた例えばｎ+ 型多結晶シリコン層３と、高
融点金属シリサイド例えばタングステンシリサイド（Ｗ
ＳｉX ）層４とを順次被着形成する。そして、この高融
点金属シリサイド層４上に、後述するフォトレジスト層
に対するパターン露光に際しての露光光の反射を防止す
る反射防止膜５を被着形成し、更に、この上にＳｉ
Ｏ2 ，Ｓｉ3 Ｎ4 等のハードマスクを構成するハードマ
スク材層６を被着形成する。そして、このハードマスク
材層６に対しフォトリソグラフィによるパターンエッチ
ングを行うための、目的とする電極ないしは配線のパタ
ーンに対応するパターンにフォトレジスト層７を被着形
成する。
ように、半導体基体１例えばシリコン（Ｓｉ）基体表面
の、少なくともゲートの形成部に、熱酸化によって所要
の厚さを有するＳｉＯ2 膜によるゲート絶縁層２を形成
する。そして、この上に、順次、ゲート電極ないしは配
線を形成する導電層としての、不純物がドープされて低
抵抗率とされた例えばｎ+ 型多結晶シリコン層３と、高
融点金属シリサイド例えばタングステンシリサイド（Ｗ
ＳｉX ）層４とを順次被着形成する。そして、この高融
点金属シリサイド層４上に、後述するフォトレジスト層
に対するパターン露光に際しての露光光の反射を防止す
る反射防止膜５を被着形成し、更に、この上にＳｉ
Ｏ2 ，Ｓｉ3 Ｎ4 等のハードマスクを構成するハードマ
スク材層６を被着形成する。そして、このハードマスク
材層６に対しフォトリソグラフィによるパターンエッチ
ングを行うための、目的とする電極ないしは配線のパタ
ーンに対応するパターンにフォトレジスト層７を被着形
成する。
【００１６】上述したゲート絶縁層２は、例えばバッチ
式熱拡散炉にてＳｉ半導体基体１を熱酸化することによ
って、例えば１０ｎｍの厚さに形成する。また、多結晶
シリコン層３、高融点金属シリサイド層４（この例で
は、タングステンシリサイド層）、反射防止膜５、ハー
ドマスク材層６およびフォトレジスト層７の形成は、下
記の装置および条件によって形成できる。
式熱拡散炉にてＳｉ半導体基体１を熱酸化することによ
って、例えば１０ｎｍの厚さに形成する。また、多結晶
シリコン層３、高融点金属シリサイド層４（この例で
は、タングステンシリサイド層）、反射防止膜５、ハー
ドマスク材層６およびフォトレジスト層７の形成は、下
記の装置および条件によって形成できる。
【００１７】多結晶シリコン層３および高融点金属シリ
サイド層４は、それぞれ厚さ約１００ｎｍに成膜する。
サイド層４は、それぞれ厚さ約１００ｎｍに成膜する。
【００１８】 ｎ+ 型多結晶シリコン層３の成膜装置および条件； 装置：低圧ＣＶＤ(Chemical Vapor Deposition) 装置 原料ガスとその供給流量： ＳｉＨ4 ガス ４００ｓｃｃｍ ＰＨ3 ガス（ＳｉＨ4 ベース０．５％） １００ｓｃｃｍ 圧力：４０Ｐａ 成膜温度：５５０℃
【００１９】タングステンシリサイド層４の成膜装置お
よび条件； 装置：低圧ＣＶＤ装置 原料ガスとその供給流量： ＳｉＨ4 ガス １０００ｓｃｃｍ ＷＦ6 ガス １０ｓｃｃｍ 圧力：２６．６Ｐａ 成膜温度：３６０℃
よび条件； 装置：低圧ＣＶＤ装置 原料ガスとその供給流量： ＳｉＨ4 ガス １０００ｓｃｃｍ ＷＦ6 ガス １０ｓｃｃｍ 圧力：２６．６Ｐａ 成膜温度：３６０℃
【００２０】また、反射防止膜５は、下記の成膜方法に
て、ＳｉＯx Ｎy 膜を、厚さ３３ｎｍに成膜したもので
ある。
て、ＳｉＯx Ｎy 膜を、厚さ３３ｎｍに成膜したもので
ある。
【００２１】反射防止膜５の成膜装置および条件； 装置：プラズマＣＶＤ装置 原料ガスとその供給流量： ＳｉＨ4 ガス ５０ｓｃｃｍ Ｎ2 Ｏガス ５０ｓｃｃｍ 圧力：３３０Ｐａ 成膜温度：３８０℃ ＲＦ（高周波）電力：１９０Ｗ（１３．５６ＭＨｚ）
【００２２】 ハードマスク材層６の成膜装置および条件； 装置：常温ＣＶＤ装置 原料ガスとその供給流量：ＳｉＨ4 （１００％） ５０ｓｃｃｍ 圧力：常圧 成膜温度：４３０℃
【００２３】フォトレジスト層７は、ポジティブ型のフ
ォトレジストが用いられる。例えばノボラック系フォト
レジストを１．２μｍの厚さに塗布し、ｉ線（３６５ｎ
ｍ）によるパターン露光、現像によって形成される。
ォトレジストが用いられる。例えばノボラック系フォト
レジストを１．２μｍの厚さに塗布し、ｉ線（３６５ｎ
ｍ）によるパターン露光、現像によって形成される。
【００２４】このようにして形成したフォトレジスト層
７をマスクとして、図１Ｂに示すように、ハードマスク
材層６と反射防止膜５に対するドライエッチングによる
パターニングを行ってハードマスク１６を形成する。こ
のエッチングは、次の方法によって行うことができる。
７をマスクとして、図１Ｂに示すように、ハードマスク
材層６と反射防止膜５に対するドライエッチングによる
パターニングを行ってハードマスク１６を形成する。こ
のエッチングは、次の方法によって行うことができる。
【００２５】ハードマスク材層７および反射防止膜５の
エッチング装置および条件； 装置：マグネトロンプラズマ装置 エッチングガスとその流量： ＣＦ4 ガス ２０ｓｃｃｍ ＣＨＦ3 ガス ２０ｓｃｃｍ Ａｒガス ２００ｓｃｃｍ ガス圧力：３３Ｐａ 上部ＲＦ電力：８００Ｗ ステージ温度：３０℃
エッチング装置および条件； 装置：マグネトロンプラズマ装置 エッチングガスとその流量： ＣＦ4 ガス ２０ｓｃｃｍ ＣＨＦ3 ガス ２０ｓｃｃｍ Ａｒガス ２００ｓｃｃｍ ガス圧力：３３Ｐａ 上部ＲＦ電力：８００Ｗ ステージ温度：３０℃
【００２６】このようにして、ハードマスク材層６がパ
ターニングされたハードマスク１６を形成される。その
後、フォトレジスト層７を、アッシング除去する。この
アッシングは、次の装置および条件によって行うことが
できる。 フォトレジスト層７のアッシング装置と条件； 装置：対向電極型アッシング装置 アッシングガスとその供給流量： Ｏ2 がス １２０００ｓｃｃｍ Ｃ2 Ｆ6 ６０ｓｃｃｍ ガス圧力：２６６６Ｐａ ＲＦ電力：７００Ｗ ステージ温度：２５０℃
ターニングされたハードマスク１６を形成される。その
後、フォトレジスト層７を、アッシング除去する。この
アッシングは、次の装置および条件によって行うことが
できる。 フォトレジスト層７のアッシング装置と条件； 装置：対向電極型アッシング装置 アッシングガスとその供給流量： Ｏ2 がス １２０００ｓｃｃｍ Ｃ2 Ｆ6 ６０ｓｃｃｍ ガス圧力：２６６６Ｐａ ＲＦ電力：７００Ｗ ステージ温度：２５０℃
【００２７】このように、Ｃ2 Ｆ6 ガスを添加したＯ2
プラズマでアッシングすることにより、レジスト縮退に
よる残渣を除去する。
プラズマでアッシングすることにより、レジスト縮退に
よる残渣を除去する。
【００２８】更に、このアッシングで取り去ることがで
きなかったレジスト，ポリマー残りを、硫酸過水での洗
浄による後処理によって除去する。この硫酸過水処理は
次の装置および方法はよることができる。 硫酸過水処理装置および方法； 装置：ディップ（液槽）式洗浄装置 処理方法：次の(1) 〜(4) の手順によった。 (1) 硫酸過水水溶液（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１）
（１１０℃） に３００秒間浸漬。 (2) 脱イオン水（超純水）リンス ３００秒。 (3) 最終仕上げ脱イオン水（超純水）リンス ３００
秒。 (4) スピン乾燥 ３６０秒。
きなかったレジスト，ポリマー残りを、硫酸過水での洗
浄による後処理によって除去する。この硫酸過水処理は
次の装置および方法はよることができる。 硫酸過水処理装置および方法； 装置：ディップ（液槽）式洗浄装置 処理方法：次の(1) 〜(4) の手順によった。 (1) 硫酸過水水溶液（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１）
（１１０℃） に３００秒間浸漬。 (2) 脱イオン水（超純水）リンス ３００秒。 (3) 最終仕上げ脱イオン水（超純水）リンス ３００
秒。 (4) スピン乾燥 ３６０秒。
【００２９】このようにして、フォトレジスト層７の除
去がなされるが、このとき、ハードマスク１６の被着部
以外においては、高融点金属シリサイド層４、すなわち
Ｓｉを含む材料層が露呈することによって、上述したア
ッシングの後処理によって、Ｓｉの酸化物のＳｉＯx 例
えばＳｉＯ2 等による堆積物９が生成される。
去がなされるが、このとき、ハードマスク１６の被着部
以外においては、高融点金属シリサイド層４、すなわち
Ｓｉを含む材料層が露呈することによって、上述したア
ッシングの後処理によって、Ｓｉの酸化物のＳｉＯx 例
えばＳｉＯ2 等による堆積物９が生成される。
【００３０】本発明方法においては、この堆積物９の除
去を行う。この除去は、弗酸処理によって行う。この処
理は、次の装置および方法によることができる。 弗酸処理装置および方法； 装置：ディップ（液槽）式洗浄装置 処理方法：次の(1) 〜(4) の手順によった。 (1) ０．２５％ＨＦ水溶液（２５℃）に１９０秒浸漬。 (2) 脱イオン水（超純水）リンスを３００秒。 (3) 最終仕上げ脱イオン水（超純水）リンスを３００
秒。 (4) スピン乾燥 ３６０秒 この処理は、前述した酸化膜換算で、１ｎｍ以上に相当
し、このとき、図１Ｃに示すように、図１Ｂで示した堆
積物９の除去がなされ、高融点金属シリサイド層４、こ
の例ではＷＳｉ層の表面が清浄化される。
去を行う。この除去は、弗酸処理によって行う。この処
理は、次の装置および方法によることができる。 弗酸処理装置および方法； 装置：ディップ（液槽）式洗浄装置 処理方法：次の(1) 〜(4) の手順によった。 (1) ０．２５％ＨＦ水溶液（２５℃）に１９０秒浸漬。 (2) 脱イオン水（超純水）リンスを３００秒。 (3) 最終仕上げ脱イオン水（超純水）リンスを３００
秒。 (4) スピン乾燥 ３６０秒 この処理は、前述した酸化膜換算で、１ｎｍ以上に相当
し、このとき、図１Ｃに示すように、図１Ｂで示した堆
積物９の除去がなされ、高融点金属シリサイド層４、こ
の例ではＷＳｉ層の表面が清浄化される。
【００３１】その後、図１Ｄに示すように、ハードマス
ク１６をエッチングマスクとして、高融点金属シリサイ
ド層４および多結晶シリコン層３をエッチングして、そ
れぞれパターン化された高融点金属シリサイド層４と多
結晶シリコン層５との積層によるゲート電極ないしは配
線１５を形成する。
ク１６をエッチングマスクとして、高融点金属シリサイ
ド層４および多結晶シリコン層３をエッチングして、そ
れぞれパターン化された高融点金属シリサイド層４と多
結晶シリコン層５との積層によるゲート電極ないしは配
線１５を形成する。
【００３２】このＷＳｉによる高融点金属シリサイド層
４と多結晶シリコン層５のエッチングは、次の装置およ
び条件によるエッチング方法によることができる。
４と多結晶シリコン層５のエッチングは、次の装置およ
び条件によるエッチング方法によることができる。
【００３３】エッチング装置および条件； 装置：有磁場マイクロ波プラズマエッチング装置 エッチングガスとその供給流量： Ｃｌ2 ガス ７４ｓｃｃｍ Ｏ2 ガス ６ｓｃｃｍ ガス圧力：０．６７Ｐａ マイクロ波電力：８００Ｗ（２．４５ＧＨｚ） ＲＦバイアス：１００Ｗ（２ＭＨｚ） ステージ温度：２０℃
【００３４】さらに、ゲート絶縁層２に対する選択比を
確保するためにＲＦバイアスを下げ、多結晶シリコン厚
１００ｎｍ相当のオーバーエッチングを行った。このエ
ッチングは次の装置および条件によることができる。
確保するためにＲＦバイアスを下げ、多結晶シリコン厚
１００ｎｍ相当のオーバーエッチングを行った。このエ
ッチングは次の装置および条件によることができる。
【００３５】オーバーエッチング装置および条件 装置：有磁場マイクロ波プラズマエッチング装置 エッチングガスと供給流量： Ｃｌ2 ガス ７４ｓｃｃｍ Ｏ2 ガス ６ｓｃｃｍ ガス圧力：０．６７Ｐａ マイクロ波電力：８００Ｗ（２．４５ＧＨｚ） ＲＦバイアス：７０Ｗ（２ＭＨｚ） ステージ温度：２０℃
【００３６】このようにして形成した高融点金属シリサ
イド層４と多結晶シリコン層５によるゲート電極ないし
は配線層１５は、上述の弗酸処理によるシリコン酸化膜
による堆積物９の排除によって、この堆積物９の存在に
よる影響が回避され、フォトレジスト層７のパターンに
正確に対応した、すなわち変換差の小さいパターンとし
て形成される。
イド層４と多結晶シリコン層５によるゲート電極ないし
は配線層１５は、上述の弗酸処理によるシリコン酸化膜
による堆積物９の排除によって、この堆積物９の存在に
よる影響が回避され、フォトレジスト層７のパターンに
正確に対応した、すなわち変換差の小さいパターンとし
て形成される。
【００３７】尚、高融点金属シリサイド層４は、上述し
たタングステンシリサイドＷＳｉXに限られるものでは
なく、Ｍｏシリサイド、Ｔｉシリサイド等の各種高融点
金属シリサイド層によって構成することができる。
たタングステンシリサイドＷＳｉXに限られるものでは
なく、Ｍｏシリサイド、Ｔｉシリサイド等の各種高融点
金属シリサイド層によって構成することができる。
【００３８】また、本発明製造方法は、ゲート電極ない
しは配線の形成工程を有する半導体装置の製造方法に限
られるものではなく、種々のシリコンを含む材料層のパ
ターンエッチングを有する半導体装置の製造方法に適用
することができる。
しは配線の形成工程を有する半導体装置の製造方法に限
られるものではなく、種々のシリコンを含む材料層のパ
ターンエッチングを有する半導体装置の製造方法に適用
することができる。
【００３９】
【発明の効果】上述したように、本発明方法によれば、
高融点金属シリサイド層と多結晶シリコン層等のシリコ
ンを含む材料層に対するハードマスクを用いてドライエ
ッチングを行う場合に適用して、確実に、ハードマスク
の形成において用いるフォトレジスト層のパターンに対
応するパターンエッチングを行うことができることか
ら、目的とする設計通りのパターンエッチング、すなわ
ち変換差の小さいパターンエッチングを行うことができ
る。したがって、例えばＳＲＡＭ等のゲート電極ないし
は配線の形成に適用して優れた均一な特性を有する半導
体装置を製造することができる。
高融点金属シリサイド層と多結晶シリコン層等のシリコ
ンを含む材料層に対するハードマスクを用いてドライエ
ッチングを行う場合に適用して、確実に、ハードマスク
の形成において用いるフォトレジスト層のパターンに対
応するパターンエッチングを行うことができることか
ら、目的とする設計通りのパターンエッチング、すなわ
ち変換差の小さいパターンエッチングを行うことができ
る。したがって、例えばＳＲＡＭ等のゲート電極ないし
は配線の形成に適用して優れた均一な特性を有する半導
体装置を製造することができる。
【図１】Ａ〜Ｄは、本発明による半導体装置の製造方法
の一例の各工程の概略断面図である。
の一例の各工程の概略断面図である。
【図２】Ａ〜Ｃは、従来の半導体装置の製造方法の一例
の各工程の概略断面図である。
の各工程の概略断面図である。
１・・・半導体基体、２・・・ゲート絶縁層、３・・・
多結晶シリコン層、４・・・高融点金属シリコン層、５
・・・反射防止膜、６・・・ハードマスク材層、７フォ
トレジスト層、１５・・・電極ないしは配線、１６・・
・ハードマスク
多結晶シリコン層、４・・・高融点金属シリコン層、５
・・・反射防止膜、６・・・ハードマスク材層、７フォ
トレジスト層、１５・・・電極ないしは配線、１６・・
・ハードマスク
Claims (2)
- 【請求項１】 シリコンを含む材料層に対するパターニ
ング工程を有する半導体装置の製造方法において、 上記パターニング工程が、 上記シリコンを含む材料層上に、ハードマスク材層を被
着形成する工程と、 該ハードマスク材層に対してパターニングを行って所要
のパターンのハードマスクを形成するハードマスクの形
成工程と、 上記ハードマスク材層の除去によって外部に露呈した上
記シリコンを含む材料層表面の堆積物を排除する弗酸処
理工程と、 その後に、上記ハードマスクをエッチングマスクとし
て、上記シリコンを含む材料層に対するドライエッチン
グを行うエッチング工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 上記弗酸処理条件は、酸化膜換算で、１
ｎｍ以上の排除効果を得る処理条件としたことを特徴と
する請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33722897A JPH11176807A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33722897A JPH11176807A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176807A true JPH11176807A (ja) | 1999-07-02 |
Family
ID=18306655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33722897A Abandoned JPH11176807A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176807A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003088362A1 (en) * | 2002-04-16 | 2003-10-23 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100551071B1 (ko) * | 2001-11-12 | 2006-02-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
-
1997
- 1997-12-08 JP JP33722897A patent/JPH11176807A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551071B1 (ko) * | 2001-11-12 | 2006-02-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| WO2003088362A1 (en) * | 2002-04-16 | 2003-10-23 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7151035B2 (en) | 2002-04-16 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100845963B1 (ko) | 2002-04-16 | 2008-07-11 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체장치 및 그 제조 방법 |
| CN100452426C (zh) * | 2002-04-16 | 2009-01-14 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
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