JPH1116949A - Ａｃｆ接合構造 - Google Patents
Ａｃｆ接合構造Info
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- JPH1116949A JPH1116949A JP9169826A JP16982697A JPH1116949A JP H1116949 A JPH1116949 A JP H1116949A JP 9169826 A JP9169826 A JP 9169826A JP 16982697 A JP16982697 A JP 16982697A JP H1116949 A JPH1116949 A JP H1116949A
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- acf
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K3/3452—Solder masks
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- H10W72/073—
-
- H10W74/15—
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- H10W90/724—
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- H10W90/734—
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ＡＣＦを用いた半導体部品のファインピッチ
実装においても、電子部品と基板の接合信頼性を確保で
きるとともに、電気的特性の低下を防止できるＣＦ接合
構造を提供することを目的とする。 【解決手段】 半導体部品１とプリント配線基板４をＡ
ＣＦ６を用いて電気的に接合する方法において、ＡＣＦ
６溶融時における導電粒子７の流れを抑制するレジスト
８をバンプ２が接合する電極５近傍に形成し、電極５付
近を凹部とした。したがってレジスト８でＡＣＦ溶融時
にバンプ２と電極５の間から流れ出る導電粒子７を抑制
し、電気的接合に関与する導電粒子７の数を確保するこ
とにより、接合信頼性及び電気的特性を十分に確保でき
る。
実装においても、電子部品と基板の接合信頼性を確保で
きるとともに、電気的特性の低下を防止できるＣＦ接合
構造を提供することを目的とする。 【解決手段】 半導体部品１とプリント配線基板４をＡ
ＣＦ６を用いて電気的に接合する方法において、ＡＣＦ
６溶融時における導電粒子７の流れを抑制するレジスト
８をバンプ２が接合する電極５近傍に形成し、電極５付
近を凹部とした。したがってレジスト８でＡＣＦ溶融時
にバンプ２と電極５の間から流れ出る導電粒子７を抑制
し、電気的接合に関与する導電粒子７の数を確保するこ
とにより、接合信頼性及び電気的特性を十分に確保でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ガラスや樹脂等の
基板に半導体パッケージや半導体チップなどの電子部品
を異方導電性フィルムを用いて接合するＡＣＦ接合構造
に関するものである。
基板に半導体パッケージや半導体チップなどの電子部品
を異方導電性フィルムを用いて接合するＡＣＦ接合構造
に関するものである。
【０００２】
【従来の技術】異方導電性フィルム（以下、「ＡＣＦ」
と記す）は、金属コートプラスチック粒子や金属粒子を
熱硬化性樹脂等の樹脂に分散した接着フィルムであり、
その異方導電性及び接着性を利用して、電子部品と基板
の電気的接続に広く利用されている。以下、従来のＡＣ
Ｆ接合方式について説明する。
と記す）は、金属コートプラスチック粒子や金属粒子を
熱硬化性樹脂等の樹脂に分散した接着フィルムであり、
その異方導電性及び接着性を利用して、電子部品と基板
の電気的接続に広く利用されている。以下、従来のＡＣ
Ｆ接合方式について説明する。
【０００３】図３は従来のプリント配線基板に半導体部
品をＡＣＦを用いて接合する前の状態を示す断面図であ
り、図４は同ＡＣＦの硬化メカニズム図である。
品をＡＣＦを用いて接合する前の状態を示す断面図であ
り、図４は同ＡＣＦの硬化メカニズム図である。
【０００４】図３において、１は半導体部品、２はバン
プ、３はパッド、４はプリント配線基板、５は電極、６
はＡＣＦ、７は導電粒子である。
プ、３はパッド、４はプリント配線基板、５は電極、６
はＡＣＦ、７は導電粒子である。
【０００５】従来の半導体部品１をプリント配線基板４
にＡＣＦ６を用いて接合する方法として、まずプリント
配線基板４とＡＣＦ６を熱をかけながら仮圧着する。次
にこの仮圧着したプリント配線基板４とＡＣＦ６に半導
体部品１を熱を加えずに仮圧着する。最後に圧着用の治
具を用いて熱をかけながら本圧着を行う。このとき、加
熱・加圧によってＡＣＦ６中のエポキシ樹脂及び接着剤
が溶融しながらバンプ２と電極５の間から流れ出し（図
４（ａ），（ｂ），（ｃ））、分散されている導電粒子
７がバンプ２と電極５の電極間に捕獲される（図４
（ｄ））。
にＡＣＦ６を用いて接合する方法として、まずプリント
配線基板４とＡＣＦ６を熱をかけながら仮圧着する。次
にこの仮圧着したプリント配線基板４とＡＣＦ６に半導
体部品１を熱を加えずに仮圧着する。最後に圧着用の治
具を用いて熱をかけながら本圧着を行う。このとき、加
熱・加圧によってＡＣＦ６中のエポキシ樹脂及び接着剤
が溶融しながらバンプ２と電極５の間から流れ出し（図
４（ａ），（ｂ），（ｃ））、分散されている導電粒子
７がバンプ２と電極５の電極間に捕獲される（図４
（ｄ））。
【０００６】ここで、ＡＣＦ６における導電粒子７の充
填量と導電率の関係からＡＣＦ６の導電粒子７充填量に
対する導電率の依存性には異方性がある。すなわち、フ
ィルム膜厚方向で高い導電性を示す一方、面内方向では
導電粒子７が互いに孤立しているため、高い絶縁性を示
す。導電粒子７とバンプ２・電極５の間の機械的接触
は、ＡＣＦ６内のエポキシ樹脂の硬化収縮力と接着剤の
高い接着力により保持されている。このようにＡＣＦ６
を用いることにより、半導体部品１とプリント配線基板
４の電気的及び機械的接合を行っている。
填量と導電率の関係からＡＣＦ６の導電粒子７充填量に
対する導電率の依存性には異方性がある。すなわち、フ
ィルム膜厚方向で高い導電性を示す一方、面内方向では
導電粒子７が互いに孤立しているため、高い絶縁性を示
す。導電粒子７とバンプ２・電極５の間の機械的接触
は、ＡＣＦ６内のエポキシ樹脂の硬化収縮力と接着剤の
高い接着力により保持されている。このようにＡＣＦ６
を用いることにより、半導体部品１とプリント配線基板
４の電気的及び機械的接合を行っている。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
方法では、高接続密度化・小型化・薄型化が要求されて
いる半導体実装分野において、接続ピッチの細密化が進
んだ場合、バンプやパターンの寸法も小さくなり導電粒
子の捕獲数は少なくなる。その結果、接続信頼性や電気
的特性の低下が考えられる。
方法では、高接続密度化・小型化・薄型化が要求されて
いる半導体実装分野において、接続ピッチの細密化が進
んだ場合、バンプやパターンの寸法も小さくなり導電粒
子の捕獲数は少なくなる。その結果、接続信頼性や電気
的特性の低下が考えられる。
【０００８】したがって本発明は、ＡＣＦを用いた電子
部品のファインピッチ実装において、電子部品と基板の
接合信頼性を確保できるとともに、電気的特性の低下を
防止できるＡＣＦ接合構造を提供することを目的とす
る。
部品のファインピッチ実装において、電子部品と基板の
接合信頼性を確保できるとともに、電気的特性の低下を
防止できるＡＣＦ接合構造を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、電子部品と基
板を導電粒子を含む異方導電性フィルムを用い、前記導
電粒子を前記電子部品と前記基板の電極の間に介在させ
ることにより電気的な接合を行うにあたり、前記基板上
に形成された電極近傍に前記電極の厚みよりも厚い絶縁
部材を設けることにより前記電極を凹部とし、前記電子
部品と前記基板の接合時におけるＡＣＦの溶融による導
電粒子の流れを抑制して、前記電子部品と前記基板との
接合時における前記凹部の導電粒子数を増大させるよう
にした。この構成により、ＡＣＦを用いたファインピッ
チ接合においても、電子部品と基板の接合信頼性および
電気的特性が十分に確保されたＡＣＦ接合構造を実現で
きる。
板を導電粒子を含む異方導電性フィルムを用い、前記導
電粒子を前記電子部品と前記基板の電極の間に介在させ
ることにより電気的な接合を行うにあたり、前記基板上
に形成された電極近傍に前記電極の厚みよりも厚い絶縁
部材を設けることにより前記電極を凹部とし、前記電子
部品と前記基板の接合時におけるＡＣＦの溶融による導
電粒子の流れを抑制して、前記電子部品と前記基板との
接合時における前記凹部の導電粒子数を増大させるよう
にした。この構成により、ＡＣＦを用いたファインピッ
チ接合においても、電子部品と基板の接合信頼性および
電気的特性が十分に確保されたＡＣＦ接合構造を実現で
きる。
【００１０】
【発明の実施の形態】請求項１に記載の発明は、電子部
品と基板を導電粒子を含む異方導電性フィルムを用い、
前記導電粒子を前記電子部品と前記基板の電極の間に介
在させることにより電気的な接合を行うにあたり、前記
基板上に形成された電極近傍に前記電極の厚みよりも厚
い絶縁部材を設けることにより前記電極周辺を凹部と
し、前記電子部品と前記基板の接合時ＡＣＦの溶融によ
る導電粒子の流れを抑制し前記電子部品と前記基板との
接合時における前記凹部の導電粒子数を増大させる。こ
の構成により、ファインピッチ実装においても電気的接
合に関与する導電粒子の捕獲数を確保し、接合信頼性お
よび電気的特性を十分に確保できる。
品と基板を導電粒子を含む異方導電性フィルムを用い、
前記導電粒子を前記電子部品と前記基板の電極の間に介
在させることにより電気的な接合を行うにあたり、前記
基板上に形成された電極近傍に前記電極の厚みよりも厚
い絶縁部材を設けることにより前記電極周辺を凹部と
し、前記電子部品と前記基板の接合時ＡＣＦの溶融によ
る導電粒子の流れを抑制し前記電子部品と前記基板との
接合時における前記凹部の導電粒子数を増大させる。こ
の構成により、ファインピッチ実装においても電気的接
合に関与する導電粒子の捕獲数を確保し、接合信頼性お
よび電気的特性を十分に確保できる。
【００１１】請求項２に記載の発明は、前記電極に前記
絶縁部材の一部もしくは全部が重なるように設けること
により、前記凹部の深さを深くした。この構成により、
ファインピッチ実装においても電気的接合に関与する導
電粒子の捕獲数を確保し、接合信頼性および電気的特性
を十分に確保できる。
絶縁部材の一部もしくは全部が重なるように設けること
により、前記凹部の深さを深くした。この構成により、
ファインピッチ実装においても電気的接合に関与する導
電粒子の捕獲数を確保し、接合信頼性および電気的特性
を十分に確保できる。
【００１２】（実施の形態１）図１は、本発明の実施の
形態１のＡＣＦを用いて半導体部品をプリント配線基板
に実装した状態の断面図である。図１において、１は半
導体部品、２はバンプ、３はパッド、４はプリント配線
基板、５は電極、６はＡＣＦ、７は導電粒子、８はレジ
ストを示す。
形態１のＡＣＦを用いて半導体部品をプリント配線基板
に実装した状態の断面図である。図１において、１は半
導体部品、２はバンプ、３はパッド、４はプリント配線
基板、５は電極、６はＡＣＦ、７は導電粒子、８はレジ
ストを示す。
【００１３】図１に示すように、半導体部品１のパッド
３上にボンディングされたバンプ２が接合するプリント
配線基板４上のパターンの電極５に開口部を持った絶縁
部材であるレジスト８を印刷法や写真法等により設け
る。このとき、通常レジスト８の高さは２３〜２５μ
ｍ、電極５の高さは１８μｍであり、レジスト８のほう
が電極５より５〜７μｍ高く、したがって電極５は凹部
となっており、レジスト８をバンプ２と電極５の間から
流れ出る導電粒子７のストッパーとする。つまり、半導
体部品１の本圧着時における加熱・加圧による導電粒子
７の流れ出しをレジスト８で妨げることにより、導電粒
子７がバンプ２と電極５の間の凹部から流れ出ることを
抑制し、電気的接合に関与する導電粒子７の捕獲数を確
保する。
３上にボンディングされたバンプ２が接合するプリント
配線基板４上のパターンの電極５に開口部を持った絶縁
部材であるレジスト８を印刷法や写真法等により設け
る。このとき、通常レジスト８の高さは２３〜２５μ
ｍ、電極５の高さは１８μｍであり、レジスト８のほう
が電極５より５〜７μｍ高く、したがって電極５は凹部
となっており、レジスト８をバンプ２と電極５の間から
流れ出る導電粒子７のストッパーとする。つまり、半導
体部品１の本圧着時における加熱・加圧による導電粒子
７の流れ出しをレジスト８で妨げることにより、導電粒
子７がバンプ２と電極５の間の凹部から流れ出ることを
抑制し、電気的接合に関与する導電粒子７の捕獲数を確
保する。
【００１４】このように、バンプ２と電極５の間の電気
的接合に関与する導電粒子７の捕獲数を確保すること
で、ファインピッチ実装によりバンプ２や電極５の寸法
が小さくなっても、接合信頼性及び電気的特性を低下さ
せることのないＡＣＦ６を用いた半導体部品１とプリン
ト配線基板４の接合が実現できる。
的接合に関与する導電粒子７の捕獲数を確保すること
で、ファインピッチ実装によりバンプ２や電極５の寸法
が小さくなっても、接合信頼性及び電気的特性を低下さ
せることのないＡＣＦ６を用いた半導体部品１とプリン
ト配線基板４の接合が実現できる。
【００１５】（実施の形態２）図２は、本発明の実施の
形態２のＡＣＦを用いて半導体部品をプリント配線基板
に実装した状態の断面図である。図２に示すように、半
導体部品１のパッド３上にボンディングされたバンプ２
が接合するプリント配線基板４上の電極５に開口部を持
ったレジスト８を印刷法や写真法等により設ける。ここ
で、レジスト８の開口部寸法を電極５の寸法より小さく
し、電極５とレジスト８を重ねることで、電極の高さ１
８μｍをキャンセルすることができ、従ってレジスト８
の高さそのものが凹部の深さ２３〜２５μｍとなり、よ
り深い凹部が電極５上に形成される。したがってこのレ
ジスト８による壁をバンプ２と電極５の間から流れ出る
導電粒子７のストッパーとする。つまり、半導体部品１
本圧着時におけるの加熱・加圧による導電粒子７の流れ
出しを妨げることにより、導電粒子７がバンプ２と電極
５の間から流れ出ることを抑制し、電気的接合に関与す
る導電粒子７の捕獲数を十分確保する。
形態２のＡＣＦを用いて半導体部品をプリント配線基板
に実装した状態の断面図である。図２に示すように、半
導体部品１のパッド３上にボンディングされたバンプ２
が接合するプリント配線基板４上の電極５に開口部を持
ったレジスト８を印刷法や写真法等により設ける。ここ
で、レジスト８の開口部寸法を電極５の寸法より小さく
し、電極５とレジスト８を重ねることで、電極の高さ１
８μｍをキャンセルすることができ、従ってレジスト８
の高さそのものが凹部の深さ２３〜２５μｍとなり、よ
り深い凹部が電極５上に形成される。したがってこのレ
ジスト８による壁をバンプ２と電極５の間から流れ出る
導電粒子７のストッパーとする。つまり、半導体部品１
本圧着時におけるの加熱・加圧による導電粒子７の流れ
出しを妨げることにより、導電粒子７がバンプ２と電極
５の間から流れ出ることを抑制し、電気的接合に関与す
る導電粒子７の捕獲数を十分確保する。
【００１６】このように、バンプ２と電極５の間の電気
的接合に関与する導電粒子７の捕獲数を確保すること
で、ファインピッチ実装によりバンプ２や電極５の寸法
が小さくなっても、接合信頼性及び電気的特性を低下さ
せることのないＡＣＦ６を用いた半導体部品１とプリン
ト配線基板４の接合が実現できる。
的接合に関与する導電粒子７の捕獲数を確保すること
で、ファインピッチ実装によりバンプ２や電極５の寸法
が小さくなっても、接合信頼性及び電気的特性を低下さ
せることのないＡＣＦ６を用いた半導体部品１とプリン
ト配線基板４の接合が実現できる。
【００１７】
【発明の効果】以上のように本発明によれば、ＡＣＦ溶
融時にバンプと電極の間から流れ出る導電粒子を抑制
し、電気的接合に関与する導電粒子数を確保することに
より、接合信頼性及び電気的特性を十分に確保できる。
融時にバンプと電極の間から流れ出る導電粒子を抑制
し、電気的接合に関与する導電粒子数を確保することに
より、接合信頼性及び電気的特性を十分に確保できる。
【図１】本発明の実施の形態１のＡＣＦを用いて半導体
部品をプリント配線基板に実装した状態の断面図
部品をプリント配線基板に実装した状態の断面図
【図２】本発明の実施の形態２のＡＣＦを用いて半導体
部品をプリント配線基板に実装した状態の断面図
部品をプリント配線基板に実装した状態の断面図
【図３】従来のプリント配線基板に半導体部品をＡＣＦ
を用いて接合する前の状態を示す断面図
を用いて接合する前の状態を示す断面図
【図４】従来のＡＣＦの硬化メカニズム図
１ 半導体部品 ２ バンプ ３ パッド ４ プリント配線基板 ５ 電極 ６ ＡＣＦ ７ 導電粒子 ８ レジスト
Claims (2)
- 【請求項１】電子部品と基板を導電粒子を含む異方導電
性フィルムを用い、前記導電粒子を前記電子部品と前記
基板の電極の間に介在させることにより電気的な接合を
行うにあたり、前記基板上に形成された電極近傍に前記
電極の厚みよりも厚い絶縁部材を設けることにより前記
電極を凹部とし、前記電子部品と前記基板の接合時にお
けるＡＣＦの溶融による導電粒子の流れを抑制して、前
記電子部品と前記基板との接合時における前記凹部の導
電粒子数を増大させることを特徴とするＡＣＦ接合構
造。 - 【請求項２】前記電極に前記絶縁部材の一部もしくは全
部が重なるように設けることにより、前記凹部の深さを
深くしたことを特徴とする請求項１記載のＡＣＦ接合構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16982697A JP3725300B2 (ja) | 1997-06-26 | 1997-06-26 | Ａｃｆ接合構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16982697A JP3725300B2 (ja) | 1997-06-26 | 1997-06-26 | Ａｃｆ接合構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116949A true JPH1116949A (ja) | 1999-01-22 |
| JP3725300B2 JP3725300B2 (ja) | 2005-12-07 |
Family
ID=15893631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16982697A Expired - Fee Related JP3725300B2 (ja) | 1997-06-26 | 1997-06-26 | Ａｃｆ接合構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3725300B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6409866B1 (en) | 1999-05-28 | 2002-06-25 | Sony Chemicals Corp. | Process for mounting semiconductor device |
| US6769469B2 (en) * | 1999-08-09 | 2004-08-03 | Sony Chemicals Corp. | Process for mounting semiconductor device and mounting apparatus |
| JP2006298954A (ja) * | 2005-04-15 | 2006-11-02 | Tatsuta System Electronics Kk | 導電性接着シート及び回路基板 |
| US20090174073A1 (en) * | 2008-01-08 | 2009-07-09 | Woong Sun Lee | Substrate for semiconductor package having coating film and method for manufacturing the same |
| US20120153443A1 (en) * | 2006-11-22 | 2012-06-21 | Tessera, Inc. | Packaged semiconductor chips with array |
| US8405196B2 (en) | 2007-03-05 | 2013-03-26 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
| US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
| US9099296B2 (en) | 2010-12-02 | 2015-08-04 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages with plural active chips |
| US9224649B2 (en) | 2010-12-08 | 2015-12-29 | Tessera, Inc. | Compliant interconnects in wafers |
| US9269692B2 (en) | 2010-12-02 | 2016-02-23 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
| US9355948B2 (en) | 2010-09-17 | 2016-05-31 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| CN116913611A (zh) * | 2023-07-27 | 2023-10-20 | 北京梦之墨科技有限公司 | 一种邦定电极及其制作方法、邦定结构 |
-
1997
- 1997-06-26 JP JP16982697A patent/JP3725300B2/ja not_active Expired - Fee Related
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6409866B1 (en) | 1999-05-28 | 2002-06-25 | Sony Chemicals Corp. | Process for mounting semiconductor device |
| US6769469B2 (en) * | 1999-08-09 | 2004-08-03 | Sony Chemicals Corp. | Process for mounting semiconductor device and mounting apparatus |
| KR100616792B1 (ko) * | 1999-08-09 | 2006-08-29 | 소니 케미카루 가부시키가이샤 | 반도체 소자의 실장 방법 및 실장 장치 |
| JP2006298954A (ja) * | 2005-04-15 | 2006-11-02 | Tatsuta System Electronics Kk | 導電性接着シート及び回路基板 |
| US9070678B2 (en) | 2006-11-22 | 2015-06-30 | Tessera, Inc. | Packaged semiconductor chips with array |
| US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
| US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
| US8653644B2 (en) * | 2006-11-22 | 2014-02-18 | Tessera, Inc. | Packaged semiconductor chips with array |
| US20120153443A1 (en) * | 2006-11-22 | 2012-06-21 | Tessera, Inc. | Packaged semiconductor chips with array |
| US8405196B2 (en) | 2007-03-05 | 2013-03-26 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
| US20090174073A1 (en) * | 2008-01-08 | 2009-07-09 | Woong Sun Lee | Substrate for semiconductor package having coating film and method for manufacturing the same |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
| US9355948B2 (en) | 2010-09-17 | 2016-05-31 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
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