JPH11167526A - メモリリード・ライト方法及びメモリリード・ライト装置 - Google Patents
メモリリード・ライト方法及びメモリリード・ライト装置Info
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- JPH11167526A JPH11167526A JP9332741A JP33274197A JPH11167526A JP H11167526 A JPH11167526 A JP H11167526A JP 9332741 A JP9332741 A JP 9332741A JP 33274197 A JP33274197 A JP 33274197A JP H11167526 A JPH11167526 A JP H11167526A
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- 230000001131 transforming effect Effects 0.000 abstract 1
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 9
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 9
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
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- 238000012986 modification Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
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- Memory System (AREA)
- Storage Device Security (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 メモリに格納されたプログラムの第三者によ
る解読を防止し、プログラムの不正改造を阻止する。 【解決手段】 ＣＰＵ１とメモリ（ＳＲＡＭ３及びフラ
ッシュメモリ４）との間に、データバスのスクランブル
及びディスクランブルを行うデータスクランブル／ディ
スクランブル回路５を設ける。また、ＣＰＵ１とメモリ
との間に、アドレスバスのスクランブルを行うアドレス
スクランブル回路６を設ける。
る解読を防止し、プログラムの不正改造を阻止する。 【解決手段】 ＣＰＵ１とメモリ（ＳＲＡＭ３及びフラ
ッシュメモリ４）との間に、データバスのスクランブル
及びディスクランブルを行うデータスクランブル／ディ
スクランブル回路５を設ける。また、ＣＰＵ１とメモリ
との間に、アドレスバスのスクランブルを行うアドレス
スクランブル回路６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリに対しデー
タの書き込みを行うメモリリード・ライト方法及びその
装置に関する。
タの書き込みを行うメモリリード・ライト方法及びその
装置に関する。
【０００２】
【従来の技術】一般にＣＰＵにＲＯＭやＲＡＭなどのメ
モリを接続する場合、メモリにはＣＰＵからのアドレス
バスが、上位の例えばアドレスビット線ＡＢ１５から下
位のアドレスビット線ＡＢ０まで順番に接続される。ま
た、データバスについても、上位の例えばデータビット
線ＤＢ７から下位のデータビット線ＤＢ０まで順番に接
続される。したがって、上記メモリにプログラムが格納
されている場合は、そのプログラムはメモリの下位アド
レスから上位アドレスの方向へ順番に格納される。
モリを接続する場合、メモリにはＣＰＵからのアドレス
バスが、上位の例えばアドレスビット線ＡＢ１５から下
位のアドレスビット線ＡＢ０まで順番に接続される。ま
た、データバスについても、上位の例えばデータビット
線ＤＢ７から下位のデータビット線ＤＢ０まで順番に接
続される。したがって、上記メモリにプログラムが格納
されている場合は、そのプログラムはメモリの下位アド
レスから上位アドレスの方向へ順番に格納される。
【０００３】
【発明が解決しようとする課題】このようにメモリのプ
ログラムは、下位アドレスから上位アドレスの方向へ順
番に格納されるため、上記メモリに対し上記ＣＰＵと同
様なアドレス順序で接続される例えばＲＯＭライタやイ
ンサーキットエミュレータなどを使用することにより、
上記メモリのプログラムは容易に読み出すことができ
る。こうしてメモリから読み出されたプログラムは第三
者により解析され、そのプログラムが第三者により不正
に書き替えされる恐れがあるという問題があった。した
がって本発明は、メモリに格納されたプログラムの第三
者による解析を防止し、プログラムの不正改造を阻止す
ることを目的とする。
ログラムは、下位アドレスから上位アドレスの方向へ順
番に格納されるため、上記メモリに対し上記ＣＰＵと同
様なアドレス順序で接続される例えばＲＯＭライタやイ
ンサーキットエミュレータなどを使用することにより、
上記メモリのプログラムは容易に読み出すことができ
る。こうしてメモリから読み出されたプログラムは第三
者により解析され、そのプログラムが第三者により不正
に書き替えされる恐れがあるという問題があった。した
がって本発明は、メモリに格納されたプログラムの第三
者による解析を防止し、プログラムの不正改造を阻止す
ることを目的とする。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ＣＰＵと、アドレスバス及びデータ
バスからなるバスを介しＣＰＵに接続されるメモリとか
らなり、ＣＰＵはメモリに対しバスを介してデータの書
き込みを行うメモリリード・ライト装置において、ＣＰ
Ｕがメモリにデータを書き込む際にはバスを通常のパタ
ーンと異なるパターンに切り替える第１のステップと、
ＣＰＵがメモリからデータを読み出す際にはバスを通常
のパターンに復旧する第２のステップとを有するメモリ
リード・ライト方法である。また、ＣＰＵとメモリとの
間に、ＣＰＵがメモリにデータを書き込む際にデータバ
スを通常のパターンと異なるパターンに切り替える第１
のスクランブル回路と、ＣＰＵがメモリからデータを読
み出す際にデータバスを通常のパターンに復旧する第２
のディスクランブル回路とを設けたものである。また、
ＣＰＵがメモリにデータを書き込む際にアドレスバスを
通常のパターンと異なるパターンに切り替える第２のス
クランブル回路及びＣＰＵがメモリからデータを読み出
す際にアドレスバスを通常のパターンに復旧する第２の
ディスクランブル回路の少なくとも一方を設けたもので
ある。また、ＣＰＵとメモリとの間に、前記第１のスク
ランブル回路と第１のディスクランブル回路とを設ける
と共に、第２のスクランブル回路及び第２のディスクラ
ンブル回路の少なくとも一方を設けたものである。ま
た、メモリにプログラムデータを書き込む書き込み手段
と、ＣＰＵとメモリとの間に設けられバス切替を行うス
クランブル回路とを設け、ＣＰＵはプログラムデータを
受信すると所定のパターンに基づきスクランブル回路に
バスの切替を行わせるとともに、書き込み手段によりス
クランブル回路を介しメモリにプログラムデータを書き
込ませるものである。
るために本発明は、ＣＰＵと、アドレスバス及びデータ
バスからなるバスを介しＣＰＵに接続されるメモリとか
らなり、ＣＰＵはメモリに対しバスを介してデータの書
き込みを行うメモリリード・ライト装置において、ＣＰ
Ｕがメモリにデータを書き込む際にはバスを通常のパタ
ーンと異なるパターンに切り替える第１のステップと、
ＣＰＵがメモリからデータを読み出す際にはバスを通常
のパターンに復旧する第２のステップとを有するメモリ
リード・ライト方法である。また、ＣＰＵとメモリとの
間に、ＣＰＵがメモリにデータを書き込む際にデータバ
スを通常のパターンと異なるパターンに切り替える第１
のスクランブル回路と、ＣＰＵがメモリからデータを読
み出す際にデータバスを通常のパターンに復旧する第２
のディスクランブル回路とを設けたものである。また、
ＣＰＵがメモリにデータを書き込む際にアドレスバスを
通常のパターンと異なるパターンに切り替える第２のス
クランブル回路及びＣＰＵがメモリからデータを読み出
す際にアドレスバスを通常のパターンに復旧する第２の
ディスクランブル回路の少なくとも一方を設けたもので
ある。また、ＣＰＵとメモリとの間に、前記第１のスク
ランブル回路と第１のディスクランブル回路とを設ける
と共に、第２のスクランブル回路及び第２のディスクラ
ンブル回路の少なくとも一方を設けたものである。ま
た、メモリにプログラムデータを書き込む書き込み手段
と、ＣＰＵとメモリとの間に設けられバス切替を行うス
クランブル回路とを設け、ＣＰＵはプログラムデータを
受信すると所定のパターンに基づきスクランブル回路に
バスの切替を行わせるとともに、書き込み手段によりス
クランブル回路を介しメモリにプログラムデータを書き
込ませるものである。
【０００５】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は、本発明に係るメモリリード・ラ
イト装置の構成を示すブロック図である。同図におい
て、この装置は、ＣＰＵ１と、ＲＯＭ２と、データが書
き込まれる際にスクランブルの対象となるＳＲＡＭ３及
びフラッシュメモリ４等のスクランブル対象メモリと、
ＣＰＵ１とスクランブル対象メモリとの間に接続されデ
ータバスＤＢのスクランブル及びディスクランブルを行
うデータスクランブル／ディスクランブル回路５及びア
ドレスバスＡＢのスクランブルを行うアドレススクラン
ブル回路６からなるスクランブル回路７とから構成され
る。
して説明する。図１は、本発明に係るメモリリード・ラ
イト装置の構成を示すブロック図である。同図におい
て、この装置は、ＣＰＵ１と、ＲＯＭ２と、データが書
き込まれる際にスクランブルの対象となるＳＲＡＭ３及
びフラッシュメモリ４等のスクランブル対象メモリと、
ＣＰＵ１とスクランブル対象メモリとの間に接続されデ
ータバスＤＢのスクランブル及びディスクランブルを行
うデータスクランブル／ディスクランブル回路５及びア
ドレスバスＡＢのスクランブルを行うアドレススクラン
ブル回路６からなるスクランブル回路７とから構成され
る。
【０００６】ここで、図示しないＲＯＭライタにより、
ＲＯＭ２に、本装置のリセット直後に起動され本装置の
イニシャライズ（初期化処理）を行うプログラム，ＳＲ
ＡＭ３などのスクランブル対象メモリのバスにスクラン
ブルをかけるためのプログラム及びＳＲＡＭ３等にアプ
リケーションプログラムをダウンロードするためのプロ
グラムを格納し、そのＲ０Ｍ２をＣＰＵ１やＳＲＡＭ３
などが搭載される基板（図示省略）に実装した後、その
基板とパソコンなどのダウンロード装置である上位装置
８とを接続し、基板に電源を投入する。この場合、ＣＰ
Ｕ１は電源供給されてリセットされそのリセットが解除
された直後に、まずＲＯＭ２のプログラムを実行して装
置の初期化処理を行った後、フラッシュメモリ４にプロ
グラムが書き込み済みか否かをチェックし、初期状態で
はフラッシュメモリ４にはプログラムが格納されていな
いことからプログラムダウンロード待ち状態に移行す
る。その後、ＣＰＵ１は、後述するスクランブルキーレ
ジスタにスクランブル値を設定してＳＲＡＭ３またはフ
ラッシュメモリ４へのバスに対しスクランブルをかけ
る。
ＲＯＭ２に、本装置のリセット直後に起動され本装置の
イニシャライズ（初期化処理）を行うプログラム，ＳＲ
ＡＭ３などのスクランブル対象メモリのバスにスクラン
ブルをかけるためのプログラム及びＳＲＡＭ３等にアプ
リケーションプログラムをダウンロードするためのプロ
グラムを格納し、そのＲ０Ｍ２をＣＰＵ１やＳＲＡＭ３
などが搭載される基板（図示省略）に実装した後、その
基板とパソコンなどのダウンロード装置である上位装置
８とを接続し、基板に電源を投入する。この場合、ＣＰ
Ｕ１は電源供給されてリセットされそのリセットが解除
された直後に、まずＲＯＭ２のプログラムを実行して装
置の初期化処理を行った後、フラッシュメモリ４にプロ
グラムが書き込み済みか否かをチェックし、初期状態で
はフラッシュメモリ４にはプログラムが格納されていな
いことからプログラムダウンロード待ち状態に移行す
る。その後、ＣＰＵ１は、後述するスクランブルキーレ
ジスタにスクランブル値を設定してＳＲＡＭ３またはフ
ラッシュメモリ４へのバスに対しスクランブルをかけ
る。
【０００７】即ち、スクランブル回路７内のデータスク
ランブル/ディスクランブル回路５及びアドレススクラ
ンブル回路６に対し、それぞれスクランブル値を設定す
ることによりデータバスＤＢの一部及びアドレスバスＡ
Ｂの一部にスクランブルをかけさせスクランブルデータ
バスＳＱＤＢ及びスクランブルアドレスバスＳＱＡＢと
してＳＲＡＭ３またはフラッシュメモリ４のデータ端子
ＤＴ及びアドレス端子ＡＤに接続させるようにする。そ
してその後、ＣＰＵ１はフラッシュメモリ４の非スクラ
ンブルエリアに上記スクランブル値を書き込む。なお、
既にフラッシュメモリ４にスクランブル値が設定されて
いる場合はこの設定値を読み出してスクランブルキーレ
ジスタに設定する。こうしたスクランブル処理の後、Ｃ
ＰＵ１は引き続きＲＯＭ２のプログラムを実行し上位装
置８からダウンロードされるアプリケーションプログラ
ムを受信すると、一部にスクランブルがかけられたバス
を介しまずＳＲＡＭ３へそのプログラムデータを順次書
き込む。その後、ＣＰＵ１はＳＲＡＭ３のアプリケーシ
ョンプログラムをフラッシュメモリ４にコピーするとと
もに、そのフラッシュメモリ４のプログラムを実行しア
プリケーション処理を行う。
ランブル/ディスクランブル回路５及びアドレススクラ
ンブル回路６に対し、それぞれスクランブル値を設定す
ることによりデータバスＤＢの一部及びアドレスバスＡ
Ｂの一部にスクランブルをかけさせスクランブルデータ
バスＳＱＤＢ及びスクランブルアドレスバスＳＱＡＢと
してＳＲＡＭ３またはフラッシュメモリ４のデータ端子
ＤＴ及びアドレス端子ＡＤに接続させるようにする。そ
してその後、ＣＰＵ１はフラッシュメモリ４の非スクラ
ンブルエリアに上記スクランブル値を書き込む。なお、
既にフラッシュメモリ４にスクランブル値が設定されて
いる場合はこの設定値を読み出してスクランブルキーレ
ジスタに設定する。こうしたスクランブル処理の後、Ｃ
ＰＵ１は引き続きＲＯＭ２のプログラムを実行し上位装
置８からダウンロードされるアプリケーションプログラ
ムを受信すると、一部にスクランブルがかけられたバス
を介しまずＳＲＡＭ３へそのプログラムデータを順次書
き込む。その後、ＣＰＵ１はＳＲＡＭ３のアプリケーシ
ョンプログラムをフラッシュメモリ４にコピーするとと
もに、そのフラッシュメモリ４のプログラムを実行しア
プリケーション処理を行う。
【０００８】図２はアドレススクランブル回路６の一例
を示す回路図であり、この回路６はスクランブルキーレ
ジスタ６Ａと、バス接続切替部６Ｂとからなる。なお、
バス接続切替部６Ｂは、アンドゲート８１〜８４と、オ
アゲート８５，８６とから構成される。スクランブルキ
ーレジスタ６Ａは、上記のリセット信号ＲＥＳＥＴの入
力によりリセット直後は、出力端子ＳＥＬ１，ＳＥＬ２
はそれぞれＨレベル（即ち、「１」），Ｌレベル（即ち
「０」）となっている。
を示す回路図であり、この回路６はスクランブルキーレ
ジスタ６Ａと、バス接続切替部６Ｂとからなる。なお、
バス接続切替部６Ｂは、アンドゲート８１〜８４と、オ
アゲート８５，８６とから構成される。スクランブルキ
ーレジスタ６Ａは、上記のリセット信号ＲＥＳＥＴの入
力によりリセット直後は、出力端子ＳＥＬ１，ＳＥＬ２
はそれぞれＨレベル（即ち、「１」），Ｌレベル（即ち
「０」）となっている。
【０００９】なお、このスクランブルキーレジスタ６Ａ
の出力端子ＳＥＬ１はバス接続切替部６Ｂのアンドゲー
ト８１，８３の一方の入力端子に、また、スクランブル
キーレジスタ６Ａの出力端子ＳＥＬ２はバス接続切替部
６Ｂのアンドゲート８２，８４の一方の入力端子に接続
されている。ここで、図２に示すように、ＣＰＵ１から
のアドレスバスＡＢのうち最上位のアドレスビット線Ａ
Ｂｎがアンドゲート８１，８２の他方の入力端子に、ま
た次位のアドレスビット線ＡＢｎ−１がアンドゲート８
３，８４の他方の入力端子に接続されるように構成され
ているため、各アドレスビット線ＡＢｎ，ＡＢｎ−１が
それぞれ「０」，「０」の場合は、各アンドゲート８１
〜８４の出力は「０」となり、したがってオアゲート８
５，８６を経由してＳＲＡＭ３またはフラッシュメモリ
４に出力される対応のスクランブルアドレスビット線Ｓ
ＱＡＢｎ，ＳＱＡＢｎ−１もそれぞれ「０」，「０」と
なる。
の出力端子ＳＥＬ１はバス接続切替部６Ｂのアンドゲー
ト８１，８３の一方の入力端子に、また、スクランブル
キーレジスタ６Ａの出力端子ＳＥＬ２はバス接続切替部
６Ｂのアンドゲート８２，８４の一方の入力端子に接続
されている。ここで、図２に示すように、ＣＰＵ１から
のアドレスバスＡＢのうち最上位のアドレスビット線Ａ
Ｂｎがアンドゲート８１，８２の他方の入力端子に、ま
た次位のアドレスビット線ＡＢｎ−１がアンドゲート８
３，８４の他方の入力端子に接続されるように構成され
ているため、各アドレスビット線ＡＢｎ，ＡＢｎ−１が
それぞれ「０」，「０」の場合は、各アンドゲート８１
〜８４の出力は「０」となり、したがってオアゲート８
５，８６を経由してＳＲＡＭ３またはフラッシュメモリ
４に出力される対応のスクランブルアドレスビット線Ｓ
ＱＡＢｎ，ＳＱＡＢｎ−１もそれぞれ「０」，「０」と
なる。
【００１０】また、各アドレスビット線ＡＢｎ，ＡＢｎ
−１がそれぞれ「０」，「１」の場合は、リセット直後
にはスクランブルキーレジスタ６Ａの出力端子ＳＥＬ
１，ＳＥＬ２はそれぞれ「１」，「０」であることか
ら、各アンドゲート８１〜８４のうちアンドゲート８３
の出力のみが「１」となり、従ってこれと接続されるオ
アゲート８６の出力が「１」となり、この結果、ＳＲＡ
Ｍ３またはフラッシュメモリ４に出力される対応のスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
はそれぞれ「０」，「１」となる。また、各アドレスビ
ット線ＡＢｎ，ＡＢｎ−１がそれぞれ「１」，「０」の
場合は、リセット直後にはアンドゲート８１の出力のみ
が「１」となり、したがってオアゲート８５，８６を経
由してＳＲＡＭ３またはフラッシュメモリ４に出力され
る対応のスクランブルアドレスビット線ＳＱＡＢｎ，Ｓ
ＱＡＢｎ−１はそれぞれ「１」，「０」となる。
−１がそれぞれ「０」，「１」の場合は、リセット直後
にはスクランブルキーレジスタ６Ａの出力端子ＳＥＬ
１，ＳＥＬ２はそれぞれ「１」，「０」であることか
ら、各アンドゲート８１〜８４のうちアンドゲート８３
の出力のみが「１」となり、従ってこれと接続されるオ
アゲート８６の出力が「１」となり、この結果、ＳＲＡ
Ｍ３またはフラッシュメモリ４に出力される対応のスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
はそれぞれ「０」，「１」となる。また、各アドレスビ
ット線ＡＢｎ，ＡＢｎ−１がそれぞれ「１」，「０」の
場合は、リセット直後にはアンドゲート８１の出力のみ
が「１」となり、したがってオアゲート８５，８６を経
由してＳＲＡＭ３またはフラッシュメモリ４に出力され
る対応のスクランブルアドレスビット線ＳＱＡＢｎ，Ｓ
ＱＡＢｎ−１はそれぞれ「１」，「０」となる。
【００１１】さらに、各アドレスビット線ＡＢｎ，ＡＢ
ｎ−１がそれぞれ「１」，「１」の場合は、リセット直
後にはアンドゲート８１，８３の各出力のみが「１」と
なり、したがってオアゲート８５，８６を経由してＳＲ
ＡＭ３またはフラッシュメモリ４に出力される対応のス
クランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−
１はそれぞれ「１」，「１」となる。このように、リセ
ット直後には、ＣＰＵ１から出力される各アドレスビッ
ト線ＡＢｎ，ＡＢｎ−１の値に応じた値がそれぞれスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
からＳＲＡＭ３またはフラッシュメモリ４に出力され
る。
ｎ−１がそれぞれ「１」，「１」の場合は、リセット直
後にはアンドゲート８１，８３の各出力のみが「１」と
なり、したがってオアゲート８５，８６を経由してＳＲ
ＡＭ３またはフラッシュメモリ４に出力される対応のス
クランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−
１はそれぞれ「１」，「１」となる。このように、リセ
ット直後には、ＣＰＵ１から出力される各アドレスビッ
ト線ＡＢｎ，ＡＢｎ−１の値に応じた値がそれぞれスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
からＳＲＡＭ３またはフラッシュメモリ４に出力され
る。
【００１２】ここで、リセット直後にＣＰＵ１がアドレ
スバスＡＢによりスクランブルキーレジスタ６Ａを指定
するとともに、この指定したスクランブルキーレジスタ
６Ａに対しデータバスＤＢを介して所定値を設定し、そ
の出力端子ＳＥＬ１，ＳＥＬ２がそれぞれ「０」，
「１」となったとすると、各アドレスビット線ＡＢｎ，
ＡＢｎ−１がそれぞれ「０」，「０」の場合は、対応の
スクランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ
−１はそれぞれ「０」，「０」となるが、各アドレスビ
ット線ＡＢｎ，ＡＢｎ−１がそれぞれ「０」，「１」の
場合は、アンドゲート８４の出力のみが「１」となり、
従ってこれと接続されるオアゲート８５の出力が「１」
となることから、ＳＲＡＭ３またはフラッシュメモリ４
に出力される対応のスクランブルアドレスビット線ＳＱ
ＡＢｎ，ＳＱＡＢｎ−１はそれぞれ「１」，「０」とな
る。
スバスＡＢによりスクランブルキーレジスタ６Ａを指定
するとともに、この指定したスクランブルキーレジスタ
６Ａに対しデータバスＤＢを介して所定値を設定し、そ
の出力端子ＳＥＬ１，ＳＥＬ２がそれぞれ「０」，
「１」となったとすると、各アドレスビット線ＡＢｎ，
ＡＢｎ−１がそれぞれ「０」，「０」の場合は、対応の
スクランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ
−１はそれぞれ「０」，「０」となるが、各アドレスビ
ット線ＡＢｎ，ＡＢｎ−１がそれぞれ「０」，「１」の
場合は、アンドゲート８４の出力のみが「１」となり、
従ってこれと接続されるオアゲート８５の出力が「１」
となることから、ＳＲＡＭ３またはフラッシュメモリ４
に出力される対応のスクランブルアドレスビット線ＳＱ
ＡＢｎ，ＳＱＡＢｎ−１はそれぞれ「１」，「０」とな
る。
【００１３】また、各アドレスビット線ＡＢｎ，ＡＢｎ
−１がそれぞれ「１」，「０」の場合は、アンドゲート
８２の出力のみが「１」となり、従ってこれと接続され
るオアゲート８６の出力が「１」となることから、ＲＡ
Ｍ３またはフラッシュメモリ４に出力される対応のスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
はそれぞれ「０」，「１」となる。このように、リセッ
ト直後にスクランブルキーレジスタ６Ａに所定値を設定
することにより、ＣＰＵ１から出力されるアドレスビッ
ト線ＡＢｎがＳＲＡＭ３またはフラッシュメモリ４に入
力されるスクランブルアドレスビット線ＳＱＡＢｎ−１
に切り替えられ、ＣＰＵ１から出力されるアドレスビッ
ト線ＡＢｎ−１がＳＲＡＭ３またはフラッシュメモリ４
に入力されるスクランブルアドレスビット線ＳＱＡＢｎ
に切り替えられる。
−１がそれぞれ「１」，「０」の場合は、アンドゲート
８２の出力のみが「１」となり、従ってこれと接続され
るオアゲート８６の出力が「１」となることから、ＲＡ
Ｍ３またはフラッシュメモリ４に出力される対応のスク
ランブルアドレスビット線ＳＱＡＢｎ，ＳＱＡＢｎ−１
はそれぞれ「０」，「１」となる。このように、リセッ
ト直後にスクランブルキーレジスタ６Ａに所定値を設定
することにより、ＣＰＵ１から出力されるアドレスビッ
ト線ＡＢｎがＳＲＡＭ３またはフラッシュメモリ４に入
力されるスクランブルアドレスビット線ＳＱＡＢｎ−１
に切り替えられ、ＣＰＵ１から出力されるアドレスビッ
ト線ＡＢｎ−１がＳＲＡＭ３またはフラッシュメモリ４
に入力されるスクランブルアドレスビット線ＳＱＡＢｎ
に切り替えられる。
【００１４】したがって、ＣＰＵ１がアドレスビット線
ＡＢｎによりＳＲＡＭ３またはフラッシュメモリ４へ書
き込むプログラムデータは、ＳＲＡＭ３またはフラッシ
ュメモリ４のスクランブルアドレスビット線ＳＱＡＢｎ
−１に対応するエリアに書き込まれる。また、ＣＰＵ１
がアドレスビット線ＡＢｎ−１によりＳＲＡＭ３または
フラッシュメモリ４へ書き込むプログラムデータは、Ｓ
ＲＡＭ３またはフラッシュメモリ４のスクランブルアド
レスビット線ＳＱＡＢｎに対応するエリアに書き込まれ
る。この結果、こうしてフラッシュメモリ４に書き込ま
れたプログラムデータを第三者がアドレスバスＡＢ及び
データバスＤＢを介して読み出したとしても、フラッシ
ュメモリ４からは、例えば連続すべきプログラムが分断
されて別のプログラムがそれに続くといったようなラン
ダムなプログラムデータが読み出されるため、第三者に
よるプログラム解析が不可能になる。
ＡＢｎによりＳＲＡＭ３またはフラッシュメモリ４へ書
き込むプログラムデータは、ＳＲＡＭ３またはフラッシ
ュメモリ４のスクランブルアドレスビット線ＳＱＡＢｎ
−１に対応するエリアに書き込まれる。また、ＣＰＵ１
がアドレスビット線ＡＢｎ−１によりＳＲＡＭ３または
フラッシュメモリ４へ書き込むプログラムデータは、Ｓ
ＲＡＭ３またはフラッシュメモリ４のスクランブルアド
レスビット線ＳＱＡＢｎに対応するエリアに書き込まれ
る。この結果、こうしてフラッシュメモリ４に書き込ま
れたプログラムデータを第三者がアドレスバスＡＢ及び
データバスＤＢを介して読み出したとしても、フラッシ
ュメモリ４からは、例えば連続すべきプログラムが分断
されて別のプログラムがそれに続くといったようなラン
ダムなプログラムデータが読み出されるため、第三者に
よるプログラム解析が不可能になる。
【００１５】なお、図２の例では、ＣＰＵ１からのアド
レスバスＡＢの各アドレスビット線ＡＢ０〜ＡＢｎのう
ち上位のアドレスビット線ＡＢｎ，ＡＢｎ−１について
スクランブルをかけ、他のアドレスビット線ＡＢ０〜Ａ
Ｂｎ−２についてはスクランブルをかけずにＳＲＡＭ３
またはフラッシュメモリ４に直接接続した例について説
明したが、全てのアドレスビット線ＡＢ０〜ＡＢｎにつ
いてスクランブルをかけるようにしてもよい。
レスバスＡＢの各アドレスビット線ＡＢ０〜ＡＢｎのう
ち上位のアドレスビット線ＡＢｎ，ＡＢｎ−１について
スクランブルをかけ、他のアドレスビット線ＡＢ０〜Ａ
Ｂｎ−２についてはスクランブルをかけずにＳＲＡＭ３
またはフラッシュメモリ４に直接接続した例について説
明したが、全てのアドレスビット線ＡＢ０〜ＡＢｎにつ
いてスクランブルをかけるようにしてもよい。
【００１６】次に、図３は図１に示すデータスクランブ
ル／ディスクランブル回路５の具体的な構成を示す回路
図である。この回路５はスクランブルキーレジスタ５Ａ
と、バス接続切替部５Ｂとからなる。なお、バス接続切
替部６Ｂは、スクランブル回路５Ｂ１及びディスクラン
ブル回路５Ｂ２などから構成される。スクランブル回路
５Ｂ１は、アンドゲート５１〜５４と、オアゲート５
５，５６と、ゲート回路５７，５８とから構成される。
また、ディスクランブル回路５Ｂ２は、アンドゲート６
１〜６４と、オアゲート６５，６６と、ゲート回路６
７，６８とから構成される。
ル／ディスクランブル回路５の具体的な構成を示す回路
図である。この回路５はスクランブルキーレジスタ５Ａ
と、バス接続切替部５Ｂとからなる。なお、バス接続切
替部６Ｂは、スクランブル回路５Ｂ１及びディスクラン
ブル回路５Ｂ２などから構成される。スクランブル回路
５Ｂ１は、アンドゲート５１〜５４と、オアゲート５
５，５６と、ゲート回路５７，５８とから構成される。
また、ディスクランブル回路５Ｂ２は、アンドゲート６
１〜６４と、オアゲート６５，６６と、ゲート回路６
７，６８とから構成される。
【００１７】また、バス接続切替部６Ｂ内のゲート回路
７１は、ＳＲＡＭ３またはフラッシュメモリ４へのデー
タ書き込み時にＣＰＵ１から「Ｌ」レベル（＝「０」）
のチップセレクト信号ＣＳが出力されたときに「０」を
出力してスクランブル回路５Ｂ１の各ゲート回路５７，
５８に与え各ゲート回路５７，５８をオンさせることに
より、信号を通過させるものである。また、バス接続切
替部６Ｂ内のゲート回路７２は、ＳＲＡＭ３またはフラ
ッシュメモリ４のデータ読み出し時にＣＰＵ１からそれ
ぞれ「Ｌ」レベル（＝「０」）のチップセレクト信号Ｃ
Ｓ及びリード信号ＲＤが出力されたときに「０」を出力
してディスクランブル回路５Ｂ２の各ゲート回路６７，
６８に与え各ゲート回路６７，６８をオンさせることに
より、信号を通過させるものである。なお、スクランブ
ルキーレジスタ５Ａは、図２のアドレススクランブル回
路６のスクランブルキーレジスタ６Ａと同様、リセット
信号ＲＥＳＥＴの入力によりリセット直後は、出力端子
ＳＥＬ１，ＳＥＬ２はそれぞれ「１」，「０」となって
いる。
７１は、ＳＲＡＭ３またはフラッシュメモリ４へのデー
タ書き込み時にＣＰＵ１から「Ｌ」レベル（＝「０」）
のチップセレクト信号ＣＳが出力されたときに「０」を
出力してスクランブル回路５Ｂ１の各ゲート回路５７，
５８に与え各ゲート回路５７，５８をオンさせることに
より、信号を通過させるものである。また、バス接続切
替部６Ｂ内のゲート回路７２は、ＳＲＡＭ３またはフラ
ッシュメモリ４のデータ読み出し時にＣＰＵ１からそれ
ぞれ「Ｌ」レベル（＝「０」）のチップセレクト信号Ｃ
Ｓ及びリード信号ＲＤが出力されたときに「０」を出力
してディスクランブル回路５Ｂ２の各ゲート回路６７，
６８に与え各ゲート回路６７，６８をオンさせることに
より、信号を通過させるものである。なお、スクランブ
ルキーレジスタ５Ａは、図２のアドレススクランブル回
路６のスクランブルキーレジスタ６Ａと同様、リセット
信号ＲＥＳＥＴの入力によりリセット直後は、出力端子
ＳＥＬ１，ＳＥＬ２はそれぞれ「１」，「０」となって
いる。
【００１８】また、スクランブルキーレジスタ５Ａの出
力端子ＳＥＬ１はスクランブル回路５Ｂ１のアンドゲー
ト５１，５３及びディスクランブル回路５Ｂ２のアンド
ゲート６１，６３の一方の入力端子に、また、スクラン
ブルキーレジスタ５Ａの出力端子ＳＥＬ２はスクランブ
ル回路５Ｂ１のアンドゲート５２，５４及びディスクラ
ンブル回路５Ｂ２のアンドゲート６２，６４の一方の入
力端子に接続されている。ここで、図３に示すように、
ＣＰＵ１からのデータバスＤＢのうち最上位のデータビ
ット線ＤＢｎがアンドゲート５１，５２の他方の入力端
子に、また次位のデータビット線ＤＢｎ−１がアンドゲ
ート５３，５４の他方の入力端子に接続されるように構
成されているため、ＣＰＵ１がＳＲＡＭ３またはフラッ
シュメモリ４を選択してデータバスＤＢを介しデータを
書き込む際に各データビット線ＤＢｎ，ＤＢｎ−１がそ
れぞれ「０」，「０」の場合は、各アンドゲート５１〜
５４の出力は「０」となり、したがってオアゲート５
５，５６及びゲート回路５７，５８を経由してＳＲＡＭ
３またはフラッシュメモリ４に出力される対応のスクラ
ンブルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１もそ
れぞれ「０」，「０」となる。
力端子ＳＥＬ１はスクランブル回路５Ｂ１のアンドゲー
ト５１，５３及びディスクランブル回路５Ｂ２のアンド
ゲート６１，６３の一方の入力端子に、また、スクラン
ブルキーレジスタ５Ａの出力端子ＳＥＬ２はスクランブ
ル回路５Ｂ１のアンドゲート５２，５４及びディスクラ
ンブル回路５Ｂ２のアンドゲート６２，６４の一方の入
力端子に接続されている。ここで、図３に示すように、
ＣＰＵ１からのデータバスＤＢのうち最上位のデータビ
ット線ＤＢｎがアンドゲート５１，５２の他方の入力端
子に、また次位のデータビット線ＤＢｎ−１がアンドゲ
ート５３，５４の他方の入力端子に接続されるように構
成されているため、ＣＰＵ１がＳＲＡＭ３またはフラッ
シュメモリ４を選択してデータバスＤＢを介しデータを
書き込む際に各データビット線ＤＢｎ，ＤＢｎ−１がそ
れぞれ「０」，「０」の場合は、各アンドゲート５１〜
５４の出力は「０」となり、したがってオアゲート５
５，５６及びゲート回路５７，５８を経由してＳＲＡＭ
３またはフラッシュメモリ４に出力される対応のスクラ
ンブルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１もそ
れぞれ「０」，「０」となる。
【００１９】また、各データビット線ＤＢｎ，ＤＢｎ−
１がそれぞれ「０」，「１」の場合は、リセット直後に
はスクランブルキーレジスタ５Ａの出力端子ＳＥＬ１，
ＳＥＬ２はそれぞれ「１」，「０」であることから、各
アンドゲート５１〜５４のうちアンドゲート５３の出力
のみが「１」となり、従ってこれと接続されるオアゲー
ト５６の出力が「１」となり、この結果、ＳＲＡＭ３ま
たはフラッシュメモリ４に出力される対応のスクランブ
ルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１もそれぞ
れ「０」，「１」となる。また、各データビット線ＤＢ
ｎ，ＤＢｎ−１がそれぞれ「１」，「０」の場合は、リ
セット直後にはアンドゲート５１の出力のみが「１」と
なり、従って対応のスクランブルデータビット線ＳＱＤ
Ｂｎ，ＳＱＤＢｎ−１もそれぞれ「１」，「０」とな
る。さらに、各データビット線ＤＢｎ，ＤＢｎ−１がそ
れぞれ「１」，「１」の場合は、リセット直後にはアン
ドゲート５１，５３の各出力のみが「１」となり、従っ
て対応のスクランブルデータビット線ＳＱＤＢｎ，ＳＱ
ＤＢｎ−１はそれぞれ「１」，「１」となる。このよう
にリセット直後にはスクランブル回路５Ｂ１は機能せ
ず、ＣＰＵ１がデータバスＤＢを介してデータを出力す
る場合は、各データビット線ＤＢｎ，ＤＢｎ−１の値に
応じた値がそれぞれスクランブルデータビット線ＳＱＤ
Ｂｎ，ＳＱＤＢｎ−１からＳＲＡＭ３またはフラッシュ
メモリ４に出力される。
１がそれぞれ「０」，「１」の場合は、リセット直後に
はスクランブルキーレジスタ５Ａの出力端子ＳＥＬ１，
ＳＥＬ２はそれぞれ「１」，「０」であることから、各
アンドゲート５１〜５４のうちアンドゲート５３の出力
のみが「１」となり、従ってこれと接続されるオアゲー
ト５６の出力が「１」となり、この結果、ＳＲＡＭ３ま
たはフラッシュメモリ４に出力される対応のスクランブ
ルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１もそれぞ
れ「０」，「１」となる。また、各データビット線ＤＢ
ｎ，ＤＢｎ−１がそれぞれ「１」，「０」の場合は、リ
セット直後にはアンドゲート５１の出力のみが「１」と
なり、従って対応のスクランブルデータビット線ＳＱＤ
Ｂｎ，ＳＱＤＢｎ−１もそれぞれ「１」，「０」とな
る。さらに、各データビット線ＤＢｎ，ＤＢｎ−１がそ
れぞれ「１」，「１」の場合は、リセット直後にはアン
ドゲート５１，５３の各出力のみが「１」となり、従っ
て対応のスクランブルデータビット線ＳＱＤＢｎ，ＳＱ
ＤＢｎ−１はそれぞれ「１」，「１」となる。このよう
にリセット直後にはスクランブル回路５Ｂ１は機能せ
ず、ＣＰＵ１がデータバスＤＢを介してデータを出力す
る場合は、各データビット線ＤＢｎ，ＤＢｎ−１の値に
応じた値がそれぞれスクランブルデータビット線ＳＱＤ
Ｂｎ，ＳＱＤＢｎ−１からＳＲＡＭ３またはフラッシュ
メモリ４に出力される。
【００２０】そして、リセット直後にＳＲＡＭ３または
フラッシュメモリ４から各スクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１を介してデータを読み出し
たときにスクランブルデータビット線ＳＱＤＢｎ，ＳＱ
ＤＢｎ−１がそれぞれ「０」，「０」の場合は、ディス
クランブル回路５Ｂ２の各アンドゲート６１〜６４の出
力は「０」となり、したがってオアゲート６５，６６及
びゲート回路６７，６８を経由してＣＰＵ１に出力され
る対応のデータビット線ＤＢｎ，ＤＢｎ−１もそれぞれ
「０」，「０」となる。
フラッシュメモリ４から各スクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１を介してデータを読み出し
たときにスクランブルデータビット線ＳＱＤＢｎ，ＳＱ
ＤＢｎ−１がそれぞれ「０」，「０」の場合は、ディス
クランブル回路５Ｂ２の各アンドゲート６１〜６４の出
力は「０」となり、したがってオアゲート６５，６６及
びゲート回路６７，６８を経由してＣＰＵ１に出力され
る対応のデータビット線ＤＢｎ，ＤＢｎ−１もそれぞれ
「０」，「０」となる。
【００２１】また、各スクランブルデータビット線ＳＱ
ＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「０」，「１」の場
合は、リセット直後にはアンドゲート６３の出力のみが
「１」となり、従ってこれと接続されるオアゲート６６
の出力も「１」になることから、ＣＰＵ１に出力される
対応のデータビット線ＤＢｎ，ＤＢｎ−１もそれぞれ
「０」，「１」となる。また、各スクランブルデータビ
ット線ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「１」，
「０」の場合は、リセット直後にはアンドゲート６１の
出力のみが「１」となり、従ってこれと接続されるオア
ゲート６５の出力も「１」になることから、対応のデー
タビット線ＤＢｎ，ＤＢｎ−１もそれぞれ「１」，
「０」となる。さらに、各スクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「１」，「１」
の場合は、リセット直後にはアンドゲート６１，６３の
各出力のみが「１」となり、したがって対応のデータビ
ット線ＤＢｎ，ＤＢｎ−１はそれぞれ「１」，「１」と
なる。このようにリセット直後にはディスクランブル回
路５Ｂ２も機能せず、ＣＰＵ１がＳＲＡＭ３またはフラ
ッシュメモリ４からデータを入力する場合は、各スクラ
ンブルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１の値
に応じた値がそれぞれデータビット線ＤＢｎ，ＤＢｎ−
１からＣＰＵ１に出力される。
ＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「０」，「１」の場
合は、リセット直後にはアンドゲート６３の出力のみが
「１」となり、従ってこれと接続されるオアゲート６６
の出力も「１」になることから、ＣＰＵ１に出力される
対応のデータビット線ＤＢｎ，ＤＢｎ−１もそれぞれ
「０」，「１」となる。また、各スクランブルデータビ
ット線ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「１」，
「０」の場合は、リセット直後にはアンドゲート６１の
出力のみが「１」となり、従ってこれと接続されるオア
ゲート６５の出力も「１」になることから、対応のデー
タビット線ＤＢｎ，ＤＢｎ−１もそれぞれ「１」，
「０」となる。さらに、各スクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞれ「１」，「１」
の場合は、リセット直後にはアンドゲート６１，６３の
各出力のみが「１」となり、したがって対応のデータビ
ット線ＤＢｎ，ＤＢｎ−１はそれぞれ「１」，「１」と
なる。このようにリセット直後にはディスクランブル回
路５Ｂ２も機能せず、ＣＰＵ１がＳＲＡＭ３またはフラ
ッシュメモリ４からデータを入力する場合は、各スクラ
ンブルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１の値
に応じた値がそれぞれデータビット線ＤＢｎ，ＤＢｎ−
１からＣＰＵ１に出力される。
【００２２】ここで、リセット直後にＣＰＵ１がアドレ
スバスＡＢによりスクランブルキーレジスタ５Ａを指定
するとともに、この指定したスクランブルキーレジスタ
５Ａに対しデータバスＤＢを介して所定値を設定し、そ
の出力端子ＳＥＬ１，ＳＥＬ２がそれぞれ「０」，
「１」となったとすると、各データビット線ＤＢｎ，Ｄ
Ｂｎ−１がそれぞれ「０」，「０」の場合は、スクラン
ブル回路５Ｂ１の対応のスクランブルデータビット線Ｓ
ＱＤＢｎ，ＳＱＤＢｎ−１はそれぞれ「０」，「０」と
なるが、各データビット線ＤＢｎ，ＤＢｎ−１がそれぞ
れ「０」，「１」の場合は、アンドゲート５４の出力の
みが「１」となり、従ってこれと接続されるオアゲート
５５の出力が「１」になることからゲート回路５７，５
８を経由してＳＲＡＭ３またはフラッシュメモリ４に出
力される対応のスクランブルデータビット線ＳＱＤＢ
ｎ，ＳＱＤＢｎ−１は、それぞれ「１」，「０」とな
る。
スバスＡＢによりスクランブルキーレジスタ５Ａを指定
するとともに、この指定したスクランブルキーレジスタ
５Ａに対しデータバスＤＢを介して所定値を設定し、そ
の出力端子ＳＥＬ１，ＳＥＬ２がそれぞれ「０」，
「１」となったとすると、各データビット線ＤＢｎ，Ｄ
Ｂｎ−１がそれぞれ「０」，「０」の場合は、スクラン
ブル回路５Ｂ１の対応のスクランブルデータビット線Ｓ
ＱＤＢｎ，ＳＱＤＢｎ−１はそれぞれ「０」，「０」と
なるが、各データビット線ＤＢｎ，ＤＢｎ−１がそれぞ
れ「０」，「１」の場合は、アンドゲート５４の出力の
みが「１」となり、従ってこれと接続されるオアゲート
５５の出力が「１」になることからゲート回路５７，５
８を経由してＳＲＡＭ３またはフラッシュメモリ４に出
力される対応のスクランブルデータビット線ＳＱＤＢ
ｎ，ＳＱＤＢｎ−１は、それぞれ「１」，「０」とな
る。
【００２３】また、各データビット線ＤＢｎ，ＤＢｎ−
１がそれぞれ「１」，「０」の場合は、アンドゲート５
２の出力のみが「１」となり、従ってこれと接続される
オアゲート５６の出力が「１」になることからゲート回
路５７，５８を経由してＳＲＡＭ３またはフラッシュメ
モリ４に出力される対応のスクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１はそれぞれ「０」，「１」
となる。このようにして、リセット直後にスクランブル
キーレジスタ５Ａに所定値を設定しスクランブル回路５
Ｂ１を機能させることにより、ＣＰＵ１から出力される
データビット線ＤＢｎを経由するデータはスクランブル
データビット線ＳＱＤＢｎ−１を経由してＳＲＡＭ３ま
たはフラッシュメモリ４に格納されると共に、ＣＰＵ１
から出力されるデータビット線ＤＢｎ−１を経由するデ
ータはクランブルデータビット線ＳＱＤＢｎを経由して
ＲＡＭ３またはフラッシュメモリ４に格納される。この
結果、例えばフラッシュメモリ４に書き込まれたプログ
ラムデータを読み出したとしても、フラッシュメモリ４
にはＣＰＵ１から出力されるデータとは異なるスクラン
ブルされたプログラムデータが格納されているため、第
三者による解読が不可能になる。
１がそれぞれ「１」，「０」の場合は、アンドゲート５
２の出力のみが「１」となり、従ってこれと接続される
オアゲート５６の出力が「１」になることからゲート回
路５７，５８を経由してＳＲＡＭ３またはフラッシュメ
モリ４に出力される対応のスクランブルデータビット線
ＳＱＤＢｎ，ＳＱＤＢｎ−１はそれぞれ「０」，「１」
となる。このようにして、リセット直後にスクランブル
キーレジスタ５Ａに所定値を設定しスクランブル回路５
Ｂ１を機能させることにより、ＣＰＵ１から出力される
データビット線ＤＢｎを経由するデータはスクランブル
データビット線ＳＱＤＢｎ−１を経由してＳＲＡＭ３ま
たはフラッシュメモリ４に格納されると共に、ＣＰＵ１
から出力されるデータビット線ＤＢｎ−１を経由するデ
ータはクランブルデータビット線ＳＱＤＢｎを経由して
ＲＡＭ３またはフラッシュメモリ４に格納される。この
結果、例えばフラッシュメモリ４に書き込まれたプログ
ラムデータを読み出したとしても、フラッシュメモリ４
にはＣＰＵ１から出力されるデータとは異なるスクラン
ブルされたプログラムデータが格納されているため、第
三者による解読が不可能になる。
【００２４】また、こうしたスクランブルデータをＳＲ
ＡＭ３またはフラッシュメモリ４から各スクランブルデ
ータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１を介して読み
出したときにスクランブルデータビット線ＳＱＤＢｎ，
ＳＱＤＢｎ−１がそれぞれ「０」，「１」の場合は、デ
ィスクランブル回路５Ｂ２の各アンドゲート６１〜６４
のうち、アンドゲート６４の出力のみが「１」となり、
従ってこれと接続されるオアゲート６５の出力が「１」
になることからゲート回路６７，６８を介してＣＰＵ１
に出力される対応のデータビット線ＤＢｎ，ＤＢｎ−１
がそれぞれ「１」，「０」となる。また、各スクランブ
ルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞ
れ「１」，「０」の場合は、ディスクランブル回路５Ｂ
２のアンドゲート６２の出力のみが「１」となり、従っ
てこれと接続されるオアゲート６６の出力が「１」とな
ることから対応のデータビット線ＤＢｎ，ＤＢｎ−１は
それぞれ「０」，「１」となる。
ＡＭ３またはフラッシュメモリ４から各スクランブルデ
ータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１を介して読み
出したときにスクランブルデータビット線ＳＱＤＢｎ，
ＳＱＤＢｎ−１がそれぞれ「０」，「１」の場合は、デ
ィスクランブル回路５Ｂ２の各アンドゲート６１〜６４
のうち、アンドゲート６４の出力のみが「１」となり、
従ってこれと接続されるオアゲート６５の出力が「１」
になることからゲート回路６７，６８を介してＣＰＵ１
に出力される対応のデータビット線ＤＢｎ，ＤＢｎ−１
がそれぞれ「１」，「０」となる。また、各スクランブ
ルデータビット線ＳＱＤＢｎ，ＳＱＤＢｎ−１がそれぞ
れ「１」，「０」の場合は、ディスクランブル回路５Ｂ
２のアンドゲート６２の出力のみが「１」となり、従っ
てこれと接続されるオアゲート６６の出力が「１」とな
ることから対応のデータビット線ＤＢｎ，ＤＢｎ−１は
それぞれ「０」，「１」となる。
【００２５】このようにしてＣＰＵ１からスクランブル
回路５Ｂ１を介してＳＲＡＭ３またはフラッシュメモリ
４に書き込まれたデータは、ディスクランブル回路５Ｂ
２により復元されてＣＰＵ１に出力される。なお、図３
の例では、ＣＰＵ１からのデータバスＤＢの各データビ
ット線ＤＢ０〜ＤＢｎのうち上位のデータビット線ＤＢ
ｎ，ＤＢｎ−１についてスクランブル／ディスクランブ
ル処理を行い、他のデータビット線ＤＢ０〜ＤＢｎ−２
については上記のスクランブル／ディスクランブル処理
を行わないようにしているが、全てのデータビット線Ｄ
Ｂ０〜ＤＢｎについてスクランブル／ディスクランブル
処理を行うようにしてもよい。
回路５Ｂ１を介してＳＲＡＭ３またはフラッシュメモリ
４に書き込まれたデータは、ディスクランブル回路５Ｂ
２により復元されてＣＰＵ１に出力される。なお、図３
の例では、ＣＰＵ１からのデータバスＤＢの各データビ
ット線ＤＢ０〜ＤＢｎのうち上位のデータビット線ＤＢ
ｎ，ＤＢｎ−１についてスクランブル／ディスクランブ
ル処理を行い、他のデータビット線ＤＢ０〜ＤＢｎ−２
については上記のスクランブル／ディスクランブル処理
を行わないようにしているが、全てのデータビット線Ｄ
Ｂ０〜ＤＢｎについてスクランブル／ディスクランブル
処理を行うようにしてもよい。
【００２６】次に図５（ａ）は、ＣＰＵ１と、ＳＲＡＭ
３またはフラッシュメモリ４との間を１８本のアドレス
線からなるアドレスバスＡＢで接続して、そのうちスク
ランブルされるアドレスビット線をＡＢ１２〜ＡＢ１５
とした場合の例を示す図である。この場合、０番地から
ＦＦＦＨ（１６進）番地までの４Ｋバイトの領域は非ス
クランブルエリアとなり、この非スクランブルエリアに
はリセット時の飛び先アドレスや上述のイニシャライズ
プログラムを格納する。また、１０００Ｈ（１６進）番
地以降の領域はスクランブルエリアであり、そのスクラ
ンブルエリアには、ダウンロードされたアプリケーショ
ンプログラムを格納する。また、図５（ｂ）は、ＣＰＵ
１とメモリ間を８本のデータ線からなるデータバスＤＢ
で接続し、そのうちスクランブルされるデータビット線
をＤＢ４〜ＤＢ７の４ビットとした場合の例を示す図で
ある。
３またはフラッシュメモリ４との間を１８本のアドレス
線からなるアドレスバスＡＢで接続して、そのうちスク
ランブルされるアドレスビット線をＡＢ１２〜ＡＢ１５
とした場合の例を示す図である。この場合、０番地から
ＦＦＦＨ（１６進）番地までの４Ｋバイトの領域は非ス
クランブルエリアとなり、この非スクランブルエリアに
はリセット時の飛び先アドレスや上述のイニシャライズ
プログラムを格納する。また、１０００Ｈ（１６進）番
地以降の領域はスクランブルエリアであり、そのスクラ
ンブルエリアには、ダウンロードされたアプリケーショ
ンプログラムを格納する。また、図５（ｂ）は、ＣＰＵ
１とメモリ間を８本のデータ線からなるデータバスＤＢ
で接続し、そのうちスクランブルされるデータビット線
をＤＢ４〜ＤＢ７の４ビットとした場合の例を示す図で
ある。
【００２７】上記の図５（ａ）に示すエリア構成を実現
する場合、図４に示すように、図３のデータスクランブ
ル／ディスクランブル回路５に対し、アドレスバスをデ
コードするデコーダ５Ｃを付加する。このデコーダ５Ｃ
は、アドレスバスＡＢのうち非スクランブルエリアを検
出するもので、その出力をオアゲート７３及びアンドゲ
ート７４の一方の入力端子に接続する。一方、オアゲー
ト７３及びアンドゲート７４の他方の入力端子には、ス
クランブルキーレジスタ５Ａの各出力端子ＳＥＬ１，Ｓ
ＥＬ２を各個に接続する。そして、オアゲート７３の出
力はスクランブル回路５Ｂ１のアンドゲート５１，５３
及びディスクランブル回路５Ｂ２のアンドゲート６１，
６３の一方の入力端子に、また、アンドゲート７４の出
力はスクランブル回路５Ｂ１のアンドゲート５２，５４
及びディスクランブル回路５Ｂ２のアンドゲート６２，
６４の一方の入力端子にそれぞれ接続する。
する場合、図４に示すように、図３のデータスクランブ
ル／ディスクランブル回路５に対し、アドレスバスをデ
コードするデコーダ５Ｃを付加する。このデコーダ５Ｃ
は、アドレスバスＡＢのうち非スクランブルエリアを検
出するもので、その出力をオアゲート７３及びアンドゲ
ート７４の一方の入力端子に接続する。一方、オアゲー
ト７３及びアンドゲート７４の他方の入力端子には、ス
クランブルキーレジスタ５Ａの各出力端子ＳＥＬ１，Ｓ
ＥＬ２を各個に接続する。そして、オアゲート７３の出
力はスクランブル回路５Ｂ１のアンドゲート５１，５３
及びディスクランブル回路５Ｂ２のアンドゲート６１，
６３の一方の入力端子に、また、アンドゲート７４の出
力はスクランブル回路５Ｂ１のアンドゲート５２，５４
及びディスクランブル回路５Ｂ２のアンドゲート６２，
６４の一方の入力端子にそれぞれ接続する。
【００２８】このように構成することで、ＣＰＵ１がデ
ータをスクランブルするためにスクランブルキーレジス
タ５Ａに所定値を設定し、その出力ＳＥＬ１，ＳＥＬ２
が「０」，「１」となった場合でも、デコーダ５Ｃが非
スクランブルエリアを検出して「１」になると、オアゲ
ート７３及びアンドゲート７４の各出力はともに「１」
となり、したがってスクランブル回路５Ｂ１によるデー
タビット線ＤＢｎ，ＤＢｎ−１のスクランブルは行われ
ずにそのままメモリに書き込まれる。また、メモリから
読み出したデータについても、ディスクランブル回路５
Ｂ２によるディスクランブルは行われずにそのままＣＰ
Ｕ１へ伝達することができる。
ータをスクランブルするためにスクランブルキーレジス
タ５Ａに所定値を設定し、その出力ＳＥＬ１，ＳＥＬ２
が「０」，「１」となった場合でも、デコーダ５Ｃが非
スクランブルエリアを検出して「１」になると、オアゲ
ート７３及びアンドゲート７４の各出力はともに「１」
となり、したがってスクランブル回路５Ｂ１によるデー
タビット線ＤＢｎ，ＤＢｎ−１のスクランブルは行われ
ずにそのままメモリに書き込まれる。また、メモリから
読み出したデータについても、ディスクランブル回路５
Ｂ２によるディスクランブルは行われずにそのままＣＰ
Ｕ１へ伝達することができる。
【００２９】このように、アドレスデコーダ２により非
スクランブルエリアを検出するとともに、検出した非ス
クランブルエリアのデータについてはスクランブル／デ
ィスクランブル処理を行わないようにしたものである。
この結果、その非スクランブルエリアをフラッシュメモ
リ４の一部に割り当てるとともに、そのエリアにイニシ
ャライズプログラムやロードプログラムを格納して図１
のＲＯＭ２のように使用することができ、したがってＲ
ＯＭ２を省略することができる。
スクランブルエリアを検出するとともに、検出した非ス
クランブルエリアのデータについてはスクランブル／デ
ィスクランブル処理を行わないようにしたものである。
この結果、その非スクランブルエリアをフラッシュメモ
リ４の一部に割り当てるとともに、そのエリアにイニシ
ャライズプログラムやロードプログラムを格納して図１
のＲＯＭ２のように使用することができ、したがってＲ
ＯＭ２を省略することができる。
【００３０】なお、本実施の形態では、スクランブルキ
ーレジスタ５Ａ，６Ａに所定のスクランブル値を設定し
てアドレスのスクランブル処理及びデータのスクランブ
ル／ディスクランブル処理を行っているが、この場合、
スクランブルキーレジスタ５Ａ，６Ａに固定の設定値の
他に２バイトの他のデータを設定しないと設定が不可能
になるようにしてスクランブルキーレジスタに対するラ
イトプロテクトを強化するようにしても良い。また、リ
セット後にタイマを起動しそのタイマの一定時間内以外
は設定禁止とするようにしても良い。
ーレジスタ５Ａ，６Ａに所定のスクランブル値を設定し
てアドレスのスクランブル処理及びデータのスクランブ
ル／ディスクランブル処理を行っているが、この場合、
スクランブルキーレジスタ５Ａ，６Ａに固定の設定値の
他に２バイトの他のデータを設定しないと設定が不可能
になるようにしてスクランブルキーレジスタに対するラ
イトプロテクトを強化するようにしても良い。また、リ
セット後にタイマを起動しそのタイマの一定時間内以外
は設定禁止とするようにしても良い。
【００３１】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵとメモリとの間に、ＣＰＵがメモリにデータを書き
込む際にデータバスを通常のパターンと異なるパターン
に切り替えるスクランブル回路と、ＣＰＵがメモリから
データを読み出す際にデータバスを上記異なるパターン
から通常のパターンに復旧するディスクランブル回路と
を設けるようにしたので、メモリからデータが読み出さ
れる際には第三者により解読が不可能なデータが読み出
され、この結果、メモリに格納されたプログラムの第三
者による不正改造を阻止することができる。また、デー
タ書き込み時にアドレスバスを通常のパターンと異なる
パターンに切り替えるスクランブル回路とデータ読み出
し時にアドレスバスを通常のパターンに復旧するディス
クランブル回路の少なくとも一方を設けるようにしたの
で、同様に第三者によるメモリデータの解読を不可とす
ることができる。また、メモリにプログラムデータを書
き込む書き込み手段と、バス切替を行うスクランブル回
路とを設け、ＣＰＵはプログラムデータを受信すると所
定のパターンに基づきスクランブル回路にバスの切替を
行わせるとともに、書き込み手段によりスクランブル回
路を介しメモリにプログラムデータを書き込ませるよう
にしたので、メモリには第三者に解読不可能なスクラン
ブルデータが書き込まれ、その結果、メモリのデータを
読み出したとしても、第三者による解読が不可能とな
り、したがってメモリに格納されたプログラムの第三者
による不正改造を阻止できる。
ＰＵとメモリとの間に、ＣＰＵがメモリにデータを書き
込む際にデータバスを通常のパターンと異なるパターン
に切り替えるスクランブル回路と、ＣＰＵがメモリから
データを読み出す際にデータバスを上記異なるパターン
から通常のパターンに復旧するディスクランブル回路と
を設けるようにしたので、メモリからデータが読み出さ
れる際には第三者により解読が不可能なデータが読み出
され、この結果、メモリに格納されたプログラムの第三
者による不正改造を阻止することができる。また、デー
タ書き込み時にアドレスバスを通常のパターンと異なる
パターンに切り替えるスクランブル回路とデータ読み出
し時にアドレスバスを通常のパターンに復旧するディス
クランブル回路の少なくとも一方を設けるようにしたの
で、同様に第三者によるメモリデータの解読を不可とす
ることができる。また、メモリにプログラムデータを書
き込む書き込み手段と、バス切替を行うスクランブル回
路とを設け、ＣＰＵはプログラムデータを受信すると所
定のパターンに基づきスクランブル回路にバスの切替を
行わせるとともに、書き込み手段によりスクランブル回
路を介しメモリにプログラムデータを書き込ませるよう
にしたので、メモリには第三者に解読不可能なスクラン
ブルデータが書き込まれ、その結果、メモリのデータを
読み出したとしても、第三者による解読が不可能とな
り、したがってメモリに格納されたプログラムの第三者
による不正改造を阻止できる。
【図１】 本発明に係るメモリリード・ライト装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 上記装置内のアドレススクランブル回路の構
成を示す回路図である。
成を示す回路図である。
【図３】 上記装置内のデータスクランブル／ディスク
ランブル回路の構成を示す回路図である。
ランブル回路の構成を示す回路図である。
【図４】 上記データスクランブル／ディスクランブル
回路の他の構成例を示す回路図である。
回路の他の構成例を示す回路図である。
【図５】 上記装置のアドレススクランブル，データク
ランブルの他の例を示す図である。
ランブルの他の例を示す図である。
１…ＣＰＵ、２…ＲＯＭ、３…ＳＲＡＭ、４…フラッシ
ュメモリ、５…データスクランブル／ディスクランブル
回路、５Ａ，６Ａ…スクランブルキーレジスタ、５Ｂ，
６Ｂ…バス接続切替部、５Ｂ１…スクランブル回路、５
Ｂ２…ディスクランブル回路、５Ｃ…デコーダ。
ュメモリ、５…データスクランブル／ディスクランブル
回路、５Ａ，６Ａ…スクランブルキーレジスタ、５Ｂ，
６Ｂ…バス接続切替部、５Ｂ１…スクランブル回路、５
Ｂ２…ディスクランブル回路、５Ｃ…デコーダ。
Claims (5)
- 【請求項１】 ＣＰＵと、アドレスバス及びデータバス
からなるバスを介し前記ＣＰＵに接続されるメモリとか
らなり、前記ＣＰＵは前記メモリに対し前記バスを介し
てデータの書き込みを行うメモリリード・ライト装置に
おいて、 ＣＰＵがメモリにデータを書き込む際には所定の条件に
応じ前記バスを通常のパターンと異なるパターンに切り
替える第１のステップと、ＣＰＵがメモリからデータを
読み出す際には前記バスを通常のパターンに復旧する第
２のステップとを有することを特徴とするメモリリード
・ライト方法。 - 【請求項２】 ＣＰＵと、アドレスバス及びデータバス
からなるバスを介し前記ＣＰＵに接続されるメモリとか
らなり、前記ＣＰＵは前記メモリに対し前記バスを介し
てデータの書き込みを行うメモリリード・ライト装置に
おいて、 前記ＣＰＵとメモリとの間に、ＣＰＵがメモリにデータ
を書き込む際に前記データバスを所定の条件に応じ通常
のパターンと異なるパターンに切り替える第１のスクラ
ンブル回路と、ＣＰＵがメモリからデータを読み出す際
に前記データバスを通常のパターンに復旧する第１のデ
ィスクランブル回路とを備えたことを特徴とするメモリ
リード・ライト装置。 - 【請求項３】 ＣＰＵと、アドレスバス及びデータバス
からなるバスを介し前記ＣＰＵに接続されるメモリとか
らなり、前記ＣＰＵは前記メモリに対し前記バスを介し
てデータの書き込みを行うメモリリード・ライト装置に
おいて、 前記ＣＰＵとメモリとの間に、ＣＰＵがメモリにデータ
を書き込む際に前記アドレスバスを所定の条件に応じ通
常のパターンと異なるパターンに切り替えるスクランブ
ル回路及びＣＰＵがメモリからデータを読み出す際に前
記アドレスバスを通常のパターンに復旧するディスクラ
ンブル回路の少なくとも一方を備えたことを特徴とする
メモリリード・ライト装置。 - 【請求項４】 請求項２において、 前記ＣＰＵとメモリとの間に、ＣＰＵがメモリにデータ
を書き込む際に前記アドレスバスを所定の条件に応じ通
常のパターンと異なるパターンに切り替える第２のスク
ランブル回路及びＣＰＵがメモリからデータを読み出す
際に前記アドレスバスを通常のパターンに復旧する第２
のディスクランブル回路の少なくとも一方を備えたこと
を特徴とするメモリリード・ライト装置。 - 【請求項５】 ＣＰＵと、アドレスバス及びデータバス
からなるバスを介し前記ＣＰＵに接続されるメモリとか
らなり、前記ＣＰＵは前記メモリに対し前記バスを介し
てデータの書き込みを行うメモリリード・ライト装置に
おいて、 前記メモリにプログラムデータを書き込む書き込み手段
と、 前記ＣＰＵとメモリとの間に設けられバス切替を行うス
クランブル回路とを備え、前記ＣＰＵは前記プログラム
データを受信すると所定のパターンに基づき前記スクラ
ンブル回路に前記バスの切替を行わせるとともに、前記
書き込み手段により該スクランブル回路を介し前記メモ
リにプログラムデータを書き込ませることを特徴とする
メモリリード・ライト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332741A JPH11167526A (ja) | 1997-12-03 | 1997-12-03 | メモリリード・ライト方法及びメモリリード・ライト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332741A JPH11167526A (ja) | 1997-12-03 | 1997-12-03 | メモリリード・ライト方法及びメモリリード・ライト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11167526A true JPH11167526A (ja) | 1999-06-22 |
Family
ID=18258346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332741A Pending JPH11167526A (ja) | 1997-12-03 | 1997-12-03 | メモリリード・ライト方法及びメモリリード・ライト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11167526A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
| JP2003500786A (ja) * | 1999-05-12 | 2003-01-07 | ギーゼッケ ウント デフリエント ゲーエムベーハー | アドレスのスクランブリング機能付きメモリアレー |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
| US8230234B2 (en) | 2007-08-06 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices that are resistant to power attacks and methods of operating semiconductor memory devices that are resistant to power attacks |
-
1997
- 1997-12-03 JP JP9332741A patent/JPH11167526A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003500786A (ja) * | 1999-05-12 | 2003-01-07 | ギーゼッケ ウント デフリエント ゲーエムベーハー | アドレスのスクランブリング機能付きメモリアレー |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
| US8230234B2 (en) | 2007-08-06 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices that are resistant to power attacks and methods of operating semiconductor memory devices that are resistant to power attacks |
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