JPH11154837A

JPH11154837A - 半導体装置、半導体集積回路および高周波処理回路

Info

Publication number: JPH11154837A
Application number: JP10054829A
Authority: JP
Inventors: Masao Nishida; 昌生西田; Naonori Uda; 尚典宇田; Shigeyuki Murai; 成行村井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-18
Filing date: 1998-03-06
Publication date: 1999-06-08

Abstract

(57)【要約】【課題】アイソレーションが高く、回路の配線の交差
回数が少なく、かつ電圧の供給経路が単純化された半導
体装置およびそれを用いた半導体集積回路を提供するこ
とである。【解決手段】半導体基板１００上に初段のＦＥＴ１お
よび終段のＦＥＴ２が形成されている。初段のＦＥＴ１
のゲート端子Ｇ１と終段のＦＥＴ２のゲート端子Ｇ２と
が半導体基板１００上の一方の側部側に配置され、初段
のＦＥＴ１のドレイン端子Ｄ１と終段のＦＥＴ２のドレ
イン端子Ｄ２とが半導体基板１００上の他方の側部側に
配置されている。ＦＥＴ１とＦＥＴ２との境界部を中心
として、ＦＥＴ１の側に初段のゲートバイアス回路Ｂ１
および終段のゲートバイアス回路Ｂ２が配置され、ＦＥ
Ｔ２の側に終段のドレインバイアス回路Ｂ４および初段
のドレインバイアス回路Ｂ３が配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に複数のト
ランジスタが形成された半導体装置、トランジスタを備
えた半導体集積回路および高周波処理回路に関する。

【０００２】

【従来の技術】ＦＥＴ（電界効果トランジスタ）を用い
た増幅器は、ＦＥＴに加えて、入力整合回路、出力整合
回路、ゲートバイアス回路およびドレインバイアス回路
の４つの回路で構成される。また、バイポーラトランジ
スタを用いた増幅器は、バイポータトランジスタに加え
て、入力整合回路、出力整合回路、ベースバイアス回路
およびコレクタバイアス回路の４つの回路で構成され
る。

【０００３】１つのＦＥＴまたはバイポーラトランジス
タからなる１段増幅器の場合には、アイソレーション
（絶縁度）を劣化させないように、入力整合回路と出力
整合回路とを接近させ過ぎないように配置することが必
要である。通常、１段増幅器の場合には、入力整合回路
の配線と出力整合回路の配線とが交差することはない。

【０００４】図３０は２つのＦＥＴからなる２段増幅器
の回路図である。図３０に示すように、２段増幅器は、
１段目（初段）のＦＥＴ１および２段目（終段）のＦＥ
Ｔ２に加えて、入力整合回路Ｍ１、段間回路Ｍ２、出力
整合回路Ｍ３、初段のゲートバイアス回路Ｂ１、初段の
ドレインバイアス回路Ｂ３、終段のゲートバイアス回路
Ｂ２および終段のドレインバイアス回路Ｂ４の７つの回
路で構成される。なお、段間回路Ｍ２は、初段のＦＥＴ
１と終段のＦＥＴ２とを接続する回路である。

【０００５】ＦＥＴ１のゲート端子は入力整合回路Ｍ１
を介して入力ノードＮＩに接続され、ドレイン端子は段
間回路Ｍ２を介してＦＥＴ２のゲート端子に接続されて
いる。ＦＥＴ２のドレイン端子は出力整合回路Ｍ３を介
して出力ノードＮＯに接続されている。ＦＥＴ１，２の
ソース端子は接地されている。

【０００６】ＦＥＴ１のゲート端子には、ゲートバイア
スノードｇ１からゲートバイアス回路Ｂ１を介してゲー
トバイアスＶｇ１が印加され、ドレイン端子には、ドレ
インバイアスノードｄ１からドレインバイアス回路Ｂ３
を介してドレインバイアスＶｄ１が印加される。

【０００７】ＦＥＴ２のゲート端子には、ゲートバイア
スノードｇ２からゲートバイアス回路Ｂ２を介してゲー
トバイアスＶｇ２が印加され、ドレイン端子には、ドレ
インバイアスノードｄ２からドレインバイアス回路Ｂ４
を介してドレインバイアスＶｄ２が印加される。

【０００８】ノードＮＩに与えられる入力信号ＩＮは、
ＦＥＴ１，２により増幅されて出力ノードＮＯから出力
信号ＯＵＴとして出力される。

【０００９】２段増幅器においても、１段増幅器と同様
に、アイソレーションを劣化させないために、入力整合
回路Ｍ１と出力整合回路Ｍ３とを離して配置することが
必要である。特に、２段増幅器では、１段増幅器に比べ
て電力利得が２乗になっているため、出力ノードＮＯか
ら出力される出力信号ＯＵＴが入力ノードＮＩに帰還さ
れると、高周波発振が起こり、また利得、ドレイン効
率、ドレイン付加効率が低下する。また、２段増幅器で
は、ゲート端子やドレイン端子の配置により異なるが、
後述するように、入力整合回路Ｍ１の配線と出力整合回
路Ｍ３の配線とが交差する場合がある。

【００１０】近年、マイクロ波集積回路（ＭＩＣ）とし
てモジュール化した増幅器が製造上の利便性から用いら
れている。また、２段増幅器の場合、小型化の要求に伴
い、１つの半導体基板（チップ）上に２つ以上のＦＥＴ
が形成されたマルチチップＦＥＴと呼ばれる半導体装置
が使用されている。これにより、モジュールの小型化を
図ることが可能となる。

【００１１】図３１は２つのＦＥＴを有する従来の半導
体装置の概略平面図である。図３１の半導体装置２０に
おいては、共通の半導体基板１００上に小さなサイズの
初段のＦＥＴ１および大きなサイズの終段のＦＥＴ２が
形成されている。

【００１２】ＦＥＴ１は、ゲート端子Ｇ１、ドレイン端
子Ｄ１およびソース端子Ｓ１を有する。また、ＦＥＴ２
は、ゲート端子Ｇ２、ドレイン端子Ｄ２およびソース端
子Ｓ２を有する。

【００１３】この半導体装置を用いて、２段増幅器を構
成する場合、初段のＦＥＴ１のゲート端子Ｇ１が入力整
合回路Ｍ１に接続され、終段のＦＥＴ２のドレイン端子
Ｄ２が出力整合回路Ｍ３に接続される。

【００１４】図３０に示したように、通常、初段のＦＥ
Ｔ１のドレイン端子Ｄ１と終段のＦＥＴ２のゲート端子
Ｇ２との間に段間回路Ｍ２が接続される。そのため、図
３１に示すように、初段のＦＥＴ１のドレイン端子Ｄ１
と終段のＦＥＴ２のゲート端子Ｇ２とが半導体基板１０
０上の同じ側部側に配置されている。

【００１５】

【発明が解決しようとする課題】しかしながら、図３１
の従来の半導体装置２０においては、初段のＦＥＴ１の
ドレイン端子Ｄ１と終段のＦＥＴ２のゲート端子Ｇ２と
が半導体基板１００上の一方の側部側に配置され、初段
のＦＥＴ１のゲート端子Ｇ１と終段のＦＥＴ２のドレイ
ン端子Ｄ２とが半導体基板１００上の他方の側部側に配
置されている。

【００１６】この半導体装置２０の動作時には、初段の
ＦＥＴ１のゲート端Ｇ１に入力信号が与えられ、終段の
ＦＥＴ２のドレイン端子Ｄ２からＦＥＴ１，２により増
幅された出力信号が導出される。すなわち、２段のＦＥ
Ｔ１，２の利得に相当する電力が初段のＦＥＴ１の近く
に配置された終段のＦＥＴ２のドレイン端子Ｄ２を通過
する。

【００１７】このため、初段のＦＥＴ１のゲート端子Ｇ
１と終段のＦＥＴ２のドレイン端子Ｄ２との間の距離を
十分に離した場合に比べ、アイソレーションが劣化しや
すく、また、終段のＦＥＴ２のドレイン端子Ｄ２の電力
の一部が初段のＦＥＴ１のゲート端子Ｇ１に帰還される
ことにより高周波発振を起こし、また利得、ドレイン効
率、ドレイン付加効率が低下するおそれがある。

【００１８】図３２は図３１の半導体装置２０を用いた
２段増幅器のパターン配置の第１の従来例を示す図であ
る。

【００１９】図３２において、半導体装置２０のＦＥＴ
１とＦＥＴ２との境界部および段間回路Ｍ２を中心とし
て、ＦＥＴ１の側に、入力整合回路Ｍ１、入力ノードＮ
Ｉ、初段のゲートバイアス回路Ｂ１、ゲートバイアスノ
ードｇ１、初段のドレインバイアス回路Ｂ３およびドレ
インバイアスノードｄ１が配置され、ＦＥＴ２の側に、
出力整合回路Ｍ３、出力ノードＮＯ、終段のドレインバ
イアス回路Ｂ４、ドレインバイアスノードｄ２、終段の
ゲートバイアス回路Ｂ２およびゲートバイアスノードｇ
２が配置されている。入力ノードＮＩと出力ノードＮＯ
とは、互いに線対称に配置されている。

【００２０】図３２のパターン配置では、初段のＦＥＴ
１に接続される回路と終段のＦＥＴ２に接続される回路
とがそれぞれＦＥＴ１の側およびＦＥＴ２の側に分離さ
れて配置されているので、回路の配線が交差しない。

【００２１】しかしながら、ＦＥＴ１のゲートバイアス
ノードｇ１とＦＥＴ２のゲートバイアスノードｇ２とが
離れた位置にあり、かつＦＥＴ１のドレインバイアスノ
ードｄ１とＦＥＴ２のドレインバイアスノードｄ２とが
離れた位置にあるので、外部からゲートバイアスおよび
ドレインバイアスとして電源電圧を供給しにくいという
問題が起こる。

【００２２】通常、ＦＥＴ１，２のゲート端子Ｇ１，Ｇ
２には同じ電圧のゲートバイアスを印加し、ＦＥＴ１，
２のドレイン端子Ｄ１，Ｄ２には同じ電圧のドレインバ
イアスを印加するにもかかわらず、これらのゲート端子
Ｇ１，Ｇ２およびドレイン端子Ｄ１，Ｄ２にそれぞれ別
々の経路から電圧を供給することが必要となる。

【００２３】図３３は図３１の半導体装置２０を用いた
従来の２段増幅器のパターン配置の第２の従来例を示す
図である。

【００２４】図３３において、半導体装置２０のＦＥＴ
１とＦＥＴ２との境界部および段間回路Ｍ２を中心とし
て、ＦＥＴ１の側に、終段のドレインバイアス回路Ｂ
４、ドレインバイアスノードｄ２、初段のドレインバイ
アス回路Ｂ３、ドレインバイアスノードｄ１、入力整合
回路Ｍ１および入力ノードＮＩが配置され、ＦＥＴ２の
側に、出力整合回路Ｍ３、出力ノードＮＯ、初段のゲー
トバイアス回路Ｂ１、ゲートバイアスノードｇ１、終段
のゲートバイアス回路Ｂ２およびゲートバイアスノード
ｇ２が配置されている。入力ノードＮＩと出力ノードＮ
Ｏとは、互いに点対称に配置されている。

【００２５】図３３のパターン配置では、ＦＥＴ１の側
にドレインバイアスノードｄ１，ｄ２が配置され、ＦＥ
Ｔ２の側にゲートバイアスノードｇ１，ｇ２が配置され
ているので、ＦＥＴ１，２のドレイン端子Ｄ１，Ｄ２に
同じ側からドレインバイアスＶｄ１，Ｖｄ２を供給する
ことができ、かつＦＥＴ１，２のゲート端子Ｇ１，Ｇ２
に同じ側からゲートバイアスＶｇ１，Ｖｇ２を供給する
ことができる。

【００２６】しかしながら、ＦＥＴ１のゲート端子Ｇ１
の配線とＦＥＴ２のドレイン端子Ｄ２の配線とが交差
し、かつＦＥＴ１のドレイン端子Ｄ１の配線とＦＥＴ１
のゲート端子Ｇ１の配線とが交差する。

【００２７】このような場合に、回路の配線が交差しな
がらもモジュール化を実現する手法として、複数のプリ
ント配線基板を積層した多層基板を用いる方法がある。
このような多層基板を用いてモジュールを構成する際に
は、モジュールの低コスト化のためにプリント配線基板
の枚数を極力少なくすることが望まれる。プリント配線
基板の枚数を少なくするためには、回路の配線が交差す
る回数を可能な限り減らすことが必要となる。

【００２８】ところで、ＦＥＴを備えた半導体集積回路
の高出力化、安定化および高効率化を図るために種々の
方法が用いられている。

【００２９】図３４は従来の高出力電力増幅器の主要部
の回路図である。また、図３５はＦＥＴのドレイン電流
Ｉ_ds−ゲート電圧Ｖ_g特性を示す図である。

【００３０】従来の高出力電力増幅器では、ピンチオフ
電圧（ソース・ゲート間遮断電圧）Ｖｐが−２Ｖよりも
深いＦＥＴ１００を用い、そのＦＥＴ１００のゲートに
負のバイアスを印加した状態で動作させている。

【００３１】図３５からわかるように、ピンチオフ電圧
Ｖｐを深くすることによりゲートに負のバイアスを印加
することが可能となり、ゲートに負のバイアスを印加す
ることによりドレイン電流Ｉ_dsの変化する範囲を大きく
することができる。また、ゲート幅の大きいＦＥＴ１０
０を用いることにより小さなドレイン電流で高出力化を
図っている。

【００３２】なお、従来の高出力電力増幅器に用いられ
るＦＥＴ１００では、ＧａＡｓ基板にＡｌ（アルミニウ
ム）またはＴｉ（チタン）／Ａｕ（金）からなるゲート
電極が形成されている。そのようなＦＥＴ１００では、
ゲート電極とＧａＡｓ基板との間のショットキ接触の障
壁高さ（バリアハイト：以下障壁高さと呼ぶ）φ_Bが
０．６Ｖ程度である。この障壁高さφ_Bは、ゲート電圧
をこれ以上に大きくすると、ゲート電流が流れ出し、Ｆ
ＥＴとして正常な動作をしなくなる限界を意味する。

【００３３】また、ＦＥＴ１００の発振を防止するため
に安定化回路１０１が設けられる。安定化回路１０１
は、抵抗１０２，１０３，１０４およびコンデンサ１０
５を含み、ゲートバイアス回路を兼ねる。ＦＥＴ１００
のゲートは抵抗１０１，１０２を介してゲートバイアス
Ｖｇを受けるゲートバイアスノードｇｇに接続され、か
つ抵抗１０４を介して接地されている。また、抵抗１０
２，１０３間の接続点がコンデンサ１０５を介して接地
されている。

【００３４】抵抗１０３の抵抗値および抵抗１０４の抵
抗値はそれぞれｋΩ級であり、抵抗１０２の抵抗値は１
００Ω級である。また、コンデンサ１０５の容量値は１
ｎＦ級である。

【００３５】この安定化回路１０１においては、入力信
号の一部が低い抵抗値の抵抗１０２およびコンデンサ１
０５に流れる。これにより、抵抗１０２による回路損失
が生じるが、全周波数領域にわたってＦＥＴ１００の発
振が防止される。

【００３６】さらに、増幅器の高効率化を図るために、
ＦＥＴ１００のドレインバイアス回路にλ／４線路から
なる高周波処理回路１１０が設けられる。λ／４線路
は、基本波の波長λの４分の１の長さを有する分布定数
線路により構成され、一端を交流的に接地電位に短絡
（ショート）させると、他端は基本波の周波数（基本周
波波）に対して開放（オープン）状態となり、偶数次の
高調波に対して短絡状態となる。したがって、ＦＥＴ１
００のドレインから出力される基本波がノードｎｄを通
過し、偶数次の高調波が抑圧される。

【００３７】なお、基本波の波長λとは、マイクロスト
リップ線路を伝搬する信号の波長であり、マイクロスト
リップ線路基板の実効誘電率ε_effに関係し、波長λ＝
光速／（基本波の周波数×√ε_eff）となる。

【００３８】ただし、上記のことは理想的な同軸線路か
らなるλ／４線路の場合であり、一般的に用いられるマ
イクロストリップ線路（ＭＳＬ）からなるλ／４線路で
は、誘電損失および波長短縮の作用が働くため、正確に
基本波の周波数の２倍の周波数で必ずしも上記の事象が
起こらず、偶数次の高調波から少しずれた周波数で短絡
状態となる。

【００３９】このため、図３４に示すように、線路１１
１およびコンデンサ１１２の直列接続からなるトラップ
回路１１３を別に設け、特定の周波数でＦＥＴ１００の
ドレインを短絡状態にする方法が採られている。このよ
うにして、任意の周波数に対する利得を抑制している。

【００４０】上記のように、図３４に示した従来の高出
力電力増幅器では、ピンチオフ電圧Ｖｐが−２Ｖよりも
深いＦＥＴ１００を用い、そのＦＥＴ１００のゲートに
負のバイアスを印加した状態で動作させることにより高
出力化を図っている。この場合においても、ＦＥＴ１０
０のドレインには正のバイアスを印加する必要がある。
そのため、ドレインバイアス用に正の電圧が必要とな
り、かつゲートバイアス用に負の電圧が必要となる。し
たがって、正および負の２種類の電源回路を用意する必
要が生じる。

【００４１】特に、増幅器を構成するモジュール内に正
および負の電源回路を設ける場合、モジュールのサイズ
が大きくなり、かつ部品点数が増加するという問題が生
じる。

【００４２】また、ゲート幅の大きいＦＥＴ１００を用
いることにより高出力化を図る場合、個々のＦＥＴ１０
０の面積が大きくなるため、素子の製造上の歩留りが低
下する。

【００４３】一方、ＦＥＴ１００の発振は、ＭＨｚ級の
比較的低い周波数が原因である場合が多い。そのため、
ＦＥＴ１００のゲートから接地電位を見た場合の抵抗値
が低くなるように、安定化回路１０１では、低い抵抗値
を有する抵抗１０２が必要となる。また、抵抗１０２の
先端が高周波的に短絡状態になる必要があるので、コン
デンサ１０５が必要となる。そのため、１００Ω級の抵
抗１０２および１ｎＦ級のコンデンサ１０５が必要とな
る。

【００４４】さらに、ＦＥＴ１００のゲートに−１．５
Ｖ程度の電圧を印加する場合、電源回路により発生され
る電源電圧（ゲートバイアスＶｇ）が−２．５Ｖなら
ば、この電源電圧を抵抗分割する必要がある。そのた
め、１００ｋΩ級の抵抗１０３，１０４が必要となる。

【００４５】したがって、抵抗１０２およびコンデンサ
１０５に抵抗１０３，１０４を組み合わせることにより
ゲートバイアス回路を構成すると、少なくとも３つの抵
抗１０２，１０３，１０４および１つのコンデンサ１０
５が必要となる。すなわち、４個の受動素子が必要とな
る。

【００４６】また、λ／４線路からなる高周波処理用回
路１１０およびトラップ回路１１３を別々に構成する
と、回路規模が大きくなり、モジュールのサイズが増大
する。この場合、λ／４線路からなる高周波処理用回路
１１０とトラップ回路１１３との間隔を０にできないた
め、高調波の調整が困難となる。

【００４７】本発明の目的は、アイソレーションが高
く、回路の配線の交差回数が少なく、かつ電圧の供給経
路が単純な半導体装置およびそれを用いた半導体集積回
路を提供することである。

【００４８】本発明のさらに他の目的は、負の電源回路
を必要とせず、高出力化および小型化が可能で歩留りが
高い半導体集積回路を提供することである。

【００４９】本発明のさらに他の目的は、少ない数の部
品で安定化が図られた半導体集積回路を提供することで
ある。

【００５０】本発明のさらに他の目的は、任意の周波数
のスプリアスを抑制することができ、高効率化および小
型化が可能な高周波処理回路およびそれを備えた半導体
集積回路を提供することである。

【００５１】

【課題を解決するための手段および発明の効果】（１）
第１の発明第１の発明に係る半導体装置は、基板上に複数のトラン
ジスタが形成された半導体装置において、複数のトラン
ジスタの入力側端子が基板上の同じ側に配置され、かつ
複数のトランジスタの出力側端子が基板上の他の同じ側
に配置されたものである。

【００５２】本発明に係る半導体装置においては、複数
のトランジスタの入力側端子および出力側端子がそれぞ
れ基板上の同じ側に配置されているので、電圧の供給経
路が単純になるとともに、回路の配線の交差回数を少な
くすることができる。また、初段のトランジスタの入力
側端子と終段のトランジスタの出力側端子とが基板の互
いに反対側に配置されているので、アイソレーションが
高くなる。

【００５３】（２）第２の発明第２の発明に係る半導体装置は、基板上に複数のトラン
ジスタが形成された半導体装置において、複数のトラン
ジスタの入力側端子が基板上の一方の側部側に配置さ
れ、かつ複数のトランジスタの出力側端子が基板上の他
方の側部側に配置されたものである。

【００５４】本発明に係る半導体装置においては、複数
のトランジスタの入力側端子および出力側端子がそれぞ
れ基板上の同じ側に配置されているので、電圧の供給経
路が単純になるとともに、回路の配線の交差回数を少な
くすることができる。また、初段のトランジスタの入力
側端子と終段のトランジスタの出力側端子とが基板の互
いに反対側に配置されているので、アイソレーションが
高くなる。

【００５５】（３）第３の発明第３の発明に係る半導体装置は、第１または第２の発明
に係る半導体装置の構成において、基板上の隣接する各
２つのトランジスタ間に所定の電位に保持される導電性
パターンが形成されたものである。

【００５６】この場合、隣接するトランジスタ間が所定
の電位に保持された導電性パターンにより分離されるの
で、複数のトランジスタ間のアイソレーションがさらに
高くなる。

【００５７】（４）第４の発明第４の発明に係る半導体集積回路は、基板上に複数のト
ランジスタが形成されてなる半導体装置を備え、複数の
トランジスタの入力側端子が基板上の一方の側部側に配
置され、かつ複数のトランジスタの出力側端子が基板上
の他方の側部側に配置され、複数のトランジスタの入力
側端子へ基板の同じ側から電圧が供給されるとともに、
複数のトランジスタの出力側端子へ基板の他の同じ側か
ら電圧が供給され、かつ複数のトランジスタに接続され
る配線の交差の数が最小となるように、各トランジスタ
に接続される回路が配置されたものである。

【００５８】本発明に係る半導体装置においては、複数
のトランジスタの入力側端子および出力側端子がそれぞ
れ基板上の同じ側に配置され、初段のトランジスタの入
力側端子と終段のトランジスタの出力側端子とが基板の
互いに反対側に配置されるので、アイソレーションが高
くなる。

【００５９】また、複数のトランジスタの入力側端子へ
基板の同じ側から電圧が供給され、かつ複数のトランジ
スタの出力側端子へ基板の他の同じ側から電圧が供給さ
れるので、電圧の供給経路が単純になる。

【００６０】また、複数のトランジスタに接続される配
線の交差の数が最小となるように各トランジスタに接続
される回路が配置されるので、半導体集積回路を多層基
板により構成した場合にプリント配線基板の枚数が少な
くなる。

【００６１】（５）第５の発明第５の発明に係る半導体集積回路は、第４の発明に係る
半導体集積回路の構成において、複数のトランジスタの
入力側端子にそれぞれ電圧を供給する複数の第１のバイ
アス回路が半導体装置の一方の端部側に配置され、複数
のトランジスタの出力側端子にそれぞれ電圧を供給する
複数の第２のバイアス回路が半導体装置の他方の端部側
に配置されたものである。

【００６２】この場合、複数の第１のバイアス回路から
複数のトランジスタの入力側端子への電圧の供給経路お
よび複数の第２のバイアス回路から複数のトランジスタ
の出力側端子への電圧の供給経路が単純になる。

【００６３】（６）第６の発明第６の発明に係る半導体集積回路は、第４または第５の
発明に係る半導体集積回路の構成において、複数の第１
のバイアス回路が半導体装置の初段のトランジスタに近
い端部側に配置され、複数の第２のバイアス回路が半導
体装置の終段のトランジスタに近い端部側に配置され、
初段のトランジスタの入力側端子に接続される入力整合
回路が半導体装置の初段のトランジスタに近い端部側で
初段のトランジスタの出力側端子に近い側に配置され、
終段のトランジスタの出力側端子に接続される出力整合
回路が半導体装置の終段のトランジスタに近い端部側で
終段のトランジスタの出力側端子に近い側に配置され、
隣接する各２つのトランジスタ間に接続される段間回路
が半導体装置の複数のトランジスタの入力側端子に近い
側に配置されたものである。

【００６４】この場合、複数のトランジスタの入力側端
子への電圧の供給経路および複数のトランジスタの出力
側端子への電圧の供給経路が単純になるとともに、回路
の配線の最小交差回数が１となる。

【００６５】（７）第７の発明第７の発明に係る半導体集積回路は、第４または第５の
発明に係る半導体集積回路の構成において、複数の第１
のバイアス回路が半導体装置の終段のトランジスタに近
い端部側に配置され、複数の第２のバイアス回路が半導
体装置の初段のトランジスタに近い端部側に配置され、
初段のトランジスタの入力側端子に接続される入力整合
回路が半導体装置の初段のトランジスタに近い端部側で
初段のトランジスタの入力側端子に近い側に配置され、
終段のトランジスタの出力側端子に接続される出力整合
回路が半導体装置の終段のトランジスタに近い端部側で
終段のトランジスタの出力側端子に近い側に配置され、
隣接する各２つのトランジスタ間に接続される段間回路
が半導体装置の複数のトランジスタの出力側端子に近い
側に配置されたものである。

【００６６】この場合、複数のトランジスタの入力側端
子への電圧の供給経路および複数のトランジスタの出力
側端子への電圧の供給経路が単純になるとともに、回路
の配線の最小交差回数が１となる。

【００６７】特に、入力整合回路と出力整合回路とが点
対称に配置されるので、アイソレーションがさらに高く
なる。

【００６８】（８）第８の発明第８の発明に係る半導体集積回路は、基板上に複数のト
ランジスタが形成されてなる半導体装置を備え、隣接す
る各２つのトランジスタのうち一方のトランジスタの入
力側端子と他方のトランジスタの出力側端子とが基板上
の一方の側部側に配置され、かつ隣接する各２つのトラ
ンジスタのうち一方のトランジスタの出力側端子と他方
のトランジスタの入力側端子とが基板上の他方の側部側
に配置され、複数のトランジスタの入力側端子へ基板の
同じ側から電圧が供給されるとともに、複数のトランジ
スタの出力側端子へ基板の他の同じ側から電圧が供給さ
れ、かつ複数のトランジスタに接続される配線の交差の
数が最小となるように、各トランジスタに接続される回
路が配置されたものである。

【００６９】本発明に係る半導体装置においては、複数
のトランジスタの入力側端子へ基板の同じ側から電圧が
供給され、かつ複数のトランジスタの出力側端子へ基板
の他の同じ側から電圧が供給されるので、電圧の供給経
路が単純になる。

【００７０】また、複数のトランジスタに接続される配
線の交差の数が最小となるように各トランジスタに接続
される回路が配置されるので、半導体集積回路を多層基
板により構成した場合にプリント配線基板の枚数が少な
くなる。

【００７１】（９）第９の発明第９の発明に係る半導体集積回路は、第８の発明に係る
半導体集積回路の構成において、複数のトランジスタの
入力側端子にそれぞれ電圧を供給する複数の第１のバイ
アス回路が半導体装置の一方の端部側に配置され、複数
のトランジスタの出力側端子にそれぞれ電圧を供給する
複数の第２のバイアス回路が半導体装置の他方の端部側
に配置されたものである。

【００７２】この場合、複数の第１のバイアス回路から
複数のトランジスタの入力側端子への電圧の供給経路お
よび複数の第２のバイアス回路から複数のトランジスタ
の出力側端子への電圧の供給経路が単純になる。

【００７３】（１０）第１０の発明第１０の発明に係る半導体集積回路は、第８または第９
の発明に係る半導体集積回路の構成において、複数の第
１のバイアス回路が半導体装置の初段のトランジスタに
近い端部側に配置され、複数の第２のバイアス回路が半
導体装置の終段のトランジスタに近い端部側に配置さ
れ、初段のトランジスタの入力側端子に接続される入力
整合回路が半導体装置の初段のトランジスタに近い端部
側で初段のトランジスタの入力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が半導体装置の終段のトランジスタに近い端部
側で終段のトランジスタの出力側端子に近い側に配置さ
れ、隣接する各２つのトランジスタ間に接続される段間
回路が半導体装置の隣接する各２つのトランジスタのそ
れぞれ出力側端子および入力側端子に近い側に配置され
たものである。

【００７４】この場合、複数のトランジスタの入力側端
子への電圧の供給経路および複数のトランジスタの出力
側端子への電圧の供給経路が単純になるとともに、回路
の配線の最小交差回数が１となる。

【００７５】（１１）第１１の発明第１１の発明に係る半導体集積回路は、第８または第９
の発明に係る半導体集積回路の構成において、複数の第
１のバイアス回路が半導体装置の初段のトランジスタに
近い端部側に配置され、複数の第２のバイアス回路が半
導体装置の終段のトランジスタに近い端部側に配置さ
れ、初段のトランジスタの入力側端子に接続される入力
整合回路が半導体装置の初段のトランジスタに近い端部
側で初段のトランジスタの出力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が半導体装置の終段のトランジスタに近い端部
側で終段のトランジスタの出力側端子に近い側に配置さ
れ、隣接する各２つのトランジスタ間に接続される段間
回路が半導体装置の隣接する各２つのトランジスタのそ
れぞれ出力側端子および入力側端子に近い側に配置され
たものである。

【００７６】この場合、複数のトランジスタの入力側端
子への電圧の供給経路および複数のトランジスタの出力
側端子への電圧の供給経路が単純になるとともに、回路
の配線の最小交差回数が１となる。

【００７７】特に、入力整合回路と出力整合回路とが点
対称に配置されるので、アイソレーションが良好とな
る。

【００７８】（１２）第１２の発明第１２の発明に係る半導体装置は、基板上に複数のトラ
ンジスタが形成された半導体装置において、基板上の隣
接する各２つのトランジスタ間に所定の電位に保持され
る導電性パターンが形成されたものである。

【００７９】本発明に係る半導体装置においては、隣接
するトランジスタ間が所定の電位に保持された導電性パ
ターンにより分離されるので、複数のトランジスタ間の
アイソレーションが高くなる。

【００８０】（１３）第１３の発明第１３の発明に係る半導体集積回路は、障壁高さが０．
６Ｖよりも高いショットキ接触を有するトランジスタ
と、トランジスタのゲート電極に０または正のバイアス
を印加するバイアス印加回路とを備えたものである。

【００８１】本発明に係る半導体集積回路においては、
トランジスタのショットキ接触が高いので、ゲート電極
に高い正の電圧を印加することができる。それにより、
最大ドレイン電流が大きくなり、最大電力が大きくな
る。したがって、ゲート幅を大きくすることなく高出力
化を図ることが可能となり、素子の製造上の歩留りが向
上する。

【００８２】また、トランジスタが０または正のゲート
バイアスで動作するので、負の電源回路が不要となる。
したがって、半導体集積回路が小型化するとともに、部
品点数が削減される。

【００８３】（１４）第１４の発明第１４の発明に係る半導体集積回路は、第１３の発明に
係る半導体集積回路の構成において、トランジスタのピ
ンチオフ電圧が−１Ｖ以上であることを特徴とする。

【００８４】この場合、トランジスタのピンチオフ電圧
が浅いので、ドレイン飽和電流が低くなり、小信号動作
時の消費電力が低くなる。

【００８５】（１５）第１５の発明第１５の発明に係る半導体集積回路は、第１４の発明に
係る半導体集積回路の構成において、バイアス回路は、
トランジスタのゲート電極と接地電位との間に接続され
た第１の抵抗と、バイアスを受けるノードとトランジス
タのゲート電極との間に接続された第２の抵抗とを含む
ものである。

【００８６】この場合、第１および第２の抵抗の値を調
整することにより、トランジスタのゲート電極に０また
は正のバイアスを印加することができる。また、トラン
ジスタに入力される信号の一部が第１の抵抗を介して接
地電位に流れるので、回路損失が生じ、トランジスタの
発振が防止される。したがって、少ない数の部品でバイ
アス回路および安定化回路が構成される。

【００８７】（１６）第１６の発明第１６の発明に係る半導体集積回路は、第１４の発明に
係る半導体集積回路の構成において、バイアス回路は、
トランジスタのゲート電極と接地電位との間に接続され
た抵抗を含むものである。

【００８８】この場合、抵抗によりトランジスタのゲー
ト電極に０のバイアスが印加される。また、トランジス
タに入力される信号の一部が抵抗を介して接地電位に流
れるので、回路損失が生じ、トランジスタの発振が防止
される。したがって、さらに少ない数の部品でバイアス
回路および安定化回路が構成される。

【００８９】（１７）第１７の発明第１７の発明に係る半導体集積回路は、第１３〜第１７
のいずれかの発明に係る半導体集積回路の構成におい
て、トランジスタのドレイン電極とゲート電極との間に
直列に接続された抵抗およびコンデンサからなる帰還回
路をさらに備えたものである。

【００９０】この場合、基本波の周波数以外の特定の周
波数に対してトランジスタのドレイン電極から出力され
る信号がゲート電極に帰還されるので、トランジスタの
利得が低下する。それにより、トランジスタの発振の防
止の効果が高まる。

【００９１】（１８）第１８の発明第１８の発明に係る高周波処理回路は、所定のノードに
与えられる高周波信号を処理する高周波処理回路であっ
て、一端が上記ノードに接続されかつ他端が交流的に基
準電位に接続された線路と、線路の両端間の箇所と基準
電位との間に接続された容量とを備えたものである。

【００９２】本発明に係る高周波処理回路においては、
線路の長さ、線路への容量の接続位置および容量の値を
調整することにより、上記ノードを所望の基本波の周波
数で開放状態にするとともに任意の周波数で短絡状態に
することができる。この場合、１つの回路でλ／４線路
およびトラップ回路が構成される。したがって、少ない
部品点数で基本波を通過させかつ任意のスプリアスを抑
圧することが可能になるとともに、抑圧する周波数の調
整が容易になる。

【００９３】（１９）第１９の発明第１９の発明に係る高周波処理回路は、第１８の発明に
係る高周波処理回路の構成において、線路が、高周波信
号の基本波の波長の４分の１以下の長さを有するもので
ある。

【００９４】この場合、線路への容量の接続位置および
容量の値を調整することにより、上記ノードを基本波の
周波数よりも高い任意の周波数で短絡状態にすることが
できる。したがって、基本波を通過させかつ任意の高調
波を抑圧することが可能となる。

【００９５】（２０）第２０の発明第２０の発明に係る高周波処理回路は、第１８または第
１９の発明に係る高周波処理回路の構成において、容量
が、線路の一端と他端との中点または中点と他端との間
に接続されたものである。

【００９６】この場合、基本波の周波数での特性に影響
を与えることなく、任意の周波数での利得を低下させる
ことができる。したがって、基本波を十分に通過させか
つ任意のスプリアスを抑圧することが可能となる。

【００９７】（２１）第２１の発明第２１の発明に係る高周波処理回路は、第１８の発明に
係る高周波処理回路の構成において、λを基本波の波長
とした場合に、容量は、線路の中央から基準電位の方向
に０以上λ／１０以下の長さの位置に一端が接続され、
かつインピーダンスが１１Ω以上であることを特徴とす
る。

【００９８】それにより、トラップ周波数が基本波の周
波数よりも高い場合に、基本波の周波数での損失が小さ
く抑えられるとともに、トラップ周波数を設定するため
の容量の値の調整が容易になる。

【００９９】（２２）第２２の発明第２２の発明に係る高周波処理回路は、第１８の発明に
係る高周波処理回路の構成において、λを基本波の波長
とした場合に、容量は、線路の中央から基準電位の方向
に３λ／４０以上１９λ／１６０以下の長さの位置に一
端が接続され、かつインピーダンスが５Ω以下であるこ
とを特徴とする。

【０１００】それにより、トラップ周波数が基本波の周
波数よりも低い場合に、基本波の周波数での損失が小さ
く抑えられるとともに、トラップ周波数を設定するため
の容量の値の調整が容易になる。

【０１０１】（２３）第２３の発明第２３の発明に係る半導体集積回路は、トランジスタの
ドレイン電極が所定のノードに接続されるとともに、上
記ノードに第１８、第１９、第２０、第２１または第２
２の発明に係る高周波処理回路が接続されたものであ
る。

【０１０２】本発明に係る半導体集積回路においては、
トランジスタのドレイン電極に第１８、第１９、第２
０、第２１または第２２の発明に係る高周波処理回路が
接続されているので、少ない部品点数で基本波を通過さ
せかつスプリアスを抑圧することが可能になるととも
に、抑圧する周波数の調整が容易になる。また、高周波
処理回路を介してトランジスタのドレイン電極にバイア
スを印加することも可能となる。

【０１０３】

【発明の実施の形態】図１は本発明の一実施例における
半導体装置の概略平面図である。

【０１０４】図１の半導体装置１０においては、ＧａＡ
ｓ等からなる共通の半導体基板１００上に小さなサイズ
の初段のＦＥＴ１および大きなサイズの終段のＦＥＴ２
が形成されている。ＦＥＴ１は、ゲート端子Ｇ１、ドレ
イン端子Ｄ１およびソース端子Ｓ１を有する。また、Ｆ
ＥＴ２は、ゲート端子Ｇ２、ドレイン端子Ｄ２およびソ
ース端子Ｓ２を有する。

【０１０５】初段のＦＥＴ１のゲート端子Ｇ１と終段の
ＦＥＴ２のゲート端子Ｇ２とが半導体基板１００上の一
方の側部側に配置され、初段のＦＥＴ１のドレイン端子
Ｄ１と終段のＦＥＴ２のドレイン端子Ｄ２とが半導体基
板１００上の他方の側部側に配置されている。また、半
導体基板１００上のＦＥＴ１とＦＥＴ２との間には、金
属等からなる導電性パターン３が形成されている。

【０１０６】図２は図１の半導体装置１０のソースワイ
ヤボンディング方法を示す概略平面図である。

【０１０７】まず、半導体装置１０を、プリント配線基
板３０の表面に形成されたダイパターン３１上にＡｕＳ
ｎ等の導電性材料を用いてダイボンディングする。ダイ
パターン３１は接地導体となる。

【０１０８】その後、ＦＥＴ１のゲート端子Ｇ１および
ＦＥＴ２のゲート端子Ｇ２をそれぞれボンディングワイ
ヤＷＧ１，ＷＧ２によりプリント配線基板３０上の所定
箇所にワイヤボンディングし、ＦＥＴ１のドレイン端子
Ｄ１およびＦＥＴ２のドレイン端子Ｄ２をそれぞれボン
ディングワイヤＷＤ１，ＷＤ２によりプリント配線基板
３０の所定箇所にワイヤボンディングする。

【０１０９】また、ＦＥＴ１のソース端子Ｓ１およびＦ
ＥＴ２のソース端子Ｓ２をそれぞれボンディングワイヤ
ＷＳ１，ＷＳ２によりダイパターン３１上にワイヤボン
ディングし、ＦＥＴ１とＦＥＴ２との間の導電性パター
ン３をボンディングワイヤＷＡ，ＷＢによりダイパター
ン３１上にワイヤボンディングする。

【０１１０】導電性パターン３は、ダイパターン３１と
同様に接地電位に保持される。その結果、初段のＦＥＴ
１と終段のＦＥＴ２とのアイソレーションが良好とな
る。

【０１１１】図３は２段増幅器のパターン配置の第１の
実施例を示す図である。図３の例では、図１の半導体装
置１０を用いている。なお、図３の２段増幅器の回路構
成は、図３０に示した回路構成と同様である。

【０１１２】図３において、半導体装置１０のＦＥＴ１
とＦＥＴ２との境界部を中心として、ＦＥＴ１の側に、
入力整合回路Ｍ１、入力ノードＮＩ、初段のゲートバイ
アス回路Ｂ１、ゲートバイアスノードｇ１、終段のゲー
トバイアス回路Ｂ２およびゲートバイアスノードｇ２が
配置され、ＦＥＴ２の側に、出力整合回路Ｍ３、出力ノ
ードＮＯ、終段のドレインバイアス回路Ｂ４、ドレイン
バイアスノードｄ２、初段のドレインバイアス回路Ｂ３
およびドレインバイアスノードｄ１が配置されている。
入力ノードＮＩと出力ノードＮＯとは、互いに線対称に
配置されている。

【０１１３】図３のパターン配置では、ＦＥＴ１の側に
ゲートバイアスノードｇ１，ｇ２が配置され、ＦＥＴ２
の側にドレインバイアスノードｄ１，ｄ２が配置されて
いるので、ＦＥＴ１，２のゲート端子Ｇ１，Ｇ２に同じ
側からゲートバイアスＶｇ１，Ｖｇ２を供給することが
でき、かつＦＥＴ１，２のドレイン端子ｄ１，ｄ２に同
じ側からドレインバイアスＶｄ１，Ｖｄ２を供給するこ
とができる。

【０１１４】また、ＦＥＴ１のドレイン端子Ｄ１の配線
とＦＥＴ２のドレイン端子Ｄ２の配線とが交差するのみ
である。したがって、２段増幅器を多層基板により構成
した場合、プリント配線基板の枚数が少なくなる。

【０１１５】さらに、図１に示したように、初段のＦＥ
Ｔ１と終段のＦＥＴ２との境界部に接地電位に保持され
た導電性パターン３が設けられているので、初段のＦＥ
Ｔ１と終段のＦＥＴ２とのアイソレーションが良好とな
る。

【０１１６】図４は２段増幅器のパターン配置の第２の
実施例を示す図である。図４の例でも、図１の半導体装
置１０を用いている。また、図４の２段増幅器の回路構
成も、図３０に示した回路構成と同様である。

【０１１７】図４において、半導体装置１０のＦＥＴ１
とＦＥＴ２との境界部を中心として、ＦＥＴ１の側に、
終段のドレインバイアス回路Ｂ４、ドレインバイアスノ
ードｄ２、初段のドレインバイアス回路Ｂ３、ドレイン
バイアスノードｄ１、入力整合回路Ｍ１および入力ノー
ドＮＩが配置され、ＦＥＴ２の側に、出力整合回路Ｍ
３、出力ノードＮＯ、段間回路Ｍ２、終段のゲートバイ
アス回路Ｂ２、ゲートバイアスノードｇ２、初段のゲー
トバイアス回路Ｂ１およびゲートバイアスノードｇ１が
配置されている。入力ノードＮＩと出力ノードＮＯと
は、互いに点対称に配置されている。

【０１１８】図４のパターン配置では、ＦＥＴ１の側に
ドレインバイアスノードｄ１，ｇ２が配置され、ＦＥＴ
２の側にゲートバイアスノードｇ１，ｇ２が配置されて
いるので、ＦＥＴ１，２のドレイン端子ｄ１，ｄ２に同
じ側からドレインバイアスＶｄ１，Ｖｄ２を供給するこ
とができ、ＦＥＴ１，２のゲート端子Ｇ１，Ｇ２に同じ
側からゲートバイアスＶｇ１，Ｖｇ２を供給することが
できる。

【０１１９】また、ＦＥＴ１のドレイン端子Ｄ１の配線
とＦＥＴ２のドレイン端子Ｄ２の配線とが交差するのみ
である。したがって、２段増幅器を多層基板により構成
した場合、プリント配線基板の枚数が少なくなる。

【０１２０】さらに、図１に示したように、初段のＦＥ
Ｔ１と終段のＦＥＴ２との境界部に接地電位に保持され
た導電性パターン３が設けられているので、初段のＦＥ
Ｔ１と終段のＦＥＴ２とのアイソレーションが良好とな
る。

【０１２１】図５は図４のパターン配置に従う２段増幅
器の具体例を示す回路図である。図５において、入力整
合回路Ｍ１は、コンデンサＣ１，Ｃ２，Ｃ３および線路
Ｌ１，Ｌ２，Ｌ３からなる。ゲートバイアス回路Ｂ１，
Ｂ２は、抵抗Ｒ１，Ｒ３，Ｒ４およびコンデンサＣ１６
からなる。ゲートバイアスノードｇ０には共通のゲート
バイアスＶｇが印加される。

【０１２２】ＦＥＴ１のゲートとドレインとの間にはコ
ンデンサＣ４および抵抗Ｒ２が直列に接続されている。
ドレインバイアス回路Ｂ３は、線路Ｌ４，Ｌ５，Ｌ６，
Ｌ７およびコンデンサＣ５Ａ，Ｃ５Ｂ，Ｃ６，Ｃ７から
なる。ドレインバイアスノードｄ１にはドレインバイア
スＶｄ１が印加される。

【０１２３】段間回路Ｍ２は、コンデンサＣ８，Ｃ９お
よび線路Ｌ８，Ｌ９からなる。ドレインバイアス回路Ｂ
４は、線路Ｌ１０，Ｌ１１およびコンデンサＣ１０，Ｃ
１１，Ｃ１２からなる。ドレインバイアスノードｄ２に
はドレインバイアスＶｄ２が印加される。出力整合回路
Ｍ３は、線路Ｌ１２，Ｌ１３およびコンデンサＣ１３，
Ｃ１４，Ｃ１５からなる。

【０１２４】図６は図５の２段増幅器を多層基板により
構成した場合の模式的断面図、図７は図６の多層基板の
平面図である。また、図８は図６の多層基板の１層目の
レイアウトパターン図、図９は図６の多層基板の２層目
のレイアウトパターン図である。図１０は図６の多層基
板の３層目のレイアウトパターン図、図１１は図６の多
層基板の４層目のレイアウトパターン図である。

【０１２５】図６に示すように、多層基板５０は、３枚
のプリント配線基板５１，５２，５３の積層構造からな
る。プリント配線基板５１の中央部には貫通孔５４が形
成され、その貫通孔５４内にヒートシンク５５が配置さ
れている。ヒートシンク５５上に図１の半導体装置１０
が配置される。

【０１２６】図７に示すように、プリント配線基板５１
の表面に形成された線路上に複数のコンデンサＣ１〜Ｃ
１６および複数の抵抗Ｒ１〜Ｒ５が取り付けられてい
る。

【０１２７】図８に示す１層目の線路のパターンは、プ
リント配線基板５１の上面に形成されている。また、図
９に示す２層目の線路および接地導体のパターンは、プ
リント配線基板５２の上面に形成されている。図１０に
示す３層目の線路および接地導体のパターンは、プリン
ト配線基板５３の上面に形成されている。図１１に示す
４層目の接地導体のパターンは、プリント配線基板５３
の下面に形成されている。

【０１２８】このように、図４のパターン配置を用いた
場合、３枚のプリント配線基板５１，５２，５３により
２段増幅器を構成することができる。

【０１２９】図１２は２段増幅器のパターン配置の第３
の実施例を示す概略図である。図１２の例では、図３１
に示した半導体装置２０を用いている。また、図１２の
２段増幅器の回路構成は、図３０に示した回路構成と同
様である。

【０１３０】図１２において、半導体装置２０のＦＥＴ
１とＦＥＴ２との境界部および段間回路Ｍ２を中心とし
て、ＦＥＴ１の側に入力整合回路Ｍ１、入力ノードＮ
Ｉ、初段のゲートバイアス回路Ｂ１、ゲートバイアスノ
ードｇ１、終段のゲートバイアス回路Ｂ２およびゲート
バイアスノードｇ２が配置され、ＦＥＴ２の側に、出力
整合回路Ｍ３、出力ノードＮＯ、終段のドレインバイア
ス回路Ｂ４、ドレインバイアスノードｄ２、初段のドレ
インバイアス回路Ｂ３およびドレインバイアスノードｄ
１が配置されている。入力ノードＮＩと出力ノードＮＯ
とは、互いに線対称に配置されている。

【０１３１】図１２のパターン配置では、ＦＥＴ１の側
にゲートバイアスノードｇ１，ｇ２が配置され、ＦＥＴ
２の側にドレインバイアスノードｄ１，ｄ２が配置され
ているので、ＦＥＴ１，２のゲート端子Ｇ１，Ｇ２に同
じ側からゲートバイアスＶｇ１，Ｖｇ２を供給すること
ができ、ＦＥＴ１，２のドレイン端子Ｄ１，Ｄ２に同じ
側からドレインバイアスＶｄ１，Ｖｄ２を供給すること
ができる。

【０１３２】また、ＦＥＴ１のドレイン端子Ｄ１の配線
とＦＥＴ２のゲート端子Ｇ２の配線とが交差するのみで
ある。したがって、２段増幅器を多層基板により構成し
た場合、プリント配線基板の枚数が少なくなる。

【０１３３】さらに、半導体装置２０においても図１に
示したように初段のＦＥＴ１と終段のＦＥＴ２との間に
接地電位に保持された導電性パターン３を設けることに
より、初段のＦＥＴ１と終段のＦＥＴ２とのアイソレー
ションをさらに良好にすることができる。

【０１３４】図１３は２段増幅器のパターン配置の第４
の実施例を示す概略図である。図１３の例でも、図３１
に示した半導体装置２０を用いている。また、図１３の
２段増幅器の回路構成も、図３０に示した回路構成と同
様である。

【０１３５】図１３において、半導体装置２０のＦＥＴ
１とＦＥＴ２との間の境界部および段間回路Ｍ２を中心
として、ＦＥＴ１の側に、終段のゲートバイアス回路Ｂ
２、ゲートバイアスノードｇ２、初段のゲートバイアス
回路Ｂ１、ゲートバイアスノードｇ１、入力整合回路Ｍ
１および入力ノードＮＩが配置され、ＦＥＴ２の側に、
出力整合回路Ｍ３、出力ノードＮＯ、終段のドレインバ
イアス回路Ｂ４、ドレインバイアスノードｄ２、初段の
ドレインバイアス回路Ｂ３およびドレインバイアスノー
ドｄ１が配置されている。入力ノードＮＩと出力ノード
ＮＯとは、互いに線対称に配置されている。

【０１３６】図１３のパターン配置では、ＦＥＴ１の側
にゲートバイアスノードｇ１，ｇ２が配置され、ＦＥＴ
２の側にドレインバイアスノードｄ１，ｄ２が配置され
ているので、ＦＥＴ１，２のゲート端子Ｇ１，Ｇ２に同
じ側からゲートバイアスＶｇ１，Ｖｇ２を供給すること
ができ、ＦＥＴ１，２のドレイン端子Ｄ１，Ｄ２に同じ
側からドレインバイアスＶｄ１，Ｖｄ２を供給すること
ができる。

【０１３７】また、ＦＥＴ２のドレイン端子Ｄ２の配線
とＦＥＴ２のゲート端子Ｇ２の配線とが交差するのみで
ある。したがって、２段増幅器を多層基板により構成し
た場合、プリント配線基板の枚数が少なくなる。

【０１３８】さらに、半導体装置２０においても図１に
示したように初段のＦＥＴ１と終段のＦＥＴ２との間に
接地電位に保持された導電性パターン３を設けることに
より、初段のＦＥＴ１と終段のＦＥＴ２とのアイソレー
ションをさらに良好にすることができる。

【０１３９】ここで、図３の第１の実施例、図４の第２
の実施例、図１２の第３の実施例および図１３の第４の
実施例のパターン配置の特徴を図３２の第１の従来例お
よび図３３の第２の従来例のパターン配置と比較しなが
ら説明する。これらのパターン配置の特徴を表１に示
す。

【０１４０】

【表１】

【０１４１】表１に示すように、第１の従来例では、初
段のゲートバイアスノードｇ１と終段のゲートバイアス
ノードｇ２とが互いに反対側に配置され、かつ初段のド
レインバイアスノードｄ１と終段のドレインバイアスノ
ードｄ２とが互いに反対側に配置されている。そのた
め、初段のゲートバイアスＶｇ１と終段のゲートバイア
スＶｇ２とを異なる経路を通して供給する必要があり、
初段のドレインバイアスＶｄ１と終段のドレインバイア
スＶｄ２とを異なる経路を通して供給する必要がある。

【０１４２】また、第１の従来例では、入力ノードＮＩ
と出力ノードＮＯとが線対称に配置され、かつ図３１の
半導体装置２０を用いているので、アイソレーションが
劣化するおそれがある。

【０１４３】これらの結果、第１の従来例は、回路の配
線の最小交差回数が０となるが、実用的でない。

【０１４４】一方、第１、第２、第３および第４の実施
例および第２の従来例では、初段のゲートバイアスノー
ドｇ１と終段のゲートバイアスノードｇ２とが同じ側に
配置され、かつ初段のドレインバイアスノードｄ１と終
段のドレインバイアスノードｄ２とが同じ側に配置され
ている。そのため、初段のゲートバイアスＶｇ１と終段
のゲートバイアスＶｇ２とを同じ側から短い配線で供給
することができ、初段のドレインバイアスＶｄ１と終段
のドレインバイアスＶｄ２とを同じ側から短い配線で供
給することができる。

【０１４５】しかし、第２の従来例では、回路の配線の
最小交差回数が２となるので、２段増幅器を多層基板で
構成した場合に、プリント配線基板の枚数が多くなる。
この場合、プリント配線基板は５枚必要となる。これに
より、小型化が困難となる。また、配線の交差回数が多
いので、多層基板の設計が難しくなる。

【０１４６】これに対して、第１、第２、第３および第
４の実施例では、回路の配線の最小交差回数が１となる
ので、２段増幅器を多層基板で構成した場合に、プリン
ト配線基板の枚数は、上記のように３枚と少なくなる。
したがって、小型化を図ることができる。また、配線の
交差回数が少ないので、多層基板の設計が容易になる。

【０１４７】特に、第１および第２の実施例では、図１
の半導体装置１０のＦＥＴ１，２間に接地電位に保持さ
れた導電性パターン３が設けられているので、ＦＥＴ１
とＦＥＴ２とのアイソレーションが高くなる。

【０１４８】また、第１の実施例では、ＦＥＴ１，２の
ドレイン端子Ｄ１，Ｄ２どうしが交差するので、図１４
に示すように、ＦＥＴ１のドレイン端子Ｄ１とＦＥＴ２
のドレイン端子Ｄ２との間にインダクタＬＡを接続する
ことにより、ＦＥＴ１のドレイン端子Ｄ１とＦＥＴ２の
ドレイン端子Ｄ２とを高周波的に分離することが可能と
なる。

【０１４９】同様に、第２の実施例においても、ＦＥＴ
１，２のドレイン端子Ｄ１，Ｄ２どうしが交差するの
で、図１５に示すように、ＦＥＴ１のドレイン端子Ｄ１
とＦＥＴ２のドレイン端子Ｄ２との間にインダクタＬＡ
を接続することにより、ＦＥＴ１のドレイン端子Ｄ１と
ＦＥＴ２のドレイン端子Ｄ２とを高周波的に分離するこ
とが可能となる。

【０１５０】これらの場合、配線の交差回数が０となる
ので、多層基板におけるプリント配線基板の枚数をさら
に削減することができる。

【０１５１】特に、第２の実施例では、入力ノードＮＩ
と出力ノードＮＯとが点対称に配置されているので、入
力ノードＮＩと出力ノードＮＯとの間の距離が長くな
る。したがって、２段増幅器のアイソレーションがより
高くなる。

【０１５２】なお、上記実施例では、２つのＦＥＴ１，
２を有する半導体装置およびそれを用いた２段増幅器に
ついて説明したが、本発明は、３つ以上のＦＥＴを有す
る半導体装置およびそれを用いた多段増幅器にも同様に
適用することができる。

【０１５３】また、本発明は、複数のバイポーラトラン
ジスタを有する半導体装置およびそれを用いた多段増幅
器にも適用することができる。

【０１５４】図１６は本発明の他の実施例における２段
増幅器の回路図である。この２段増幅器の出力は１．２
Ｗである。

【０１５５】図１６の２段増幅器は、初段のＦＥＴ１
ａ、終段のＦＥＴ２ａ、入力整合回路Ｍ１，ゲートバイ
アス回路Ｂ１，Ｂ２、ドレインバイアス回路Ｂ３，Ｂ
４、帰還回路ＦＢ、段間回路Ｍ２および出力整合回路Ｍ
３を含む。

【０１５６】入力ノードＮＩには入力信号が与えられ
る。入力整合回路Ｍ１は、コンデンサＣ２１，Ｃ２２，
Ｃ２３および線路Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４から
なる。ゲートバイアス回路Ｂ１は抵抗Ｒ２１，Ｒ２４か
らなり、ゲートバイアス回路Ｂ２は抵抗Ｒ２３，Ｒ２５
からなる。ゲートバイアスノードｇ０には共通のゲート
バイアスＶｇが印加される。本実施例では、ゲートバイ
アスＶｇは０または正である。なお、ゲートバイアスＶ
ｇが０Ｖの場合には、抵抗Ｒ２１，Ｒ２３は不要である
が、ＦＥＴ１ａ，２ａの直流特性を測定するために設け
られている。

【０１５７】これらのゲートバイアス回路Ｂ１，Ｂ２
は、後述するように、ＦＥＴ１ａ，２ａの発振を防止す
る安定化回路としても働く。

【０１５８】帰還回路ＦＢは、ＦＥＴ１ａのゲートとド
レインとの間に直列に接続されたコンデンサＣ２４およ
び抵抗Ｒ２２からなる。この帰還回路ＦＢも、ＦＥＴ１
ａの発振を防止する安定化回路として働く。

【０１５９】ドレインバイアス回路Ｂ３は、線路Ｌ２５
およびコンデンサＣ２５からなる。ドレインバイアスノ
ードｄ１にはドレインバイアスＶｄ１が印加される。段
間回路Ｍ２は、線路Ｌ２６，Ｌ２７およびコンデンサＣ
２６，Ｃ２７からなる。

【０１６０】ドレインバイアス回路Ｂ４は、線路Ｌ２
８，Ｌ２９およびコンデンサＣ２８，Ｃ３２からなる。
ドレインバイアスノードｄ２にはドレインバイアスＶｄ
２が印加される。線路Ｌ２８，Ｌ２９およびコンデンサ
Ｃ３２は高周波処理回路３０を構成する。この高周波処
理回路３０は、後述するように、λ／４線路として働く
とともに、所定の周波数成分を減衰させるトラップ回路
としても働く。なお、λは基本波の周波数であり、λ／
４線路は、基本波の周波数λで開放状態となりかつ偶数
次の高調波で短絡状態となる。

【０１６１】出力整合回路Ｍ３は、線路Ｌ３０，Ｌ３１
およびコンデンサＣ２９，Ｃ３０，Ｃ３１からなる。出
力ノードＮＯから出力信号が取り出される。

【０１６２】図１７は図１６の２段増幅器が構成された
半導体集積回路の模式的断面図である。

【０１６３】図１７において、多層基板１８は、セラミ
ックス系材料からなる６枚のプリント配線基板１１〜１
６の積層構造を有する。各プリント配線基板１１〜１６
は、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ₂Ｏ
₃）、またはガラスエポキシ樹脂とアルミナとの混合物
等により形成され、表面または裏面に配線層を有する。
この多層基板１８の第１層（最上層）から第４層までの
プリント配線基板１１〜１４には開口部１７が形成さ
れ、開口部１７内に第５層のプリント配線基板１５の表
面が露出している。

【０１６４】多層基板１８の開口部１７の第５層のプリ
ント配線基板１５上に、金属板２２が配置されている。
金属板２２は、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｃ
ｕ（銅）−Ｗ（タングステン）合金等からなる。

【０１６５】多層基板１８の開口部１７の金属板２２上
には、ＧａＡｓからなるＦＥＴが形成された半導体チッ
プ（以下、ＦＥＴチップと呼ぶ）２３が配置されてい
る。ＦＥＴチップ２３上の電極はボンディングワイヤ２
４により最上層のプリント配線基板１１の配線層に接続
されている。

【０１６６】多層基板１８の開口部１７内の金属板２
２、ＦＥＴチップ２３およびボンディングワイヤ２４
は、シリコンを含む樹脂（以下、シリコン系樹脂と呼
ぶ）２５でモールドされている。このシリコン系樹脂２
５としては、電気的保護および機械的保護を目的として
使用されるシリコン樹脂を用いる。

【０１６７】各プリント配線基板１１〜１６の厚みはた
とえば１５０μｍであり、多層基板１の全体の厚みは９
００μｍである。また、金属板２２の厚みは４５０μｍ
であり、幅および長さはたとえば３．５ｍｍおよび２ｍ
ｍである。ＦＥＴチップ２３の厚みはたとえば１５０μ
ｍであり、幅および長さはたとえば０．７ｍｍおよび
１．２ｍｍである。なお、金属板２２の厚みがＦＥＴチ
ップ２３の厚みと同じまたはそれ以下であってもよい。

【０１６８】図１６の入力整合回路Ｍ１、ゲートバイア
ス回路Ｂ１，Ｂ２、ドレインバイアス回路Ｂ３，Ｂ４、
段間回路Ｍ２および出力整合回路Ｍ３は、図１７の多層
基板１８に構成される。また、図１６のＦＥＴ１ａ，２
ａは図１７のＦＥＴチップ２３に含まれる。

【０１６９】図１８は図１７の半導体集積回路の第２層
のプリント配線基板１２の平面図である。図１８の例で
は、図１６のコンデンサＣ２３，Ｃ２７の容量値を０と
している。すなわち、コンデンサＣ２３，Ｃ２７は設け
られていない。ドレインバイアス回路Ｂ４を構成するコ
ンデンサＣ２８の容量値は１０００ｐＨであり、コンデ
ンサＣ３２の容量値は１ｐＦである。抵抗Ｒ２１，Ｒ２
２，Ｒ２３，Ｒ２４，Ｒ２５の抵抗値はそれぞれ４７０
Ω、３３０Ω、１５００Ω、５６Ωおよび２２０Ωであ
る。λ／４線路の長さは約２０ｍｍである。

【０１７０】図１６の増幅器に用いられるＦＥＴ１ａ，
２ａのゲート電極は、ＧａＡｓ基板に対して大きな障壁
高さφ_Bのショットキ接触が得られる材料により形成さ
れる。ゲート電極をＰｔ（白金）により形成した場合に
は、障壁高さφ_Bは０．８Ｖ程度となる。

【０１７１】本実施例では、大きな障壁高さφ_Bを有す
るＦＥＴ１ａ，２ａを用い、ＦＥＴ１ａ，２ａのゲート
バイアスＶｇを０Ｖ（接地電位）または正の電圧に設定
する。それにより、負の電源回路を使用する必要がなく
なる。

【０１７２】以下、増幅器が１．４５ＧＨｚで動作する
場合（基本波の周波数が１．４５Ｈｚ）を説明する。ま
た、ゲートバイアスＶｇを０Ｖとする。

【０１７３】図１９は障壁高さφ_Bの大きなＦＥＴおよ
び障壁高さφ_Bの小さなＦＥＴにおけるドレイン電流Ｉ
_ds−ソース・ドレイン間電圧Ｖ_ds特性（静特性）を示す
図である。ここでは、ＦＥＴのゲート幅が同じであり、
かつドレイン飽和電流Ｉ_dss（ゲート電圧Ｖ_g＝０
［Ｖ］のときのドレイン電流Ｉ_ds）が同じである仮定す
る。

【０１７４】図１９には、障壁高さφ_Bの大きなＦＥＴ
および障壁高さφ_Bの小さなＦＥＴの最大ドレイン電流
Ｉ１，Ｉ２を示す。最大ドレイン電流とは、ゲート電圧
Ｖ_gを正にしたときにゲート電極に電流が流れない最大
のドレイン電流Ｉ_dsである。図１９のＬＤは負荷線であ
る。

【０１７５】図１９から、ドレイン飽和電流Ｉ_dss（ゲ
ート電圧Ｖ_g＝０［Ｖ］のときのドレイン電流Ｉ_ds）が
同じでも、障壁高さφ_Bが大きいＦＥＴでは、障壁高さ
φ_Bが小さいＦＥＴに比べて最大ドレイン電流がかなり
大きいことがわかる。したがって、ゲート電圧Ｖ_g＝０
［Ｖ］に動作点を設定して増幅器を構成した場合に、以
下に説明するように、取り出せる電力は障壁高さφ_Bが
大きいほど大きくなる。

【０１７６】ここで、ＦＥＴのゲート幅を２ｍｍ、ゲー
ト長を０．５μｍとする。ドレイン飽和電流Ｉ_dssを１
００ｍＡとすると、障壁高さφ_Bが０．６ＶのＦＥＴで
は、最大ドレイン電流Ｉ２は３００ｍＡとなる。一方、
障壁高さφ_Bが０．８ＶのＦＥＴでは、最大ドレイン電
流Ｉ１は４００ｍＡとなる。

【０１７７】動作点をドレインバイアス＝３．５
［Ｖ］、ゲートバイアス＝０［Ｖ］に設定した場合、増
幅器の大信号動作として取り出せる電力は、負荷線と静
特性の曲線とで囲まれる三角形の面積にほぼ等しい。そ
のため、障壁高さφ_Bが０．６ＶのＦＥＴでは、最大電
力Ｐ_max2は次式のようになる。

【０１７８】Ｐ_max2＝（Ｖ３−Ｖ２）・Ｉ２／２一方、障壁高さφ_Bが０．８ＶのＦＥＴでは、最大電力
Ｐ_max1は次式のようになる。

【０１７９】Ｐ_max1＝（Ｖ３−Ｖ１）・Ｉ１／２負荷線の抵抗値を１０Ωとすると、Ｖ３＝４．５
［Ｖ］、Ｖ２＝１．５［Ｖ］、Ｖ１＝０．５［Ｖ］とな
る。したがって、Ｐ_max2＝０．４５［Ｗ］、Ｐ_max1＝
０．８［Ｗ］となり、障壁高さφ_Bが０．８ＶのＦＥＴ
では、障壁高さφ_Bが０．６ＶのＦＥＴに比べて約２倍
の最大電力が得られる。

【０１８０】すなわち、最大電力を１．２Ｗにする場
合、従来の増幅器では５．３ｍｍのゲート幅を有するＦ
ＥＴが必要となるのに対し、本実施例の増幅器では３ｍ
ｍのゲート幅を有するＦＥＴを用いればよい。

【０１８１】実際に増幅器を設計する場合には、周波数
により整合条件が異なるため、必ずしも負荷線は１０Ω
にならない。たとえば、１．４５ＧＨｚで動作する増幅
器の場合、負荷インピーダンスが３Ω程度のため、本実
施例の増幅器において１．２Ｗの電力を得るために必要
なゲート幅は８ｍｍ程度となる。この場合でも、従来の
増幅器では、実施例の増幅器の２倍近いゲート幅を有す
るＦＥＴが必要である。

【０１８２】このように、本実施例の増幅器では、障壁
高さφ_Bの大きなＦＥＴ１ａ，２ａを用いているので、
ＦＥＴ１ａ，２ａのゲート幅が小さくても大きな出力電
力を得ることができる。

【０１８３】図２０は実施例の増幅器に用いられるＦＥ
Ｔおよび従来の増幅器に用いられるＦＥＴにおけるドレ
イン電流Ｉ_ds−ゲート電圧Ｖ_g特性を示す図である。

【０１８４】従来の増幅器に用いられるＦＥＴでは、高
出力化を図るためにピンチオフ電圧Ｖｐ２が−２Ｖより
も深く設定されている。これに対して、本実施例の増幅
器に用いられるＦＥＴでは、ＦＥＴのゲートに０または
正のバイアスが印加されるので、ドレイン飽和電流Ｉ
_dss（ゲート電圧Ｖ_gが０Ｖのときのドレイン電流
Ｉ_ds）が大きくなり過ぎないようにピンチオフ電圧Ｖｐ
１が−１Ｖ以上に設定される。これにより、小信号動作
時の消費電流を低減することができる。

【０１８５】図２１は図１６の２段増幅器のＦＥＴ１ａ
に接続されるゲートバイアス回路Ｂ１および帰還回路Ｆ
Ｂを示す回路図である。

【０１８６】図２１に示すように、ゲートバイアス回路
Ｂ１は、２つの抵抗Ｒ２１，Ｒ２４からなる。抵抗Ｒ２
１は、ゲートバイアスＶｇを受けるゲートバイアスノー
ドｇ０とＦＥＴ１ａのゲートとの間に接続され、抵抗Ｒ
２４は、ＦＥＴ１ａのゲートと接地端子との間に接続さ
れている。

【０１８７】図２１のゲートバイアス回路Ｂ１は、ＦＥ
Ｔ１ａの発振を防止する安定化回路としても働く。すな
わち、抵抗Ｒ２４によりＦＥＴ１ａのゲート電圧が接地
電位になるとともに、入力信号の一部が抵抗Ｒ２４に流
れることにより回路損失が生じ、ＦＥＴ１ａの発振が防
止される。

【０１８８】なお、抵抗Ｒ２１の抵抗値を抵抗Ｒ２４の
１０倍程度に設定した場合、ＦＥＴ１ａのピンチオフ電
圧Ｖｐ１を−０．６Ｖとすると、ゲートバイアスＶｇと
して−２．５Ｖを印加した場合、ＦＥＴ１ａには−０．
２５Ｖのゲート電圧が印加され、ドレイン飽和電流Ｉ
_dssの調整も可能となる。

【０１８９】さらに、ＦＥＴ１ａとしてピンチオフ電圧
Ｖｐ１が０．０ＶのエンハンスメントモードのＦＥＴを
用いた場合でも、抵抗Ｒ２１の抵抗値を抵抗Ｒ２４の抵
抗値の３０倍程度に設定すると、ゲートバイアスＶｇを
３．５ＶとしてドレインバイアスＶｄ１と共通にするこ
とができる。このとき、ＦＥＴ１ａのゲートには０．１
２Ｖのゲート電圧が印加され、動作に適したバイアス条
件となる。

【０１９０】図１６のＦＥＴ２ａに接続されるゲートバ
イアス回路Ｂ２の構成および動作も、ＦＥＴ１ａに接続
されるゲートバイアス回路Ｂ１と同様である。

【０１９１】このように、ゲートバイアス回路Ｂ１で
は、ｋΩ級の抵抗Ｒ２１および１００Ω級のＲ２４のみ
でＦＥＴ１ａの発振を防止することができる。同様に、
ゲートバイアス回路Ｂ２でも、ｋΩ級の抵抗Ｒ２３およ
び１００Ω級のＲ２５のみでＦＥＴ２ａの発振を防止す
ることができる。

【０１９２】特に、ＦＥＴ１ａ，２ａのゲートバイアス
Ｖｇを０Ｖに設定した場合、抵抗Ｒ２１は不要となる。
したがって、１個の抵抗Ｒ２１でＦＥＴ１ａの発振を防
止することができ、１個の抵抗Ｒ２３でＦＥＴ２ａの発
振を防止することができる。

【０１９３】図２１に示すように、帰還回路ＦＢは、Ｆ
ＥＴ１ａのゲートとドレインとの間に直列に接続された
コンデンサＣ２４および抵抗Ｒ２２からなる。この帰還
回路ＦＢを設けることにより、特定の周波数領域で帰還
が行われ、安定化の効果がさらに高まる。

【０１９４】コンデンサＣ２４を含むインダクタ成分が
ある場合は、共振周波数での帰還は無く、利得は低下し
ない。そして、この共振周波数を基本波の周波数１．４
５ＧＨｚにするには、コンデンサＣ２４を２２ｐＦにす
ればよい。なお、前述の特定の周波数とは、上記共振周
波数以外の周波数のことである。

【０１９５】図２２は図１６の２段増幅器における高周
波処理回路３０の主要部を示す回路図である。

【０１９６】図２２に示される高周波処理回路３０は、
図１６のドレインバイアス回路Ｂ４のうちコンデンサＣ
２８を削除したものである。コンデンサＣ２８の役割
は、ドレインバイアスＶｄ２に含まれるノイズを除去す
ることであり、高周波特性にはほとんど関係しない。し
たがって、ここではコンデンサＣ２８を考慮しない。

【０１９７】この高周波処理回路３０では、ノードｎｄ
が直列に接続された線路Ｌ２８，Ｌ２９を介して接地さ
れるとともに、線路Ｌ２８，Ｌ２９間の接続点がコンデ
ンサＣ３２を介して接地されている。線路Ｌ２８，Ｌ２
９がλ／４線路を構成する。また、線路Ｌ２８およびコ
ンデンサＣ３２がトラップ回路を構成する。このよう
に、λ／４線路中にコンデンサＣ３２を設けることによ
り、１つの回路でλ／４線路およびトラップ回路の両方
の効果が得られる。

【０１９８】表２は高周波処理回路３０のトラップ回路
（コンデンサＣ３２）の有無による図１６の２段増幅器
のスプリアス特性の測定結果を示す。

【０１９９】

【表２】

【０２００】ここで、Ｐｉｎは入力電力、ｆ０は基本波
（１．４５ＧＨｚ）、ｆ２は２次高調波（２．９ＧＨ
ｚ）、ｆ３は３次高調波（４．３５ＧＨｚ）、ｆ４は４
次高調波（５．８ＧＨｚ）であり、基本波ｆ０について
は出力電力を示し、２次高調波ｆ２、３次高調波ｆ３お
よび４次高調波ｆ４については基本波ｆ０に対する相対
電力比を示す。この相対電力比は、高調波の電力が基本
波の電力から離れている程度を示し、その値が大きいほ
ど高調波が抑圧されていることを意味する。

【０２０１】表２から、コンデンサＣ３２を設けること
により２次高調波ｆ２および３次高調波ｆ３が抑圧され
ていることがわかる。

【０２０２】次に、図２２の高周波処理回路３０のシミ
ュレーション結果を説明する。図２３〜図２６は高周波
処理回路３０のＳ₂₁の周波数依存性のシミュレーション
結果を示す図である。なお、Ｓ₂₁は、利得を表すＳパラ
メータである。コンデンサＣ３２は、線路Ｌ２８，Ｌ２
９からなるλ／４線路を長さＬ₁：Ｌ₂に分割する位置
に接続される。長さＬ₁，Ｌ₂は次式により表される。

【０２０３】Ｌ₁＝λ／８＋ａＬ₂＝λ／８−ａなお、ａは線路Ｌ２８，Ｌ２９からなるλ／４線路の中
央から基準電位（接地電位）の方向への長さである。

【０２０４】図２３はコンデンサＣ３２が線路Ｌ２８，
Ｌ２９からなるλ／４線路の中点に接続された場合（ａ
＝０）にコンデンサＣ３２の値を変化させたときの周波
数特性を示す図である。

【０２０５】コンデンサＣ３２の容量値が０ｐＦ、０．
５ｐＦおよび１．５ｐＦと増加するにしたがって、トラ
ップ周波数ｆｔｒａｐは低周波数側にシフトすることが
わかる。つまり、コンデンサＣ３２を挿入することによ
りトラップ周波数ｆｔｒａｐを低減することができる。
したがって、コンデンサＣ３２の容量値Ｃを変化させる
ことにより、線路Ｌ２８，Ｌ２９の全線路長（＝λ／
４）を変えることなく、トラップ周波数ｆｔｒａｐを任
意の周波数に調整させることができる。

【０２０６】図２４および図２５はコンデンサＣ３２の
容量値Ｃが０．５ｐＦのときにコンデンサＣ３２が線路
Ｌ２８，Ｌ２９からなるλ／４線路の中点から離れた位
置に接続された場合の周波数特性を示す図である。図２
４はコンデンサＣ３２を接地端子側に移動させた場合
（ａ＞０）、図２５はコンデンサＣ３２を接地端子と反
対側に移動させた場合（ａ＜０）を示す。

【０２０７】図２４および図２５から、ａの符号に関わ
らず、トラップ周波数ｆｔｒａｐはａの絶対値とともに
高周波側にシフトすることがわかる。このとき、基本波
の周波数１．４５［ＧＨｚ］での利得Ｓ₂₁はａが正の場
合の方が高い。したがって、コンデンサＣ３２を接地端
子側に配置することにより、全線路長（＝λ／４）を変
えることなく、かつ基本波の周波数での利得Ｓ₂₁を低下
させることなく、トラップ周波数ｆｔｒａｐを任意の周
波数に変化させることができる。

【０２０８】図２６は上記２つの現象を組み合わせた場
合の周波数特性を示す。ここでは、基本波の周波数１．
４５［ＧＨｚ］での特性はそのまま保持しつつ、周波数
１．７ＧＨｚでの利得Ｓ₂₁を抑制する場合を考える。こ
の場合、基本波の周波数とトラップ周波数ｆｔｒａｐと
が２５０ＭＨｚしか離れていないので、これらの周波数
での特性は互いに影響を受けやすい。実際のシミュレー
ションでも、これらの周波数付近で不安定になり、発振
しやすくなった。

【０２０９】周波数１．７ＧＨｚを抑制するコンデンサ
Ｃ３２の容量値Ｃおよび上記のａの値の組み合わせは複
数通り存在する。図２６では、コンデンサＣ３２の容量
値Ｃが３ｐＦでａ＝０の場合、コンデンサＣ３２の容量
値Ｃが４ｐＦでａ＝４．５［ｍｍ］の場合、およびコン
デンサＣ３２の容量値Ｃが４ｐＦでａ＝−５［ｍｍ］の
場合を示す。

【０２１０】図２６から、コンデンサＣ３２の容量値Ｃ
が４ｐＦでａ＝４．５［ｍｍ］の場合が基本波の周波数
１．４５［ＧＨｚ］での特性に影響を与えないことがわ
かる。すなわち、トラップ回路としてはコンデンサＣ３
２の容量値Ｃが大きく、ａの値が大きいことが好まし
い。しかし、ａ＝λ／８、すなわちＬ₂＝０となると、
コンデンサＣ３２の両端とも接地電位となり、トラップ
の効果がなくなる。これらの条件は、増幅器の局部発振
を防止するために用いることができる。

【０２１１】上述では、Ｌ₁＋Ｌ₂＝λ／４の場合を示
したが、Ｌ₁＋Ｌ₂がλ／４以下の場合でも、コンデン
サＣ３２の容量値およびａの値を調整することにより同
様の効果が得られる。しかし、Ｌ₁＋Ｌ₂がλ／４以上
の場合には、２次高調波を抑圧することができないた
め、高周波処理回路３０を高調波トラップとして用いる
ことができない。

【０２１２】以上より、Ｌ₁＋Ｌ₂≦λ／４であり、ａ
≧０の位置にコンデンサＣ３２を接続し（Ｌ₁≧
Ｌ₂）、Ｃ×ａの値をできるだけ大きくすることが望ま
しい。

【０２１３】さらに、図２２の高周波処理回路３０を用
いて詳細なシミュレーションを行った結果、周波数特性
がトラップ周波数ｆｔｒａｐで急峻に変化するために
は、具体的には以下の数値が好ましいことがわかった。

【０２１４】このシミュレーションでは、基板の誘電率
εは１０であり、基板の厚みは０．６３５ｍｍであり、
マイクロストリップ線路（ＭＳＬ）のパターン幅は０．
５９２ｍｍである。コンデンサＣ３２が無い場合、すな
わち容量値Ｃ＝０［ｐＦ］のときには、Ｌ₁＋Ｌ₂＝２
０．０［ｍｍ］となる。この長さがλ／４に相当する。

【０２１５】次に、線路Ｌ２８，Ｌ２９からなるλ／４
線路の中心点（接地電位側の端部から１０ｍｍ離れた位
置）を基準として、その中心点からａだけ接地電位の側
に離れた位置と接地電位との間に容量値Ｃのコンデンサ
Ｃ３２を接続する。コンデンサＣ３２の容量値Ｃおよび
ａの値と基本波の周波数１．４５ＧＨｚにおける損失
（Ｓ₂₁）および共振周波数（Ｓ₂₁が最も小さくなる周波
数）との間の関係を調べた。

【０２１６】図２７はａの値を固定した場合におけるコ
ンデンサＣ３２のインピーダンスＺ（＝１／２πｆＣ）
と１．４５ＧＨｚでの損失および損失が最大となる周波
数（＝トラップ周波数）との関係を示す図である。ｆは
波長λに対応する周波数である。また、図２８は図２７
においてコンデンサＣ３２のインピーダンスＺが０〜２
０Ωである部分を拡大した図である。図２９はコンデン
サＣ３２のインピーダンスＺを固定した場合におけるａ
の値と１．４５ＧＨｚでの損失および損失が最大となる
周波数（＝トラップ周波数）との関係を示す図である。

【０２１７】表３、表４、表５および表６にそれぞれａ
＝０、６、８および９．５［ｍｍ］の場合のコンデンサ
Ｃ３２の容量値ＣおよびインピーダンスＺ、１．４５Ｇ
Ｈｚでの損失ならびに損失が最大となる周波数の関係を
示す。

【０２１８】

【表３】

【０２１９】

【表４】

【０２２０】

【表５】

【０２２１】

【表６】

【０２２２】表７、表８、表９および表１０および表１
１にそれぞれコンデンサＣ３２の容量値Ｃが１、４、１
０、２０および４０ｐＦの場合のａの値、波長比、１．
４５ＧＨｚでの損失および損失が最大となる周波数の関
係を示す。ここで、波長比とは、ａ／λであり、λは基
本周波数における実効波長である。

【０２２３】

【表７】

【０２２４】

【表８】

【０２２５】

【表９】

【０２２６】

【表１０】

【０２２７】

【表１１】

【０２２８】図２７および図２８は表３、表４、表５お
よび表６の関係をグラフに表したものであり、図２９は
表７、表８、表９、表１０および表１１の関係をグラフ
に表したものである。

【０２２９】図２７〜図２９および表３〜表１１のシミ
ュレーション結果から次のことがわかる。ここでは、
１．４５ＧＨｚでの損失が０．２ｄＢ以下となる場合に
基本波の周波数でほぼ無損失と定めることとする。

【０２３０】トラップ周波数＞基本波の周波数（１．
４５ＧＨｚ）の場合図２７から、ａの値が大きい程１．４５ＧＨｚでの損失
が小さいことがわかる。また、図２７において損失最大
の周波数が１．４５ＧＨｚよりも高い領域を見ると、ａ
の値が小さい程コンデンサＣ３２のインピーダンスＺの
変化に対する損失最大の周波数の変化の割合が小さくな
ることがわかる。それにより、トラップ周波数を所定の
周波数に設定する際にコンデンサＣ３２のインピーダン
スＺの調整範囲を広くとることができ、トラップ周波数
の調整が容易になる。

【０２３１】さらに、図２８において損失最大の周波数
が１．４５ＧＨｚよりも高い領域を見ると、コンデンサ
Ｃ３２のインピーダンスＺが大きい（容量値Ｃが小さ
い）程１．４５ＧＨｚでの損失が小さいことがわかる。

【０２３２】ａを９．５ｍｍにすると、コンデンサＣ３
２のインピーダンスＺを変化させてもトラップ周波数
（損失最大の周波数）が変化しなくなり、コンデンサＣ
３２を接続する効果がほとんど見られない。したがっ
て、コンデンサＣ３２のインピーダンスＺを調整するこ
とによりトラップ周波数を調整するためにはａを８ｍｍ
以下にする必要がある。また、コンデンサＣ３２のイン
ピーダンスＺを１１Ωよりも小さくすると、基本波の周
波数１．４５ＧＨｚでの損失が０．２ｄＢよりも大きく
なる。したがって、コンデンサＣ３２のインピーダンス
Ｚは１１Ω以上にすることが望ましい。

【０２３３】これらの結果、高周波処理回路３０を基本
波の周波数よりも高周波側のスプリアスの抑圧に用いる
場合、ａは０以上８．０ｍｍ以下、すなわち０≦ａ≦
０．１λの関係を満足し、コンデンサＣ３２のインピー
ダンスＺ（＝１／２πｆＣ）が１１Ω以上であることが
好ましい。ここで、ｆは波長λに対応する周波数であ
る。

【０２３４】トラップ周波数＜基本波の周波数（１．
４５ＧＨｚ）の場合図２８において損失最大の周波数が１．４５ＧＨｚより
も低い領域を見ると、ａの値が大きい程１．４５ＧＨｚ
での損失が小さいことがわかる。また、ａの値が小さい
程コンデンサＣ３２のインピーダンスＺの変化に対する
損失最大の周波数の変化の割合が小さくなることがわか
る。それにより、トラップ周波数を所定の周波数に設定
する際にコンデンサＣ３２のインピーダンスＺの調整範
囲を広くとることができる。しかし、ａを６ｍｍよりも
小さくすると、１．４５ＧＨｚでの損失を小さくするこ
とが困難となる。また、図２９から、ａを０．１２λ
（＝９．５ｍｍ）よりも大きく（たとえばａが９．８ｍ
ｍ）すると、トラップ周波数を変化させることができな
くなる。

【０２３５】さらに、図２８において損失最大の周波数
が１．４５ＧＨｚよりも低い領域を見ると、コンデンサ
Ｃ３２のインピーダンスＺが大きい（容量値Ｃが小さ
い）程１．４５ＧＨｚでの損失が大きくなることがわか
る。コンデンサＣ３２のインピーダンスＺを５Ωよりも
大きくすると、基本波の周波数１．４５ＧＨｚでの損失
が０．２ｄＢよりも大きくなる。したがって、コンデン
サＣ３２のインピーダンスＺは５Ω以下にすることが望
ましい。

【０２３６】これらの結果、高周波処理回路３０を基本
波の周波数よりも低周波側のスプリアスの抑圧に用いる
場合、ａは６ｍｍ以上９．５ｍｍ以下、すなわち０．７
５λ≦ａ≦０．１２λの関係を満足し、かつコンデンサ
Ｃ３２のインピーダンスＺ（＝１／２πｆＣ）が５Ω以
下であることが好ましい。

【０２３７】これらの条件を満足すると、基本波の周波
数での特性を保持しつつ、スプリアスを十分に抑圧する
ことができる。

【０２３８】上記のように、本実施例の２段増幅器で
は、ＦＥＴ１ａ，２ａのゲートおよびドレインに正のバ
イアスが印加されるので、負の電源回路が不要となる。
したがって、モジュールのサイズを小型化することが可
能となり、部品点数を削減することも可能となる。

【０２３９】また、ＦＥＴ１ａ，２ａのゲート幅が短く
ても高出力化を図ることができるので、素子の製造上の
歩留りが向上する。

【０２４０】また、ＦＥＴ１ａ，２ａのゲートバイアス
回路Ｂ１，Ｂ２をそれぞれ少なくとも１個の抵抗で構成
することができるので、少ない数の受動素子でＦＥＴ１
ａ，２ａの安定化が図られるとともに、回路規模が小型
化する。

【０２４１】さらに、λ／４線路およびトラップ回路を
１つの高周波処理回路３０で構成することができるの
で、小さな回路規模で増幅器の高効率化を図ることがで
きるとともに、モジュールのサイズを小型化することが
可能となる。また、抑圧するスプリアスの周波数の調整
が容易になる。

【０２４２】なお、図５に示したゲートバイアス回路Ｂ
１，Ｂ２においても、図１６に示したゲートバイアス回
路Ｂ１，Ｂ２と同様の効果が得られる。また、図５に示
した帰還回路ＦＢにおいても、図１６に示した帰還回路
ＦＢと同様の効果が得られる。さらに、図５に示したド
レインバイアス回路Ｂ４においても、図１６に示したド
レインバイアス回路Ｂ４と同様の効果が得られる。図５
のドレインバイアス回路Ｂ４では、線路Ｌ１０，Ｌ１１
がλ／４線路を構成し、線路Ｌ１０およびコンデンサＣ
１０がトラップ回路を構成する。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体装置の概略平
面図である。

【図２】図１の半導体装置のソースワイヤボンディング
方法を示す概略図である。

【図３】２段増幅器のパターン配置の第１の実施例を示
す図である。

【図４】２段増幅器のパターン配置の第２の実施例を示
す図である。

【図５】２段増幅器の具体例を示す回路図である。

【図６】図４のパターン配置を多層基板を用いて実現し
た場合の断面図である。

【図７】図６の多層基板の平面図である。

【図８】図６の多層基板の１層目のレイアウトパターン
を示す図である。

【図９】図６の多層基板の２層目のレイアウトパターン
を示す図である。

【図１０】図６の多層基板の３層目のレイアウトパター
ンを示す図である。

【図１１】図６の多層基板の４層目のレイアウトパター
ンを示す図である。

【図１２】２段増幅器のパターン配置の第３の実施例を
示す概略図である。

【図１３】２段増幅器のパターン配置の第４の実施例を
示す概略図である。

【図１４】図３のパターン配置の変形例を示す図であ
る。

【図１５】図４のパターン配置の変形例を示す図であ
る。

【図１６】本発明の他の実施例における２段増幅器の回
路図である。

【図１７】図１６の２段増幅器が構成された半導体集積
回路の模式的断面図である。

【図１８】図１７の半導体集積回路の第２層のプリント
配線基板の平面図である。

【図１９】障壁高さの大きなＦＥＴおよび障壁高さの小
さなＦＥＴにおけるドレイン電流−ソース・ドレイン間
電圧特性を示す図である。

【図２０】実施例の増幅器に用いられるＦＥＴおよび従
来の増幅器に用いられるＦＥＴにおけるドレイン電流−
ゲート電圧特性を示す図である。

【図２１】図１６の２段増幅器のＦＥＴに接続されるゲ
ートバイアス回路および帰還回路を示す回路図である。

【図２２】図１６の２段増幅器における高周波処理回路
の主要部を示す回路図である。

【図２３】高周波処理回路の利得Ｓ₂₁の周波数依存性の
シミュレーション結果を示す図である。

【図２４】高周波処理回路の利得Ｓ₂₁の周波数依存性の
シミュレーション結果を示す図である。

【図２５】高周波処理回路の利得Ｓ₂₁の周波数依存性の
シミュレーション結果を示す図である。

【図２６】高周波処理回路の利得Ｓ₂₁の周波数依存性の
シミュレーション結果を示す図である。

【図２７】コンデンサのインピーダンスと１．４５ＧＨ
ｚでの損失および損失が最大となる周波数との関係を示
す図である。

【図２８】図２７のコンデンサのインピーダンスが０〜
２０Ωの部分の拡大図である。

【図２９】線路中央からコンデンサまでの距離と１．４
５ＧＨｚでの損失および損失が最大となる周波数との関
係を示す図である。

【図３０】２段増幅器の回路構成を示す回路図である。

【図３１】従来の半導体装置の概略平面図である。

【図３２】２段増幅器のパターン配置の第１の従来例を
示す図である。

【図３３】２段増幅器のパターン配置の第２の従来例を
示す図である。

【図３４】従来の高出力電力増幅器の主要部の回路図で
ある。

【図３５】ＦＥＴのドレイン電流−ゲート電圧特性を示
す図である。

【符号の説明】

１，２，１ａ，２ａＦＥＴ３導電性パターン１０，２０半導体装置１８，５０多層基板５１，５２，５３プリント配線基板１００半導体基板Ｍ１入力整合回路Ｍ２段間回路Ｍ３出力整合回路Ｂ１，Ｂ２ゲートバイアス回路Ｂ３，Ｂ４ドレインバイアス回路３０高周波処理回路ＦＢ帰還回路Ｂ１，Ｂ２ゲートバイアス回路Ｂ３，Ｂ４ドレインバイアス回路２３ＦＥＴチップＣ１〜Ｃ１６，Ｃ２１〜Ｃ３２コンデンサＬ１〜Ｌ１３，Ｌ２１〜Ｌ３１線路Ｒ１〜Ｒ５，Ｒ２１〜Ｒ２５抵抗

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０１６９

【補正方法】変更

【補正内容】

【０１６９】図１８は図１７の半導体集積回路の第１層
のプリント配線基板１１の平面図である。図１８の例で
は、図１６のコンデンサＣ２３，Ｃ２７の容量値を０と
している。すなわち、コンデンサＣ２３，Ｃ２７は設け
られていない。ドレインバイアス回路Ｂ４を構成するコ
ンデンサＣ２８の容量値は１０００ｐＨであり、コンデ
ンサＣ３２の容量値は１ｐＦである。抵抗Ｒ２１，Ｒ２
２，Ｒ２３，Ｒ２４，Ｒ２５の抵抗値はそれぞれ４７０
Ω、３３０Ω、１５００Ω、５６Ωおよび２２０Ωであ
る。λ／４線路の長さは約２０ｍｍである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図１８

【補正方法】変更

【補正内容】

【図１８】図１７の半導体集積回路の第１層のプリント
配線基板の平面図である。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１８

【補正方法】変更

【補正内容】

【図１８】

Claims

【特許請求の範囲】

【請求項１】基板上に複数のトランジスタが形成され
た半導体装置において、前記複数のトランジスタの入力
側端子が前記基板上の同じ側に配置され、かつ前記複数
のトランジスタの出力側端子が前記基板上の他の同じ側
に配置されたことを特徴とする半導体装置。
【請求項２】基板上に複数のトランジスタが形成され
た半導体装置において、前記複数のトランジスタの入力
側端子が前記基板上の一方の側部側に配置され、かつ前
記複数のトランジスタの出力側端子が前記基板上の他方
の側部側に配置されたことを特徴とする半導体装置。
【請求項３】前記基板上の隣接する各２つのトランジ
スタ間に所定の電位に保持される導電性パターンが形成
されたことを特徴とする請求項１または２記載の半導体
装置。
【請求項４】基板上に複数のトランジスタが形成され
てなる半導体装置を備え、前記複数のトランジスタの入
力側端子が前記基板上の一方の側部側に配置され、かつ
前記複数のトランジスタの出力側端子が前記基板上の他
方の側部側に配置され、前記複数のトランジスタの入力
側端子へ前記基板の同じ側から電圧が供給されるととも
に、前記複数のトランジスタの出力側端子へ前記基板の
他の同じ側から電圧が供給され、かつ前記複数のトラン
ジスタに接続される配線の交差の数が最小となるよう
に、各トランジスタに接続される回路が配置されたこと
を特徴とする半導体集積回路。
【請求項５】前記複数のトランジスタの入力側端子に
それぞれ電圧を供給する複数の第１のバイアス回路が前
記半導体装置の一方の端部側に配置され、前記複数のト
ランジスタの出力側端子にそれぞれ電圧を供給する複数
の第２のバイアス回路が前記半導体装置の他方の端部側
に配置されたことを特徴とする請求項４記載の半導体集
積回路。
【請求項６】前記複数の第１のバイアス回路が前記半
導体装置の初段のトランジスタに近い端部側に配置さ
れ、前記複数の第２のバイアス回路が前記半導体装置の
終段のトランジスタに近い端部側に配置され、初段のト
ランジスタの入力側端子に接続される入力整合回路が前
記半導体装置の前記初段のトランジスタに近い端部側で
前記初段のトランジスタの出力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が前記半導体装置の前記終段のトランジスタに
近い端部側で前記終段のトランジスタの出力側端子に近
い側に配置され、隣接する各２つのトランジスタ間に接
続される段間回路が前記半導体装置の前記複数のトラン
ジスタの入力側端子に近い側に配置されたことを特徴と
する請求項４または５記載の半導体集積回路。
【請求項７】前記複数の第１のバイアス回路が前記半
導体装置の終段のトランジスタに近い端部側に配置さ
れ、前記複数の第２のバイアス回路が前記半導体装置の
初段のトランジスタに近い端部側に配置され、初段のト
ランジスタの入力側端子に接続される入力整合回路が前
記半導体装置の前記初段のトランジスタに近い端部側で
前記初段のトランジスタの入力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が前記半導体装置の前記終段のトランジスタに
近い端部側で前記終段のトランジスタの出力側端子に近
い側に配置され、隣接する各２つのトランジスタ間に接
続される段間回路が前記半導体装置の前記複数のトラン
ジスタの出力側端子に近い側に配置されたことを特徴と
する請求項４または５記載の半導体集積回路。
【請求項８】基板上に複数のトランジスタが形成され
てなる半導体装置を備え、隣接する各２つのトランジス
タのうち一方のトランジスタの入力側端子と他方のトラ
ンジスタの出力側端子とが前記基板上の一方の側部側に
配置され、かつ前記隣接する各２つのトランジスタのう
ち一方のトランジスタの出力側端子と他方のトランジス
タの入力側端子とが前記基板上の他方の側部側に配置さ
れ、前記複数のトランジスタの入力側端子へ前記基板の
同じ側から電圧が供給されるとともに、前記複数のトラ
ンジスタの出力側端子へ前記基板の他の同じ側から電圧
が供給され、かつ前記複数のトランジスタに接続される
配線の交差の数が最小となるように、各トランジスタに
接続される回路が配置されたことを特徴とする半導体集
積回路。
【請求項９】前記複数のトランジスタの入力側端子に
それぞれ電圧を供給する複数の第１のバイアス回路が前
記半導体装置の一方の端部側に配置され、前記複数のト
ランジスタの出力側端子にそれぞれ電圧を供給する複数
の第２のバイアス回路が前記半導体装置の他方の端部側
に配置されたことを特徴とする請求項８記載の半導体集
積回路。
【請求項１０】前記複数の第１のバイアス回路が前記
半導体装置の初段のトランジスタに近い端部側に配置さ
れ、前記複数の第２のバイアス回路が前記半導体装置の
終段のトランジスタに近い端部側に配置され、初段のト
ランジスタの入力側端子に接続される入力整合回路が前
記半導体装置の前記初段のトランジスタに近い端部側で
前記初段のトランジスタの入力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が前記半導体装置の前記終段のトランジスタに
近い端部側で前記終段のトランジスタの出力側端子に近
い側に配置され、隣接する各２つのトランジスタ間に接
続される段間回路が前記半導体装置の前記隣接する各２
つのトランジスタのそれぞれ出力側端子および入力側端
子に近い側に配置されたことを特徴とする請求項８また
は９記載の半導体集積回路。
【請求項１１】前記複数の第１のバイアス回路が前記
半導体装置の初段のトランジスタに近い端部側に配置さ
れ、前記複数の第２のバイアス回路が前記半導体装置の
終段のトランジスタに近い端部側に配置され、初段のト
ランジスタの入力側端子に接続される入力整合回路が前
記半導体装置の前記初段のトランジスタに近い端部側で
前記初段のトランジスタの出力側端子に近い側に配置さ
れ、終段のトランジスタの出力側端子に接続される出力
整合回路が前記半導体装置の前記終段のトランジスタに
近い端部側で前記終段のトランジスタの出力側端子に近
い側に配置され、隣接する各２つのトランジスタ間に接
続される段間回路が前記半導体装置の前記隣接する各２
つのトランジスタのそれぞれ出力側端子および入力側端
子に近い側に配置されたことを特徴とする請求項８また
は９記載の半導体集積回路。
【請求項１２】基板上に複数のトランジスタが形成さ
れた半導体装置において、前記基板上の隣接する各２つ
のトランジスタ間に所定の電位に保持される導電性パタ
ーンが形成されたことを特徴とする半導体装置。
【請求項１３】障壁高さが０．６Ｖよりも高いショッ
トキ接触を有するトランジスタと、前記トランジスタの
ゲート電極に０または正のバイアスを印加するバイアス
回路とを備えたことを特徴とする半導体集積回路。
【請求項１４】前記トランジスタのピンチオフ電圧が
−１Ｖ以上であることを特徴とする請求項１３記載の半
導体集積回路。
【請求項１５】前記バイアス回路は、前記トランジス
タのゲート電極と接地電位との間に接続された第１の抵
抗と、前記バイアスを受けるノードと前記トランジスタ
のゲート電極との間に接続された第２の抵抗とを含むこ
とを特徴とする請求項１４記載の半導体集積回路。
【請求項１６】前記バイアス回路は、前記トランジス
タのゲート電極と接地電位との間に接続された抵抗を含
むことを特徴とする請求項１４記載の半導体集積回路。
【請求項１７】前記トランジスタのドレイン電極とゲ
ート電極との間に直列に接続された抵抗およびコンデン
サからなる帰還回路をさらに備えたことを特徴とする請
求項１３〜１６のいずれかに記載の半導体集積回路。
【請求項１８】所定のノードに与えられる高周波信号
を処理する高周波処理回路であって、一端が前記ノード
に接続されかつ他端が交流的に基準電位に接続された線
路と、前記線路の両端間の箇所と前記基準電位との間に
接続された容量とを備えたことを特徴とする高周波処理
回路。
【請求項１９】前記線路は、前記高周波信号の基本波
の波長の４分の１以下の長さを有することを特徴とする
請求項１８記載の高周波処理回路。
【請求項２０】前記容量は、前記線路の前記一端と前
記他端との中点または前記中点と前記他端との間に接続
されたことを特徴とする請求項１８または１９記載の高
周波処理回路。
【請求項２１】 λを基本波の波長とした場合に、前記
容量は、前記線路の中央から基準電位の方向に０以上λ
／１０以下の長さの位置に一端が接続され、かつインピ
ーダンスが１１Ω以上であることを特徴とする請求項１
８記載の高周波処理回路。
【請求項２２】 λを基本波の波長とした場合に、前記
容量は、前記線路の中央から基準電位の方向に３λ／４
０以上１９λ／１６０以下の長さの位置に一端が接続さ
れ、かつインピーダンスが５Ω以下であることを特徴と
する請求項１８記載の高周波処理回路。
【請求項２３】トランジスタのドレイン電極が所定の
ノードに接続されるとともに、前記ノードに請求項１
８、１９、２０、２１または２２記載の高周波処理回路
が接続されたことを特徴とする半導体集積回路。