JPH11145810A - ドライブ回路 - Google Patents
ドライブ回路Info
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- JPH11145810A JPH11145810A JP9303964A JP30396497A JPH11145810A JP H11145810 A JPH11145810 A JP H11145810A JP 9303964 A JP9303964 A JP 9303964A JP 30396497 A JP30396497 A JP 30396497A JP H11145810 A JPH11145810 A JP H11145810A
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- Japan
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- transformer
- drive circuit
- gate
- discharging
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Abstract
(57)【要約】
【課題】 パワースイッチング素子のゲートに蓄電され
ている電荷を高速に放電して立ち下がり時間を短縮する
ことができるドライブ回路を提供する。 【解決手段】 パワースイッチング素子Ｑ３のゲートＧ
に電力を供給する絶縁性トランスＴの二次側に、コンデ
ンサＣとダイオードＤとを直列接続し、ダイオードＤの
両端には放電用トランジスタＱ２のベースとエミッタと
を接続した。また、放電用トランジスタＱ２のエミッタ
及びダイオードＤの出力端をパワースイッチング素子Ｑ
３のゲートＧに接続し、パワースイッチング素子Ｑ３の
ソースに放電用トランジスタＱ２のコレクタ及びトラン
スＴの二次側の他方の巻線を接続して、トランスＴの二
次側巻線の電力がコンデンサＣを経由してゲートＧに供
給されるようにした。
ている電荷を高速に放電して立ち下がり時間を短縮する
ことができるドライブ回路を提供する。 【解決手段】 パワースイッチング素子Ｑ３のゲートＧ
に電力を供給する絶縁性トランスＴの二次側に、コンデ
ンサＣとダイオードＤとを直列接続し、ダイオードＤの
両端には放電用トランジスタＱ２のベースとエミッタと
を接続した。また、放電用トランジスタＱ２のエミッタ
及びダイオードＤの出力端をパワースイッチング素子Ｑ
３のゲートＧに接続し、パワースイッチング素子Ｑ３の
ソースに放電用トランジスタＱ２のコレクタ及びトラン
スＴの二次側の他方の巻線を接続して、トランスＴの二
次側巻線の電力がコンデンサＣを経由してゲートＧに供
給されるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば高周波電源
のインバータ回路等に用いられるＩＧＢＴ，ＦＥＴ等の
パワースイッチング素子を周期的にＯＮまたはＯＦＦさ
せるドライブ回路に関し、特に上記ＯＮまたはＯＦＦを
より高速に行うための、改良された技術に関する。
のインバータ回路等に用いられるＩＧＢＴ，ＦＥＴ等の
パワースイッチング素子を周期的にＯＮまたはＯＦＦさ
せるドライブ回路に関し、特に上記ＯＮまたはＯＦＦを
より高速に行うための、改良された技術に関する。
【０００２】
【従来の技術】図９は、インバータ回路に用いられる従
来のドライブ回路の構成例を示した図であり、一次側と
二次側とが絶縁されたパルストランス（以下、トラン
ス）Ｔをドライブするスイッチング素子Ｑ１と、パワー
スイッチング素子Ｑ３のゲートに蓄電されている電荷を
放電させるための放電用トランジスタＱ２とを含んで構
成される。スイッチング素子Ｑ１は、ほぼ半周期毎に、
トランスＴの一次側巻線への電圧の印加（ＯＮ）と給電
停止（ＯＦＦ）とを交互に繰り返す。
来のドライブ回路の構成例を示した図であり、一次側と
二次側とが絶縁されたパルストランス（以下、トラン
ス）Ｔをドライブするスイッチング素子Ｑ１と、パワー
スイッチング素子Ｑ３のゲートに蓄電されている電荷を
放電させるための放電用トランジスタＱ２とを含んで構
成される。スイッチング素子Ｑ１は、ほぼ半周期毎に、
トランスＴの一次側巻線への電圧の印加（ＯＮ）と給電
停止（ＯＦＦ）とを交互に繰り返す。
【０００３】このドライブ回路において、パワースイッ
チング素子Ｑ３をＯＮさせるとき、すなわちスイッチン
グ素子Ｑ１がＯＮとなって電圧ＶT1がトランスＴの一次
側巻線に印加されたとき、トランスＴの二次側には電圧
ＶT2が発生して電流Ｉ2が流れる。パワースイッチング
素子Ｑ３は、この電流Ｉ2によってゲート容量が充電さ
れてＯＮとなる。このとき、放電用トランジスタＱ２
は、ベース、エミッタ間がダイオードＤ３の順方向電圧
で逆バイアスされ、ＯＦＦしている。
チング素子Ｑ３をＯＮさせるとき、すなわちスイッチン
グ素子Ｑ１がＯＮとなって電圧ＶT1がトランスＴの一次
側巻線に印加されたとき、トランスＴの二次側には電圧
ＶT2が発生して電流Ｉ2が流れる。パワースイッチング
素子Ｑ３は、この電流Ｉ2によってゲート容量が充電さ
れてＯＮとなる。このとき、放電用トランジスタＱ２
は、ベース、エミッタ間がダイオードＤ３の順方向電圧
で逆バイアスされ、ＯＦＦしている。
【０００４】この状態でスイッチング素子Ｑ１がＯＦＦ
になったときの状態を示したのが図１０である。スイッ
チング素子Ｑ１がＯＦＦになると、トランスＴの一次側
では逆起電力により電流Ｉ3が流れ、リセットされる。
このとき、トランスＴの一次側では、ツェナーダイオー
ドＺＤにより、ＯＦＦ時の電圧ＶT1が保持される。トラ
ンスＴの二次側では、パワースイッチング素子Ｑ３のゲ
ートに蓄電された電圧により、放電用トランジスタＱ２
に電流Ｉ4が流れてＯＮとなり、パワースイッチング素
子Ｑ３は、ゲート容量が放電用トランジスタＱ２の電流
Ｉｃにより放電してＯＦＦとなる。
になったときの状態を示したのが図１０である。スイッ
チング素子Ｑ１がＯＦＦになると、トランスＴの一次側
では逆起電力により電流Ｉ3が流れ、リセットされる。
このとき、トランスＴの一次側では、ツェナーダイオー
ドＺＤにより、ＯＦＦ時の電圧ＶT1が保持される。トラ
ンスＴの二次側では、パワースイッチング素子Ｑ３のゲ
ートに蓄電された電圧により、放電用トランジスタＱ２
に電流Ｉ4が流れてＯＮとなり、パワースイッチング素
子Ｑ３は、ゲート容量が放電用トランジスタＱ２の電流
Ｉｃにより放電してＯＦＦとなる。
【０００５】従来のドライブ回路には図１１及び図１２
に示した構成のものもある。このようなドライブ回路に
おいて、トランスＴは、一次側で交互にＯＮ／ＯＦＦを
繰り返す一対のスイッチング素子Ｑ１ａ、Ｑ１ｂによっ
て二次側に、交互に極性が反転する電圧ＶT2が発生す
る。このドライブ回路の動作は、図９及び図１０のドラ
イブ回路と同じになる。
に示した構成のものもある。このようなドライブ回路に
おいて、トランスＴは、一次側で交互にＯＮ／ＯＦＦを
繰り返す一対のスイッチング素子Ｑ１ａ、Ｑ１ｂによっ
て二次側に、交互に極性が反転する電圧ＶT2が発生す
る。このドライブ回路の動作は、図９及び図１０のドラ
イブ回路と同じになる。
【０００６】
【発明が解決しようとする課題】図９〜図１２に示した
従来のドライブ回路では、パワースイッチング素子Ｑ３
をＯＦＦする場合に、放電用トランジスタＱ２をＯＮさ
せる為のべース電流が抵抗器Ｒで制限されるが、パワー
スイッチング素子Ｑ３をＯＮさせる際には、この抵抗器
Ｒが負荷となっているため、抵抗値をあまり小さくする
ことができない。そのため、パワートランジスタ素子Ｑ
３をＯＦＦさせる速さに一定の限界があり、立ち下がり
時間を短くできないという問題があった。また、ベース
電流もコレクタ電流に比べてはるかに小さい為、ゲート
電荷の放電そのものには殆ど寄与しないという欠点があ
った。
従来のドライブ回路では、パワースイッチング素子Ｑ３
をＯＦＦする場合に、放電用トランジスタＱ２をＯＮさ
せる為のべース電流が抵抗器Ｒで制限されるが、パワー
スイッチング素子Ｑ３をＯＮさせる際には、この抵抗器
Ｒが負荷となっているため、抵抗値をあまり小さくする
ことができない。そのため、パワートランジスタ素子Ｑ
３をＯＦＦさせる速さに一定の限界があり、立ち下がり
時間を短くできないという問題があった。また、ベース
電流もコレクタ電流に比べてはるかに小さい為、ゲート
電荷の放電そのものには殆ど寄与しないという欠点があ
った。
【０００７】このような問題は、ＩＧＢＴやＦＥＴ等、
容量性のゲートをもつ半導体スイッチング素子に共通に
生じており、改善が望まれていた。
容量性のゲートをもつ半導体スイッチング素子に共通に
生じており、改善が望まれていた。
【０００８】そこで、本発明の課題は、容量性のゲート
をもつ半導体スイッチング素子のＯＮ／ＯＦＦ動作を切
り換える際に、ゲートに蓄電された電荷を高速に放電し
て、半導体スイッチング素子の立ち下がり時間をより短
縮することができる、改良されたドライブ回路を提供す
ることにある。
をもつ半導体スイッチング素子のＯＮ／ＯＦＦ動作を切
り換える際に、ゲートに蓄電された電荷を高速に放電し
て、半導体スイッチング素子の立ち下がり時間をより短
縮することができる、改良されたドライブ回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明のドライブ回路は、絶縁性トランスの二次側に接続さ
れた半導体素子スイッチング素子を周期的にＯＮまたは
ＯＦＦさせるドライブ回路において、前記トランスの二
次側巻線と前記半導体スイッチング素子との間に、前記
半導体スイッチング素子のゲートに蓄電された電荷を放
電させる電子回路を介在させたことを特徴とする。
明のドライブ回路は、絶縁性トランスの二次側に接続さ
れた半導体素子スイッチング素子を周期的にＯＮまたは
ＯＦＦさせるドライブ回路において、前記トランスの二
次側巻線と前記半導体スイッチング素子との間に、前記
半導体スイッチング素子のゲートに蓄電された電荷を放
電させる電子回路を介在させたことを特徴とする。
【００１０】前記電子回路は、例えば、前記トランスの
二次側の一方の巻線に対してコンデンサと単向性素子と
を少なくともこの順に直列に挿入接続されており、前記
単向性素子の両端には当該コンデンサの蓄電電力を放電
させるための放電用トランジスタのべースとエミッタと
が接続され、前記放電用トランジスタのエミッタ及び前
記単向性素子の出力端が前記半導体スイッチング素子の
ゲートに接続され、前記半導体スイッチング素子のソー
スには前記放電用トランジスタのコレクタ及びトランス
の二次側の他方の巻線が接続されていて、前記トランス
の二次側巻線の電力が前記コンデンサを経由して前記ゲ
ートに供給されるようにする。
二次側の一方の巻線に対してコンデンサと単向性素子と
を少なくともこの順に直列に挿入接続されており、前記
単向性素子の両端には当該コンデンサの蓄電電力を放電
させるための放電用トランジスタのべースとエミッタと
が接続され、前記放電用トランジスタのエミッタ及び前
記単向性素子の出力端が前記半導体スイッチング素子の
ゲートに接続され、前記半導体スイッチング素子のソー
スには前記放電用トランジスタのコレクタ及びトランス
の二次側の他方の巻線が接続されていて、前記トランス
の二次側巻線の電力が前記コンデンサを経由して前記ゲ
ートに供給されるようにする。
【００１１】前記電子回路は、前記半導体スイッチング
素子がＯＮのときとＯＦＦのときとで異なる経路で電流
が流れるようにように構成する。
素子がＯＮのときとＯＦＦのときとで異なる経路で電流
が流れるようにように構成する。
【００１２】上記課題を解決する本発明の他のドライブ
回路は、容量性のゲートをもつ半導体スイッチング素子
のゲートにその二次側巻線の電力を供給する絶縁性トラ
ンスと、前記トランスの一次側巻線に周期的に極性が反
転する信号を印加する第１の回路と、前記トランスの二
次側の一方の巻線に対してコンデンサと単向性素子とが
直列に挿入接続されており、前記単向性素子の両端には
当該コンデンサの蓄電電力を放電させるための放電用ト
ランジスタのベースとエミッタとが接続され、前記放電
用トランジスタのエミッタ及び前記単向性素子の出力端
は前記ゲートに接続され、前記半導体スイッチング素子
のソースに前記放電用トランジスタのコレクタ及びトラ
ンスの二次側の他方の巻線が接続されていて、前記トラ
ンスの二次側巻線の電力が前記コンデンサを経由して前
記ゲートに供給されるように構成された第２の回路とを
含み、前記第２の回路内で、前記半導体スイッチング素
子がＯＮのときとＯＦＦのときとで異なる経路で電流が
流れることを特徴とする。
回路は、容量性のゲートをもつ半導体スイッチング素子
のゲートにその二次側巻線の電力を供給する絶縁性トラ
ンスと、前記トランスの一次側巻線に周期的に極性が反
転する信号を印加する第１の回路と、前記トランスの二
次側の一方の巻線に対してコンデンサと単向性素子とが
直列に挿入接続されており、前記単向性素子の両端には
当該コンデンサの蓄電電力を放電させるための放電用ト
ランジスタのベースとエミッタとが接続され、前記放電
用トランジスタのエミッタ及び前記単向性素子の出力端
は前記ゲートに接続され、前記半導体スイッチング素子
のソースに前記放電用トランジスタのコレクタ及びトラ
ンスの二次側の他方の巻線が接続されていて、前記トラ
ンスの二次側巻線の電力が前記コンデンサを経由して前
記ゲートに供給されるように構成された第２の回路とを
含み、前記第２の回路内で、前記半導体スイッチング素
子がＯＮのときとＯＦＦのときとで異なる経路で電流が
流れることを特徴とする。
【００１３】さらに、本発明の他のドライブ回路は、容
量性のゲートをもつ半導体スイッチング素子にその二次
側巻線の電力を供給する絶縁性トランスと、前記トラン
スの一次側巻線に周期的に極性が反転する信号を印加す
る第１の回路と、前記トランスの二次側の一方の巻線に
対して第１コンデンサと第２および第３の単向性素子と
が少なくともこの順に直列に挿入接続され、第２の単向
性素子には第２コンデンサが並列接続され、第２単向性
素子の入力端には第１の単向性素子の出力端が接続さ
れ、第３の単向性素子の両端には第１コンデンサの蓄電
電力を放電させるための放電用トランジスタのベースと
エミッタとが接続され、この放電用トランジスタのエミ
ッタ及び第３単向性素子の出力端が前記ゲートに接続さ
れ、半導体スイッチング素子のソースには放電用トラン
ジスタのコレクタ及び第１単向性素子の入力端とトラン
スの二次側の他方の巻線が接続されていて、前記トラン
スの二次側巻線の電力が第１コンデンサを経由して前記
ゲートに供給されるように構成された第２の回路とを含
み、前記第２の回路内で、半導体スイッチング素子がＯ
ＮのときとＯＦＦのときとで異なる経路で電流が流れる
ようにした。
量性のゲートをもつ半導体スイッチング素子にその二次
側巻線の電力を供給する絶縁性トランスと、前記トラン
スの一次側巻線に周期的に極性が反転する信号を印加す
る第１の回路と、前記トランスの二次側の一方の巻線に
対して第１コンデンサと第２および第３の単向性素子と
が少なくともこの順に直列に挿入接続され、第２の単向
性素子には第２コンデンサが並列接続され、第２単向性
素子の入力端には第１の単向性素子の出力端が接続さ
れ、第３の単向性素子の両端には第１コンデンサの蓄電
電力を放電させるための放電用トランジスタのベースと
エミッタとが接続され、この放電用トランジスタのエミ
ッタ及び第３単向性素子の出力端が前記ゲートに接続さ
れ、半導体スイッチング素子のソースには放電用トラン
ジスタのコレクタ及び第１単向性素子の入力端とトラン
スの二次側の他方の巻線が接続されていて、前記トラン
スの二次側巻線の電力が第１コンデンサを経由して前記
ゲートに供給されるように構成された第２の回路とを含
み、前記第２の回路内で、半導体スイッチング素子がＯ
ＮのときとＯＦＦのときとで異なる経路で電流が流れる
ようにした。
【００１４】
【発明の実施の形態】以下、本発明のドライブ回路にお
いて、半導体スイッチング素子としてＩＧＢＴ（insula
ted-gate bipolar transistor），あるいはＦＥＴ（fie
ld effect transistor）等の容量性ゲートを持つパワー
スイッチング素子を用いた場合の実施の形態を図面を参
照して具体的に説明する。これらのパワースイッチング
素子は、いずれもゲート容量（ゲートに蓄電される電荷
の量）が約１５０００［ｐＦ］程度のものである。
いて、半導体スイッチング素子としてＩＧＢＴ（insula
ted-gate bipolar transistor），あるいはＦＥＴ（fie
ld effect transistor）等の容量性ゲートを持つパワー
スイッチング素子を用いた場合の実施の形態を図面を参
照して具体的に説明する。これらのパワースイッチング
素子は、いずれもゲート容量（ゲートに蓄電される電荷
の量）が約１５０００［ｐＦ］程度のものである。
【００１５】（第１実施形態）図１及び図２は、本発明
のドライブ回路の第１実施形態を示す回路構成図であ
る。この実施形態のドライブ回路では、一次側と二次側
が電気的に絶縁されたトランスＴの一次側巻線に流れる
電流を１個のスイッチング素子Ｑ１でＯＮ／ＯＦＦす
る。従来技術との対比では、図９及び図１０のドライブ
回路に対応する。
のドライブ回路の第１実施形態を示す回路構成図であ
る。この実施形態のドライブ回路では、一次側と二次側
が電気的に絶縁されたトランスＴの一次側巻線に流れる
電流を１個のスイッチング素子Ｑ１でＯＮ／ＯＦＦす
る。従来技術との対比では、図９及び図１０のドライブ
回路に対応する。
【００１６】スイッチング素子Ｑ１は、ほば半周期毎に
ＯＮ／ＯＦＦを繰り返す。スイッチング素子Ｑ１がＯＮ
のとき、トランスＴの一次側では、電源Ｖｃｃ→１次側
巻線→スイッチング素子Ｑ１の方向に電流が流れ、トラ
ンスＴを励磁する。このとき、トランスＴの二次側に
は、二次電圧ＶT2が出力される。以後、トランスＴの一
次側巻線の電流がＯＮのときにトランスＴの二次側プラ
ス側をトランス二次側プラス端、マイナス側をマイナス
端と称する。
ＯＮ／ＯＦＦを繰り返す。スイッチング素子Ｑ１がＯＮ
のとき、トランスＴの一次側では、電源Ｖｃｃ→１次側
巻線→スイッチング素子Ｑ１の方向に電流が流れ、トラ
ンスＴを励磁する。このとき、トランスＴの二次側に
は、二次電圧ＶT2が出力される。以後、トランスＴの一
次側巻線の電流がＯＮのときにトランスＴの二次側プラ
ス側をトランス二次側プラス端、マイナス側をマイナス
端と称する。
【００１７】コンデンサＣの一端はトランス二次側プラ
ス端に接続され、他端は放電用トランジスタの一例であ
るＰＮＰトランジスタのべ一ス及び単向性素子の一例で
あるダイオードＤのアノード（入力端）が接続される。
パワースイッチング素子Ｑ３のゲートＧには、ＰＮＰト
ランジスタＱ２のエミッタ及びダイオードＤのカソード
が接続され、パワースイッチング素子Ｑ３のソースＳに
はＰＮＰトランジスタＱ２のコレクタ及びトランスＴの
二次側マイナス端が接続される。
ス端に接続され、他端は放電用トランジスタの一例であ
るＰＮＰトランジスタのべ一ス及び単向性素子の一例で
あるダイオードＤのアノード（入力端）が接続される。
パワースイッチング素子Ｑ３のゲートＧには、ＰＮＰト
ランジスタＱ２のエミッタ及びダイオードＤのカソード
が接続され、パワースイッチング素子Ｑ３のソースＳに
はＰＮＰトランジスタＱ２のコレクタ及びトランスＴの
二次側マイナス端が接続される。
【００１８】図１において、スイッチング素子Ｑ１がＯ
Ｎになると、トランス二次側プラス端の電圧ＶT2とコン
デンサＣに充電されている電圧Ｖｃとが加算された電圧
によって、ダイオードＤ、パワースイッチング素子Ｑ３
を含む閉回路に、図示の向きで電流Ｉ１が流れ、ゲート
Ｇを充電する。
Ｎになると、トランス二次側プラス端の電圧ＶT2とコン
デンサＣに充電されている電圧Ｖｃとが加算された電圧
によって、ダイオードＤ、パワースイッチング素子Ｑ３
を含む閉回路に、図示の向きで電流Ｉ１が流れ、ゲート
Ｇを充電する。
【００１９】この状態からスイッチング素子Ｑ１がＯＦ
Ｆになったときの状態を示したのが図２である。図２を
参照すると、ゲートＧに充電された電圧によって、電流
Ｉ2が放電用トランジスタＱ２のエミッタ→そのベース
→コンデンサＣと流れて、放電用トランジスタＱ２を高
速にＯＮにし、併せてゲートＧを高速に放電する。ゲー
トＧの放電が完了すると、以後、トランスＴのリセット
が完了するまでの間、電流Ｉ3が放電用トランジスタＱ
２のコレクタ→そのベース→そのコレクタＣの向きに流
れ、電流Ｉ2と併せてコンデンサＣをチャージする。
Ｆになったときの状態を示したのが図２である。図２を
参照すると、ゲートＧに充電された電圧によって、電流
Ｉ2が放電用トランジスタＱ２のエミッタ→そのベース
→コンデンサＣと流れて、放電用トランジスタＱ２を高
速にＯＮにし、併せてゲートＧを高速に放電する。ゲー
トＧの放電が完了すると、以後、トランスＴのリセット
が完了するまでの間、電流Ｉ3が放電用トランジスタＱ
２のコレクタ→そのベース→そのコレクタＣの向きに流
れ、電流Ｉ2と併せてコンデンサＣをチャージする。
【００２０】このように、第１実施形態のドライブ回路
では、スイッチング素子Ｑ１がＯＦＦになるときに、放
電用トランジスタＱ２のコレクタ及びパワースイッチン
グ素子Ｑ３のソースに対して放電用トランジスタＱ２の
ベース電位が僅かにマイナスとなり、コンデンサＣに流
れ込む充電電流Ｉ2がそのまま流れるようになる。この
とき、従来のドライブ回路のような電流を制限する抵抗
器が無いため、この電流Ｉ2は大きな電流となり、ゲー
ト容量の放電がより高速に行われるようになる。また、
この電流Ｉ2は、放電用トランジスタＱ２のベース電流
となっているため、放電用トランジスタＱ２も高速にＯ
Ｎし、コレクタ電流Ｉ4によってもゲート容量の放電が
高速に行われるようになる。
では、スイッチング素子Ｑ１がＯＦＦになるときに、放
電用トランジスタＱ２のコレクタ及びパワースイッチン
グ素子Ｑ３のソースに対して放電用トランジスタＱ２の
ベース電位が僅かにマイナスとなり、コンデンサＣに流
れ込む充電電流Ｉ2がそのまま流れるようになる。この
とき、従来のドライブ回路のような電流を制限する抵抗
器が無いため、この電流Ｉ2は大きな電流となり、ゲー
ト容量の放電がより高速に行われるようになる。また、
この電流Ｉ2は、放電用トランジスタＱ２のベース電流
となっているため、放電用トランジスタＱ２も高速にＯ
Ｎし、コレクタ電流Ｉ4によってもゲート容量の放電が
高速に行われるようになる。
【００２１】（第２実施形態）図３及び図４は、本発明
の他のドライブ回路の実施形態を示す回路図である。こ
のドライブ回路は、絶縁されたパルストランスＴの一次
側のスイッチング素子Ｑ１ａ、Ｑ１ｂが交互にＯＮ／Ｏ
ＦＦを繰り返し、トランスＴの二次側に交互に極性が反
転した電圧ＶT2が出力されるようにしたものである。従
来技術との対比では、図１１及び図１２のドライブ回路
に対応する。この実施形態のドライブ回路の二次側の回
路の構成及び動作は、第１実施形態によるドライブ回路
と同じである。
の他のドライブ回路の実施形態を示す回路図である。こ
のドライブ回路は、絶縁されたパルストランスＴの一次
側のスイッチング素子Ｑ１ａ、Ｑ１ｂが交互にＯＮ／Ｏ
ＦＦを繰り返し、トランスＴの二次側に交互に極性が反
転した電圧ＶT2が出力されるようにしたものである。従
来技術との対比では、図１１及び図１２のドライブ回路
に対応する。この実施形態のドライブ回路の二次側の回
路の構成及び動作は、第１実施形態によるドライブ回路
と同じである。
【００２２】（第３実施形態）図５及び図６は、本発明
の他のドライブ回路の実施形態を示す回路図である。こ
のドライブ回路において、トランスＴの一次側の回路構
成及び動作は、第１実施形態のドライブ回路の場合と同
じである。つまり、スイッチング素子Ｑ１は、ほぼ半周
期毎にＯＮ／ＯＦＦを繰り返す。
の他のドライブ回路の実施形態を示す回路図である。こ
のドライブ回路において、トランスＴの一次側の回路構
成及び動作は、第１実施形態のドライブ回路の場合と同
じである。つまり、スイッチング素子Ｑ１は、ほぼ半周
期毎にＯＮ／ＯＦＦを繰り返す。
【００２３】トランスＴの二次側には、上述のＰＮＰト
ランジスタＱ２、３つのダイオードＤ１、Ｄ２、Ｄ３、
２つのコンデンサＣ１、Ｃ２、及び図示しない抵抗器を
設ける。すなわち、トランスＴの二次側プラス端にコン
デンサＣ１の一端を接続し、コンデンサＣ１の他端には
コンデンサＣ２の一端とダイオードＤ１のカソードおよ
びダイオードＤ２のアノードを接続する。コンデンサＣ
２の他端にはダイオードＤ２の力ソードと抵抗器の一端
及びダイオードＤ３のアノードとＰＮＰトランジスタＱ
２のべースを接続する。パワースイッチング素子Ｑ３の
ゲートＧにはＰＮＰトランジスタＱ２のエミッタ及びダ
イオードＤ３の力ソードを接統し、同じくパワースイッ
チング素子Ｑ３のソースＳには、ＰＮＰトランジスタＱ
２のコレクタ、抵抗器の他端、ダイオードＤ１のアノー
ド、トランスＴの二次側マイナス端を接続する。このよ
うな構成のドライブ回路では、トランス二次側プラス端
の電圧ＶT2が、それに直列に挿入接続されたコンデンサ
Ｃ１を経由してパワースイッチング素子Ｑ３のゲートＧ
に供給されるようになる。
ランジスタＱ２、３つのダイオードＤ１、Ｄ２、Ｄ３、
２つのコンデンサＣ１、Ｃ２、及び図示しない抵抗器を
設ける。すなわち、トランスＴの二次側プラス端にコン
デンサＣ１の一端を接続し、コンデンサＣ１の他端には
コンデンサＣ２の一端とダイオードＤ１のカソードおよ
びダイオードＤ２のアノードを接続する。コンデンサＣ
２の他端にはダイオードＤ２の力ソードと抵抗器の一端
及びダイオードＤ３のアノードとＰＮＰトランジスタＱ
２のべースを接続する。パワースイッチング素子Ｑ３の
ゲートＧにはＰＮＰトランジスタＱ２のエミッタ及びダ
イオードＤ３の力ソードを接統し、同じくパワースイッ
チング素子Ｑ３のソースＳには、ＰＮＰトランジスタＱ
２のコレクタ、抵抗器の他端、ダイオードＤ１のアノー
ド、トランスＴの二次側マイナス端を接続する。このよ
うな構成のドライブ回路では、トランス二次側プラス端
の電圧ＶT2が、それに直列に挿入接続されたコンデンサ
Ｃ１を経由してパワースイッチング素子Ｑ３のゲートＧ
に供給されるようになる。
【００２４】この実施形態のドライブ回路において、ス
イッチング素子Ｑ１がＯＮのときは、図５に示すよう
に、トランスＴの一次側電圧ＶT1に応じた二次電圧ＶT2
とコンデンサＣ１に充電されている電圧Ｖcとが加算さ
れた電圧によって、ダイオードＤ２，Ｄ３を経由して電
流Ｉ1が流れ、パワースイッチング素子Ｑ３のゲートＧ
を充電する。
イッチング素子Ｑ１がＯＮのときは、図５に示すよう
に、トランスＴの一次側電圧ＶT1に応じた二次電圧ＶT2
とコンデンサＣ１に充電されている電圧Ｖcとが加算さ
れた電圧によって、ダイオードＤ２，Ｄ３を経由して電
流Ｉ1が流れ、パワースイッチング素子Ｑ３のゲートＧ
を充電する。
【００２５】この状態からスイッチング素子Ｑ１がＯＦ
Ｆになったときの状態を示したのが図６である。このと
きは、パワースイッチング素子Ｑ３のソースＳに対して
コンデンサＣ１のプラス側の電位がほぼ０Ｖとなり、放
電用トランジスタＱ２のベース→そのエミッタ→コンデ
ンサＣ２を経由してコンデンサＣ１の充電電流Ｉ2が流
れる。この充電電流Ｉ2が放電用トランジスタＱ２のベ
ース電流となって、放電用トランジスタＱ２がＯＮし、
コレクタ電流Ｉ4とベース電流Ｉ2の両方でゲートＧの放
電が高速に行われるようになる。
Ｆになったときの状態を示したのが図６である。このと
きは、パワースイッチング素子Ｑ３のソースＳに対して
コンデンサＣ１のプラス側の電位がほぼ０Ｖとなり、放
電用トランジスタＱ２のベース→そのエミッタ→コンデ
ンサＣ２を経由してコンデンサＣ１の充電電流Ｉ2が流
れる。この充電電流Ｉ2が放電用トランジスタＱ２のベ
ース電流となって、放電用トランジスタＱ２がＯＮし、
コレクタ電流Ｉ4とベース電流Ｉ2の両方でゲートＧの放
電が高速に行われるようになる。
【００２６】一方、スイッチング素子Ｑ１のＯＦＦ直後
からトランスＴのリセットが完了するまでの間、電流Ｉ
4がダイオードＤ１を経由して流れ、充電電流Ｉ2と併せ
てコンデンサＣ１を充電する。
からトランスＴのリセットが完了するまでの間、電流Ｉ
4がダイオードＤ１を経由して流れ、充電電流Ｉ2と併せ
てコンデンサＣ１を充電する。
【００２７】この実施形態では、放電用トランジスタＱ
２をＯＮさせるのに必要なベース電流を第１実施形態の
ドライブ回路よりも多く流せるようになるため、放電用
トランジスタＱ２がＯＮするスピードがより速くなり、
ゲートＧを高速に放電できるようになる。
２をＯＮさせるのに必要なベース電流を第１実施形態の
ドライブ回路よりも多く流せるようになるため、放電用
トランジスタＱ２がＯＮするスピードがより速くなり、
ゲートＧを高速に放電できるようになる。
【００２８】また、放電用トランジスタＱ２のベース電
流が全放電電流の１／２〜１／３程度と比較的大きいた
め、このベース電流そのものでゲートの放電が行われる
ようになる。このことは、本発明者によって確認されて
いる。さらに、このベース電流は、放電用トランジスタ
Ｑ２のコレクタ電流よりも、ＯＮ遅延時間だけ早く流れ
るので、ゲートの高速放電の効果が高いことも実証され
ている。また、パワースイッチング素子Ｑ３のゲート容
量が増えた場合であっても、その分、放電用トランジス
タＱ２のべース電流が増加するので、ゲート放電時間の
増加が抑制されるので、問題は生じない。
流が全放電電流の１／２〜１／３程度と比較的大きいた
め、このベース電流そのものでゲートの放電が行われる
ようになる。このことは、本発明者によって確認されて
いる。さらに、このベース電流は、放電用トランジスタ
Ｑ２のコレクタ電流よりも、ＯＮ遅延時間だけ早く流れ
るので、ゲートの高速放電の効果が高いことも実証され
ている。また、パワースイッチング素子Ｑ３のゲート容
量が増えた場合であっても、その分、放電用トランジス
タＱ２のべース電流が増加するので、ゲート放電時間の
増加が抑制されるので、問題は生じない。
【００２９】本発明者の実測によれば、上述のように、
ゲート容量が約１５０００［ｐＦ］の場合のパワースイ
ッチング素子Ｑ３の立ち下がり時間は１００［ｎｓ］程
度であることが確認されている。また、ゲートを二つ並
列にしても立ち下がり時間の増加はごく僅かとなる。こ
れは、従来のドライブ回路による結果との比較では画期
的なデータである。
ゲート容量が約１５０００［ｐＦ］の場合のパワースイ
ッチング素子Ｑ３の立ち下がり時間は１００［ｎｓ］程
度であることが確認されている。また、ゲートを二つ並
列にしても立ち下がり時間の増加はごく僅かとなる。こ
れは、従来のドライブ回路による結果との比較では画期
的なデータである。
【００３０】（第４実施形態）図７及び図８は、本発明
の他のドライブ回路の実施形態を示す回路図である。こ
の実施形態のドライブ回路において、トランスＴの一次
側回路の構成は、第２実施形態と同じ、トランスＴの二
次側回路の構成は、第３実施形態と同じである。
の他のドライブ回路の実施形態を示す回路図である。こ
の実施形態のドライブ回路において、トランスＴの一次
側回路の構成は、第２実施形態と同じ、トランスＴの二
次側回路の構成は、第３実施形態と同じである。
【００３１】以上、本発明のドライブ回路を４つの形態
を示して説明したが、本発明は、トランスＴの二次側巻
線とパワースイッチング素子Ｑ３との間に、パワースイ
ッチング素子のゲートＧに蓄電された電荷を自己放電さ
せる電子回路を介在させることに主眼があるので、必ず
しも上記実施形態の構成に限定されるものではなく、本
発明の要旨を逸脱しない範囲で任意に設計変更が可能な
ものである。
を示して説明したが、本発明は、トランスＴの二次側巻
線とパワースイッチング素子Ｑ３との間に、パワースイ
ッチング素子のゲートＧに蓄電された電荷を自己放電さ
せる電子回路を介在させることに主眼があるので、必ず
しも上記実施形態の構成に限定されるものではなく、本
発明の要旨を逸脱しない範囲で任意に設計変更が可能な
ものである。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
のドライブ回路によれば、半導体スイッチング素子のゲ
ートに蓄電されている電荷を放電させる場合に必要な電
流を従来のドライブ回路に比べて多く流せるため、ゲー
トの電荷をより高速に放電できるようになる。
のドライブ回路によれば、半導体スイッチング素子のゲ
ートに蓄電されている電荷を放電させる場合に必要な電
流を従来のドライブ回路に比べて多く流せるため、ゲー
トの電荷をより高速に放電できるようになる。
【図１】 絶縁トランスを用いてトランスの一次側を１
個のスイッチング素子でＯＮ／ＯＦＦする、本発明のド
ライブ回路の例を示す回路図で、パワースイッチング素
子をＯＮする際の各電圧と電流の向きを示すものであ
る。
個のスイッチング素子でＯＮ／ＯＦＦする、本発明のド
ライブ回路の例を示す回路図で、パワースイッチング素
子をＯＮする際の各電圧と電流の向きを示すものであ
る。
【図２】 図１のドライブ回路において、パワースイッ
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
【図３】 絶縁トランスを用いて一次コイルに周期的に
極性が反転する信号が印加されるドライブ回路の例を示
す回路図で、パワースイッチング素子をＯＮする際の各
部電圧と電流の向きを示すものである。
極性が反転する信号が印加されるドライブ回路の例を示
す回路図で、パワースイッチング素子をＯＮする際の各
部電圧と電流の向きを示すものである。
【図４】 図３のドライブ回路において、パワースイッ
チング素子をＯＮする際の各部電圧と電流の向きを示す
ものである。
チング素子をＯＮする際の各部電圧と電流の向きを示す
ものである。
【図５】 絶縁トランスを用いてトランスの一次側を１
個のスイッチング素子でＯＮ／ＯＦＦする、本発明のド
ライブ回路の例を示す回路図で、パワースイッチング素
子をＯＮする際の各電圧と電流の向きを示すものであ
る。
個のスイッチング素子でＯＮ／ＯＦＦする、本発明のド
ライブ回路の例を示す回路図で、パワースイッチング素
子をＯＮする際の各電圧と電流の向きを示すものであ
る。
【図６】 図５のドライブ回路において、パワースイッ
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
【図７】 絶縁トランスを用いて一次コイルに周期的に
極性が反転する信号が印加される本発明のドライブ回路
の例を示す回路図で、パワースイッチング素子をＯＮす
る際の各電圧と電流の向きを示すものである。
極性が反転する信号が印加される本発明のドライブ回路
の例を示す回路図で、パワースイッチング素子をＯＮす
る際の各電圧と電流の向きを示すものである。
【図８】 図８のドライブ回路において、パワースイッ
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
チング素子をＯＦＦする際の各電圧と電流の向きを示す
ものである。
【図９】 絶縁トランスを用いてトランスの一次側を１
個のスイッチング素子でＯＮ／ＯＦＦする、従来のドラ
イブ回路の例を示す回路図で、パワースイッチング素子
をＯＮする際の各電圧と電流の向きを示すものである。
個のスイッチング素子でＯＮ／ＯＦＦする、従来のドラ
イブ回路の例を示す回路図で、パワースイッチング素子
をＯＮする際の各電圧と電流の向きを示すものである。
【図１０】 図９のドライブ回路において、パワースイ
ッチング素子をＯＦＦする際の各電圧と電流の向きを示
すものである。
ッチング素子をＯＦＦする際の各電圧と電流の向きを示
すものである。
【図１１】 絶縁トランスを用いて一次コイルに周期的
に極性が反転する信号が印加される、従来のドライブ回
路の例を示す回路図であり、パワースイッチング素子を
ＯＮする際の各部電圧と電流の向きを示すものである。
に極性が反転する信号が印加される、従来のドライブ回
路の例を示す回路図であり、パワースイッチング素子を
ＯＮする際の各部電圧と電流の向きを示すものである。
【図１２】 図１１のドライブ回路において、パワース
イッチング素子をＯＦＦする際の各部電圧と電流の向き
を示すものである。
イッチング素子をＯＦＦする際の各部電圧と電流の向き
を示すものである。
【符号の説明】 Ｔ 絶縁性トランス Ｃ１〜Ｃ３ コンデンサ Ｄ１〜Ｄ３ ダイオード Ｑ１，Ｑ１ａ，Ｑ１ｂ スイッチング素子 Ｑ２ 放電用トランジスタ Ｑ３ パワースイッチング素子（半導体スイッチング素
子） ＶT1 トランス一次側電圧 ＶT2 トランス二次側電圧 Ｖc コンデンサの充電電圧 Ｖcc 電源電圧
子） ＶT1 トランス一次側電圧 ＶT2 トランス二次側電圧 Ｖc コンデンサの充電電圧 Ｖcc 電源電圧
Claims (7)
- 【請求項１】 絶縁性トランスの二次側に接続された半
導体素子スイッチング素子を周期的にＯＮまたはＯＦＦ
させるドライブ回路において、 前記トランスの二次側巻線と前記半導体スイッチング素
子との間に、前記半導体スイッチング素子のゲートに蓄
電されている電荷を自己放電させる電子回路を介在させ
たことを特徴とするドライブ回路。 - 【請求項２】 前記電子回路は、前記トランスの二次側
の一方の巻線に対してコンデンサと単向性素子とを少な
くともこの順に直列に挿入接続されており、前記単向性
素子の両端には当該コンデンサの蓄電電力を放電させる
ための放電用トランジスタのべースとエミッタとが接続
され、前記放電用トランジスタのエミッタ及び前記単向
性素子の出力端が前記半導体スイッチング素子のゲート
に接続され、前記半導体スイッチング素子のソースには
前記放電用トランジスタのコレクタ及びトランスの二次
側の他方の巻線が接続されていて、前記トランスの二次
側巻線の電力が前記コンデンサを経由して前記ゲートに
供給されるように構成されていることを特徴とする請求
項１記載のドライブ回路。 - 【請求項３】 前記電子回路は、前記半導体スイッチ
ング素子がＯＮのときとＯＦＦのときとで異なる経路で
電流が流れるようにように構成されていることを特徴と
する請求項２記載のドライブ回路。 - 【請求項４】 容量性のゲートをもつ半導体スイッチン
グ素子のゲートにその二次側巻線の電力を供給する絶縁
性トランスと、前記トランスの一次側巻線に周期的に極
性が反転する信号を印加する第１の回路と、 前記トランスの二次側の一方の巻線に対してコンデンサ
と単向性素子とが直列に挿入接続されており、前記単向
性素子の両端には当該コンデンサの蓄電電力を放電させ
るための放電用トランジスタのベースとエミッタとが接
続され、前記放電用トランジスタのエミッタ及び前記単
向性素子の出力端は前記ゲートに接続され、前記半導体
スイッチング素子のソースに前記放電用トランジスタの
コレクタ及びトランスの二次側の他方の巻線が接続され
ていて、前記トランスの二次側巻線の電力が前記コンデ
ンサを経由して前記ゲートに供給されるように構成され
た第２の回路とを含み、 前記第２の回路内で、前記半導体スイッチング素子がＯ
ＮのときとＯＦＦのときとで異なる経路で電流が流れる
ことを特徴とするドライブ回路。 - 【請求項５】 容量性のゲートをもつ半導体スイッチン
グ素子（Ｑ３）にその二次側巻線の電力を供給する絶縁
性トランス（Ｔ）と、 トランス（Ｔ）の一次側巻線に周期的に極性が反転する
信号を印加する第１の回路（Ｑ１）と、 トランス（Ｔ）の二次側の一方の巻線に対して第１コン
デンサ（Ｃ１）と第２および第３の単向性素子（Ｄ２，
Ｄ３）とが少なくともこの順に直列に挿入接続され、第
２の単向性素子Ｄ２には第２コンデンサ（Ｃ２）が並列
接続され、第２単向性素子（Ｄ２）の入力端には第１の
単向性素子（Ｄ１）の出力端が接続され、第３の単向性
素子（Ｄ３）の両端には第１コンデンサ（Ｃ１）の蓄電
電力を放電させるための放電用トランジスタ（Ｑ２）の
ベースとエミッタとが接続され、この放電用トランジス
タ（Ｑ２）のエミッタ及び第３単向性素子（Ｄ３）の出
力端が前記ゲートに接続され、半導体スイッチング素子
（Ｑ３）のソースには放電用トランジスタ（Ｑ２）のコ
レクタ及び第１単向性素子（Ｄ１）の入力端とトランス
（Ｔ）の二次側の他方の巻線が接続されていて、トラン
ス（Ｔ）の二次側巻線の電力が第１コンデンサ（Ｃ１）
を経由して前記ゲートに供給されるように構成された第
２の回路とを含み、 前記第２の回路内で、半導体スイッチング素子（Ｑ３）
がＯＮのときとＯＦＦのときとで異なる経路で電流が流
れることを特徴とするドライブ回路。 - 【請求項６】 前記半導体スイッチング素子が、ＦＥＴ
から成るパワースイッチング素子であることを特徴とす
る請求項１ないし５のいずれかの項記載のドライブ回
路。 - 【請求項７】 前記半導体スイッチング素子が、ＩＧＢ
Ｔから成るパワースイッチング素子であることを特徴と
する請求項１ないし５のいずれかの項記載のドライブ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303964A JPH11145810A (ja) | 1997-11-06 | 1997-11-06 | ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303964A JPH11145810A (ja) | 1997-11-06 | 1997-11-06 | ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145810A true JPH11145810A (ja) | 1999-05-28 |
Family
ID=17927404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9303964A Pending JPH11145810A (ja) | 1997-11-06 | 1997-11-06 | ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145810A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001201968A (ja) * | 1999-11-11 | 2001-07-27 | Canon Inc | 画像形成装置用電源装置及びそれを用いた画像形成装置 |
| US7113412B2 (en) | 2004-03-30 | 2006-09-26 | Tamura Corporation | Drive circuit and power supply apparatus |
| JP2010130786A (ja) * | 2008-11-27 | 2010-06-10 | Denso Corp | パワースイッチング素子の駆動回路 |
| JP2011024323A (ja) * | 2009-07-15 | 2011-02-03 | Fuji Electric Systems Co Ltd | ゲート駆動回路、電力変換回路及びゲート駆動方法 |
| CN102594101A (zh) * | 2012-02-16 | 2012-07-18 | 江苏大学 | 一种隔离型可快速关断的mosfet驱动电路 |
| JP2013009216A (ja) * | 2011-06-27 | 2013-01-10 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| KR20190126080A (ko) * | 2017-03-15 | 2019-11-08 | 뷔르트 엘렉트로닉 아이조스 게엠베하 운트 콤파니 카게 | 전력 스위칭 장치 및 상기 전력 스위칭 장치를 동작시키는 방법 |
-
1997
- 1997-11-06 JP JP9303964A patent/JPH11145810A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001201968A (ja) * | 1999-11-11 | 2001-07-27 | Canon Inc | 画像形成装置用電源装置及びそれを用いた画像形成装置 |
| US7113412B2 (en) | 2004-03-30 | 2006-09-26 | Tamura Corporation | Drive circuit and power supply apparatus |
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| KR20190126080A (ko) * | 2017-03-15 | 2019-11-08 | 뷔르트 엘렉트로닉 아이조스 게엠베하 운트 콤파니 카게 | 전력 스위칭 장치 및 상기 전력 스위칭 장치를 동작시키는 방법 |
| CN110447170A (zh) * | 2017-03-15 | 2019-11-12 | 沃思电子埃索斯有限责任两合公司 | 功率开关装置和操作所述功率开关装置的方法 |
| JP2020511089A (ja) * | 2017-03-15 | 2020-04-09 | ウルト エレクトロニク アイソス ゲーエムベーハー ウント コンパニー カーゲー | 電源切替装置及び当該電源切替装置を操作する方法 |
| CN110447170B (zh) * | 2017-03-15 | 2023-07-21 | 沃思电子埃索斯有限责任两合公司 | 功率开关装置和操作所述功率开关装置的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |