JPH11145569A - Printed wiring board and its design method - Google Patents
Printed wiring board and its design methodInfo
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- JPH11145569A JPH11145569A JP30177597A JP30177597A JPH11145569A JP H11145569 A JPH11145569 A JP H11145569A JP 30177597 A JP30177597 A JP 30177597A JP 30177597 A JP30177597 A JP 30177597A JP H11145569 A JPH11145569 A JP H11145569A
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Abstract
(57)【要約】
【課題】 定在波の発生を抑制することで放射ノイズの
発生が抑えられたプリント配線板を実現する。
【解決手段】 長方形の板状の基材1の部品面に、基材
1の長手方向に延びる複数の導体パターン2a及び、信
号配線5aが形成されている。基材1の、部品面と反対
側の半田面に、基材の長手方向と垂直な方向に延びる複
数の導体パターン2b及び信号配線5bが形成されてい
る。導体パターン2aおよび2bは電源パターンまたは
グランドパターンとして用いられる。導体パターン2a
および2bが2つの部分に分離され、導体パターン2a
および2bの、分離された部分同士がチップ型抵抗体4
を介して接続される。これにより、基板のサイズと、放
射ノイズの波長との関係から発生する定在波の周波数に
おける導体パターン2a及び2bのインピーダンスの低
下がチップ型抵抗体4の損失によって抑制され、定在波
の共振のQ値が抑えられる。
(57) [Summary] [PROBLEMS] To realize a printed wiring board in which generation of radiation noise is suppressed by suppressing generation of standing waves. A plurality of conductor patterns (2a) extending in the longitudinal direction of the base material (1) and signal wirings (5a) are formed on a component surface of a rectangular plate-shaped base material (1). A plurality of conductor patterns 2b and signal wires 5b extending in a direction perpendicular to the longitudinal direction of the base material are formed on a solder surface of the base material 1 opposite to the component surface. The conductor patterns 2a and 2b are used as a power supply pattern or a ground pattern. Conductor pattern 2a
And 2b are separated into two parts, and the conductor pattern 2a
And 2b are separated from each other by chip-type resistor 4
Connected via Thus, a decrease in the impedance of the conductor patterns 2a and 2b at the frequency of the standing wave generated from the relationship between the size of the substrate and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 4, and the resonance of the standing wave is suppressed. Is suppressed.
Description
【0001】[0001]
【発明の属する技術分野】本発明は、プリント配線板及
びその設計方法に関する。The present invention relates to a printed wiring board and a method for designing the same.
【0002】[0002]
【従来の技術】従来のプリント配線板においては、放射
ノイズによる悪影響を防止するために、電流ループを小
さくしたり、電源系の電位変動を少なくするために電源
パターンまたはグランドパターン(以下、GNDパター
ンとも称する)を井桁の形で組んだり、プリント配線板
の内層に電源層またはグランド層を形成したりする。こ
れらのプリント配線板の設計によって、プリント配線板
の全体に、一様に低インピーダンスな電源パターンまた
はGNDパターンが形成される。2. Description of the Related Art In a conventional printed wiring board, a power supply pattern or a ground pattern (hereinafter referred to as a GND pattern) is used to reduce a current loop in order to prevent adverse effects due to radiation noise or to reduce a potential fluctuation of a power supply system. ), Or a power supply layer or a ground layer is formed in an inner layer of a printed wiring board. By designing these printed wiring boards, a power supply pattern or a GND pattern having a low impedance is formed uniformly on the entire printed wiring board.
【0003】一方、プリント配線板から発生する放射ノ
イズをより一層抑制するために、プリント配線板のグラ
ンドを導電性の筐体に電気的に接続してプリント配線板
のグランドを強化することがよく行われる。On the other hand, in order to further suppress radiation noise generated from the printed wiring board, it is often the case that the ground of the printed wiring board is electrically connected to a conductive housing to strengthen the ground of the printed wiring board. Done.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、プリン
ト配線板の全体に一様な電源パターンまたはGNDパタ
ーンが備えられている場合、また、そのGNDパターン
が導電性の筐体と電気的に接続された場合、定在波のピ
ークが発生してしまうことがある。その定在波のピーク
は、プリント配線板のサイズ、あるいは、プリント配線
板のGNDパターンが筐体と電気的に接続された際の接
続部でのプリント配線板と筐体との間隔に起因する。こ
の定在波は、放射ノイズの波長をλとするとプリント配
線板の長さまたは幅がλ/4やλ/2相当になったとき
に起こる。また、定在波の周波数は、実際にはプリント
配線板のサイズや、プリント配線板のGNDパターンと
筐体との接続部でのプリント配線板と筐体との間隔と、
プリント配線板の導体や筐体を取り囲む周囲の誘電体の
実効誘電率とによって決定される。ここで、プリント配
線板のサイズや、プリント配線板と筐体との間隔を変え
たり、あるいは、周囲の誘電体の材質や厚みを変えたり
しても、定在波の周波数がシフトするのみで、定在波の
何れかの周波数において高いピークの放射ノイズが存在
することになるという問題点がある。However, when a uniform power supply pattern or GND pattern is provided on the entire printed wiring board, or when the GND pattern is electrically connected to the conductive casing. In this case, the peak of the standing wave may occur. The peak of the standing wave is caused by the size of the printed wiring board or the distance between the printed wiring board and the housing at the connection portion when the GND pattern of the printed wiring board is electrically connected to the housing. . This standing wave occurs when the length or width of the printed wiring board is equivalent to λ / 4 or λ / 2, where λ is the wavelength of the radiation noise. Also, the frequency of the standing wave is actually the size of the printed wiring board, the distance between the printed wiring board and the housing at the connection between the GND pattern of the printed wiring board and the housing,
It is determined by the effective dielectric constant of the conductor of the printed wiring board and the surrounding dielectric surrounding the housing. Here, even if the size of the printed wiring board, the distance between the printed wiring board and the housing, or the material or thickness of the surrounding dielectric material is changed, only the frequency of the standing wave shifts. However, there is a problem that high peak radiation noise exists at any frequency of the standing wave.
【0005】本発明の目的は、定在波の発生を抑制する
ことで放射ノイズの発生が抑えられたプリント配線板及
びその設計方法を提供することにある。An object of the present invention is to provide a printed wiring board in which generation of radiated noise is suppressed by suppressing generation of a standing wave, and a design method thereof.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するため
の本発明は、板状の基材と、該板状の基材に形成され、
電源パターンまたはグランドパターンとして用いられる
導体パターンとを含むプリント配線板において、前記導
体パターンが所定の箇所で分離され、前記導体パターン
の、分離された部分同士が、熱損失を伴う回路素子を介
して接続されていることを特徴とする。Means for Solving the Problems The present invention for achieving the above object provides a plate-like base material, and a plate-like base material formed on the plate-like base material.
In a printed wiring board including a power supply pattern or a conductor pattern used as a ground pattern, the conductor pattern is separated at a predetermined location, and the separated portions of the conductor pattern are connected via a circuit element with heat loss. It is characterized by being connected.
【0007】上記の発明では、導体パターンの、分離さ
れた部分同士が、熱損失を伴う回路素子を介して接続さ
れているので、導体パターンの、分離された部分が並ぶ
方向の基材の長さと、放射ノイズの波長との関係により
発生する定在波の周波数における導体パターンのインピ
ーダンスの低下が回路素子の損失により抑制され、その
定在波の共振のQ値が抑えられる。これにより、定在波
の発生が抑制されると共に、導体パターンに流れる高周
波の電流が抑制され、プリント配線板から発生する放射
ノイズが抑えられることになる。In the above invention, since the separated portions of the conductor pattern are connected to each other via the circuit element with heat loss, the length of the base material in the direction in which the separated portions of the conductor pattern are lined up. And the impedance of the conductor pattern at the frequency of the standing wave generated due to the relationship with the wavelength of the radiation noise is suppressed by the loss of the circuit element, and the Q value of the resonance of the standing wave is suppressed. Thereby, the generation of the standing wave is suppressed, the high-frequency current flowing through the conductor pattern is suppressed, and the radiation noise generated from the printed wiring board is suppressed.
【0008】また、前記板状の基材にクロック用の信号
線が形成され、前記導体パターンの、前記信号線の近傍
の部分を除く箇所で前記導体パターンが分離されている
ことが好ましい。It is preferable that a signal line for a clock is formed on the plate-shaped base material, and the conductor pattern is separated at a portion of the conductor pattern other than a portion near the signal line.
【0009】上記のように、導体パターンの、信号線の
近傍の部分を除く箇所で導体パターンが分離されてい
て、導体パターンの、信号線の近傍の部分が分離されて
いないことにより、導体パターンのその部分では、信号
線の信号により導体パターンを流れる帰路電流が何の障
害もなく帰還することができる。従って、導体パターン
の充電電流による放射ノイズの増大が抑えられる。As described above, the conductor pattern is separated at a portion other than the portion near the signal line of the conductor pattern, and the portion of the conductor pattern near the signal line is not separated. In this part, the return current flowing through the conductor pattern due to the signal of the signal line can return without any obstacle. Therefore, an increase in radiation noise due to the charging current of the conductor pattern is suppressed.
【0010】なお、前記板状の基材の形状が長方形であ
り、前記導体パターンの、分離された部分が、前記板状
の基材の長手方向に並ぶように、あるいは、前記板状の
基板の長手方向と垂直な方向に並ぶように前記導体パタ
ーンが分離されていることが好ましい。The shape of the plate-shaped base material is rectangular, and the separated portions of the conductor pattern are arranged in the longitudinal direction of the plate-shaped base material, or the plate-shaped base material is Preferably, the conductor patterns are separated so as to be arranged in a direction perpendicular to the longitudinal direction of the conductor pattern.
【0011】上記のように、導体パターンの、分離され
た部分が基材の長手方向に並ぶように導体パターンが分
離され、導体パターンの、分離された部分同士が回路素
子を介して接続されていることにより、基材の長手方向
の長さと、放射ノイズの波長との関係に起因する定在波
の発生が抑えられ、プリント配線板から発生する放射ノ
イズが大幅に抑制される。また、基材の、長手方向と垂
直な方向の長さと、放射ノイズの波長との関係により発
生する定在波が、その周波数の関係で問題となる場合に
は、上記のように、導体パターンの、分離された部分が
基材の長手方向と垂直な方向に並ぶように導体パターン
を分離する。そして、導体パターンの、分離された部分
同士を回路素子を介して接続することで、プリント配線
板からの放射ノイズの発生が抑制される。As described above, the conductor pattern is separated so that the separated portions of the conductor pattern are arranged in the longitudinal direction of the base material, and the separated portions of the conductor pattern are connected via the circuit element. Accordingly, the generation of a standing wave due to the relationship between the length of the base material in the longitudinal direction and the wavelength of the radiation noise is suppressed, and the radiation noise generated from the printed wiring board is largely suppressed. Further, when the standing wave generated by the relationship between the length of the base material in the direction perpendicular to the longitudinal direction and the wavelength of the radiated noise is problematic in the relationship of the frequency, as described above, the conductor pattern is used. The conductive pattern is separated such that the separated portions are arranged in a direction perpendicular to the longitudinal direction of the base material. Then, by connecting the separated portions of the conductor pattern via circuit elements, the generation of radiation noise from the printed wiring board is suppressed.
【0012】また、前記回路素子として抵抗体が用いら
れており、前記抵抗体は、前記導体パターンが分離され
た前記所定の箇所に形成され、前記抵抗体の抵抗値が前
記所定の箇所の位置に応じて異なることが好ましい。さ
らに、前記抵抗体の抵抗値は、前記抵抗体の位置が前記
板状の基材の外周に近いほど大きいことが好ましい。さ
らに、前記抵抗体が、リード型またはチップ型であるこ
とや、印刷により形成されたものであることが好まし
い。In addition, a resistor is used as the circuit element, and the resistor is formed at the predetermined location where the conductor pattern is separated, and a resistance value of the resistor is set at the position of the predetermined location. Is preferably different depending on Furthermore, it is preferable that the resistance value of the resistor is larger as the position of the resistor is closer to the outer periphery of the plate-shaped substrate. Further, it is preferable that the resistor is of a lead type or a chip type, or is formed by printing.
【0013】さらに、前記回路素子としてフェライト素
子が用いられており、前記フェライト素子は、前記導体
パターンが分離された前記所定の箇所に形成され、前記
フェライト素子のインダクタンス値が前記所定の箇所の
位置に応じて異なることが好ましい。さらに、前記フェ
ライト素子のインダクタンス値は、前記フェライト素子
の位置が前記板状の基材の外周に近いほど大きいことが
好ましい。さらに、前記フェライト素子がリード型また
はチップ型であることが好ましい。Further, a ferrite element is used as the circuit element, and the ferrite element is formed at the predetermined location where the conductor pattern is separated, and an inductance value of the ferrite element is adjusted at the position of the predetermined location. Is preferably different depending on Further, it is preferable that the inductance value of the ferrite element is larger as the position of the ferrite element is closer to the outer periphery of the plate-shaped base material. Further, it is preferable that the ferrite element is a lead type or a chip type.
【0014】上記のように、抵抗体の抵抗値や、フェラ
イト素子のインダクタンス値が、それらの回路素子が形
成される位置に応じて異なることにより、定在波の発生
を効果的に抑えることができる。As described above, since the resistance value of the resistor and the inductance value of the ferrite element differ depending on the position where these circuit elements are formed, it is possible to effectively suppress the generation of standing waves. it can.
【0015】また、上記のように、抵抗体の抵抗値や、
フェライト素子のインダクタンス値が、それらの回路素
子の位置が基材の外周に近いほど大きいことにより、定
在波の発生が効率よく抑えられる。Further, as described above, the resistance value of the resistor,
Since the inductance value of the ferrite element is larger as the position of the circuit element is closer to the outer periphery of the base material, the generation of the standing wave can be suppressed efficiently.
【0016】さらに、前記板状の基材の一面または内層
に、電源用またはグランド用として用いられるプレーン
状パターンが形成され、該プレーン状パターンが所定の
箇所で分離されていることが好ましい。Furthermore, it is preferable that a plane pattern used for power supply or ground is formed on one surface or an inner layer of the plate-shaped base material, and the plane pattern is separated at a predetermined position.
【0017】上記のように、基材に形成されたプレーン
状パターンが所定の箇所で分離されていることにより、
プレーン状パターンの、分離された部分が並ぶ方向の基
材の長さと、放射ノイズの波長との関係に起因する定在
波の発生が抑制される。As described above, since the plane pattern formed on the base material is separated at a predetermined position,
The generation of a standing wave due to the relationship between the length of the base material in the direction in which the separated portions of the plain pattern are arranged and the wavelength of the radiation noise is suppressed.
【0018】さらに、前記板状の基材に、前記プレーン
状パターンの、分離された箇所の近傍を通るクロック用
の信号線が形成され、前記プレーン状パターンの、分離
された部分同士が、前記プレーン状パターンと同じ材質
の接続部分により前記信号線の近傍で電気的に接続され
ていることが好ましい。Further, a clock signal line passing near the separated portion of the plane pattern is formed on the plate-shaped substrate, and the separated portions of the plane pattern are connected to each other. It is preferable that the connection is made electrically in the vicinity of the signal line by a connection portion made of the same material as the plain pattern.
【0019】上記のように、分離されたプレーン状パタ
ーン同士が、前記プレーン状パターンと同じ材質の接続
部分により信号線の近傍で電気的に接続されていること
で、信号線のクロックによりプレーン状パターンに流れ
る帰路電流が接続部分を通過し、帰路電流は何の障害も
なく帰還する。従って、プレーン状パターンの充電電流
による放射ノイズの増大が抑えられる。As described above, the separated plane-shaped patterns are electrically connected to each other in the vicinity of the signal line by a connection portion made of the same material as that of the plane-shaped pattern. The return current flowing in the pattern passes through the connection, and the return current returns without any obstacles. Therefore, an increase in radiation noise due to the charging current of the plain pattern is suppressed.
【0020】さらに、前記板状の基材の形状が長方形で
あり、前記プレーン状パターンの、分離された部分が、
前記板状の基材の長手方向に並ぶように、あるいは、前
記板状の基材の長手方向と垂直な方向に並ぶように前記
プレーン状パターンが分離されていることが好ましい。Further, the shape of the plate-shaped substrate is rectangular, and the separated portion of the plane pattern is
It is preferable that the plane patterns are separated so as to be arranged in the longitudinal direction of the plate-shaped base material or in the direction perpendicular to the longitudinal direction of the plate-shaped base material.
【0021】また、本発明は、板状の基材と、該板状の
基材に形成され、電源パターンまたはグランドパターン
として用いられる導体パターンとを含むプリント配線板
の設計方法において、前記導体パターンを所定の箇所で
2つ以上に分離する段階と、前記導体パターンの、分離
された部分同士を、熱損失を伴う回路素子を介して接続
する段階とを有することを特徴とする。The present invention also provides a method for designing a printed wiring board including a plate-shaped base material and a conductor pattern formed on the plate-shaped base material and used as a power supply pattern or a ground pattern. And a step of connecting the separated portions of the conductor pattern via a circuit element with heat loss.
【0022】上記の発明では、前述したような、放射ノ
イズの発生が抑えられたプリント配線板を設計すること
ができる。In the above invention, it is possible to design a printed wiring board in which the generation of radiation noise as described above is suppressed.
【0023】また、前記板状の基材にクロック用の信号
線を形成する段階をさらに有し、前記導体パターンの、
前記信号線の近傍の部分を除く箇所で前記導体パターン
を分離することが好ましい。The method may further include the step of forming a clock signal line on the plate-like base material.
It is preferable that the conductor pattern is separated at a portion excluding a portion near the signal line.
【0024】上記のように、導体パターンを分離するこ
とにより、信号線の信号により導体パターンを流れる帰
路電流が何の障害もなく帰還することができ、導体パタ
ーンの充電電流による放射ノイズの増大が抑えられたプ
リント配線板を設計することができる。As described above, by separating the conductor pattern, the return current flowing through the conductor pattern by the signal of the signal line can be fed back without any obstacle, and the increase of the radiation noise due to the charging current of the conductor pattern is reduced. A suppressed printed wiring board can be designed.
【0025】また、前記板状の基材の形状が長方形であ
り、前記導体パターンの、分離された部分が、前記板状
の基材の長手方向に並ぶように、あるいは、前記板状の
基材の長手方向と垂直な方向に並ぶように、前記導体パ
ターンを分離することが好ましい。The shape of the plate-like base material is rectangular, and the separated portions of the conductor pattern are arranged in the longitudinal direction of the plate-like base material, or the plate-like base material is Preferably, the conductor patterns are separated so as to be arranged in a direction perpendicular to the longitudinal direction of the material.
【0026】上記のように、導体パターンの、分離され
た部分が基材の長手方向に並ぶように導体パターンを分
離し、導体パターンの、分離された部分同士を、回路素
子を介して接続することにより、基材の長手方向の長さ
と、放射ノイズの波長との関係に起因する定在波の発生
が抑えられたプリント配線板を設計することができる。
上記のように、導体パターンの、分離された部分が基
材の長手方向に並ぶように導体パターンを分離し、導体
パターンの、分離された部分同士を、回路素子を介して
接続することにより、放射ノイズの発生が大幅に抑えら
れたプリント配線板を設計することができる。また、基
材の、長手方向と垂直な方向の長さと、放射ノイズの波
長との関係により発生する定在波が、その周波数の関係
で問題となる場合には、上記のように、導体パターン
の、分離された部分が基材の長手方向と垂直な方向に並
ぶように導体パターンを分離する。そして、導体パター
ンの、分離された部分同士を回路素子を介して接続する
ことで、プリント配線板からの放射ノイズの発生が抑制
される。As described above, the conductor pattern is separated such that the separated portions of the conductor pattern are arranged in the longitudinal direction of the base material, and the separated portions of the conductor pattern are connected to each other via the circuit element. This makes it possible to design a printed wiring board in which the generation of standing waves due to the relationship between the length of the base material in the longitudinal direction and the wavelength of radiation noise is suppressed.
As described above, the conductor pattern is separated such that the separated portions are arranged in the longitudinal direction of the base material, and the separated portions of the conductor pattern are connected to each other via a circuit element. It is possible to design a printed wiring board in which generation of radiation noise is significantly suppressed. Further, when the standing wave generated by the relationship between the length of the base material in the direction perpendicular to the longitudinal direction and the wavelength of the radiated noise is problematic in the relationship of the frequency, as described above, the conductor pattern is used. The conductive pattern is separated such that the separated portions are arranged in a direction perpendicular to the longitudinal direction of the base material. Then, by connecting the separated portions of the conductor pattern via circuit elements, the generation of radiation noise from the printed wiring board is suppressed.
【0027】また、前記回路素子として抵抗体を用い、
前記抵抗体が形成される位置は、前記導体パターンが分
離された前記所定の箇所であり、前記抵抗体の抵抗値が
前記所定の箇所の位置に応じて異なることが好ましい。
さらに、前記抵抗体の抵抗値は、前記抵抗体の位置が前
記板状の基材の外周に近いほど大きいことが好ましい。
さらに、前記抵抗体が、リード型またはチップ型である
ことや、印刷により形成されたものであることが好まし
い。Further, a resistor is used as the circuit element,
Preferably, the position where the resistor is formed is the predetermined location where the conductor pattern is separated, and the resistance value of the resistor varies according to the location of the predetermined location.
Furthermore, it is preferable that the resistance value of the resistor is larger as the position of the resistor is closer to the outer periphery of the plate-shaped substrate.
Further, it is preferable that the resistor is of a lead type or a chip type, or is formed by printing.
【0028】さらに、前記回路素子としてフェライト素
子を用い、前記フェライト素子が形成される位置は、前
記導体パターンが分離された前記所定の箇所であり、前
記フェライト素子のインダクタンス値が前記所定の箇所
の位置に応じて異なることが好ましい。さらに、前記フ
ェライト素子のインダクタンス値は、前記フェライト素
子の位置が前記板状の基材の外周に近いほど大きいこと
が好ましい。さらに、前記フェライト素子がリード型ま
たはチップ型であることが好ましい。Further, a ferrite element is used as the circuit element, and the position where the ferrite element is formed is the predetermined location where the conductor pattern is separated, and the inductance value of the ferrite element is the same as the predetermined location. Preferably, it differs depending on the position. Further, it is preferable that the inductance value of the ferrite element is larger as the position of the ferrite element is closer to the outer periphery of the plate-shaped base material. Further, it is preferable that the ferrite element is a lead type or a chip type.
【0029】さらに、前記板状の基材の一面または内層
に、電源用またはグランド用として用いられるプレーン
状パターンを形成する段階と、該プレーン状パターンを
所定の箇所で分離する段階とをさらに有することが好ま
しい。Further, the method further includes a step of forming a plane pattern used for power supply or ground on one surface or an inner layer of the plate-like base material, and a step of separating the plane pattern at a predetermined position. Is preferred.
【0030】さらに、前記板状の基材に、前記プレーン
状パターンの、分離された箇所の近傍を通るクロック用
の信号線を形成する段階と、前記プレーン状パターン
の、分離された部分同士を、前記プレーン状パターンと
同じ材質の接続部分により前記信号線の近傍で電気的に
接続する段階とをさらに有することが好ましい。Further, a step of forming a clock signal line passing near the separated portion of the plane pattern on the plate-like base material, and forming the separated portions of the plane pattern together. And electrically connecting in the vicinity of the signal line by a connection portion made of the same material as that of the plane pattern.
【0031】また、前記板状の基材の形状が長方形であ
り、前記プレーン状パターンの、分離された部分が、前
記板状の基材の長手方向に並ぶように、あるいは、前記
板状の基材の長手方向と垂直な方向に並ぶように前記プ
レーン状パターンを分離することが好ましい。The shape of the plate-shaped base material is rectangular, and the separated portions of the plane pattern are arranged in the longitudinal direction of the plate-shaped base material. It is preferable that the plain patterns are separated so as to be arranged in a direction perpendicular to the longitudinal direction of the substrate.
【0032】[0032]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0033】(第1の実施の形態)図1は、本発明の第
1の実施形態のプリント配線板を示す平面図である。本
実施形態のプリント配線板としては、板状の基材の表面
及び裏面のそれぞれに導体層を形成して成る2層プリン
ト配線板が用いられている。図1(a)が、プリント配
線板の部品面を示す平面図であり、図1(b)が、プリ
ント配線板の、部品面と反対側の半田面を示す平面図で
ある。(First Embodiment) FIG. 1 is a plan view showing a printed wiring board according to a first embodiment of the present invention. As the printed wiring board of the present embodiment, a two-layer printed wiring board formed by forming a conductor layer on each of the front and back surfaces of a plate-shaped base material is used. FIG. 1A is a plan view showing a component surface of the printed wiring board, and FIG. 1B is a plan view showing a solder surface of the printed wiring board opposite to the component surface.
【0034】本実施形態のプリント配線板では、図1
(a)に示すように、形状が長方形の板状の基材1の部
品面に、基材1の長手方向に延びる導体パターン2a及
び信号配線5aが複数形成されている。導体パターン2
aは、電源パターンまたはグランドパターンとして用い
られる。それぞれの導体パターン2aの所定の位置に
は、基材1の長手方向に特定の間隔をおいてバイアホー
ル3が形成されている。In the printed wiring board of this embodiment, FIG.
As shown in (a), a plurality of conductor patterns 2a and signal wirings 5a extending in the longitudinal direction of the base 1 are formed on the component surface of the base 1 having a rectangular plate shape. Conductor pattern 2
a is used as a power supply pattern or a ground pattern. Via holes 3 are formed at predetermined positions of the respective conductor patterns 2a at specific intervals in the longitudinal direction of the base material 1.
【0035】また、それぞれの導体パターン2aは導体
パターン2aのほぼ中間の位置で2つの部分に分離され
ている。従って、導体パターン2aの、分離された部分
が基材1の長手方向に並ぶように導体パターン2aが分
離されている。それぞれの導体パターン2aの、分離さ
れた2つの部分の間にはチップランドが形成され、それ
ぞれのチップランドに、熱損失を伴う回路素子であるチ
ップ型抵抗体4が搭載されている。このチップ型抵抗体
4を介して、導体パターン2aの、分離された部分同士
がチップ型抵抗体4の損失を伴って接続されている。こ
れにより、基材1の長手方向の長さと、放射ノイズの波
長との関係により発生する定在波の周波数における導体
パターン2aのインピーダンスの低下がチップ型抵抗体
4の損失によって抑制され、その定在波の共振のQ値が
抑えられる。Each of the conductor patterns 2a is separated into two parts at a substantially middle position of the conductor pattern 2a. Therefore, the conductor patterns 2a are separated such that the separated portions of the conductor patterns 2a are arranged in the longitudinal direction of the base material 1. A chip land is formed between two separated portions of each conductor pattern 2a, and a chip resistor 4 which is a circuit element with heat loss is mounted on each chip land. Through the chip-type resistor 4, the separated portions of the conductor pattern 2a are connected together with the loss of the chip-type resistor 4. Thus, a decrease in the impedance of the conductor pattern 2a at the frequency of the standing wave generated due to the relationship between the length of the base material 1 in the longitudinal direction and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 4, and the constant The Q value of the resonance of the standing wave is suppressed.
【0036】基材1の半田面には、図1(b)に示すよ
うに、基材1の長手方向と垂直な方向に延びる導体パタ
ーン2b及び信号配線5bが複数形成されている。この
導体パターン2b及び信号配線5bと、導体パターン2
b及び信号配線5bに垂直な導体パターン2b及び信号
配線5bとで井桁構造が形成されている。導体パターン
2bも、導体パターン1aと同様に電源パターンまたは
グランドパターンとして用いられる。それぞれの導体パ
ターン2bはバイアホール3を介して導体パターン2a
と電気的に接続されている。As shown in FIG. 1B, a plurality of conductor patterns 2b and signal wires 5b extending in a direction perpendicular to the longitudinal direction of the substrate 1 are formed on the solder surface of the substrate 1. The conductor pattern 2b and the signal wiring 5b and the conductor pattern 2
B and the conductor pattern 2b and the signal wiring 5b perpendicular to the signal wiring 5b form a girder structure. The conductor pattern 2b is also used as a power supply pattern or a ground pattern similarly to the conductor pattern 1a. Each conductor pattern 2b is connected to the conductor pattern 2a through the via hole 3.
Is electrically connected to
【0037】また、それぞれの導体パターン2bは所定
の箇所で2つの部分に分離されている。それぞれの導体
パターン2bの、分離された2つの部分の間にはチップ
ランドが形成されており、それぞれのチップランドに、
熱損失を伴う回路素子であるチップ型抵抗体4が搭載さ
れている。チップ型抵抗体4を介して、それぞれの導体
パターン2bの、分離された部分同士がチップ型抵抗体
4の損失を伴って接続されている。これにより、基材1
の、長手方向と垂直な方向の長さと、放射ノイズの波長
との関係により発生する定在波の周波数における導体パ
ターン2bのインピーダンスの低下がチップ型抵抗体4
の損失によって抑制され、その定在波の共振のQ値が抑
えられる。Each conductor pattern 2b is separated into two parts at predetermined positions. A chip land is formed between the two separated portions of each conductor pattern 2b.
A chip-type resistor 4 which is a circuit element with heat loss is mounted. The separated portions of the respective conductor patterns 2b are connected to each other with the loss of the chip resistor 4 via the chip resistor 4. Thereby, the substrate 1
Of the conductor pattern 2b at the frequency of the standing wave generated due to the relationship between the length in the direction perpendicular to the longitudinal direction and the wavelength of the radiation noise.
And the Q value of the resonance of the standing wave is suppressed.
【0038】このように、それぞれの導体パターン2a
及び2bの、分離された部分同士がチップ型抵抗体4を
介して接続されていることにより、基材1のサイズと、
放射ノイズの波長との関係により発生する定在波の周波
数における導体パターン2a及び2bのインピーダンス
の低下がチップ型抵抗体4の損失によって抑制され、定
在波の共振のQ値が抑えられる。これにより、定在波の
発生が抑制されると共に、この状態での導体パターン2
a及び2bの高周波電流が抑制される。その結果、プリ
ント配線板から発生する放射ノイズの増大が抑えられ
る。As described above, each of the conductor patterns 2a
And 2b, the separated portions are connected via the chip-type resistor 4, so that the size of the base 1 and
The decrease in the impedance of the conductor patterns 2a and 2b at the frequency of the standing wave generated due to the relationship with the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 4, and the Q value of the resonance of the standing wave is suppressed. Thereby, the generation of the standing wave is suppressed, and the conductor pattern 2 in this state is suppressed.
The high frequency currents a and 2b are suppressed. As a result, an increase in radiation noise generated from the printed wiring board is suppressed.
【0039】(第2の実施の形態)図2は、本発明の第
2の実施形態のプリント配線板を示す平面図である。本
実施形態のプリント配線板としては、板状の基材の表面
及び裏面のそれぞれに導体層を形成して成る2層プリン
ト配線板が用いられている。図2(a)が、プリント配
線板の部品面を示す平面図であり、図2(b)が、プリ
ント配線板の、部品面と反対側の半田面を示す平面図で
ある。(Second Embodiment) FIG. 2 is a plan view showing a printed wiring board according to a second embodiment of the present invention. As the printed wiring board of the present embodiment, a two-layer printed wiring board formed by forming a conductor layer on each of the front and back surfaces of a plate-shaped base material is used. FIG. 2A is a plan view illustrating a component surface of the printed wiring board, and FIG. 2B is a plan view illustrating a solder surface of the printed wiring board opposite to the component surface.
【0040】本実施形態のプリント配線板では、図2
(a)に示すように、形状が長方形の板状の基材11の
部品面に、IC16a、IC16b及びIC16cがそ
れぞれ異なる位置に搭載されている。また、基材11の
部品面には導体パターン12aが形成されている。導体
パターン12aは、基材11の短辺側の端部で基材11
の短辺と平行な方向に延びる導体部分と、基材11の長
手方向に延びる複数の導体部分とで構成されている。導
体パターン12aにはバイアホール13が所定の間隔を
おいて複数形成されている。導体パターン12aは、電
源パターンまたはグランドパターンとして用いられる。In the printed wiring board of this embodiment, FIG.
As shown in (a), the ICs 16a, 16b, and 16c are mounted at different positions on the component surface of the base material 11 having a rectangular plate shape. A conductor pattern 12a is formed on the component surface of the base material 11. The conductive pattern 12a is formed at the short side end of the base material 11 by the base material 11a.
And a plurality of conductor portions extending in the longitudinal direction of the base material 11. A plurality of via holes 13 are formed in the conductor pattern 12a at predetermined intervals. The conductor pattern 12a is used as a power supply pattern or a ground pattern.
【0041】さらに、基材11の部品面に、IC16
a,16b,16cのそれぞれから基材11の長手方向
に延びるクロック信号線17aが形成されている。クロ
ック信号線17aの所定の位置にはバイアホール18が
形成されている。Further, the IC 16 is provided on the component side of the base material 11.
A clock signal line 17a extending in the longitudinal direction of the base material 11 is formed from each of a, 16b, and 16c. Via holes 18 are formed at predetermined positions of the clock signal line 17a.
【0042】導体パターン12aの、基材11の長手方
向に延びる複数の導体部分のうちのいくつかは、基材1
1の長手方向のほぼ中間で分離されている。すなわち、
導体パターン12aの、分離された部分が基材11の長
手方向に並ぶように導体パターン12aが分離されてい
る。ただし、導体パターン12aの、基材11の長手方
向に延びる複数の導体部分のうち、クロック信号線17
aの近傍でクロック信号線17aと平行に延びている部
分は分離されていない。導体パターン12aの、基材1
1の短辺と平行な方向に延びる導体部分も、所定の箇所
で分離されている。Some of the plurality of conductor portions of the conductor pattern 12a extending in the longitudinal direction of the substrate 11
1 at approximately the middle in the longitudinal direction. That is,
The conductive pattern (12a) is separated such that the separated portions of the conductive pattern (12a) are arranged in the longitudinal direction of the substrate (11). However, among the plurality of conductor portions of the conductor pattern 12a extending in the longitudinal direction of the base material 11, the clock signal line 17
The portion extending in parallel with the clock signal line 17a in the vicinity of a is not separated. Substrate 1 of conductor pattern 12a
The conductor portion extending in a direction parallel to the short side of the first is also separated at a predetermined position.
【0043】導体パターン12aの、分離された導体部
分の間には、第1の実施形態と同様にチップランドが形
成され、それらのチップランドにチップ型抵抗体14が
搭載されている。このチップ型抵抗体14を介して、導
体パターン12aの、分離された導体部分同士がチップ
型抵抗体14の損失を伴って接続されている。これによ
り、基材11の長手方向の長さと、放射ノイズの波長と
の関係により発生する定在波の周波数における導体パタ
ーン12aのインピーダンスの低下がチップ型抵抗体1
4の損失によって抑制され、その定在波の共振のQ値が
抑えられる。Chip lands are formed between the separated conductor portions of the conductor pattern 12a, as in the first embodiment, and chip resistors 14 are mounted on those chip lands. Via the chip-type resistor 14, the separated conductor portions of the conductor pattern 12a are connected together with the loss of the chip-type resistor 14. Accordingly, the impedance of the conductor pattern 12a at the frequency of the standing wave generated due to the relationship between the length of the base material 11 in the longitudinal direction and the wavelength of the radiation noise is reduced.
4, and the Q value of the resonance of the standing wave is suppressed.
【0044】一方、基材11の半田面には、図2(b)
に示すように導体パターン12bが形成されている。導
体パターン12bは、基材11の長辺側の端部で基材1
1の長辺と平行な方向に延びる導体部分と、基材11の
長手方向と垂直な方向に延びる複数の導体部分とで構成
されている。導体パターン12bは、複数のバイアホー
ル13を介して導体パターン12aと電気的に接続され
ており、電源パターンまたはグランドパターンとして用
いられる。On the other hand, as shown in FIG.
The conductor pattern 12b is formed as shown in FIG. The conductor pattern 12b is formed at the end of the long side of the base 11 by the base 1
It is composed of a conductor portion extending in a direction parallel to one long side and a plurality of conductor portions extending in a direction perpendicular to the longitudinal direction of the base material 11. The conductor pattern 12b is electrically connected to the conductor pattern 12a via a plurality of via holes 13, and is used as a power supply pattern or a ground pattern.
【0045】また、基材11の半田面の所定の位置に
は、基材11の長手方向と垂直な方向に延びるクロック
信号線17bが形成されている。クロック信号線17b
はバイアホール18を介してクロック信号線17aと電
気的に接続されている。At a predetermined position on the solder surface of the base 11, a clock signal line 17b extending in a direction perpendicular to the longitudinal direction of the base 11 is formed. Clock signal line 17b
Are electrically connected to the clock signal line 17a via via holes 18.
【0046】導体パターン12bの、基材11の長手方
向と垂直な方向に延びる複数の導体部分のうちのいくつ
かと、基材11の長辺と平行な方向に延びる導体部分と
が所定の箇所で分離されている。ただし、導体パターン
12bの、基材11の長手方向と垂直な方向に延びる複
数の導体部分のうち、クロック信号線17bの近傍でク
ロック信号線17bと平行に延びている導体部分は分離
されていない。Some of the plurality of conductor portions of the conductor pattern 12b extending in the direction perpendicular to the longitudinal direction of the base material 11 and the conductor portion extending in the direction parallel to the long side of the base material 11 are formed at predetermined positions. Are separated. However, of the plurality of conductor portions of the conductor pattern 12b extending in a direction perpendicular to the longitudinal direction of the base material 11, the conductor portions extending in parallel with the clock signal line 17b near the clock signal line 17b are not separated. .
【0047】導体パターン12bの、分離された導体部
分の間には、第1の実施形態と同様にチップランドが形
成され、それらのチップランドにチップ型抵抗体14が
搭載されている。チップ型抵抗体14を介して、導体パ
ターン12bの、分離された導体部分同士がチップ型抵
抗体14の損失を伴って接続されている。これにより、
基材11の、長手方向と垂直な方向の長さと、放射ノイ
ズの波長との関係により発生する定在波の周波数におけ
る導体パターン12bのインピーダンスの低下がチップ
型抵抗体14の損失によって抑制され、その定在波の共
振のQ値が抑えられる。Chip lands are formed between the separated conductor portions of the conductor pattern 12b as in the first embodiment, and the chip resistors 14 are mounted on these chip lands. Via the chip-type resistor 14, the separated conductor portions of the conductor pattern 12b are connected together with the loss of the chip-type resistor 14. This allows
The decrease in the impedance of the conductor pattern 12b at the frequency of the standing wave generated by the relationship between the length of the base material 11 in the direction perpendicular to the longitudinal direction and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 14, The Q value of the resonance of the standing wave is suppressed.
【0048】上述したように本実施形態のプリント配線
板では、導体パターン12a及び12bの、分離された
導体部分同士がチップ型抵抗体14を介して接続されて
いる。これにより、基材11のサイズと、放射ノイズの
波長との関係によって起こる定在波の周波数での導体パ
ターン12a及び12bのインピーダンスの低下がチッ
プ型抵抗体14の損失によって抑制され、その定在波の
共振のQ値が抑えられる。従って、定在波の発生が抑制
されると共に、この状態での導体パターン12a及び1
2bの高周波電流が抑制される。その結果、プリント配
線板からの放射ノイズの増大が抑制される。As described above, in the printed wiring board of the present embodiment, the separated conductor portions of the conductor patterns 12a and 12b are connected via the chip-type resistor 14. As a result, a decrease in the impedance of the conductor patterns 12a and 12b at the frequency of the standing wave caused by the relationship between the size of the base material 11 and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 14, and the standing The Q value of wave resonance is suppressed. Accordingly, the generation of the standing wave is suppressed, and the conductor patterns 12a and 1a in this state are suppressed.
The high frequency current of 2b is suppressed. As a result, an increase in radiation noise from the printed wiring board is suppressed.
【0049】その上、導体パターン12a及び12b
の、クロック信号線17aまたは17bの近傍の導体部
分は分離されていないので、クロック信号線17aまた
は17bの高速信号により導体パターン12a及び12
bの、分離されていない導体部分に流れる帰路電流が何
の障害もなく帰還する。これにより、クロック信号線1
7aまたは17bの高速信号による導体パターン12a
及び12bの充電電流が原因となる放射ノイズの増大が
抑えられる。In addition, the conductor patterns 12a and 12b
Since the conductor portions near the clock signal line 17a or 17b are not separated, the conductor patterns 12a and 12b
The return current flowing through the unseparated conductor portion b returns without any obstacle. Thereby, the clock signal line 1
Conductor pattern 12a by high-speed signal of 7a or 17b
And 12b, the increase in radiation noise caused by the charging current is suppressed.
【0050】(第3の実施の形態)図3及び図4は、本
発明の第3の実施形態のプリント配線板について説明す
るための図である。本実施形態のプリント配線板として
は、板状の基材の表面及び裏面のそれぞれに導体層が形
成され、かつ、その基材の内層に2つの導体層が形成さ
れて成る4層プリント配線板が用いられている。(Third Embodiment) FIGS. 3 and 4 are views for explaining a printed wiring board according to a third embodiment of the present invention. As the printed wiring board of the present embodiment, a four-layer printed wiring board in which a conductive layer is formed on each of the front and back surfaces of a plate-shaped base material and two conductive layers are formed on an inner layer of the base material Is used.
【0051】図3(a)はプリント配線板の部品面を示
す平面図であり、図3(a)はプリント配線板の部品面
側の内層のパターンを示す図である。図4(c)は、プ
リント配線板の、部品面と反対の面側の内層のパターン
を示す図であり、図4(d)は、プリント配線板の、部
品面と反対側の半田面を示す平面図である。FIG. 3A is a plan view showing a component surface of the printed wiring board, and FIG. 3A is a diagram showing a pattern of an inner layer on the component surface side of the printed wiring board. FIG. 4C is a diagram showing a pattern of an inner layer on a surface side of the printed wiring board opposite to the component surface, and FIG. 4D is a diagram showing a solder surface of the printed wiring board on the side opposite to the component surface. FIG.
【0052】本実施形態のプリント配線板では、図3
(a)に示すように、形状が長方形の板状の基材21の
部品面に導体パターン22a及び信号配線25aが形成
されている。導体パターン22aは、基材21の長手方
向に延びる複数の導体部分で構成されている。信号配線
25aは、導体パターン22aと異なる位置で基材21
の長手方向に延びている。導体パターン22aの所定の
位置にはバイアホール23が形成されている。導体パタ
ーン22aは、電源パターンまたはグランドパターンと
して用いられる。In the printed wiring board of this embodiment, FIG.
As shown in (a), a conductor pattern 22a and a signal wiring 25a are formed on a component surface of a base material 21 having a rectangular plate shape. The conductor pattern 22a includes a plurality of conductor portions extending in the longitudinal direction of the base 21. The signal wiring 25a is located at a position different from the conductor pattern 22a.
In the longitudinal direction. Via holes 23 are formed at predetermined positions of the conductor pattern 22a. The conductor pattern 22a is used as a power supply pattern or a ground pattern.
【0053】導体パターン22aの複数の導体部分のう
ち、基材21の長手方向のほぼ中間を通る導体部分は、
基材21の長手方向のほぼ中間で分離されている。導体
パターン22aの、分離された導体部分の間にはチップ
ランドが形成され、そのチップランドに、熱損失を伴う
回路素子であるチップ型抵抗体24が搭載されている。
そのチップ型抵抗体24を介して、導体パターン22a
の、分離された導体部分同士がチップ型抵抗体24の損
失を伴って接続されている。これにより、基材21の長
手方向の長さと、放射ノイズの波長との関係により発生
する定在波の周波数における導体パターン22aのイン
ピーダンスの低下がチップ型抵抗体24の損失によって
抑制され、その定在波の共振のQ値が抑えられる。Of the plurality of conductor portions of the conductor pattern 22a, the conductor portion passing substantially in the middle of the base member 21 in the longitudinal direction is:
The substrate 21 is separated at substantially the middle in the longitudinal direction. A chip land is formed between the separated conductor portions of the conductor pattern 22a, and a chip resistor 24 as a circuit element with heat loss is mounted on the chip land.
Via the chip type resistor 24, the conductor pattern 22a
The separated conductor portions are connected together with the loss of the chip-type resistor 24. As a result, a decrease in the impedance of the conductor pattern 22a at the frequency of the standing wave generated due to the relationship between the length of the base material 21 in the longitudinal direction and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 24. The Q value of the resonance of the standing wave is suppressed.
【0054】基材21の部品面側の内層には、図3
(b)に示すようにプレーン状パターンとしての内層ベ
タパターン29aが形成されている。内層ベタパターン
29aは、基材21の長手方向と垂直な方向に延びる分
離部分30aによって所定の箇所で完全に2つの部分に
分離されている。従って、内層ベタパターン29aの、
分離された部分が基材21の長手方向に並ぶように内層
ベタパターン29aが分離されている。内層ベタパター
ン29aは、電源パターンまたはグランドパターンとし
て用いられる。このような内層ベタパターン29aをそ
れぞれのバイアホール23が貫通しており、それぞれの
バイアホール23と内層ベタパターン29aとが電気的
に接続されている。The inner layer on the component side of the substrate 21 has a structure shown in FIG.
As shown in (b), an inner solid pattern 29a is formed as a plain pattern. The inner layer solid pattern 29a is completely separated into two parts at predetermined positions by a separation part 30a extending in a direction perpendicular to the longitudinal direction of the base material 21. Therefore, the inner layer solid pattern 29a
The inner solid pattern 29a is separated such that the separated portions are arranged in the longitudinal direction of the base 21. The inner layer solid pattern 29a is used as a power supply pattern or a ground pattern. Each via hole 23 penetrates such an inner layer solid pattern 29a, and each via hole 23 and the inner layer solid pattern 29a are electrically connected.
【0055】また、基材21の半田面側の内層には、図
4(c)に示すようにプレーン状パターンとしての内層
ベタパターン29bが形成されている。内層ベタパター
ン29bは、基材21の長手方向に延びる分離部分30
bによって所定の箇所で完全に2つの部分に分離されて
いる。このような内層ベタパターン29bをそれぞれの
バイアホール23が貫通しており、それぞれのバイアホ
ール23と内層ベタパターン29bとが電気的に接続さ
れている。内層ベタパターン29bは、電源パターンま
たはグランドパターンとして用いられる。As shown in FIG. 4C, an inner layer solid pattern 29b as a plain pattern is formed on the inner layer on the solder side of the base material 21. The inner layer solid pattern 29b includes a separation portion 30 extending in the longitudinal direction of the base material 21.
b completely separates it into two parts at a predetermined location. Each via hole 23 penetrates such an inner layer solid pattern 29b, and each via hole 23 and the inner layer solid pattern 29b are electrically connected. The inner layer solid pattern 29b is used as a power supply pattern or a ground pattern.
【0056】基材21の半田面には、図4(d)に示す
ように導体パターン22b及び信号配線25bが形成さ
れている。導体パターン22bは、基材21の長手方向
と垂直な方向に延びる複数の導体部分で構成されてい
る。信号配線25bは、導体パターン22bと異なる位
置で基材21の長手方向と垂直な方向に延びている。導
体パターン22bは、バイアホール23を介して導体パ
ターン22aと電気的に接続されており、電源パターン
またはグランドパターンとして用いられる。導体パター
ン22bの複数の導体部分のうちいくつかは所定の箇所
で2つの導体部分に分離されている。As shown in FIG. 4D, a conductor pattern 22b and a signal wiring 25b are formed on the solder surface of the base 21. The conductor pattern 22b is composed of a plurality of conductor portions extending in a direction perpendicular to the longitudinal direction of the base 21. The signal wiring 25b extends in a direction different from the conductor pattern 22b in a direction perpendicular to the longitudinal direction of the base 21. The conductor pattern 22b is electrically connected to the conductor pattern 22a via the via hole 23, and is used as a power supply pattern or a ground pattern. Some of the plurality of conductor portions of the conductor pattern 22b are separated into two conductor portions at predetermined positions.
【0057】導体パターン22bの、分離された2つの
導体部分の間にはチップランドが形成され、そのチップ
ランドにチップ型抵抗体24が搭載されている。チップ
型抵抗体24を介して、導体パターン22bの、分離さ
れた導体部分同士がチップ型抵抗体24の損失を伴って
接続されている。これにより、基材21の、長手方向と
垂直な方向の長さと、放射ノイズの波長との関係により
発生する定在波の周波数における導体パターン22bの
インピーダンスの低下がチップ型抵抗体24の損失によ
って抑制され、その定在波の共振のQ値が抑えられる。A chip land is formed between the two separated conductor portions of the conductor pattern 22b, and a chip resistor 24 is mounted on the chip land. Via the chip-type resistor 24, the separated conductor portions of the conductor pattern 22b are connected together with the loss of the chip-type resistor 24. As a result, the impedance of the conductor pattern 22 b at the frequency of the standing wave generated due to the relationship between the length of the substrate 21 in the direction perpendicular to the longitudinal direction and the wavelength of the radiation noise is reduced by the loss of the chip-type resistor 24. The Q value of resonance of the standing wave is suppressed.
【0058】このようなプリント配線板では、内層ベタ
パターン29aと内層ベタパターン29bとがバイアホ
ール23を介して電気的に接続された橋渡し構造とな
り、また、バイアホール23はインダクタンス性を有し
ている。これにより、高周波ではバイアホール23が高
いインピーダンス特性を示す。ところが、内層ベタパタ
ーン29aが分離されていることにより、基材21の長
手方向の長さと、放射ノイズの波長との関係が原因とな
る定在波の発生が抑えられる。それと同様に、内層ベタ
パターン29bが分離されていることにより、基板21
の、長手方向と垂直な方向の長さと、放射ノイズの波長
との関係が原因となる定在波の発生が抑えられる。ま
た、それと同時に、導体パターン22a及び22bの高
周波電流が抑制され、結果として、プリント配線板から
の放射ノイズの増大が抑制される。In such a printed wiring board, the inner layer solid pattern 29a and the inner layer solid pattern 29b have a bridging structure in which they are electrically connected via the via holes 23, and the via holes 23 have an inductance property. I have. As a result, the via hole 23 exhibits high impedance characteristics at high frequencies. However, since the inner layer solid pattern 29a is separated, generation of a standing wave due to the relationship between the length of the base material 21 in the longitudinal direction and the wavelength of radiation noise is suppressed. Similarly, since the inner solid pattern 29b is separated, the substrate 21
The generation of a standing wave caused by the relationship between the length in the direction perpendicular to the longitudinal direction and the wavelength of the radiation noise can be suppressed. At the same time, the high-frequency current of the conductor patterns 22a and 22b is suppressed, and as a result, an increase in noise radiated from the printed wiring board is suppressed.
【0059】上述したように本実施形態のプリント配線
板では、導体パターン22a及び22bが部分的に分離
され、導体パターン22a及び22bの、分離された導
体部分同士がチップ型抵抗体24によって接続されてい
る。これにより、基材21のサイズと、放射ノイズの波
長との関係により発生する定在波の周波数における導体
パターン22a及び22bのインピーダンスの低下がチ
ップ型抵抗体24の損失によって抑制され、その定在波
の共振のQ値が抑えられる。従って、定在波の発生が抑
制されると共に、導体パターン22a及び22bの高周
波電流が抑制される。その結果、プリント配線板からの
放射ノイズの増大が抑制される。As described above, in the printed wiring board of the present embodiment, the conductor patterns 22a and 22b are partially separated, and the separated conductor portions of the conductor patterns 22a and 22b are connected by the chip-type resistor 24. ing. As a result, a decrease in the impedance of the conductor patterns 22a and 22b at the frequency of the standing wave generated due to the relationship between the size of the substrate 21 and the wavelength of the radiation noise is suppressed by the loss of the chip-type resistor 24, The Q value of wave resonance is suppressed. Therefore, the generation of the standing wave is suppressed, and the high-frequency current of the conductor patterns 22a and 22b is suppressed. As a result, an increase in radiation noise from the printed wiring board is suppressed.
【0060】また、内層ベタパターン29a及び29b
が分離されていることにより、定在波の発生が抑えら
れ、放射ノイズの増大が抑制される。The inner layer solid patterns 29a and 29b
Are separated, the generation of a standing wave is suppressed, and the increase in radiation noise is suppressed.
【0061】(第4の実施の形態)図5及び図6は、本
発明の第4の実施形態のプリント配線板について説明す
るための図である。本実施形態のプリント配線板として
は、板状の基材の表面及び裏面のそれぞれに導体層が形
成され、かつ、その基材の内層に2つの導体層が形成さ
れて成る4層プリント配線板が用いられている。(Fourth Embodiment) FIGS. 5 and 6 are views for explaining a printed wiring board according to a fourth embodiment of the present invention. As the printed wiring board of the present embodiment, a four-layer printed wiring board in which a conductive layer is formed on each of the front and back surfaces of a plate-shaped base material and two conductive layers are formed on an inner layer of the base material Is used.
【0062】図5(a)はプリント配線板の部品面を示
す平面図であり、図5(b)はプリント配線板の部品面
側の内層のパターンを示す図である。図6(c)は、プ
リント配線板の、部品面と反対の面側の内層のパターン
を示す図であり、図6(d)は、プリント配線板の、部
品面と反対側の半田面を示す平面図である。FIG. 5A is a plan view showing a component surface of the printed wiring board, and FIG. 5B is a diagram showing a pattern of an inner layer on the component surface side of the printed wiring board. FIG. 6C is a diagram showing a pattern of an inner layer of the printed wiring board on the side opposite to the component side, and FIG. 6D is a view showing a solder surface of the printed wiring board on the side opposite to the component side. FIG.
【0063】本実施形態のプリント配線板では、図5
(a)に示すように、形状が長方形の板状の基材31の
部品面に、IC36a、IC36b及びIC36cがそ
れぞれ異なる位置に搭載されている。また、基材31の
部品面には導体パターン32aが形成されている。導体
パターン32aは、基材31の長手方向に延びる複数の
導体部分で構成されており、電源パターンまたはグラン
ドパターンとして用いられる。In the printed wiring board of this embodiment, FIG.
As shown in (a), ICs 36a, 36b, and 36c are mounted at different positions on the component surface of a base 31 having a rectangular plate shape. A conductor pattern 32a is formed on the component surface of the base 31. The conductor pattern 32a is composed of a plurality of conductor portions extending in the longitudinal direction of the base material 31, and is used as a power supply pattern or a ground pattern.
【0064】さらに、基材31の部品面に、IC36
a,36b,36cのそれぞれから基材31の長手方向
に延びるクロック信号線37aが形成されている。クロ
ック信号線37aの所定の位置にはバイアホール38が
形成されている。Further, the IC 36
A clock signal line 37a extending in the longitudinal direction of the base material 31 is formed from each of a, 36b, and 36c. A via hole 38 is formed at a predetermined position of the clock signal line 37a.
【0065】導体パターン32aの導体部分のうちいく
つかは、基材31の長手方向のほぼ中間で分離されてい
る。ただし、導体パターン32aの複数の導体部分のう
ち、クロック信号線37aの近傍でクロック信号線37
aと平行に延びている導体部分は分離されていない。Some of the conductor portions of the conductor pattern 32a are separated substantially at the center of the base material 31 in the longitudinal direction. However, among the plurality of conductor portions of the conductor pattern 32a, the clock signal line 37 is located near the clock signal line 37a.
The conductor portions extending parallel to a are not separated.
【0066】導体パターン32aの、分離された導体部
分の間にはチップランドが形成され、そのチップランド
に、熱損失を伴う回路素子であるチップ型抵抗体34が
搭載されている。このチップ型抵抗体34を介して、導
体パターン32aの、分離された導体部分同士がチップ
型抵抗体34の損失を伴って接続されている。これによ
り、基材31の長手方向の長さと、放射ノイズの波長と
の関係により発生する定在波の周波数における導体パタ
ーン32aのインピーダンスの低下がチップ型抵抗体3
4の損失によって抑制され、その定在波の共振のQ値が
抑えられる。A chip land is formed between the separated conductor portions of the conductor pattern 32a, and a chip resistor 34 as a circuit element with heat loss is mounted on the chip land. Through the chip-type resistor 34, the separated conductor portions of the conductor pattern 32a are connected together with the loss of the chip-type resistor 34. As a result, the impedance of the conductor pattern 32a at the frequency of the standing wave generated due to the relationship between the length of the base material 31 in the longitudinal direction and the wavelength of the radiation noise is reduced.
4, and the Q value of the resonance of the standing wave is suppressed.
【0067】基材31の部品面側の内層には、図5
(b)に示すように、プレーン状パターンとしての内層
ベタパターン39aが形成されている。内層ベタパター
ン39aは、電源パターンまたはグランドパターンとし
て用いられる。内層ベタパターン39aは、基材31の
長手方向と垂直な方向に延びる分離部分40a,40
b,40cによって所定の箇所で分離されている。分離
部分40a,40b,40cは、この順番で基板31の
長手方向と垂直な方向に並んでいる。分離部分40aと
分離部分40bとの間に挟まれる部分には、内層ベタパ
ターン39aの導体と同じ材質の接続部分42aが形成
されている。分離部分40bと分離部分40cとの間に
部分にも、内層ベタパターン39aの導体と同じ材質の
接続部分42bが形成されている。As shown in FIG. 5, the inner layer
As shown in (b), an inner solid pattern 39a as a plain pattern is formed. The inner layer solid pattern 39a is used as a power supply pattern or a ground pattern. The inner layer solid pattern 39a includes separation portions 40a, 40 extending in a direction perpendicular to the longitudinal direction of the base material 31.
b and 40c separate them at predetermined locations. The separation portions 40a, 40b, and 40c are arranged in this order in a direction perpendicular to the longitudinal direction of the substrate 31. In a portion sandwiched between the separation portion 40a and the separation portion 40b, a connection portion 42a of the same material as the conductor of the inner solid pattern 39a is formed. A connection portion 42b made of the same material as the conductor of the inner solid pattern 39a is also formed between the separation portion 40b and the separation portion 40c.
【0068】接続部分42a及び42bを介して、内層
ベタパターン39aの、分離された部分同士が電気的に
接続されている。接続部分42a及び42bは、クロッ
ク信号線37aの近傍の部分である。従って、クロック
信号線37aの高速信号により内層ベタパターン39a
に流れる帰路電流が接続部分42a及び42bを通過し
て何の障害もなく帰還する。従って、内層ベタパターン
39aの充電電流による放射ノイズの増加が抑制され
る。The separated portions of the inner layer solid pattern 39a are electrically connected to each other via the connection portions 42a and 42b. The connection portions 42a and 42b are portions near the clock signal line 37a. Therefore, the inner layer solid pattern 39a is generated by the high-speed signal of the clock signal line 37a.
Return current flowing through the connection portions 42a and 42b returns without any obstacle. Therefore, an increase in radiation noise due to the charging current of the inner layer solid pattern 39a is suppressed.
【0069】内層ベタパターン39aではバイアホール
33が貫通しており、内層ベタパターン39aとバイア
ホール33とが電気的に接続されている。また、内層ベ
タパターン39aの、バイアホール38が貫通する部分
には、バイアホール38よりも大きな穴のバイアホール
クリアランス41aが形成されている。バイアホールク
リアランス41aの内部をバイアホール38が貫通する
ことにより、バイアホール38が内層ベタパターン39
aに対して絶縁されている。In the inner layer solid pattern 39a, the via hole 33 penetrates, and the inner layer solid pattern 39a and the via hole 33 are electrically connected. Further, in the portion of the inner layer solid pattern 39a through which the via hole 38 penetrates, a via hole clearance 41a having a hole larger than the via hole 38 is formed. When the via hole 38 penetrates the inside of the via hole clearance 41a, the via hole 38 becomes the inner layer solid pattern 39.
a.
【0070】基材31の半田面側の内層には、図6
(c)に示すように、プレーン状パターンとしての内層
ベタパターン39bが形成されている。内層ベタパター
ン39bは、電源パターンまたはグランドパターンとし
て用いられる。内層ベタパターン39bは、基材31の
長手方向に延びる分離部分40d,40e,40fによ
り所定の箇所で分離されている。分離部分40d,40
e,40fは、この順番で基材31の長手方向に並べら
れている。The inner layer on the solder side of the base material 31 has a structure shown in FIG.
As shown in (c), an inner solid pattern 39b as a plain pattern is formed. The inner layer solid pattern 39b is used as a power supply pattern or a ground pattern. The inner layer solid pattern 39b is separated at predetermined locations by separation portions 40d, 40e, and 40f extending in the longitudinal direction of the base material 31. Separation portions 40d, 40
e and 40f are arranged in this order in the longitudinal direction of the base material 31.
【0071】内層ベタパターン39bでも、内層ベタパ
ターン39aと同様にバイアホール33が貫通してお
り、内層ベタパターン39bとバイアホール33とが電
気的に接続されている。また、内層ベタパターン39b
の、バイアホール38が貫通する部分には、バイアホー
ル38よりも大きな穴のバイアホールクリアランス41
bが形成されている。バイアホールクリアランス41b
の内部をバイアホール38が貫通することにより、バイ
アホール38が内層ベタパターン39bに対して絶縁さ
れている。Also in the inner layer solid pattern 39b, the via hole 33 penetrates similarly to the inner layer solid pattern 39a, and the inner layer solid pattern 39b and the via hole 33 are electrically connected. Also, the inner layer solid pattern 39b
In the portion where the via hole 38 penetrates, a via hole clearance 41 of a hole larger than the via hole 38 is provided.
b is formed. Via hole clearance 41b
The via hole 38 penetrates through the inside, so that the via hole 38 is insulated from the inner layer solid pattern 39b.
【0072】分離部分40dと分離部分40eとの間に
接続部分42cが形成され、分離部分40eと分離部分
40fとの間に接続部分42dが形成されている。接続
部分42c及び42dは、内層ベタパターン39bと同
じ材質で形成されている。この接続部分42c及び42
dを介して、内層ベタパターン39bの、分離された部
分同士が電気的に接続されている。従って、クロック信
号線37bの高速信号により内層ベタパターン39bに
流れる帰路電流が接続部分42c及び42dを通過して
何の障害もなく帰還する。従って、内層ベタパターン3
9bの充電電流による放射ノイズの増加が抑制される。A connection part 42c is formed between the separation part 40d and the separation part 40e, and a connection part 42d is formed between the separation part 40e and the separation part 40f. The connection portions 42c and 42d are formed of the same material as the inner layer solid pattern 39b. The connection portions 42c and 42
The separated portions of the inner-layer solid pattern 39b are electrically connected to each other via d. Therefore, the return current flowing in the inner layer solid pattern 39b by the high-speed signal of the clock signal line 37b passes through the connection portions 42c and 42d and returns without any obstacle. Therefore, the inner layer solid pattern 3
An increase in radiation noise due to the charging current of 9b is suppressed.
【0073】基材31の半田面には、図6(d)に示す
ように、導体パターン32bが形成されている。導体パ
ターン32bは、基材31の長手方向と垂直な方向に延
びる複数の導体部分で構成されており、バイアホール3
3を介して導体パターン32aと電気的に接続されてい
る。導体パターン32bは、電源パターンまたはグラン
ドパターンとして用いられる。また、基材31の半田面
には、導体パターン32bと異なる位置で、基材31の
長手方向と垂直な方向に延びるクロック信号線37bが
形成されている。クロック信号線37bは、バイアホー
ル38を介してクロック信号線37aと電気的に接続さ
れている。As shown in FIG. 6D, a conductor pattern 32b is formed on the solder surface of the base 31. The conductor pattern 32b is constituted by a plurality of conductor portions extending in a direction perpendicular to the longitudinal direction of the base material 31, and the via holes 3
3, and is electrically connected to the conductor pattern 32a. The conductor pattern 32b is used as a power supply pattern or a ground pattern. Further, a clock signal line 37b extending in a direction perpendicular to the longitudinal direction of the base material 31 is formed on the solder surface of the base material 31 at a position different from the conductor pattern 32b. The clock signal line 37b is electrically connected to the clock signal line 37a via the via hole 38.
【0074】導体パターン32bの複数の導体部分のう
ちいくつかは、所定の箇所で2つの導体部分に分離され
ている。導体パターン32bの、分離された2つの導体
部分の間にチップランドが形成され、そのチップランド
にチップ型抵抗体34が搭載されている。このチップ型
抵抗体34を介して、導体パターン32bの、分離され
た導体部分同士がチップ型抵抗体34の損失を伴って接
続されている。これにより、基材31の、長手方向と垂
直な方向の長さと、放射ノイズの波長との関係により発
生する定在波の周波数における導体パターン32bのイ
ンピーダンスの低下がチップ型抵抗体34の損失によっ
て抑制され、その定在波の共振のQ値が抑えられる。Some of the plurality of conductor portions of the conductor pattern 32b are separated into two conductor portions at predetermined positions. A chip land is formed between two separated conductor portions of the conductor pattern 32b, and a chip resistor 34 is mounted on the chip land. Through the chip-type resistor 34, the separated conductor portions of the conductor pattern 32b are connected together with the loss of the chip-type resistor 34. Accordingly, the impedance of the conductor pattern 32b at the frequency of the standing wave generated due to the relationship between the length of the base material 31 in the direction perpendicular to the longitudinal direction and the wavelength of the radiation noise is reduced by the loss of the chip-type resistor 34. The Q value of resonance of the standing wave is suppressed.
【0075】上述したように、本実施形態のプリント配
線板では、導体パターン32a及び32bの、分離され
た導体部分同士がチップ型抵抗体34を介して接続され
ていることにより、基材31のサイズと、放射ノイズの
波長との関係により発生する定在波の周波数における導
体パターン32a及び32bのインピーダンスの低下が
チップ型抵抗体34の損失によって抑制され、定在波の
共振のQ値が抑えられる。従って、定在波の発生が抑制
されると共に、導体パターン32a及び32bの高周波
電流が抑制される。その結果、プリント配線板からの放
射ノイズの増大が抑えられる。As described above, in the printed wiring board of the present embodiment, the separated conductor portions of the conductor patterns 32a and 32b are connected to each other through the chip-type resistor 34 so that A decrease in the impedance of the conductor patterns 32a and 32b at the frequency of the standing wave generated due to the relationship between the size and the wavelength of the radiation noise is suppressed by the loss of the chip resistor 34, and the Q value of the resonance of the standing wave is suppressed. Can be Therefore, the generation of the standing wave is suppressed, and the high-frequency current of the conductor patterns 32a and 32b is suppressed. As a result, an increase in radiation noise from the printed wiring board is suppressed.
【0076】また、内層ベタパターン39a及び39b
が分離されていることにより、定在波の発生が抑えら
れ、放射ノイズの増大が抑制される。The inner layer solid patterns 39a and 39b
Are separated, the generation of a standing wave is suppressed, and the increase in radiation noise is suppressed.
【0077】さらに、内層ベタパターン39a及び39
bで、分離された部分同士が、クロック信号線37aま
たは37bの近傍の位置で接続部分により電気的に接続
されているので、それぞれのクロック信号線の高速信号
により内層ベタパターン39a及び39bに流れる帰路
電流が何の障害もなく帰還する。従って、内層ベタパタ
ーン39aまたは39bの充電電流による放射ノイズの
増加が抑制される。Further, the inner layer solid patterns 39a and 39a
b, the separated portions are electrically connected by the connection portion at a position near the clock signal line 37a or 37b, so that the high-speed signals of the respective clock signal lines flow to the inner layer solid patterns 39a and 39b. The return current returns without any obstacles. Therefore, an increase in radiation noise due to the charging current of the inner solid pattern 39a or 39b is suppressed.
【0078】以上で説明した第1〜第4の実施形態で
は、導体パターンの、分離された導体部分同士が、チッ
プ型抵抗体を介して接続されているが、チップ型抵抗体
の代わりに、リード型抵抗体を用いてもよい。また、チ
ップ型抵抗体の代わりに、印刷により基材に形成された
抵抗体を用いてもよい。さらに、チップ型抵抗体の代わ
りに、チップ型またはリード型のフェライト素子を用い
てもよい。In the first to fourth embodiments described above, the separated conductor portions of the conductor pattern are connected via the chip-type resistor, but instead of the chip-type resistor, A lead-type resistor may be used. Further, instead of the chip-type resistor, a resistor formed on the base material by printing may be used. Further, a chip-type or lead-type ferrite element may be used instead of the chip-type resistor.
【0079】また、第1〜第4の実施形態では、基材の
それぞれの面で同一の抵抗体が複数用いられているが、
その必要はなく、抵抗体が実装される位置に応じて抵抗
値が異なる抵抗体をそれぞれの箇所で用いてもよい。そ
のように、基材の場所に応じて抵抗体の抵抗値を変える
ことによって、定在波の発生を効果的に抑えることがで
きる。この場合、抵抗体の抵抗値を、その抵抗体の位置
が基材の外周に近いほど大きくすることによって、定在
波の発生が効率よく抑えられる。抵抗体の代わりにフェ
ライト素子を用いる場合でも、基材の場所に応じてフェ
ライト素子のインダクタンス値を変えることによって、
定在波の発生を効果的に抑えることができる。そして、
抵抗体と同様に、フェライト素子のインダクタンス値
を、そのフェライト素子の位置が基材の外周に近いほど
大きくすることによって、定在波の発生が効率よく抑え
られる。In the first to fourth embodiments, a plurality of the same resistors are used on each surface of the base material.
This is not necessary, and resistors having different resistance values depending on the positions where the resistors are mounted may be used at respective locations. Thus, by changing the resistance value of the resistor according to the location of the base material, the generation of standing waves can be effectively suppressed. In this case, by increasing the resistance value of the resistor as the position of the resistor is closer to the outer periphery of the base material, the generation of standing waves can be efficiently suppressed. Even when using a ferrite element instead of a resistor, by changing the inductance value of the ferrite element according to the location of the base material,
The generation of a standing wave can be effectively suppressed. And
As in the case of the resistor, by increasing the inductance value of the ferrite element as the position of the ferrite element is closer to the outer periphery of the base material, the generation of standing waves can be suppressed efficiently.
【0080】さらに、第1〜第4の実施形態では、長方
形の基材の部品面の配線の方向を基材の長手方向とし、
基材の半田面の配線の方向を基材の長手方向と垂直な方
向としたが、部品面の配線の方向が基材の長手方向と垂
直な方向であり、半田面の配線の方向が基材の長手方向
であってもよい。あるいは、基材のそれぞれの面で、配
線の方向が部分的に異なっていてもよい。Further, in the first to fourth embodiments, the direction of the wiring on the component surface of the rectangular base is defined as the longitudinal direction of the base,
Although the direction of the wiring on the solder side of the substrate is the direction perpendicular to the longitudinal direction of the substrate, the direction of the wiring on the component side is the direction perpendicular to the longitudinal direction of the substrate, and the direction of the wiring on the solder side is the base. It may be in the longitudinal direction of the material. Alternatively, the wiring direction may be partially different on each surface of the base material.
【0081】[0081]
【発明の効果】以上説明したように本発明は、電源パタ
ーンまたはグランドパターンとして用いられる導体パタ
ーンの、分離された部分同士が、熱損失を伴う回路素子
を介して接続されるので、導体パターンの、分離された
部分が並ぶ方向の基材の長さと、放射ノイズとの関係に
より発生する定在波が抑制されると共に、導体パターン
の高周波の電流が抑制され、プリント配線板からの放射
ノイズが抑えられるという効果がある。As described above, according to the present invention, the separated portions of the conductor pattern used as the power supply pattern or the ground pattern are connected to each other via the circuit element with heat loss. In addition to suppressing the standing wave generated due to the relationship between the length of the base material in the direction in which the separated portions are arranged and the radiation noise, the high-frequency current of the conductor pattern is suppressed, and the radiation noise from the printed wiring board is reduced. This has the effect of being suppressed.
【0082】また、導体パターンの、クロック用の信号
線の近傍の部分を除く箇所で導体パターンが分離されて
いて、導体パターンの、信号線の近傍の部分が分離され
いないことにより、信号線の信号による導体パターンの
帰路電流が何の障害もなく帰還する。従って、導体パタ
ーンの充電電流による放射ノイズの増大が抑えられると
いう効果がある。Further, since the conductor pattern is separated at a portion other than the portion near the clock signal line of the conductor pattern, and the portion of the conductor pattern near the signal line is not separated, the conductor pattern is separated. The return current of the conductor pattern due to the signal returns without any obstacle. Therefore, there is an effect that an increase in radiation noise due to the charging current of the conductor pattern is suppressed.
【0083】さらに、プリント配線板の基材の形状が長
方形であり、導体パターンの、分離された部分が基材の
長手方向に並ぶように導体部分が分離されていることに
より、プリント配線板からの放射ノイズを抑制する効果
が大幅に向上する。Further, since the base material of the printed wiring board is rectangular and the conductor portions are separated such that the separated portions of the conductor pattern are arranged in the longitudinal direction of the base material, The effect of suppressing radiated noise is greatly improved.
【図1】本発明の第1の実施形態のプリント配線板を示
す平面図である。FIG. 1 is a plan view showing a printed wiring board according to a first embodiment of the present invention.
【図2】本発明の第2の実施形態のプリント配線板を示
す平面図である。FIG. 2 is a plan view showing a printed wiring board according to a second embodiment of the present invention.
【図3】本発明の第3の実施形態のプリント配線板につ
いて説明するための図である。FIG. 3 is a diagram illustrating a printed wiring board according to a third embodiment of the present invention.
【図4】本発明の第3の実施形態のプリント配線板につ
いて説明するための図である。FIG. 4 is a diagram for describing a printed wiring board according to a third embodiment of the present invention.
【図5】本発明の第4の実施形態のプリント配線板につ
いて説明するための図である。FIG. 5 is a diagram for explaining a printed wiring board according to a fourth embodiment of the present invention.
【図6】本発明の第4の実施形態のプリント配線板につ
いて説明するための図である。FIG. 6 is a view for explaining a printed wiring board according to a fourth embodiment of the present invention.
1、11、21、31 基材 2a、2b、12a、12b、22a、22b、32
a、32b 導体パターン 3、8、13、18、23、28、33、38 バイ
アホール 4、14、24、34 チップ型抵抗体 5a、5b、25a、25b 信号配線 16a、16b、16c、36a、36b、36c
IC 17a、17b、37a、37b クロック信号線 29a、29b、39a、39b 内層ベタパターン 30a、30b、40a、40b、40c、40d、4
0e、40f 分離部分 41a、41b バイアホールクリアランス 42a、42b、42c、42d 接続部分1, 11, 21, 31 Base materials 2a, 2b, 12a, 12b, 22a, 22b, 32
a, 32b Conductor pattern 3, 8, 13, 18, 23, 28, 33, 38 Via hole 4, 14, 24, 34 Chip-type resistor 5a, 5b, 25a, 25b Signal wiring 16a, 16b, 16c, 36a, 36b, 36c
IC 17a, 17b, 37a, 37b Clock signal line 29a, 29b, 39a, 39b Inner layer solid pattern 30a, 30b, 40a, 40b, 40c, 40d, 4d
0e, 40f Separation part 41a, 41b Via hole clearance 42a, 42b, 42c, 42d Connection part
Claims (34)
れ、電源パターンまたはグランドパターンとして用いら
れる導体パターンとを含むプリント配線板において、 前記導体パターンが所定の箇所で分離され、前記導体パ
ターンの、分離された部分同士が、熱損失を伴う前記回
路素子を介して接続されていることを特徴とするプリン
ト配線板。In a printed wiring board including a plate-shaped base material and a conductor pattern formed on the plate-shaped base material and used as a power supply pattern or a ground pattern, the conductor pattern is separated at a predetermined position. A printed wiring board, wherein separated portions of the conductor pattern are connected to each other via the circuit element with heat loss.
形成され、前記導体パターンの、前記信号線の近傍の部
分を除く箇所で前記導体パターンが分離されている請求
項1に記載のプリント配線板。2. The clock signal line is formed on the plate-like base material, and the conductor pattern is separated at a portion of the conductor pattern other than a portion near the signal line. Printed wiring board.
前記導体パターンの、分離された部分が前記板状の基材
の長手方向に並ぶように前記導体パターンが分離されて
いる請求項1または2に記載のプリント配線板。3. The plate-like substrate has a rectangular shape,
The printed wiring board according to claim 1, wherein the conductive pattern is separated such that separated portions of the conductive pattern are arranged in a longitudinal direction of the plate-shaped base material.
前記導体パターンの、分離された部分が、前記板状の基
材の長手方向と垂直な方向に並ぶように前記導体パター
ンが分離されている請求項1または2に記載のプリント
配線板。4. The shape of the plate-shaped substrate is rectangular,
The printed wiring board according to claim 1, wherein the conductive pattern is separated such that separated portions of the conductive pattern are arranged in a direction perpendicular to a longitudinal direction of the plate-shaped base material.
いる請求項1〜4のいずれか1項に記載のプリント配線
板。5. The printed wiring board according to claim 1, wherein a resistor is used as the circuit element.
された前記所定の箇所に形成され、前記抵抗体の抵抗値
が前記所定の箇所の位置に応じて異なる請求項5に記載
のプリント配線板。6. The printed wiring according to claim 5, wherein the resistor is formed at the predetermined location where the conductor pattern is separated, and a resistance value of the resistor varies according to the location of the predetermined location. Board.
置が前記板状の基材の外周に近いほど大きい請求項5ま
たは6に記載のプリント配線板。7. The printed wiring board according to claim 5, wherein the resistance value of the resistor increases as the position of the resistor approaches the outer periphery of the plate-shaped substrate.
ある請求項5〜7のいずれか1項に記載のプリント配線
板。8. The printed wiring board according to claim 5, wherein the resistor is a lead type or a chip type.
のである請求項5〜7のいずれか1項に記載のプリント
配線板。9. The printed wiring board according to claim 5, wherein the resistor is formed by printing.
用いられている請求項1〜4のいずれか1項に記載のプ
リント配線板。10. The printed wiring board according to claim 1, wherein a ferrite element is used as the circuit element.
ーンが分離された前記所定の箇所に形成され、前記フェ
ライト素子のインダクタンス値が前記所定の箇所の位置
に応じて異なる請求項10に記載のプリント配線板。11. The printed wiring according to claim 10, wherein the ferrite element is formed at the predetermined location where the conductor pattern is separated, and an inductance value of the ferrite element varies depending on the location of the predetermined location. Board.
値は、前記フェライト素子の位置が前記板状の基材の外
周に近いほど大きい請求項10または11に記載のプリ
ント配線板。12. The printed wiring board according to claim 10, wherein an inductance value of the ferrite element is larger as a position of the ferrite element is closer to an outer periphery of the plate-shaped base.
チップ型である請求項10〜12のいずれか1項に記載
のプリント配線板。13. The printed wiring board according to claim 10, wherein the ferrite element is a lead type or a chip type.
電源用またはグランド用として用いられるプレーン状パ
ターンが形成され、該プレーン状パターンが所定の箇所
で分離されている請求項1〜13のいずれか1項に記載
のプリント配線板。14. One surface or an inner layer of the plate-like base material,
The printed wiring board according to any one of claims 1 to 13, wherein a plain pattern used for power supply or ground is formed, and the plain pattern is separated at a predetermined position.
ターンの、分離された箇所の近傍を通るクロック用の信
号線が形成され、前記プレーン状パターンの、分離され
た部分同士が、前記プレーン状パターンと同じ材質の接
続部分により前記信号線の近傍で電気的に接続されてい
る請求項14に記載のプリント配線板。15. A signal line for a clock passing near a separated portion of the plane pattern is formed on the plate-shaped substrate, and the separated portions of the plane pattern are connected to the plane. The printed wiring board according to claim 14, wherein the printed wiring board is electrically connected in the vicinity of the signal line by a connection portion made of the same material as the pattern.
り、前記プレーン状パターンの、分離された部分が前記
板状の基材の長手方向に並ぶように前記プレーン状パタ
ーンが分離されている請求項14または15に記載のプ
リント配線板。16. The planar pattern is separated such that the shape of the plate-shaped substrate is rectangular, and the separated portions of the plane-shaped pattern are arranged in the longitudinal direction of the plate-shaped substrate. The printed wiring board according to claim 14 or 15, wherein
り、前記プレーン状パターンの、分離された部分が、前
記板状の基材の長手方向と垂直な方向に並ぶように前記
プレーン状パターンが分離されている請求項14または
15に記載のプリント配線板。17. The plane-shaped base material such that the shape of the plate-shaped base material is rectangular, and separated portions of the plane-shaped pattern are arranged in a direction perpendicular to a longitudinal direction of the plate-shaped base material. 16. The printed wiring board according to claim 14, wherein the patterns are separated.
れ、電源パターンまたはグランドパターンとして用いら
れる導体パターンとを含むプリント配線板の設計方法に
おいて、 前記導体パターンを所定の箇所で2つ以上に分離する段
階と、前記導体パターンの、分離された部分同士を、熱
損失を伴う回路素子を介して接続する段階とを有するこ
とを特徴とするプリント配線板の設計方法。18. A method for designing a printed wiring board including a plate-shaped base material and a conductor pattern formed on the plate-shaped base material and used as a power supply pattern or a ground pattern, the method comprising: And a step of connecting the separated portions of the conductor pattern via a circuit element involving heat loss.
を形成する段階をさらに有し、前記導体パターンの、前
記信号線の近傍の部分を除く箇所で前記導体パターンを
分離する請求項18に記載のプリント配線板の設計方
法。19. The method according to claim 19, further comprising the step of forming a signal line for a clock on the plate-shaped base material, wherein the conductor pattern is separated from a portion of the conductor pattern other than a portion near the signal line. 19. The method for designing a printed wiring board according to 18.
り、前記導体パターンの、分離された部分が前記板状の
基材の長手方向に並ぶように前記導体パターンを分離す
る請求項18または19に記載のプリント配線板の設計
方法。20. The plate-shaped base material is rectangular in shape, and the conductive pattern is separated such that separated portions of the conductive pattern are arranged in the longitudinal direction of the plate-shaped base material. Or a method for designing a printed wiring board according to item 19.
り、前記導体パターンの、分離された部分が、前記板状
の基材の長手方向と垂直な方向に並ぶように前記導体パ
ターンを分離する請求項18または19に記載のプリン
ト配線板の設計方法。21. A shape of the plate-shaped base material is rectangular, and the conductive pattern is formed such that separated portions of the conductive pattern are arranged in a direction perpendicular to a longitudinal direction of the plate-shaped base material. The method for designing a printed wiring board according to claim 18, wherein the separation is performed.
求項18〜21のいずれか1項に記載のプリント配線板
の設計方法。22. The method for designing a printed wiring board according to claim 18, wherein a resistor is used as the circuit element.
導体パターンが分離された前記所定の箇所であり、前記
抵抗体の抵抗値が前記所定の箇所の位置に応じて異なる
請求項22に記載のプリント配線板の設計方法。23. The method according to claim 22, wherein the position where the resistor is formed is the predetermined location where the conductor pattern is separated, and the resistance value of the resistor varies depending on the location of the predetermined location. The printed wiring board design method described.
位置が前記板状の基材の外周に近いほど大きい請求項2
2または23に記載のプリント配線板の設計方法。24. The resistance value of the resistor increases as the position of the resistor approaches the outer periphery of the plate-shaped substrate.
24. The method for designing a printed wiring board according to 2 or 23.
である請求項22〜24のいずれか1項に記載のプリン
ト配線板の設計方法。25. The method for designing a printed wiring board according to claim 22, wherein the resistor is a lead type or a chip type.
ものである請求項22〜24のいずれか1項に記載のプ
リント配線板の設計方法。26. The method for designing a printed wiring board according to claim 22, wherein the resistor is formed by printing.
用いる請求項18〜21のいずれか1項に記載のプリン
ト配線板の設計方法。27. The method for designing a printed wiring board according to claim 18, wherein a ferrite element is used as the circuit element.
は、前記導体パターンが分離された前記所定の箇所であ
り、前記フェライト素子のインダクタンス値が前記所定
の箇所の位置に応じて異なる請求項27に記載のプリン
ト配線板の設計方法。28. The ferrite element according to claim 27, wherein the position where the ferrite element is formed is the predetermined location where the conductor pattern is separated, and an inductance value of the ferrite element varies depending on the location of the predetermined location. The printed wiring board design method described.
値は、前記フェライト素子の位置が前記板状の基材の外
周に近いほど大きい請求項27または28に記載のプリ
ント配線板の設計方法。29. The printed wiring board design method according to claim 27, wherein the inductance value of the ferrite element is larger as the position of the ferrite element is closer to the outer periphery of the plate-shaped base material.
チップ型である請求項27〜29のいずれか1項に記載
のプリント配線板の設計方法。30. The method for designing a printed wiring board according to claim 27, wherein the ferrite element is a lead type or a chip type.
電源用またはグランド用として用いられるプレーン状パ
ターンを形成する段階と、該プレーン状パターンを所定
の箇所で分離する段階とをさらに有する請求項18〜3
0のいずれか1項に記載のプリント配線板の設計方法。31. One surface or an inner layer of the plate-like base material,
4. The method according to claim 1, further comprising: forming a plane pattern used for power supply or ground; and separating the plane pattern at a predetermined position.
0. The method for designing a printed wiring board according to any one of 0 to 0.
ターンの、分離された箇所の近傍を通るクロック用の信
号線を形成する段階と、前記プレーン状パターンの、分
離された部分同士を、前記プレーン状パターンと同じ材
質の接続部分により前記信号線の近傍で電気的に接続す
る段階とをさらに有する請求項31に記載のプリント配
線板の設計方法。32. A step of forming, on the plate-like base material, a clock signal line passing near a separated portion of the plane pattern, and separating the separated portions of the plane pattern from each other. 32. The method of designing a printed wiring board according to claim 31, further comprising a step of electrically connecting near the signal line by a connection portion made of the same material as the plane pattern.
り、前記プレーン状パターンの、分離された部分が前記
板状の基材の長手方向に並ぶように前記プレーン状パタ
ーンを分離する請求項31または32に記載のプリント
配線板の設計方法。33. The planar pattern is separated such that the shape of the plate-shaped substrate is rectangular, and the separated portions of the plane-shaped pattern are arranged in the longitudinal direction of the plate-shaped substrate. Item 34. The method for designing a printed wiring board according to Item 31 or 32.
り、前記プレーン状パターンの、分離された部分が、前
記板状の基材の長手方向と垂直な方向に並ぶように前記
プレーン状パターンを分離する請求項31または32に
記載のプリント配線板の設計方法。34. The plane-shaped base material such that the shape of the plate-shaped base material is rectangular, and the separated portions of the plane-shaped pattern are arranged in a direction perpendicular to the longitudinal direction of the plate-shaped base material. The method for designing a printed wiring board according to claim 31, wherein the pattern is separated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30177597A JPH11145569A (en) | 1997-11-04 | 1997-11-04 | Printed wiring board and its design method |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP30177597A JPH11145569A (en) | 1997-11-04 | 1997-11-04 | Printed wiring board and its design method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145569A true JPH11145569A (en) | 1999-05-28 |
Family
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|---|---|---|---|
| JP30177597A Pending JPH11145569A (en) | 1997-11-04 | 1997-11-04 | Printed wiring board and its design method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145569A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6557154B1 (en) | 1999-11-24 | 2003-04-29 | Nec Corporation | Printed circuit board design support system, printed circuit board design method and storage medium storing control program for same |
| WO2009072182A1 (en) * | 2007-12-04 | 2009-06-11 | Fujitsu Limited | Circuit board and electronic device |
| US8040201B2 (en) | 2008-01-17 | 2011-10-18 | Samsung Electronics Co., Ltd. | Substrate having a structure for suppressing noise generated in a power plane and/or a ground plane, and an electronic system including the same |
| JP2019217134A (en) * | 2018-06-22 | 2019-12-26 | 株式会社三共 | Game machine |
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-
1997
- 1997-11-04 JP JP30177597A patent/JPH11145569A/en active Pending
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