JPH11136111A5 - - Google Patents

Description

【００１５】
この最大取り扱い電力の向上をスイッチング特性等の他の要素を余り犠牲にすることなく達成するために、耐電力歪み特性の向上を目的としてＦＥＴに付加容量を接続させることがある。
図１０は、付加容量を設けることにより耐電力歪み特性の向上を図ったスイッチ回路例を示す。また、図１１には、この容量付加形スイッチ回路のオン時における等価回路を示す。
図１０に示すスイッチ回路では、スイッチング用のＦＥＴ1-1 の信号入力端子とゲート間、ＦＥＴ1-3 の信号出力端子とゲート間に、それぞれ付加容量Ｃaddが接続されている。また、短絡用のＦＥＴ2-1 の出力端子Ｔout に接続された端子とゲート間、ＦＥＴ2-3 の共通線Ｖ_SSに接続された端子とゲート間に、それぞれ付加容量Ｃaddが接続されている。

【００１６】
このため、当該スイッチ回路オン時の等価回路（図１１）では、短絡用ＦＥＴ2-1 のドレインとゲート間容量、短絡用ＦＥＴ2-3 のソースとゲート間容量が、それぞれ通常の容量値より大きな値（Ｃｇ＋Ｃadd ）に設定され、この部分のインピーダンスが他のゲート間容量より低くなり、この部分に分圧印加された電圧ｖrf1,ｖrf6 が他のゲート間容量Ｃｇに印加された電圧ｖrf2 〜ｖrf5 より低くなる。この印加電圧量の変化は、当該容量が付加されたＦＥＴ2-1 とＦＥＴ2-3のチャネルを閉め、図７に破線で示すように、この部分で変調電圧の振幅が見かけ上低減したと同様な作用をもたらす。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の耐電力歪み特性が向上し、他のＦＥＴ2-2 に印加電圧余裕が生まれ、全体として当該スイッチ回路に大電力が入力されてもＲＦ信号が歪み難くなる。

【００２０】
この各単位ゲートと付加容量および寄生インダクタンスとの関係を等価回路上で表すと、図１３のようになる。
この等価回路から明らかなように、各単位ＦＥＴと付加容量Ｃadd の関係が一定でない。しかも、これにゲート引き出し線によるインダクタンス成分の相違が付加されており、各単位ＦＥＴからみたインピーダンスが更に大きくばらつく。この結果、この従来の付加容量付きスイッチング用ＦＥＴでは、動作が不安定になりやすく、また容量を付加したことによる耐電力歪み特性の改善効果も損なわれ出力信号歪みが期待したほど除去できないといった不利益があった。

【００２５】
このスイッチング動作は従来の構成でも同じであるが、特に本発明の高周波回路では、スイッチング用、遮断用の少なくとも何れかのトランジスタについて、その複数に分割された実効ゲート部の連結部分の近接位置に付加容量が配されているので、各単位トランジスタからみたインピーダンス、即ち付加容量および接続線のインダクタンス等のバランスがとれ、その寄生成分自体も小さい。このため、スイッチング用又は遮断用トランジスタの動作が安定したものとなる。
このように付加容量がバランスよく配されることによって、当該単位トランジスタの信号歪みを起こさない印加電圧の限界値が上昇する。このため、従来では歪みを発生させるほど大きな振幅の信号が印加されても、当該限界値が上昇した付加容量付きの単位トランジスタ、又は他の付加容量なしの単位トランジスタの印加電圧の限界値の何れかに達するまでは波形歪みを起こすことなく、大振幅な高周波信号を出力することが可能となる。すなわち、当該スイッチ回路全体として耐電力歪み特性が向上する。また、この耐電力歪み特性の向上は、扱う高周波信号の強さ（大電力）を維持したまま更なる低電圧駆動化の余地が生まれることを意味する。

【００３７】
さらに、容量を付加すると対電力歪み特性が向上することも従来と同様である。すなわち、当該スイッチ回路１がオン時の等価回路（図１１）では、短絡用ＦＥＴ2-1 のドレインとゲート間容量、短絡用ＦＥＴ2-3 のソースとゲート間容量が、それぞれ通常の容量値より大きな値（Ｃｇ＋Ｃadd ）に設定され、この部分のインピーダンスが他のゲート間容量Ｃｇより低くなり、この部分に分圧印加された電圧ｖrf1,ｖrf6 が他のゲート間容量Ｃｇに印加された電圧ｖrf2 〜ｖrf5より低くなる。この印加電圧量の変化は、当該容量Ｃadd が付加されたＦＥＴ2-1 とＦＥＴ2-3 のチャネルを閉め、この部分で変調電圧の振幅が見かけ上低減したと同様な作用をもたらす。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の耐電力歪み特性が向上し、他のＦＥＴ2-2 に印加電圧余裕が生まれ、全体として当該スイッチ回路に大電力が入力されてもＲＦ信号が歪み難くなる。
特に等価回路を示さないが、同様にして、当該スイッチ回路１がオフ時、即ちスイッチング用ＦＥＴ部２がオフ状態にあるとき、その入出力端子側に近いＦＥＴ1-1,ＦＥＴ1-3 に付加容量Ｃadd が設けられることによりＲＦ信号が歪み難くなり、この効果が上記スイッチオン時の歪み低減効果に加えられて、当該高周波スイッチ回路１の耐電力歪み特性が向上する。

【００３８】
とくに、本例の高周波スイッチ回路１では、スイッチング用ＦＥＴ部２、遮断用ＦＥＴ部４を構成する各単位トランジスタが櫛形ゲート構造を有し、その複数に分割された実効ゲート部Ｇ１〜Ｇ４の連結部分の近接位置に付加容量Ｃadd が配されているので、各実効ゲート部Ｇ１〜Ｇ４からみたインピーダンス、即ち付加容量Ｃadd および接続線のインダクタンス等のバランスがとれ、その寄生成分自体も小さい。このため、その付加容量付きＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3 の動作が安定したものとなり、全体のスイッチ回路動作も安定する。
この動作安定によって、上述した多段構成、容量付加により得られた耐電力歪み特性の向上を損なうことがなく、低電圧駆動で大電力用のスイッチ回路として極めて優れた特性が得られる。また、この耐電力歪み特性の向上は、扱う高周波信号の強さ（大電力）を維持したまま更なる低電圧駆動化の余地が生まれることを意味する。
さらに、付加容量Ｃadd がゲート電極１６とドレイン電極１４を利用してドレイン電極の配置領域内に形成されていることから、容量を付加する際の面積増大がなく低コストである。

【００３９】
図５は、図１に示す本例の高周波スイッチ回路１において、２次と３次の高調波および出力電力の対入力電力特性のシミュレーション結果である。
この図５から明らかなように、高調波（２次，３次の高調波）の増加、対入力電力に対する出力電力の低下（電力ロス）が現れ始める入力電力が、付加容量Ｃadd の増加に伴い大きくなっていることが分かる。つまり、このシミュレーションで用いた付加容量値（〜０．４ｐＦ）の範囲内では、付加容量値が大きいほど良好な耐電力歪み特性となることが明らかとなった。

【００４３】
また、上記説明では各ＦＥＴ部２，４両端のＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3 に付加容量Ｃadd を設けた場合を説明した。
しかし、大振幅のＲＦ信号が入力された場合など、中間のＦＥＴ（図１１では、ＦＥＴ2-2 ）でも信号歪みが発生し得ることから、この部分に付加容量Ｃaddを設けることは全体の耐電力歪み特性向上に寄与するものである。したがって、本発明で付加容量Ｃadd を設ける単位ＦＥＴの位置、又その数に限定はない。勿論、図示例のようにドレイン側でなくとも、各単位ＦＥＴのソースとゲート間に付加容量Ｃadd を設けてもよいし、当該ＦＥＴは接合トランジスタ（ＪＦＥＴ）でなくとも、ＭＥＳＦＥＴ、ＨＥＭＴ、更には絶縁ゲート型でも構わない。

【００４４】
【発明の効果】
本発明の高周波回路では、その高周波スイッチ回路の基本ブロックである各トランジスタ列を構成する付加容量付き単位トランジスタにおいて、付加容量をバランスよく配置させることでスイッチング動作が安定する。この結果、従来ではアンバランスに容量が付加され単位トランジスタが不安定に動作することによって減殺されていた効果、即ち多段構成とし容量付加を設ること自体の効果を本発明では十分引き出して、理想に近い優れた耐電力歪み特性を実現することが可能となる。この耐電力歪み特性の向上は、更なる低電圧化の余地を拡大する。
また、容量付加にともなうチップ面積の増加は全く無く、製造工程の増加を伴わないのでコストアップは皆無である。

【図１０】
従来、付加容量を設けることにより耐電力歪み特性の向上を図ったスイッチ回路例を示す図である。

Claims (16)

1. ソース電極とドレイン電極の何れか一方が高周波信号の入力端子側に、他方が高周波信号の出力端子側にそれぞれ接続され、ゲート電極が抵抗素子を介して制御端子に接続され、当該ゲート電極の実効ゲート部が複数に分割されてなるスイッチング用トランジスタを有する高周波回路であって、
   前記複数の実効ゲート部のうち、その少なくとも２つの実効ゲート部の一方端に対して共に近接する箇所に配置され、前記スイッチング用トランジスタのゲートとソース又はドレイン間容量に並列に接続された付加容量を有する
   高周波回路。
2. 前記出力端子と基準電圧の供給線との間に、前記スイッチング用トランジスタの導通時に非導通状態で保持され、前記スイッチング用トランジスタが非導通となるときに導通状態に遷移する短絡用トランジスタを更に有する
   請求項１に記載の高周波回路。
3. 前記短絡用トランジスタは、そのゲート電極の実効ゲート部が複数に分割され、
   当該短絡用トランジスタの複数の実効ゲート部のうち、その少なくとも２つの実効ゲート部の一方端に対して共に近接する箇所に配置され、当該短絡用トランジスタのゲートとソース又はドレイン間容量に並列に接続された付加容量を有する
   請求項２に記載の高周波回路。
4. 前記スイッチング用トランジスタは、ゲートを共通に接続して直列に接続された複数のスイッチング用単位トランジスタから構成され、当該複数のスイッチング用単位トランジスタの少なくとも何れかが前記付加容量を有する
   請求項１に記載の高周波回路。
5. 前記短絡用トランジスタは、ゲートを共通に接続して直列に接続された複数の短絡用単位トランジスタから構成されている
   請求項２に記載の高周波回路。
6. 前記直列接続された単位トランジスタ列の両端部に位置するスイッチング用単位トランジスタのゲートとソース又はドレイン間に、前記付加容量が接続されている
   請求項４に記載の高周波回路。
7. 前記複数の短絡用単位トランジスタは、その少なくとも何れかが前記付加容量を有する
   請求項５に記載の高周波回路。
8. 前記直列接続された単位トランジスタ列の両端部に位置する短絡用単位トランジスタのゲートとソース又はドレイン間に、前記付加容量が接続されている
   請求項７に記載の高周波回路。
9. 前記付加容量は、２つの金属層間に絶縁膜を介在させてなる
   請求項１に記載の高周波回路。
10. 前記短絡用トランジスタの付加容量は、２つの金属層間に絶縁膜を介在させてなる
    請求項３に記載の高周波回路。
11. 前記付加容量は、前記複数の実効ゲート部のうち、その少なくとも２つの実効ゲート部を連結するゲート電極の連結部分を一方のキャパシタ電極とし、層間絶縁膜を介して当該連結部分と重なるソースまたはドレインの電極部分を他方のキャパシタ電極とする
    請求項９に記載の高周波回路。
12. 前記短絡用トランジスタが有する付加容量は、前記複数の実効ゲート部のうち、その少なくとも２つの実効ゲート部を連結するゲート電極の連結部分を一方のキャパシタ電極とし、層間絶縁膜を介して当該連結部分と重なるソースまたはドレインの電極部分を他方のキャパシタ電極とする
    請求項１０に記載の高周波回路。
13. 前記スイッチング用トランジスタと前記短絡用トランジスタが、同一半導体基板に形成されている
    請求項２に記載の高周波回路。
14. 前記半導体基板が、ガリウム砒素からなる
    請求項１３に記載の高周波回路。
15. 前記スイッチング用トランジスタが、接合型電界効果トランジスタである
    請求項１に記載の高周波回路。
16. 前記短絡用トランジスタが、接合型電界効果トランジスタである
    請求項２に記載の高周波回路。