JPH11135519A - Manufacture of field-effect semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、電界効果型半導
体装置の製造方法に関し、特に、化合物半導体を用いた
電解効果型トランジスタのゲート電極の製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a field effect semiconductor device, and more particularly to a method for manufacturing a gate electrode of a field effect transistor using a compound semiconductor.
【０００２】[0002]
【従来の技術】従来のＧａＡＳ半導体基板を用いたＧａ
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。2. Description of the Related Art Ga using a conventional GaAs semiconductor substrate
A method for manufacturing an As field effect transistor (MESFET) will be described with reference to FIG. FIG. 3 shows a GaAsMESFE.
It is sectional drawing which showed the method of forming the gate electrode of T according to the process.
【０００３】図３に示すように、ＧａＡｓエピタキシャ
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどのフォトレジストパターン１３を形成する
（図３（ａ）参照）。このフォトレジストパターン１３
を利用して、ＧａＡｓエピタキシャル基板１０とショッ
トキ接合するゲート用金属膜１４を基板１０上及びフォ
トレジストパターン１３上に形成する（図３（ｂ）参
照）。続いて、リフトオフ法により、基板１０上にゲー
ト電極１４ａを形成する（図３（ｃ）参照）。As shown in FIG. 3, a source electrode 11 and a drain electrode 12 made of a multilayer metal film of Au / Ge, Ni, and Au are formed on a GaAs epitaxial substrate 11, and between the source electrode 11 and the drain electrode 12. And P
A photoresist pattern 13 such as MMA is formed (see FIG. 3A). This photoresist pattern 13
The gate metal film 14 that forms a Schottky junction with the GaAs epitaxial substrate 10 is formed on the substrate 10 and the photoresist pattern 13 by using the method (see FIG. 3B). Subsequently, the gate electrode 14a is formed on the substrate 10 by a lift-off method (see FIG. 3C).
【０００４】上記した図３に示す従来の技術では、フォ
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電解効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。In the conventional technique shown in FIG. 3, the length of the gate electrode is determined by the dimensions of the photoresist pattern 13. However, if the length of the gate electrode is shortened to improve the performance of the field effect transistor, there is a problem that the formation of a resist pattern is likely to occur due to the resolution of the photoresist and the yield is lowered.
【０００５】そこで、上記した従来の問題点を解決する
ために次の方法が提案されている。図４に示すように、
ダミーゲートパターンを利用するものである。すなわ
ち、ソース電極１１及びドレイン電極１２が形成された
ＧａＡｓエピタキシャル基板１０上にフォトレジスト膜
を設け、このフォトレジスト膜をパターニングしてフォ
トレジストからなるダミーゲートパターン１５を形成す
る。このダミーゲートパターン１５は露光、現像した後
に、更にプラズマエッチングなどでその幅を細くしてい
る。このダミーゲートパターン１５をマスクとしてＥＣ
Ｒ型ＣＶＤ装置を用いてシリコン酸化膜またはシリコン
窒化膜からなる絶縁膜１６を堆積する（図４（ａ）参
照）。ダミーゲートパターン１５のレジストを溶解する
ことにより不要な部分の絶縁膜１６が除去され、ソース
電極１１とドレイン電極１２の間に開口部１７を有する
絶縁膜１６が形成される（図４（ｂ）参照）。Therefore, the following method has been proposed to solve the above-mentioned conventional problems. As shown in FIG.
This uses a dummy gate pattern. That is, a photoresist film is provided on the GaAs epitaxial substrate 10 on which the source electrode 11 and the drain electrode 12 are formed, and the photoresist film is patterned to form a dummy gate pattern 15 made of photoresist. After exposure and development, the width of the dummy gate pattern 15 is further reduced by plasma etching or the like. Using the dummy gate pattern 15 as a mask,
An insulating film 16 made of a silicon oxide film or a silicon nitride film is deposited using an R-type CVD device (see FIG. 4A). By dissolving the resist of the dummy gate pattern 15, unnecessary portions of the insulating film 16 are removed, and an insulating film 16 having an opening 17 between the source electrode 11 and the drain electrode 12 is formed (FIG. 4B). reference).
【０００６】続いて、絶縁膜１６の開口部１７を露出す
るような、フォトレジストパターン１８を形成した後、
ＧａＡｓエピタキシャル基板１０とショットキ接合する
ゲート金属膜１９を基板１０上及びフォトレジストパタ
ーン１８上に堆積する（図４（ｃ）参照）。次に、レジ
ストを溶解することにより、フォトレジストパターン１
８とフォトレジストパターン１８上に堆積された不要な
部分のゲート金属膜１９を除去し、マッシュルーム形状
のゲート電極１９ａが形成される（図４（ｄ）参照）。Subsequently, after a photoresist pattern 18 is formed so as to expose the opening 17 of the insulating film 16,
A gate metal film 19 for Schottky junction with the GaAs epitaxial substrate 10 is deposited on the substrate 10 and the photoresist pattern 18 (see FIG. 4C). Next, the photoresist pattern 1 is dissolved by dissolving the resist.
8 and the unnecessary portion of the gate metal film 19 deposited on the photoresist pattern 18 are removed to form a mushroom-shaped gate electrode 19a (see FIG. 4D).
【０００７】上記した図４に示す従来の技術では、ダミ
ーゲートパターンを利用してゲート電極を形成している
ため、ゲート電極長を細くしても歩留まりが低下する等
の問題はない。しかしながら、図４に示す方法では、ゲ
ート電極１９ａと基板１０との間に絶縁膜１６が形成さ
れるため、寄生容量が増加するという問題がある。In the prior art shown in FIG. 4, since the gate electrode is formed using the dummy gate pattern, there is no problem such as a decrease in the yield even if the gate electrode length is reduced. However, the method shown in FIG. 4 has a problem that the parasitic capacitance increases because the insulating film 16 is formed between the gate electrode 19a and the substrate 10.
【０００８】寄生容量を無くすために、図５に示すよう
に、図４に示す方法によりゲート電極１９ａを形成した
後、絶縁膜１６をウエットエッチングにより除去する方
法がある。In order to eliminate the parasitic capacitance, as shown in FIG. 5, there is a method of forming the gate electrode 19a by the method shown in FIG. 4 and then removing the insulating film 16 by wet etching.
【０００９】[0009]
【発明が解決しようとする課題】電解効果トランジスタ
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。Means for improving the performance of the field effect transistor include reducing the capacitance between the gate electrode and the source electrode and the capacitance between the gate electrode and the drain electrode. Therefore, as shown in FIG. 5, in the case of a gate electrode 19a having a mushroom shape,
The insulating film 16 between a part of the gate electrode 19a (here, referred to as a cap for convenience) and the GaAs substrate 10 was removed by etching.
【００１０】しかし、絶縁膜１６のエッチングレートを
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電解効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
Ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。However, it is difficult to control the etching rate of the insulating film 16, and if the etching amount varies, the parasitic capacitance value also changes. As a result, the performance of the field effect transistor also varies. Further, when the insulating film is completely removed by etching, the GaAs substrate 1
0 is removed to the insulating film on the surface of GaAs.
Since the S substrate is exposed to the atmosphere, it is susceptible to surface levels and the like, causing a problem that adversely affects the performance of the transistor.
【００１１】この発明は、上述した従来の問題点を解決
するためになされたものにして、ゲート電極長の短い且
つ寄生容量が低減できる電界効果型半導体装置を容易に
製造できる方法を提供することを目的とする。The present invention has been made to solve the above-mentioned conventional problems, and provides a method for easily manufacturing a field-effect semiconductor device having a short gate electrode length and capable of reducing parasitic capacitance. With the goal.
【００１２】[0012]
【課題を解決するための手段】この発明は、半導体基板
の表面に当該半導体基板の一部が露出した開口部を有す
る絶縁膜を形成する工程と、前記絶縁膜の開口部が露出
するようにフォトレジストパターンを形成する工程と、
このフォトレジストパターンを介して前記絶縁膜と密着
力が弱く且つ化合物半導体と固相反応が生じる金属膜を
堆積する工程と、前記絶縁膜上の金属膜を除去し、少な
くとも化合物半導体基板上のみに金属電極を形成するこ
とを特徴とする。SUMMARY OF THE INVENTION According to the present invention, there is provided a process for forming an insulating film having an opening on a surface of a semiconductor substrate, the opening being partially exposed to the semiconductor substrate; Forming a photoresist pattern;
Depositing a metal film having a weak adhesion to the insulating film and causing a solid-phase reaction with the compound semiconductor through the photoresist pattern, and removing the metal film on the insulating film to form a metal film on at least the compound semiconductor substrate. It is characterized in that a metal electrode is formed.
【００１３】また、この発明は、前記半導体基板が、Ｇ
ａＡｓ基板、ＧａＡｓ基板上にヘテロ構造の半導体層が
形成されている基板或いはＧａＮ基板のうちのどれかで
構成すればよい。Further, according to the present invention, the semiconductor substrate preferably comprises a G substrate.
The substrate may be any one of a substrate in which a heterostructure semiconductor layer is formed on an aAs substrate, a GaAs substrate, or a GaN substrate.
【００１４】さらに、この発明は、前記絶縁膜が、Ｓｉ
Ｎ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺＴ膜或いはＢ
ａＴｉＯ3 膜のうちのどれかで構成するとよい。Further, according to the present invention, the insulating film is formed of Si
N film, SiO 2 film, SrTiO 3 film, PZT film or B
It may be formed of any one of the aTiO 3 films.
【００１５】また、この発明は、前記金属膜として、白
金またはパラジウムを含むとよい。In the present invention, the metal film preferably contains platinum or palladium.
【００１６】この発明では、マッシュルーム形状のゲー
ト電極の笠部直下の絶縁膜をエッチングすることによ
り、ゲート−ソース間寄生容量およびゲート−ドレイン
間寄生容量を低減するのではなく、絶縁膜上のゲート電
極の笠部自体を除去するため、絶縁膜のエッチング時に
生じるエッチングばらつきや、化合物半導体基板上の表
面準位を防ぐことができる。According to the present invention, the gate-source parasitic capacitance and the gate-drain parasitic capacitance are not reduced by etching the insulating film immediately below the cap portion of the mushroom-shaped gate electrode. Since the cap portion itself of the electrode is removed, it is possible to prevent etching variations occurring when etching the insulating film and surface levels on the compound semiconductor substrate.
【００１７】更に、この発明では、白金やパラジウムの
ような化合物半導体との密着性は良好であり、かつシリ
コン酸化膜（ＳｉＯ2）などの絶縁膜と密着性が悪い金
属を用いることにより、絶縁膜上のゲート電極の笠部は
超音波衝撃作用のような容易な工程で除去することが可
能となる。Further, according to the present invention, by using a metal having good adhesion to a compound semiconductor such as platinum or palladium and having poor adhesion to an insulating film such as a silicon oxide film (SiO 2 ), The shade of the gate electrode on the film can be removed by an easy process such as an ultrasonic impact action.
【００１８】[0018]
【発明の実施の形態】以下、この発明の実施の形態につ
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電解効果
型トランジスタに適用したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 and 2 are cross-sectional views illustrating a manufacturing method according to an embodiment of the present invention step by step. This embodiment is applied to a field effect transistor using a GaAs epitaxial substrate as a typical example of a compound semiconductor.
【００１９】まず、ＧａＡｓエピタキシャル基板１上に
Ａｕ／Ｇｅ（７５０Å）、Ｎｉ（７０Å）、Ａｕ（１３
００Å）の多層金属膜からなるソース電極２およびドレ
イン電極３を形成する（図１（ａ）参照）。First, Au / Ge (750 °), Ni (70 °), Au (13 °) are formed on the GaAs epitaxial substrate 1.
A source electrode 2 and a drain electrode 3 made of a multi-layered metal film are formed (see FIG. 1A).
【００２０】続いて、ソース電極１とドレイン電極２の
間に、フォトレジストパターン４を形成する（図１
（ｂ）参照）。このフォトレジストパターン４の寸法幅
は、約２μｍなので遠紫外線光源による密着露光法にて
容易に形成することができる。必要であれば、密着露光
を行い、現像した後にプラズマエッチングなどでその幅
を細くしてもよい。Subsequently, a photoresist pattern 4 is formed between the source electrode 1 and the drain electrode 2 (FIG. 1).
(B)). Since the dimension width of the photoresist pattern 4 is about 2 μm, it can be easily formed by a contact exposure method using a far ultraviolet light source. If necessary, contact exposure may be performed, and after development, the width may be reduced by plasma etching or the like.
【００２１】次に、ＧａＡｓエピタキシャル基板１全面
に、ＥＣＲ型ＣＶＤ装置を用いてＳｉＯ2 よりなる絶縁
膜５を堆積する（図１（ｃ）参照）。そして、有機溶剤
を用いてフォトレジストパターン４を溶解することによ
り、不要な部分の絶縁膜５を除去する。これにより、ソ
ース電極１とドレイン電極２の間に絶縁膜５の開口部６
が形成される（図２（ａ）参照）。Next, an insulating film 5 made of SiO 2 is deposited on the entire surface of the GaAs epitaxial substrate 1 by using an ECR type CVD apparatus (see FIG. 1C). Then, unnecessary portions of the insulating film 5 are removed by dissolving the photoresist pattern 4 using an organic solvent. Thereby, the opening 6 of the insulating film 5 is formed between the source electrode 1 and the drain electrode 2.
Is formed (see FIG. 2A).
【００２２】続いて、上記工程で形成した絶縁膜５の開
口部６を露出するような、フォトレジストパターン７を
形成する。その後、ＧａＡｓと固相反応してショットキ
接合を形成し、かつ絶縁膜５と反応しないゲート用金属
膜８を堆積する。このゲート用金属膜８としては、例え
ば、白金（Ｐｔ）、パラジウム（Ｐｄ）などの金属があ
る。さらに、図示はしていないがこの形成したゲート用
金属膜８上に金などの低抵抗金属を堆積する（図２
（ｂ）参照）。Subsequently, a photoresist pattern 7 is formed so as to expose the opening 6 of the insulating film 5 formed in the above step. After that, a solid-state reaction with GaAs forms a Schottky junction, and a gate metal film 8 that does not react with the insulating film 5 is deposited. Examples of the gate metal film 8 include metals such as platinum (Pt) and palladium (Pd). Further, although not shown, a low-resistance metal such as gold is deposited on the formed gate metal film 8 (FIG. 2).
(B)).
【００２３】そして、有機溶剤中に浸漬することによ
り、レジストを溶解し、フォトレジストパターン７とフ
ォトレジストパターン７上に堆積されたゲート用金属膜
８を除去する。その後、３００℃で６０分間の熱処理を
加える（図２（ｃ）参照）。例えば、白金やパラジウム
は低温でＧａＡｓ中に拡散することが知られており、Ｇ
ａＡｓと接触している部分の白金やパラジウムは密着性
が良好となる。一方、絶縁膜５上に堆積された白金やパ
ラジウムは上記温度程度では反応しないため、密着性は
悪い。Then, the resist is dissolved by immersion in an organic solvent, and the photoresist pattern 7 and the gate metal film 8 deposited on the photoresist pattern 7 are removed. Thereafter, heat treatment is performed at 300 ° C. for 60 minutes (see FIG. 2C). For example, platinum and palladium are known to diffuse into GaAs at low temperatures.
Platinum and palladium in the portion in contact with aAs have good adhesion. On the other hand, platinum and palladium deposited on the insulating film 5 do not react at about the above temperature, and thus have poor adhesion.
【００２４】その後、超純水中において超音波作用を加
えることより、絶縁膜５上のゲート用金属膜８が除去さ
れ、ＧａＡｓ基板１上のみに、ＧａＡｓ基板１とショッ
トキ接合するゲート電極８ａが形成される。After that, the gate metal film 8 on the insulating film 5 is removed by applying an ultrasonic action in ultrapure water, and the gate electrode 8a that is to be Schottky-bonded to the GaAs substrate 1 is formed only on the GaAs substrate 1. It is formed.
【００２５】上記したように、この発明では、マッシュ
ルーム形状のゲート電極の笠部直下の絶縁膜をエッチン
グすることにより、ゲート電極とソース電極間の寄生容
量およびゲート電極とドレイン電極間の寄生容量を低減
するのではなく、絶縁膜５上のゲート用電極膜８の笠部
自体を除去するため、絶縁膜５をエッチングする時に生
じるエッチングばらつきや、ＧａＡｓ基板１上の表面準
位等の影響を防ぐことができる。As described above, according to the present invention, the parasitic capacitance between the gate electrode and the source electrode and the parasitic capacitance between the gate electrode and the drain electrode are reduced by etching the insulating film immediately below the cap portion of the mushroom-shaped gate electrode. Instead of reducing the thickness, the cap portion of the gate electrode film 8 on the insulating film 5 is removed, so that the influence of the etching variation occurring when etching the insulating film 5 and the surface level on the GaAs substrate 1 are prevented. be able to.
【００２６】通常、ゲート電極８ａは抵抗を下げるため
に金（Ａｕ）を積層するが、この金がＧａＡｓ基板１内
に拡散すると良好なショットキ接合が得られないので、
チタン（Ｔｉ）膜を介在させて金を積層しているが、Ｇ
ａＡｓ基板１に形成する白金またはパラジウムのゲート
用金属膜の膜厚によっては、この膜自体で金の拡散を防
げるので、チタン膜を省略することができる。Normally, gold (Au) is laminated on the gate electrode 8a in order to lower the resistance. However, if this gold diffuses into the GaAs substrate 1, a good Schottky junction cannot be obtained.
Although gold is laminated with a titanium (Ti) film interposed,
Depending on the thickness of the platinum or palladium gate metal film formed on the aAs substrate 1, the film itself can prevent the diffusion of gold, so that the titanium film can be omitted.
【００２７】次に、上述したこの発明の実施の形態の電
界効果型トランジスタと、図４に示す従来構造の電界効
果型トランジスタとの特性について比較すると、従来構
造のものに対して本実施の形態のものでは、利得が２０
ｄＢから２２ｄＢに向上し、最大飽和出力が３０ｄＢか
ら３２ｄＢに向上した。Next, the characteristics of the field effect transistor according to the embodiment of the present invention described above and the field effect transistor having the conventional structure shown in FIG. 4 will be compared. Has a gain of 20
The level was increased from dB to 22 dB, and the maximum saturation output was increased from 30 dB to 32 dB.
【００２８】尚、この発明に用いられる半導体基板とし
ては、ＧａＡｓ基板１以外にも、ＧａＡｓ基板上にＩｎ
ＧａＡｓ／ＡｌＧａＡｓ、ＡｌＧａＡｓ／ＧａＡｓ、Ｉ
ｎＡｓ／ＩｎＧａＡｓ等のヘテロ構造の半導体膜をエピ
タキシャル成長した基板、或いはＧａＮ基板等でもよ
い。As the semiconductor substrate used in the present invention, in addition to the GaAs substrate 1, an In substrate may be formed on a GaAs substrate.
GaAs / AlGaAs, AlGaAs / GaAs, I
A substrate obtained by epitaxially growing a semiconductor film having a heterostructure such as nAs / InGaAs or a GaN substrate may be used.
【００２９】また、上記絶縁膜５としては、ＳｉＯ2膜
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＲＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。Further, Examples of the insulating film 5, SiN film other than SiO 2 film, a SiO 2 film, SrTiO 3 film, RZ
A T film or a BaTiO 3 film may be used.
【００３０】[0030]
【発明の効果】以上説明したように、この発明では、ゲ
ート寄生容量を低減するために、ゲート電極の笠部との
間に介在している絶縁膜を除去することがないため、Ｇ
ａＡｓ基板の表面が大気中に露出することはなく、表面
準位や汚染などを防ぐことが可能である。また、絶縁膜
上のゲート電極の一部は、超音波作用で容易に除去する
ことができるため、作成工程が煩雑になることもない。As described above, the present invention does not remove the insulating film interposed between the gate electrode and the cap portion in order to reduce the gate parasitic capacitance.
The surface of the aAs substrate is not exposed to the atmosphere, and surface levels and contamination can be prevented. Further, part of the gate electrode over the insulating film can be easily removed by an ultrasonic action, so that a manufacturing process is not complicated.
【図１】この発明の一実施の形態にかかる製造方法を工
程別に示す断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing method according to an embodiment of the present invention for each process.
【図２】この発明の一実施の形態にかかる製造方法を工
程別に示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing method according to an embodiment of the present invention for each step.
【図３】従来のＧａＡｓＭＥＳＦＥＴの製造方法を工程
別に示す断面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing a conventional GaAs MESFET for each process.
【図４】従来のＧａＡｓＭＥＳＦＥＴの製造方法を工程
別に示す断面図である。FIG. 4 is a cross-sectional view showing a conventional method of manufacturing a GaAs MESFET for each process.
【図５】従来のＧａＡｓＭＥＳＦＥＴを示す断面図であ
る。FIG. 5 is a sectional view showing a conventional GaAs MESFET.
１ ＧａＡｓ基板 ５ 絶縁膜 ７ フォトレジスト ８ ゲート用金属膜 DESCRIPTION OF SYMBOLS 1 GaAs substrate 5 Insulating film 7 Photoresist 8 Gate metal film
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成９年１０月３１日[Submission date] October 31, 1997
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【請求項４】 前記金属膜が、白金またはパラジウムを
含むことを特徴とする請求項１から３のいずれかに記載
の電界効果型半導体装置の製造方法。 ─────────────────────────────────────────────────────
4. The method according to claim 1, wherein the metal film contains platinum or palladium. ────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１０年１月５日[Submission date] January 5, 1998
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００１】[0001]
【発明の属する技術分野】この発明は、電界効果型半導
体装置の製造方法に関し、特に、化合物半導体を用いた
電界効果型トランジスタのゲート電極の製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a field-effect semiconductor device, and more particularly to a method of manufacturing a gate electrode of a field-effect transistor using a compound semiconductor.
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Correction target item name] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００２】[0002]
【従来の技術】従来のＧａＡｓ半導体基板を用いたＧａ
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。2. Description of the Related Art Ga using a conventional GaAs semiconductor substrate
A method for manufacturing an As field effect transistor (MESFET) will be described with reference to FIG. FIG. 3 shows a GaAsMESFE.
It is sectional drawing which showed the method of forming the gate electrode of T according to the process.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Correction target item name] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００３】図３に示すように、ＧａＡｓエピタキシャ
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどを用いてフォトレジストパターン１３を形成
する（図３（ａ）参照）。このフォトレジストパターン
１３を利用して、ＧａＡｓエピタキシャル基板１０とシ
ョットキ接合するゲート用金属膜１４を基板１０上及び
フォトレジストパターン１３上に形成する（図３（ｂ）
参照）。続いて、リフトオフ法により、基板１０上にゲ
ート電極１４ａを形成する（図３（ｃ）参照）。As shown in FIG. 3, a source electrode 11 and a drain electrode 12 made of a multilayer metal film of Au / Ge, Ni, and Au are formed on a GaAs epitaxial substrate 11, and between the source electrode 11 and the drain electrode 12. And P
A photoresist pattern 13 is formed using MMA or the like (see FIG. 3A). Utilizing the photoresist pattern 13, a gate metal film 14 for Schottky junction with the GaAs epitaxial substrate 10 is formed on the substrate 10 and the photoresist pattern 13 (FIG. 3B).
reference). Subsequently, the gate electrode 14a is formed on the substrate 10 by a lift-off method (see FIG. 3C).
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００４】上記した図３に示す従来の技術では、フォ
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電界効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。In the conventional technique shown in FIG. 3, the length of the gate electrode is determined by the dimensions of the photoresist pattern 13. However, if the length of the gate electrode is shortened to improve the performance of the field effect transistor, there is a problem that the formation of a resist pattern is apt to occur due to the resolution of the photoresist and the yield is lowered.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】[0009]
【発明が解決しようとする課題】電界効果トランジスタ
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。Means for improving the performance of a field effect transistor include reducing the capacitance between a gate electrode and a source electrode and reducing the capacitance between a gate electrode and a drain electrode. Therefore, as shown in FIG. 5, in the case of a gate electrode 19a having a mushroom shape,
The insulating film 16 between a part of the gate electrode 19a (here, referred to as a cap for convenience) and the GaAs substrate 10 was removed by etching.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１０】しかし、絶縁膜１６のエッチングレートを
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電界効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。[0010] However, it is difficult to control the etching rate of the insulating film 16, and if the etching amount varies, the parasitic capacitance value also changes. As a result, the performance of the field effect transistor also varies. Further, when the insulating film is completely removed by etching, the GaAs substrate 1
0 is removed to the insulating film on the surface of GaAs.
Since the s-substrate is exposed to the atmosphere, it is susceptible to the influence of surface levels and the like, which causes a problem that adversely affects the performance of the transistor.
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１８】[0018]
【発明の実施の形態】以下、この発明の実施の形態につ
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電界効果
型トランジスタに適用したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 and 2 are cross-sectional views illustrating a manufacturing method according to an embodiment of the present invention step by step. This embodiment is applied to a field effect transistor using a GaAs epitaxial substrate as a typical example of a compound semiconductor.
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Correction target item name] 0029
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２９】また、上記絶縁膜５としては、ＳｉＯ2膜
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。Further, Examples of the insulating film 5, SiN film other than SiO 2 film, a SiO 2 film, SrTiO 3 film, PZ
A T film or a BaTiO 3 film may be used.
Claims (4)
部が露出した開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の開口部が露出するようにフォトレジストパ
ターンを形成する工程と、このフォトレジストパターン
を介して前記絶縁膜と密着力が弱く且つ化合物半導体と
固相反応が生じる金属膜を堆積する工程と、前記絶縁膜
上の金属膜を除去し、少なくとも化合物半導体基板上の
みに金属電極を形成することを特徴とする電界効果型半
導体装置の製造方法。Forming an insulating film on a surface of a semiconductor substrate, the insulating film having an opening in which a part of the semiconductor substrate is exposed;
Forming a photoresist pattern so that an opening of the insulating film is exposed; and depositing a metal film having a weak adhesion with the insulating film and causing a solid-phase reaction with the compound semiconductor through the photoresist pattern. And removing the metal film on the insulating film and forming a metal electrode only on at least the compound semiconductor substrate.
Ａｓ基板上にヘテロ構造の半導体層が形成されている基
板或いはＧａＮ基板のうちのどれかであることを特徴と
する請求項１に記載の電界効果型半導体装置。2. The method according to claim 1, wherein the semiconductor substrate is a GaAs substrate,
2. The field effect semiconductor device according to claim 1, wherein the substrate is one of a substrate in which a semiconductor layer having a heterostructure is formed on an As substrate and a GaN substrate.
ＳｒＴｉＯ3 膜、ＰＺＴ膜或いはＢａＴｉＯ3 膜のうち
のどれかであることを特徴とする請求項１又は２に記載
の電界効果型半導体装置。3. The method according to claim 1, wherein the insulating film is a SiN film, a SiO 2 film,
3. The field-effect semiconductor device according to claim 1, wherein the device is one of a SrTiO 3 film, a PZT film, and a BaTiO 3 film.
含むことを特徴とする請求項１、２又は３に記載の電界
効果型半導体装置。4. The field effect semiconductor device according to claim 1, wherein said metal film contains platinum or palladium.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901897A JPH11135519A (en) | 1997-10-30 | 1997-10-30 | Manufacture of field-effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901897A JPH11135519A (en) | 1997-10-30 | 1997-10-30 | Manufacture of field-effect semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135519A true JPH11135519A (en) | 1999-05-21 |
Family
ID=17867172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29901897A Pending JPH11135519A (en) | 1997-10-30 | 1997-10-30 | Manufacture of field-effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135519A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193005A (en) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | Manufacturing method of semiconductor device |
-
1997
- 1997-10-30 JP JP29901897A patent/JPH11135519A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193005A (en) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | Manufacturing method of semiconductor device |
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