JPH11103026A - 交差点ｄｒａｍセルとその処理工程 - Google Patents

Abstract

(57)【要約】 【課題】 最小寸法でかつ基板からのノイズの影響を受
けない交差点メモリ・セルとその製造法を提供する。 【解決手段】 ＤＲＡＭ交差点メモリ・セル１８００
は、半導体部材の直立部分５０２または溝分離部材６０
２により他のセルから電気的に分離された柱状体の中に
垂直に配置されたパス・トランジスタを形成する。小室
１００２が直立部分５０２の中に下方に延長される。添
加不純物がビット線路７０４から側壁１００４の頂部部
分１８０４の中に拡散し、一方のソース／ドレイン電極
を形成する。ワード線路１１０２の一部分が小室の中で
下方に延長され、トランジスタのゲートを形成する。ゲ
ート誘電体はＳｉＯ₂ の層１０１０である。他方のソー
ス／ドレイン電極１８０８は、蓄積ノード部材１５０２
から小室の底部壁１００６の中に拡散する添加不純物に
より形成される。チャンネル領域はゲートに隣接する側
壁１００４により形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全体的にいえば、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）セル・デバイスに関する。さらに詳細にいえば本発
明は、基板の中のノイズからビット線路をまた分離する
ようにして、このようなデバイスの中に交差点メモリ・
セルを作成することに関する。

【０００２】

【発明が解決しようとする課題】集積回路の製造は、通
常、数百個の個別の製造段階または処理工程段階を有し
ている。このことは、ＤＲＡＭについては特にそうであ
る。このような多数の操作を一般化することはいずれも
必然的に細部を詳細に定めることが省略されことになる
が、ＩＣの製造段階は通常４つの主要な段階に区分され
る。すなわち、シリコンのような半導体部材の未完成の
ウエハを用意する段階と、要求された回路を含む多数個
のチップを作成するために未完成のウエハに処理を行う
段階と、個々のチップをパッケージする段階と、初期に
故障するチップを排除するためにパッケージされたチッ
プに高い温度および高い電圧の動作条件を加える段階、
すなわちバーン・イン・テストを実行する段階とであ
る。この最後の段階は、信頼性を保証するのに役立つ。

【０００３】次の製造工程段階にさらに進むことができ
る良好な電気的チップであることを確認するために、電
気的機能検査とパラメータ検査が、処理工程の期間中お
よび処理工程の後におよびバーン・インの後に行われ
る。ＤＲＡＭ回路の第１の電気的検査は、レーザ・プロ
ーブとして知られている検査である。この用語は、冗長
回路の中でヒューズをレーザで焼き切ることにより修復
することができる回路を判定するために実行される電気
的機能検査を指すのに用いられる。ＤＲＡＭ回路の第２
の電気的検査は、多重プローブ検査として知られている
検査である。この検査はそれぞれのチップに多数個のプ
ローブを適用し、パッケージの前にチップの機能とパラ
メータを決定する。最後の電気的検査はチップの動作可
能性を確認する検査であり、そしてこの検査を用いてス
ピードのようなパラメータでもってそれらの分類を行
う。

【０００４】技術が進歩すると共に、ＤＲＡＭは情報は
さらに大量のビットを記憶すること、および記憶された
情報の１ビット当たりの消費電力を小さくすること、お
よび半導体チップの上で記憶されたビットが占める面積
領域がさらに小さい個別のメモリ・セルを備えることが
必要である。メモリ・セルの理論的な最小限界は、チッ
プに関する特性寸法の２乗の４倍、すなわちＦを最小特
性寸法として４Ｆ² 、である。この特性寸法は電気導線
または配線の最小幅であり、そしてチップの上での配線
の間の最小間隔である。セルのおのおのは、１個のパス
・トランジスタと１個の蓄積コンデンサとを有する。

【０００５】この形式の最小寸法を達成したメモリ・セ
ルは、交差点セルとして知られているメモリ・セルであ
る。このセルは、１個のワード線路とビット線路とが相
互に交差する点のセルのアレイで設置されることからそ
の名称が付けられている。交差点セルは多重化されたビ
ット線路の構成よりはむしろ、開放ビット線路設計方式
を用いている。

【０００６】開放ビット線路設計方式に付随する１つの
問題点は、有害な基板ノイズがビット線路に結合して入
ってくることである。このノイズは、ビット線路と基板
との間に形成されるＰＮ接合を通しての静電容量的な結
合により、基板電位の変動の影響を受けることにより生
ずる。多重化されたビット線路の設計方式では、２個の
ビット線路、すなわち１個のトルー線路と１個のレファ
レンス線路、を有することにより、そして相互に並行し
て動作することにより、この問題点を回避することがで
きる。両方のビット線路にノイズが存在し、そして両方
の線路からノイズを等分に除去することができる。けれ
ども開放ビット線路設計方式では基板のノイズの問題点
は本質的であり、セルの中のビットを誤って読み出す原
因となることがある。ノイズのこの問題点は、開放ビッ
ト線路設計方式を用いることに対して重大な障害として
残っている。

【０００７】また別の問題点は、交差点セルを作成する
のに多数個のマスクが必要であることである。セルを作
成するのに必要なマスクの数は、デバイスを作成するの
に必要な処理工程段階の数に影響する。１個のマスクで
も減らすことができれば、それは処理工程から数個の処
理工程段階を減らすことができる。１個の特定の交差点
セルは、セルの処理工程を完了するのに５個のマスクを
必要とする。

【０００８】

【課題を解決するための手段】本発明により、半導体部
材の直立した部分の中で下方にエッチングすることによ
り作成された小室、または溝分離構造体によって他のセ
ルから分離された柱状体、の中およびまわりに垂直型の
パス・トランジスタを作成することにより、これらおよ
び他の問題点が解決される。本発明に従い、直立部分の
頂部および直立部分の底部の基板に、ビット線路および
ワード線路の接続体が配置される。ビット線路と基板と
の間にパス・トランジスタのチャンネル領域を垂直に作
成することにより、ビット線路と基板との間の静電容量
的結合が大幅に小さくなる。

【０００９】パス・トランジスタとコンデンサ部分の特
定の配置により、そしてステップ被覆が良好でない沈着
工程段階を故意に用いることにより、得られるセルをパ
ターンに作成するのに必要なマスクの数を４個にまで少
なくすることができる。これらの４個のマスクはそれぞ
れ、活性領域と、ビット線路と、ワード線路と、蓄積ノ
ードとをパターンに作成するのに用いられるマスクであ
る。

【００１０】特に、ダイナミック・ランダム・アクセス
・メモリ・セルは、基板から直立し、および基板から直
立した半導体部材の他の同様な部分から電気的に分離さ
れた、半導体部材の部分を有する。この直立した部分は
小室を含んでいる。この小室は、側壁と、底部壁と、側
壁の頂部の間の頂部に対する開口部とを有する。ビット
線路は側壁の頂部に接続される。ＭＯＳトランジスタの
ソース／ドレイン端子の一方の端子を形成するために、
ビット線路の添加不純物が側壁の頂部の中に拡散され
る。

【００１１】ワード線路で作成されるゲート電極は小室
の中で下方に延長され、そしてＭＯＳトランジスタのゲ
ートを形成するために側壁から電気的に分離される。ゲ
ートに隣接する側壁の部分は、ＭＯＳトランジスタのチ
ャンネルを形成する。

【００１２】蓄積電極は小室の中で下方に延長され、そ
して底部壁の下の半導体部材部分に電気的に接続され
る。ソース／ドレイン電極の他方の電極を形成するため
に、蓄積ノードの添加不純物が底部壁の半導体部材の中
に拡散される。蓄積電極は開口部の上に延長される。

【００１３】

【発明の実施の形態】図１のＤＲＡＭデバイスは、基板
１０２の中または上に作成されたメモリ・セルのアレイ
１００を有する。基板１０２はその上側表面に、ワード
線路１０４、１０６および１０８と、ビット線路１１
０、１１２および１１４とを有する。図には３個のワー
ド線路と３個のビット線路だけが示されているが、通常
のＤＲＡＭデバイスはメモリ・セルのそれぞれのアレイ
の上に複数個のワード線路および複数個のビット線路を
有するであろう。交差点のアレイにおいて、ワード線路
のおのおのとビット線路のおのおのとの交差点にメモリ
・セルが生ずる。

【００１４】ワード線路１０４、１０６および１０８は
相互に事実上平行に延長されており、そしてビット線路
１１０、１１２および１１４は相互に事実上平行に延長
されている。これらのワード線路とビット線路とは、事
実上垂直に延長されている。ワード線路のおのおのは実
質的に一定の寸法Ｆの幅を有し、そして同じ一定の寸法
Ｆの間隔距離だけ相互に離れている。ビット線路のおの
おのもまた実質的に一定の寸法Ｆの幅を有し、そして同
じ一定の寸法Ｆの間隔距離だけ相互に離れている。一定
の寸法Ｆはまた、メモリ・デバイスの処理工程すなわち
製造工程に対する最小特性寸法を表す。

【００１５】点線で外形が示された四角形１２０は、交
差点アレイ１００のメモリ・セルのおのおのに割り当て
られた基板１０２の平面領域を示している。この構成体
では、メモリ・セルのおのおのの周縁は隣接するメモリ
・セルの周縁と接触しており、それによりメモリ・セル
・アレイの基板の上側表面が覆われている。したがっ
て、メモリ・セルのおのおのの面積領域は４Ｆ² で表さ
れる。ここで、Ｆは前記で説明した一定の寸法である。
もしこの最小面積領域のメモリ・セルを実施して実際に
ＤＲＡＭデバイスを作成することができるならば、その
時にはメモリ・セルは理論的限界を達成している。

【００１６】図２に示されているように、１個の積層さ
れたコンデンサ・メモリ・セル２００を交差点セル・ア
レイに用いることができる。セル２００は、シリコンの
ような半導体部材の基板２０２の中および上に作成され
る。ＬＯＣＯＳ絶縁体部材２０３はセルの活性領域を定
め、そしてセル２００を他のセルから電気的に絶縁す
る。ビット線路２０４はＬＯＣＯＳ部材２０３の上に延
長されていて、ＭＯＳトランジスタのソース／ドレイン
電極２０６の一方の電極と電気的に接触する。電極２０
６は正方形または円形であり、したがって図には２箇所
に電極部分が示されている。

【００１７】１個のワード線路の２つの部分２０８およ
び２１０はまた、基板２０２の上側表面にわたっておよ
び基板の中で下方に延長されている。これらの２つの部
分２０８および２１０は１個のワード線路の部分であ
り、そして基板の中で下方に延長された正方形または円
形の構造体であり、その垂直横断面図では２つの部分と
して示されている。２つの部分２０８および２１０は絶
縁体部材２１２で取り囲まれており、そしてこの絶縁体
部材２１２は、面積領域２１４および２１６において、
ワード線路部分２０８および２１０と基板２０２との間
の誘電体部材としての役割を果たす。このように構成さ
れることにより、ワード線路部分２０８および２１０は
ＭＯＳトランジスタの１個または複数個のゲートを形成
する。基板部材の２１８および２２０の体積部分は誘電
体部材２１４および２１６に対し部分２０８および２１
０とは反対側にあり、したがって２１８および２２０の
体積部分はＭＯＳトランジスタのチャンネル領域を形成
する。このチャンネル領域はまた正方形または円形であ
り、垂直横断面図では２つの部分として示されている。

【００１８】蓄積電極２２２はワード線路部分２０８と
２１０との間の空間の中で下方に延長され、そして基板
部材の一部分２２４と電気的に接触し、それによりＭＯ
Ｓトランジスタのソース／ドレイン電極の他方の電極が
形成される。この蓄積電極は、基板２０２の頂部の上と
ワード線路およびビット線路２０４の上に延長される。
蓄積電極の頂部は誘電体部材２２６およびプレート電極
２２８で被覆され、それにより蓄積コンデンサが形成さ
れる。このコンデンサは王冠の形状を有し、そして下方
に配置されるパス・トランジスタのゲートの上に積層さ
れる。蓄積コンデンサは、ビット線路を通しておよびワ
ード線路の制御の下でトランジスタを通して、電荷を蓄
積する。

【００１９】ソース／ドレイン電極２０６の一方の電極
はビット線路部材２０４からの拡散により形成され、そ
してソース／ドレイン電極２２４の他方の電極は蓄積コ
ンデンサ部材２２２からの拡散により形成される。

【００２０】セル２００は、おおよそ次の処理工程によ
り作成される。第１マスクを用いて、活性領域および分
離領域が作成される。導電体部材を沈着し、そしてそれ
を第２マスクを用いてパターンに作成し、そして導電体
部材にエッチングを行って、ビット線路が作成される。
層間絶縁体部材を沈着する。第３マスクを用いることに
より、層間絶縁体部材とビット線路とを貫通する開口部
が基板の中に作成される。ＳｉＯ₂ からゲート誘電体部
材を成長させる。階段部分の被覆が良好でないという結
果を生ずる工程段階を故意に用いて、トランジスタのた
めのゲート部材を沈着する。トランジスタのためのゲー
ト部材に対しエッチング・バックを行う。溝の底部のゲ
ート部材を貫通してホールが作成される時、エッチング
が停止される。導電体部材を沈着し、そして第４マスク
を用いてそれをパターンに作成し、そして導電体部材に
エッチングを行って、ワード線路が作成される。

【００２１】階段部分の被覆が良好でないという結果を
生ずる工程段階を故意に用いて、層間絶縁体部材を沈着
する。層間絶縁体部材に対しエッチング・バックを行
い、溝の底部の絶縁体部材を貫通してホールが作成され
る時、エッチングが停止される。導電体部材を沈着し、
そして第５マスクを用いてそれをパターンに作成し、そ
してこの部材にエッチングを行って、蓄積電極または蓄
積ノードが作成される。蓄積ノードの上にコンデンサ誘
電体が作成され、そしてプレート部材が沈着される。

【００２２】要請される任意の構成の蓄積コンデンサを
本発明と共に用いることができる。例えば、コンデンサ
は王冠の形状を有することができ、またはヒレを有する
ことができる。

【００２３】このメモリ・セルに付随する問題点は２つ
ある。すなわち、基板からビット線路の中に電気的ノイ
ズが結合する問題点、およびセルを作成するのに必要な
マスクの数の問題点である。電気的ノイズは通常基板の
中で発生し、そしてソース／ドレイン電極２０６と基板
２０２との間のＰＮ接合を通してビット線路の中に結合
する。製造工程におけるマスクの数を減らすためのいく
つかの最近の試みでは、５個のマスクを同じにすること
ができるが、活性領域の位置を定めおよびビット線路と
ワード線路との交点の位置に溝を作成するために、２回
のリソグラフィ処理工程が必要であった。

【００２４】図３に示されているように、本発明のメモ
リ・アレイ３００は、ビット線路３０４、３０６、３０
８および３１０およびワード線路３１２、３１４、３１
６および３１８を備えた基板３０２を有する。図１の場
合と同様に、ワード線路は相互に平行であり、そしてビ
ット線路は相互に平行であり、そしてワード線路はビッ
ト線路に垂直である。またワード線路およびビット線路
の幅は実質的に一定の寸法Ｆを有し、および線路の相互
の間隔距離は同じ一定の寸法Ｆである。寸法Ｆは最小特
性寸法を表す。

【００２５】点線の外形で示されたセル３２０のような
メモリ・セルが、ワード線路とビット線路のおのおのの
交点に生ずる。セル３２０のようなメモリ・セルのおの
おのは、蓄積ノード３２２を有する。この実施例では、
蓄積ノード３２２平面図で正方形の形状を有し、そして
特性寸法の２乗すなわちＦ² によって計算される面積領
域を有する。蓄積ノード３２２の下には、おのおののセ
ルに対し垂直に構成されたパス・トランジスタが配置さ
れる。垂直に構成されたパス・トランジスタは、その頂
部でビット線路に接続され、およびその底部で蓄積ノー
ドに接続される。

【００２６】３２０のようなセルのおのおのには、直立
した部分３２４が生ずる。図３では、この直立した部分
３２４は円形の形状を有するとして示されている。この
直立した部分３２４の中で下方に小室が延長されて配置
される。この小室により、トランジスタの底部から、上
にあるコンデンサ誘電体およびプレートまで、上方に延
長された蓄積ノードすなわち蓄積電極の一部分が得られ
る。

【００２７】点線の外形３２０、３３０、３４０および
３５０のおのおのは、それぞれのメモリ・セルのために
用意されそして用いることができる基板３０２上の面積
領域を表す。直立した部分３２５の面積領域はパス・ト
ランジスタを含み、一方面積領域３２０、３３０、３４
０および３５０は実質的にセル・コンデンサのために用
いることができる。したがってトランジスタのために必
要な面積領域はコンデンサのために必要な面積領域より
も小さく、そしてトランジスタはコンデンサの中央でか
つコンデンサの完全に下に配置される。

【００２８】図２に関連して説明したようにコンデンサ
のおのおのは、蓄積ノードと、誘電体部材の薄い層と、
プレート・ノードすなわち電極とを有する。図１に関連
して説明したようにセルのおのおのは、特性寸法の正方
形の実質的に４倍すなわち４Ｆ² として説明された面積
領域を占有する。メモリ・セルのおのおのの蓄積ノード
の縁は、面積領域３２０、３３０、３４０および３５０
の縁にまで完全には延長することができない。それはこ
れらの面積領域は相互に電気的に接触しないであろうか
らである。

【００２９】蓄積ノード３２２は実質的に特性寸法の大
きさを有し、そしてビット線路およびワード線路の沿っ
て実質的に特性寸法の距離だけ相互に離れている。誘電
体部材およびプレート部材は、それぞれのメモリ・セル
のコンデンサを実効的に電気的に相互に分離する。典型
的な場合、誘電体部材およびプレート部材の厚さは特性
寸法Ｆよりははるかに小さい。したがってそれぞれのコ
ンデンサは、基板の上で実質的にＦ² の面積領域を占有
する。

【００３０】図４から図１８までの図は、セル３２０の
ような１つのメモリ・セルを作成するのに用いられる工
程段階を説明した図である。

【００３１】図４に示されているように、基板３０２の
上にＳｉ₃ Ｎ₄ の層が沈着され、そしてレジスト部材４
０４で被覆される。第１マスクを用いてレジスト部材４
０４がパターンに作成され、そしてＳｉ₃ Ｎ₄ の長方形
のプラグ４０２が残るようにＳｉ₃ Ｎ₄ 部材に対してエ
ッチングが行われる。

【００３２】図５に示されているように、レジスト部材
が除去され、そしてプラグ４０２の下に半導体部材の直
立部分５０２が残るように基板３０２の半導体部材にエ
ッチングが行われる。この直立部分５０２の横断面は、
円形または正方形である。直立部分５０２はまた柱状体
として記述されることもある。直立部分の間の空間は、
溝または溝分離空間として記述されることもある。この
ことが作成されるべきメモリ・セルのおのおのに対して
行われ、したがって１個または複数個の交差点アレイが
作成されるべき基板の面積領域の上に、複数個のこのよ
うな直立部分５０２が配置されて存在する。次に、基板
の露出した上側表面および直立部分５０２の側面の上
に、ＳｉＯ₂ の絶縁体層５０４が成長される。

【００３３】図６に示されているように、基板の上にＳ
ｉＯ₂ の絶縁体層６０２を沈着することにより、直立部
分の間の空洞または溝分離空間が充填される。層６０２
はまた溝分離部材として記述されることもある。ＣＭＰ
のような方法により、上側表面が平坦にされる。このこ
とにより直立部分５０２は、下にある半導体基板部材を
通して以外は、相互には電気的に絶縁されるように作成
される。ここまでの処理工程は、柱状体の間の溝分離領
域の通常の作成工程の一部分である。

【００３４】図７に示されているように、Ｓｉ₃ Ｎ₄ の
プラグが除去され、そして残った構造体の上に不純物が
添加されたポリシリコンの層７０２が沈着される。次に
この構造体の上に、階段部分の被覆が良好でない工程段
階を故意に用いて抵抗率の小さな部材の層７０４が沈着
される。次にこの構造体がレジスト７０６で被覆され、
そしてマスクを用いてパターンに作成され、そして層７
０４および７０２にエッチングが行われて、ビット線路
が作成される。

【００３５】図８に示されているように、レジストが除
去され、そして溝８０４の底の不純物が添加されたポリ
シリコンを貫通する開口部８０２が作成されるまで、層
７０４および７０２にエッチング・バックが行われる。

【００３６】図９に示されているように、層７０４の上
に、階段部分の被覆が良好でない工程段階を故意に用い
てＳｉ₃ Ｎ₄ またはＳｉＯ₂ の層９０２が沈着される。
次に溝８０４の底の層９０２を貫通する開口部９０４が
作成されるまで、層９０２にエッチング・バックが行わ
れる。

【００３７】図１０に示されているように、小室１００
２を作成するために、溝８０４の底の開口部を通して直
立部分５０２の中の半導体部材にエッチングが行われ
る。小室１００２は、側壁１００４と、底部壁１００６
と、小室の頂部の開口部１００８とを有する。小室１０
０２はまた、溝として記述することもできる。次にＳｉ
Ｏ₂ のような絶縁体部材の層１０１０が小室の内部表面
の上に成長される。

【００３８】図１１に示されているように、不純物が添
加されたポリシリコンの層１１０２が層９０２の上に沈
着される。次に層１１０２の上に、階段部分の被覆が良
好でない工程段階を故意に用いて抵抗率の小さな部材の
層７０４が沈着される。次にレジスト部材の層１１０６
がこれらの層の上に沈着され、そしてマスクを用いてパ
ターンに作成され、そして層１１０２および１１０４に
エッチングが行われて、ワード線路が作成される。

【００３９】図１２に示されているように、レジストが
除去され、そして層１１０２および１１０４にエッチン
グ・バックが行われる。小室１００２の底部壁１００６
の位置における不純物が添加されたポリシリコンの層１
１０２と抵抗率の小さな部材層１００４とを貫通するホ
ール１２０２が作成される時、このエッチング・バック
が停止される。

【００４０】図１３に示されているように、他の層の上
に、階段部分の被覆が良好でない工程段階を故意に用い
てＳｉ₃ Ｎ₄ またはＳｉＯ₂ のような絶縁体部材の層１
３０２が沈着される。この層１３０２は小室の層を被覆
するが、小室１００２の底部壁１００６のホール１２０
２を充填することを避ける。

【００４１】図１４に示されているように、絶縁体層１
３０２の厚さを小さくするために、また別のエッチング
・バックが行われる。小室１００２の底部壁１００６の
ＳｉＯ₂ 層１０１０を貫通するホール１４０２が作成さ
れる時、このエッチングが停止される。このエッチング
を調整することにより、もし層間絶縁体１３０２に対し
てＳｉ₃ Ｎ₄ が用いられるならば、Ｓｉ₃ Ｎ₄ およびＳ
ｉＯ₂ に対するエッチング速度を同じにすることができ
る。

【００４２】ＤＲＡＭデバイスまたはチップに関するコ
ンデンサおよび他の回路を完成するための残りの処理工
程は、必要な時に実行することができる。

【００４３】図１５に示されているように、不純物が添
加されたポリシリコン部材１５０２で小室が充填され、
そしてビット線路７０４およびワード線路１１０２の頂
部表面の近傍のレベルまでエッチング・バックが行われ
る。

【００４４】図１６に示されているように、下にある層
の上に、ＴｉＮのような障壁金属の層１６０２が沈着さ
れる。層１６０２の上に、白金Ｐｔのような蓄積ノード
層１６０４が沈着される。次にＳｉＯ₂ の層１６０８が
沈着される。層１６０８は、蓄積ノード部材１６０４に
エッチングを行う際のハード・マスク部材としての役割
を果たす。次にレジスト１６１０の層が沈着され、そし
てマスクを用いて層１６１０がパターンに作成され、そ
してＳｉＯ₂ 部材の層１６０８にエッチングを行う際に
このパターンに作成された層１６１０が用いられる。

【００４５】図１７に示されているように、レジストの
層１６１０が除去され、そして次にＳｉＯ₂ 部材のパタ
ーンに作成された層１６０８をマスクとして用いて蓄積
ノードまたは電極部材１６０４にエッチングが行なわれ
て、必要な構造体が作成される。次にＳｉＯ₂ 部材の層
１６０８が除去される。その結果、残りの層の上に延長
された蓄積ノード部材１６０４のプラグ１７０２が残
る。

【００４６】図１８に示されているように、前記で説明
された処理工程段階により得られた交差点ＤＲＡＭメモ
リ・セル１８００により、いまは蓄積ノード部材１５０
２で充填された小室１００２の中およびまわりに、ＭＯ
Ｓパス・トランジスタ１８０２が作成される。小室側壁
の頂部１８０４の中にビット線路からの不純物が拡散
し、それのよりＭＯＳトランジスタのソース／ドレイン
電極の一方の電極が形成される。小室の中に下方に延長
されたワード線路の１つまたは複数個の部分は、ＭＯＳ
トランジスタのゲートを形成する。絶縁体部材の層１０
１０はＭＯＳトランジスタのゲート誘電体を形成し、そ
して小室の壁１００４の半導体部材はＭＯＳトランジス
タのチャンネルを形成する。蓄積ノード部材１５０２の
不純物は小室の底部壁の中の半導体部材の中に拡散し、
それによりソース／ドレイン電極１８０８の他方の電極
が形成される。

【００４７】付加的な段階を用いて必要な部材でコンデ
ンサ誘電体層１８５０が作成され、そして誘電体部材１
８５０の上にプレート部材１８６０が沈着される。誘電
体層１８５０は蓄積ノード１７０２を被覆し、そしてプ
レート電極１８６０は誘電体層１８５０を被覆する。１
つの蓄積ノード１７０２と誘電体層１８５０とプレート
１８６０とを有する１個のコンデンサは、基板の上で実
質的にＦ² の面積領域を占有するように広がっている。

【００４８】必要な時、コンデンサを図示されたのとは
異なった形状に構成し、他の幾何学的形状および他の面
積領域を有するように構成することができる。例えば、
蓄積ノードを垂直型に配置し、いわゆる王冠またはひれ
付きの形状にすることができる。蓄積ノードはまた、ワ
ード線路とビット線路の間の面積領域を越えて横方向に
延長され、Ｆ² よりも大きな面積領域を占めることがで
きる。これらの変更実施例およびその他の変更実施例
は、本発明の範囲内に包含される。

【００４９】この構造体では、ビット線路７０４と基板
３０２の間に形成される全静電容量は、従来のセルの全
静電容量に比べて非常に小さくなる。寄生静電容量は２
つの主要な因子により生ずる。すなわち第１の因子は、
ビット線路と基板との間のＰＮ接合における欠乏領域の
静電容量Ｃ１であり、第２の因子は、トランジスタのゲ
ートと基板との間の静電容量Ｃ２とトランジスタのゲー
トとビット線路との間の静電容量Ｃ３とを直列接続した
静電容量である。

【００５０】第１成分のＣ１静電容量は無視できる程に
小さい。それは、ビット線路と基板との間の欠乏領域の
幅が先行技術のセルの幅に比べて大きいからである。こ
れは、トランジスタのゲートと溝分離領域６０２との間
の、ほぼ線１８１０にまで下方に延長された完全に欠乏
した領域により、結果として生ずる。すなわち、ほぼ点
線１８１０にまで下方に延長された半導体部材の直立部
分５０２のチャンネル領域または側壁１００４により、
欠乏領域が形成される。

【００５１】これらの効果により、ビット線路と基板と
の間の寄生静電容量は非常に小さく、そしてビット線路
の電位は基板のノイズにより影響を受けない。したがっ
てこの構造体により、実効的に開放したビット線路の設
計方式が得られる。

【００５２】また説明された処理工程段階は、４個のマ
スクだけを用いている。すなわち、活性領域と、ビット
線路と、ワード線路と、蓄積ノードとを定めるマスクが
用いられている。このことにより、セルまたはＭＯＳト
ランジスタおよびコンデンサの作成のコストを、２０パ
ーセント減少させることが達成された。

【００５３】前記で具体的に説明された以外の場合につ
いても、本発明を応用することができる。例えば、説明
された部材の代わりに、必要に応じて他の部材を用いる
ことができる。ＭＯＳトランジスタの電極、ノードおよ
び他のエレメントやコンデンサの寸法は、本発明の範囲
内において、必要に応じて選定することができる。ＭＯ
Ｓトランジスタのチャンネルの長さは、小室または直立
部分の中の溝または柱状体の高さを選択することによ
り、必要に応じて選定することができる。チャンネルの
幅は、小室の内法の直径を選択することにより選定する
ことができる。それは、小室の内法の直径はその周囲長
を決定するからである。チャンネルの深さは、小室壁の
厚さを選定することにより選択することができる。

【００５４】以上の説明に関して更に以下の項を開示す
る。 （１）（イ） 半導体部材の基板を備える段階と、
（ロ） 電気的に相互に分離した半導体部材の直立した
部分を基板の上に作成する段階と、（ハ） 直立した部
分の中にＭＯＳトランジスタのソース／ドレイン端子の
一方の端子を作成するために１つの直立部分の頂部壁に
ビット線路を接続する段階と、（ニ） 小室の頂部に開
口部を有しおよび側壁と底部壁を有する小室を作成する
段階を含み、１個の直立した部分の中に下方に延長され
た小室を作成する段階と、（ホ） ゲートに隣接する側
壁の中に生ずるＭＯＳトランジスタのチャンネル領域が
結果として得られるＭＯＳトランジスタのゲートを提供
するために、側壁に沿って小室の中にワード線路を作成
する段階と、（ヘ） 底部部分の中にＭＯＳトランジス
タのソース／ドレイン端子の他方の端子を作成する段階
を含み、１個の直立した部分の底部部分に電気的に接続
された蓄積電極でもって小室の残りの部分を充填する段
階と、を有するダイナミック・ランダム・アクセス・メ
モリ・セルの処理工程。

【００５５】（２）（イ） セルのための半導体部材の
活性領域を作成するために、半導体部材の基板を第１マ
スクを用いてパターンに作成する段階と、（ロ） 基板
の上に備えられたビット線路を第２マスクを用いてパタ
ーンに作成する段階と、（ハ） 基板の上に備えられた
ワード線路を第３マスクを用いてパターンに作成する段
階と、（ニ） 基板の上に備えられた蓄積ノードを第４
マスクを用いてパターンに作成する段階と、を有する複
数個のメモリ・セルを備えたＤＲＡＭデバイスを製造す
る処理工程。

【００５６】（３）（イ） 頂部表面を備えた半導体部
材の基板と、（ロ） 基板の表面上に備えられたワード
線路のアレイであって、前記ワード線路が相互に事実上
平行に配置され、および前記ワード線路のおのおのが実
質的に一定の幅を有し、および前記ワード線路が相互に
実質的に一定の寸法だけ離れて配置された、前記ワード
線路のアレイと、（ハ） 基板の表面上に備えられたビ
ット線路のアレイであって、前記ビット線路が相互に事
実上平行でかつワード線路に事実上垂直に配置され、お
よび前記ビット線路のおのおのが実質的に一定の寸法の
幅を実質的に有し、および前記ビット線路が相互に実質
的に一定の寸法だけ離れて配置された、前記ビット線路
のアレイと、（ニ） ワード線路とビット線路との交点
におのおのが配置された複数個のメモリ・セルであっ
て、前記メモリ・セルのおのおのが（ｉ） 隣接するメ
モリ・セルから電気的に分離された直立した半導体部材
の一部分であって、前記直立した部分が小室を含み、お
よび前記小室が側壁と、底部壁と、側壁の頂部の間の小
室の頂部に開口部とを有する、前記直立した半導体部材
の一部分と、（ｉｉ） ＭＯＳトランジスタのソース／
ドレイン端子の一方の端子を形成するために、側壁の頂
部に延長されおよび側壁の頂部に電気的に接続された１
個のビット線路の一部分と、（ｉｉｉ） ＭＯＳトラン
ジスタのチャンネル領域を形成するゲートに隣接した側
壁部分でＭＯＳトランジスタのゲートを形成するため
に、小室の中に延長されおよび側壁から電気的に分離さ
れた１個のワード線路の一部分と、（ｉｖ） ＭＯＳト
ランジスタのソース／ドレイン端子の他方の端子を形成
する底部壁の下の半導体部材部分と、（ｖ） 小室の中
に下方に延長され、および底部壁の下の半導体部材部分
と電気的に接続され、およびビット線路およびワード線
路の上に延長された、蓄積電極と、を有する、前記メモ
リ・セルと、を有する、ダイナミック・ランダム・アク
セス・メモリ・デバイス。

【００５７】（４） 第３項記載のデバイスにおいて、
小室のまわりに１個のトランジスタを形成するための側
壁が円形である、前記デバイス。 （５） 第３項記載のデバイスにおいて、トランジスタ
が垂直型である、前記デバイス。 （６） 第３項記載のデバイスにおいて、直立部分が実
質的に一定の寸法の直径を有する、前記デバイス。

【００５８】（７） 第３項記載のデバイスにおいて、
直立部分が基板から十分に大きな距離だけ延長されてい
て、それによりソース／ドレイン端子の他方の端子が前
記直立部分の中に配置されたままである、前記デバイ
ス。 （８） 第３項記載のデバイスにおいて、直立部分が溝
分離体により他の部分から電気的に分離される、前記デ
バイス。 （９） 第３項記載のデバイスにおいて、側壁の頂部が
ビット線路とワード線路よりも下にある、前記デバイ
ス。

【００５９】（１０） 第３項記載のデバイスにおい
て、側壁の厚さがチャンネル領域の深さを決定する、前
記デバイス。 （１１）（イ） 基板と、（ロ） 基板の上で溝分離構
造体により横方向に相互に分離された複数個の直立部分
と、（ハ） 直立部分のおのおのの中に形成されたパス
・トランジスタと、（ニ） 直立部分のおのおのの位置
に形成されたコンデンサと、を有する、ＤＲＡＭデバイ
ス。

【００６０】（１２）（イ） 頂部表面を備えた半導体
部材の基板と、（ロ） 基板の表面の上に備えられたワ
ード線路のアレイであって、前記ワード線路が相互に事
実上平行に配置され、および前記ワード線路のおのおの
が実質的に一定の幅を有し、および前記ワード線路が相
互に実質的に一定の寸法だけ離れて配置された、前記ワ
ード線路のアレイと、（ハ） 基板の表面の上に備えら
れたビット線路のアレイであって、前記ビット線路が相
互に事実上平行にかつワード線路に事実上垂直に配置さ
れ、および前記ビット線路のおのおのが実質的に一定の
寸法の幅を実質的に有し、および前記ビット線路が相互
に実質的に一定の寸法だけ離れて配置された、前記ビッ
ト線路のアレイと、（ニ） ワード線路とビット線路と
の交点におのおのが配置された複数個のメモリ・セルで
あって、メモリ・セルのおのおのがパス・トランジスタ
およびコンデンサを有し、およびメモリ・セルのおのお
のが基板の上で一定の寸法の正方形の実質的に４倍の面
積領域を占有する、前記複数個のメモリ・セルと、を有
するＤＲＡＭデバイス。

【００６１】（１３） 第１２項記載のデバイスにおい
て、パス・トランジスタが基板の上で一定の寸法に実質
的に一定の寸法が乗算された面積領域を占有する、前記
デバイス。

【００６２】（１４）（イ） 基板から直立した半導体
部材の一部分であって、前記半導体部材の一部分が基板
から直立した半導体部材の他の部分から電気的に分離さ
れ、および前記直立した部分が小室を含み、および前記
小室が側壁と、底部壁と、側壁の頂部の間の小室の頂部
に開口部とを有する、前記直立した半導体部材の一部分
と、（ロ） ＭＯＳトランジスタのソース／ドレイン端
子の一方の端子を形成する側壁の頂部と、（ハ） ＭＯ
Ｓトランジスタのチャンネル領域を形成するゲートに隣
接した側壁部分でＭＯＳトランジスタのゲートを形成す
るために、小室の中に延長されおよび側壁から電気的に
分離されたゲート電極と、（ニ） ＭＯＳトランジスタ
のソース／ドレイン端子の他方の端子を形成する底部壁
の下の半導体部材部分と、（ホ） 小室の中に下方に延
長され、および底部壁の下の半導体部材部分と電気的に
接続され、および開口部の上に延長された、蓄積電極
と、を有する、ダイナミック・ランダム・アクセス・メ
モリ・セル。

【００６３】（１５） ＤＲＡＭ交差点メモリ・セル１
８００は、半導体部材の直立部分５０２または溝分離部
材６０２により他のセルから電気的に分離された柱状体
の中に垂直に配置されたパス・トランジスタを形成す
る。小室１００２が直立部分５０２の中に下方に延長さ
れる。添加不純物がビット線路７０４から側壁１００４
の頂部部分１８０４の中に拡散し、それによりソース／
ドレイン電極の一方の電極が形成される。ワード線路１
１０２の一部分が小室の中で下方に延長され、それによ
りトランジスタのゲートが形成される。ゲート誘電体は
ＳｉＯ₂ の層１０１０である。他方のソース／ドレイン
電極１８０８は、蓄積ノード部材１５０２から小室の底
部壁１００６の中に拡散する添加不純物により形成され
る。チャンネル領域はゲートに隣接する側壁１００４に
より形成される。

【図面の簡単な説明】

【図１】メモリ・セルの交差点アレイを示したダイナミ
ック・ランダム・アクセス・メモリ・デバイスの平面
図。

【図２】１個の積層されたコンデンサ・ダイナミック・
メモリ・セルの垂直横断面図。

【図３】本発明によるメモリ・セルの交差点アレイの平
面図。

【図４】製造の第１段階における図３のアレイの中の１
個のメモリ・セルの垂直横断面図。

【図５】製造の次の段階における図４のメモリ・セルの
垂直横断面図。

【図６】製造の次の段階における図５のメモリ・セルの
垂直横断面図。

【図７】製造の次の段階における図６のメモリ・セルの
垂直横断面図。

【図８】製造の次の段階における図７のメモリ・セルの
垂直横断面図。

【図９】製造の次の段階における図８のメモリ・セルの
垂直横断面図。

【図１０】製造の次の段階における図９のメモリ・セル
の垂直横断面図。

【図１１】製造の次の段階における図１０のメモリ・セ
ルの垂直横断面図。

【図１２】製造の次の段階における図１１のメモリ・セ
ルの垂直横断面図。

【図１３】製造の次の段階における図１２のメモリ・セ
ルの垂直横断面図。

【図１４】製造の次の段階における図１３のメモリ・セ
ルの垂直横断面図。

【図１５】製造の次の段階における図１４のメモリ・セ
ルの垂直横断面図。

【図１６】製造の次の段階における図１５のメモリ・セ
ルの垂直横断面図。

【図１７】製造の次の段階における図１６のメモリ・セ
ルの垂直横断面図。

【図１８】容量的結合を示す図１７のメモリ・セルの垂
直横断面図。

【符号の説明】

１００、３００、１８００ 交差点メモリ・セル ３０２ 基板 ５０２ 半導体部材の直立部分 １０４、１０６、１０８、２０８、２１０、３１２、３
１４、３１６、３１８ワード線路 １１０、１１２、１１４、２０４、３０４、３０６、３
０８、３１０、７０４ビット線路 ２０６、７０４ ソース／ドレイン端子の一方の端子 １８０８ ソース／ドレイン端子の他方の端子 １００２ 小室

Claims (2)

【特許請求の範囲】
1. 【請求項１】（イ） 半導体部材の基板を備える段階
   と、（ロ） 電気的に相互に分離した半導体部材の直立
   した部分を基板の上に作成する段階と、（ハ） 直立し
   た部分の中にＭＯＳトランジスタのソース／ドレイン端
   子の一方の端子を作成するために１つの直立部分の頂部
   壁にビット線路を接続する段階と、（ニ） 小室の頂部
   に開口部を有しおよび側壁と底部壁を有する小室を作成
   する段階を含み、１個の直立した部分の中に下方に延長
   された小室を作成する段階と、（ホ） ゲートに隣接す
   る側壁の中に生ずるＭＯＳトランジスタのチャンネル領
   域が結果として得られるＭＯＳトランジスタのゲートを
   提供するために、側壁に沿って小室の中にワード線路を
   作成する段階と、（ヘ） 底部部分の中にＭＯＳトラン
   ジスタのソース／ドレイン端子の他方の端子を作成する
   段階を含み、１個の直立した部分の底部部分に電気的に
   接続された蓄積電極でもって小室の残りの部分を充填す
   る段階と、を有するダイナミック・ランダム・アクセス
   ・メモリ・セルの処理工程。
2. 【請求項２】（イ） 頂部表面を備えた半導体部材の基
   板と、（ロ） 基板の表面上に備えられたワード線路の
   アレイであって、前記ワード線路が相互に事実上平行に
   配置され、および前記ワード線路のおのおのが実質的に
   一定の幅を有し、および前記ワード線路が相互に実質的
   に一定の寸法だけ離れて配置された、前記ワード線路の
   アレイと、（ハ） 基板の表面上に備えられたビット線
   路のアレイであって、前記ビット線路が相互に事実上平
   行でかつワード線路に事実上垂直に配置され、および前
   記ビット線路のおのおのが実質的に一定の寸法の幅を実
   質的に有し、および前記ビット線路が相互に実質的に一
   定の寸法だけ離れて配置された、前記ビット線路のアレ
   イと、（ニ） ワード線路とビット線路との交点におの
   おのが配置された複数個のメモリ・セルであって、前記
   メモリ・セルのおのおのが（ｉ） 隣接するメモリ・セ
   ルから電気的に分離された直立した半導体部材の一部分
   であって、前記直立した部分が小室を含み、および前記
   小室が側壁と、底部壁と、側壁の頂部の間の小室の頂部
   に開口部とを有する、前記直立した半導体部材の一部分
   と、（ｉｉ） ＭＯＳトランジスタのソース／ドレイン
   端子の一方の端子を形成するために、側壁の頂部に延長
   されおよび側壁の頂部に電気的に接続された１個のビッ
   ト線路の一部分と、（ｉｉｉ） ＭＯＳトランジスタの
   チャンネル領域を形成するゲートに隣接した側壁部分で
   ＭＯＳトランジスタのゲートを形成するために、小室の
   中に延長されおよび側壁から電気的に分離された１個の
   ワード線路の一部分と、（ｉｖ） ＭＯＳトランジスタ
   のソース／ドレイン端子の他方の端子を形成する底部壁
   の下の半導体部材部分と、（ｖ） 小室の中で下方に延
   長され、および底部壁の下の半導体部材部分と電気的に
   接続され、およびビット線路およびワード線路の上に延
   長された、蓄積電極と、を有する、前記メモリ・セル
   と、を有する、ダイナミック・ランダム・アクセス・メ
   モリ・デバイス。