JPH11109937A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH11109937A JPH11109937A JP9264232A JP26423297A JPH11109937A JP H11109937 A JPH11109937 A JP H11109937A JP 9264232 A JP9264232 A JP 9264232A JP 26423297 A JP26423297 A JP 26423297A JP H11109937 A JPH11109937 A JP H11109937A
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- Japan
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- cpu
- memory
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- Digital Computer Display Output (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】
【課題】メインＲＡＭと表示用ＲＡＭとを共用のメモリ
を使用するシステムにおいて、印刷など高速にプログラ
ムを動作させなければならない場合に、表示リフレッシ
ュのアクセスよりもＣＰＵアクセスを優先して共用メモ
リを使えるようにすること。 【解決手段】ＣＰＵ１０は、ＶＲＡＭ２４を高速にアク
セスする必要がある処理を行うとき、表示データ制御部
２６のＶＲＡＭアクセスサイクル生成部４６に表示リフ
レッシュ停止信号６８を送出する。この表示リフレッシ
ュ停止信号６８を受けると、ＶＲＡＭアクセスサイクル
生成部４６は、ＣＰＵアドレスＡを選択するセレクト信
号５０をセレクタ５２に出力し、これにより、表示リフ
レッシュが行われないようになる。即ち、セレクタ５２
からは、ＣＰＵアドレスがＶＲＡＭ２４に供給されるよ
うになり、ＣＰＵアクセスが連続して行われる。
を使用するシステムにおいて、印刷など高速にプログラ
ムを動作させなければならない場合に、表示リフレッシ
ュのアクセスよりもＣＰＵアクセスを優先して共用メモ
リを使えるようにすること。 【解決手段】ＣＰＵ１０は、ＶＲＡＭ２４を高速にアク
セスする必要がある処理を行うとき、表示データ制御部
２６のＶＲＡＭアクセスサイクル生成部４６に表示リフ
レッシュ停止信号６８を送出する。この表示リフレッシ
ュ停止信号６８を受けると、ＶＲＡＭアクセスサイクル
生成部４６は、ＣＰＵアドレスＡを選択するセレクト信
号５０をセレクタ５２に出力し、これにより、表示リフ
レッシュが行われないようになる。即ち、セレクタ５２
からは、ＣＰＵアドレスがＶＲＡＭ２４に供給されるよ
うになり、ＣＰＵアクセスが連続して行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置へのデー
タの表示を制御する表示制御装置に関する。
タの表示を制御する表示制御装置に関する。
【０００２】
【従来の技術】従来の表示制御装置において、メインＲ
ＡＭと表示用ＲＡＭを共用して使用するシステムでは、
表示データをメモリに書き込み、この書き込まれた表示
データを順次読み出して表示装置に表示させるという表
示リフレッシュの合間に、該メモリに対するＣＰＵアク
セスを行うサイクルスチールと称される方法を使用して
いた。
ＡＭと表示用ＲＡＭを共用して使用するシステムでは、
表示データをメモリに書き込み、この書き込まれた表示
データを順次読み出して表示装置に表示させるという表
示リフレッシュの合間に、該メモリに対するＣＰＵアク
セスを行うサイクルスチールと称される方法を使用して
いた。
【０００３】
【発明が解決しようとする課題】従来の表示制御装置で
は、上述のように表示リフレッシュの合間にＣＰＵアク
セスを行っていたため、ＣＰＵアクセスよりも、表示リ
フレッシュのアクセスの方を優先してＲＡＭを使えるよ
うにしていた。
は、上述のように表示リフレッシュの合間にＣＰＵアク
セスを行っていたため、ＣＰＵアクセスよりも、表示リ
フレッシュのアクセスの方を優先してＲＡＭを使えるよ
うにしていた。
【０００４】このため、印字など高速にプログラムを動
作させなければならない場合であっても、ＣＰＵアクセ
スが優先されることがないので、プログラマ処理が間に
合わなくなるという問題があった。
作させなければならない場合であっても、ＣＰＵアクセ
スが優先されることがないので、プログラマ処理が間に
合わなくなるという問題があった。
【０００５】そこで、印字処理を高速に動作させるため
には、特別な回路を設ける等の必要があり、回路規模が
大きくなるという問題があった。本発明の課題は、メイ
ンＲＡＭと表示用ＲＡＭとして共用のメモリを使用する
システムにおいて、印刷など高速にプログラムを動作さ
せなければならない場合に、表示リフレッシュのアクセ
スよりもＣＰＵアクセスを優先して共用メモリを使える
ようにすることである。
には、特別な回路を設ける等の必要があり、回路規模が
大きくなるという問題があった。本発明の課題は、メイ
ンＲＡＭと表示用ＲＡＭとして共用のメモリを使用する
システムにおいて、印刷など高速にプログラムを動作さ
せなければならない場合に、表示リフレッシュのアクセ
スよりもＣＰＵアクセスを優先して共用メモリを使える
ようにすることである。
【０００６】
【課題を解決するための手段】請求項１の発明の手段は
次の通りである。メモリは、表示データを記憶すると共
にＣＰＵのメインＲＡＭとして共用される。選択手段
は、表示データを上記メモリに書き込み、この書き込ま
れた表示データを順次読み出して表示装置に表示させる
表示リフレッシュ処理のためのアクセスと、上記メモリ
に対するＣＰＵからのアクセスとを交互に選択して行
う。 選択制御手段は、ＣＰＵが上記メモリの継続的な
アクセスを必要とする所定の処理の実行時に、上記選択
手段に、上記表示リフレッシュ処理のためのアクセスと
ＣＰＵからのアクセスとの交互選択に代えて、ＣＰＵか
らのアクセスのみを選択させる。
次の通りである。メモリは、表示データを記憶すると共
にＣＰＵのメインＲＡＭとして共用される。選択手段
は、表示データを上記メモリに書き込み、この書き込ま
れた表示データを順次読み出して表示装置に表示させる
表示リフレッシュ処理のためのアクセスと、上記メモリ
に対するＣＰＵからのアクセスとを交互に選択して行
う。 選択制御手段は、ＣＰＵが上記メモリの継続的な
アクセスを必要とする所定の処理の実行時に、上記選択
手段に、上記表示リフレッシュ処理のためのアクセスと
ＣＰＵからのアクセスとの交互選択に代えて、ＣＰＵか
らのアクセスのみを選択させる。
【０００７】請求項１の発明の手段の作用は次の通りで
ある。表示データを記憶すると共にＣＰＵのメインＲＡ
Ｍとして共用されるメモリに対しＣＰＵが継続的なアク
セスを必要とする所定の処理を実行する時に、選択制御
手段は、表示データを上記メモリに書き込み、この書き
込まれた表示データを順次読み出して表示装置に表示さ
せる表示リフレッシュ処理のためのアクセスと、上記メ
モリに対するＣＰＵからのアクセスとを交互に選択して
行う選択手段を制御して、上記表示リフレッシュ処理の
ためのアクセスとＣＰＵからのアクセスとの交互選択に
代えて、ＣＰＵからのアクセスのみを選択させる。
ある。表示データを記憶すると共にＣＰＵのメインＲＡ
Ｍとして共用されるメモリに対しＣＰＵが継続的なアク
セスを必要とする所定の処理を実行する時に、選択制御
手段は、表示データを上記メモリに書き込み、この書き
込まれた表示データを順次読み出して表示装置に表示さ
せる表示リフレッシュ処理のためのアクセスと、上記メ
モリに対するＣＰＵからのアクセスとを交互に選択して
行う選択手段を制御して、上記表示リフレッシュ処理の
ためのアクセスとＣＰＵからのアクセスとの交互選択に
代えて、ＣＰＵからのアクセスのみを選択させる。
【０００８】従って、印刷など高速にプログラムを動作
させなければならない場合に、表示リフレッシュのアク
セスよりもＣＰＵアクセスを優先して共用メモリを使え
るようになる。
させなければならない場合に、表示リフレッシュのアク
セスよりもＣＰＵアクセスを優先して共用メモリを使え
るようになる。
【０００９】
【発明の実施の形態】以下、本発明の一実施の形態を、
図１乃至図３の（Ｃ）を参照して説明する。図１は、本
発明の表示制御装置の一実施の形態としての表示データ
制御部と、該表示データ制御部を適用したパーソナルコ
ンピュータなどの情報処理機器の構成を示す図である。
図１乃至図３の（Ｃ）を参照して説明する。図１は、本
発明の表示制御装置の一実施の形態としての表示データ
制御部と、該表示データ制御部を適用したパーソナルコ
ンピュータなどの情報処理機器の構成を示す図である。
【００１０】図中の参照番号１０は、当該情報処理機器
全体を制御する制御部としてのＣＰＵである。１２はキ
ーボードやマウス等の入力装置であり、１４はプリンタ
等の印刷装置である。１６は上記ＣＰＵ１０で実行され
る当該情報処理機器の動作処理プログラムやデータ等が
予め記憶されるハードディスクやＲＯＭ等の記憶装置で
ある。１８は当該情報処理機器に装着され、上記記憶装
置に記憶されるプログラムやデータを供給するフロッピ
ーディスクや光（磁気）ディスク等の記憶媒体である。
２０は上記記憶装置に記憶されるプログラムやデータを
転送する通信回線（有線又は無線）である。
全体を制御する制御部としてのＣＰＵである。１２はキ
ーボードやマウス等の入力装置であり、１４はプリンタ
等の印刷装置である。１６は上記ＣＰＵ１０で実行され
る当該情報処理機器の動作処理プログラムやデータ等が
予め記憶されるハードディスクやＲＯＭ等の記憶装置で
ある。１８は当該情報処理機器に装着され、上記記憶装
置に記憶されるプログラムやデータを供給するフロッピ
ーディスクや光（磁気）ディスク等の記憶媒体である。
２０は上記記憶装置に記憶されるプログラムやデータを
転送する通信回線（有線又は無線）である。
【００１１】また、２２はＣＲＴや液晶ディスプレイ等
の表示部であり、２４はこの表示部２２に表示される表
示データが書き込まれる表示メモリとして使用されると
共に、文書メモリ等のＣＰＵ１０のメインＲＡＭとして
も使用されるＶＲＡＭである。２６はこのＶＲＡＭ２４
に対するアクセスを制御する表示データ制御部であり、
２８は色表示データを記憶するカラーパレットＲＡＭで
ある。
の表示部であり、２４はこの表示部２２に表示される表
示データが書き込まれる表示メモリとして使用されると
共に、文書メモリ等のＣＰＵ１０のメインＲＡＭとして
も使用されるＶＲＡＭである。２６はこのＶＲＡＭ２４
に対するアクセスを制御する表示データ制御部であり、
２８は色表示データを記憶するカラーパレットＲＡＭで
ある。
【００１２】表示データ制御部２６は、ＣＰＵ１０にデ
ータバス３０と制御バス３２とで接続されている。ＣＰ
Ｕ１０は、線画データや文字データなどの表示データ
を、このデータバス３０を介して表示データ制御部２６
に出力すると共に、転送開始アドレスなどの各種制御信
号を制御バス３２を介して表示データ制御部２６に出力
する。
ータバス３０と制御バス３２とで接続されている。ＣＰ
Ｕ１０は、線画データや文字データなどの表示データ
を、このデータバス３０を介して表示データ制御部２６
に出力すると共に、転送開始アドレスなどの各種制御信
号を制御バス３２を介して表示データ制御部２６に出力
する。
【００１３】また、表示データ制御部２６は、ＶＲＡＭ
２４にアドレスバス３４とデータバス３６とで接続され
ており、表示データ制御部２６はＣＰＵ１０から入力さ
れる表示データをＶＲＡＭ２４にアドレス指定して展開
すると共に、ＶＲＡＭ２４に展開された表示データを順
番に読み出して表示部２２に出力する。表示部２２と表
示データ制御部２６はデータバス３８と制御バス４０に
より接続されている。表示データ制御部２６はＶＲＡＭ
２４から読み出した表示データを制御信号と共に表示部
２２に出力し、表示部２２に表示出力させる。
２４にアドレスバス３４とデータバス３６とで接続され
ており、表示データ制御部２６はＣＰＵ１０から入力さ
れる表示データをＶＲＡＭ２４にアドレス指定して展開
すると共に、ＶＲＡＭ２４に展開された表示データを順
番に読み出して表示部２２に出力する。表示部２２と表
示データ制御部２６はデータバス３８と制御バス４０に
より接続されている。表示データ制御部２６はＶＲＡＭ
２４から読み出した表示データを制御信号と共に表示部
２２に出力し、表示部２２に表示出力させる。
【００１４】このような表示データ制御部２６は、図２
に示すように回路構成されている。即ち、表示リフレッ
シュ制御部４２は、ＣＰＵ１０から制御バス３２を介し
て与えられる制御信号により表示リフレッシュアドレス
生成部４４を制御する。ＶＲＡＭアクセスサイクル生成
部４６は、アドレスバス４８を介してＣＰＵ１０から与
えられるＣＰＵアドレスＡと、上記表示リフレッシュア
ドレス生成部４４からの出力Ｂと、のどちらか一方を選
択するセレクト信号５０をセレクタ５２に出力する。こ
れにより、セレクタ５２からアドレスバス３４を介して
ＶＲＡＭ２４に、図３の（Ａ）の上方に示すようなサイ
クルでアドレスが与えられ、サイクルスチールが行われ
る。
に示すように回路構成されている。即ち、表示リフレッ
シュ制御部４２は、ＣＰＵ１０から制御バス３２を介し
て与えられる制御信号により表示リフレッシュアドレス
生成部４４を制御する。ＶＲＡＭアクセスサイクル生成
部４６は、アドレスバス４８を介してＣＰＵ１０から与
えられるＣＰＵアドレスＡと、上記表示リフレッシュア
ドレス生成部４４からの出力Ｂと、のどちらか一方を選
択するセレクト信号５０をセレクタ５２に出力する。こ
れにより、セレクタ５２からアドレスバス３４を介して
ＶＲＡＭ２４に、図３の（Ａ）の上方に示すようなサイ
クルでアドレスが与えられ、サイクルスチールが行われ
る。
【００１５】一方、セレクタ５４は、ＶＲＡＭ２４から
のデータバス３６を介した入力データと、カラーパレッ
トＲＡＭ２８からデータバス５６を介した入力データと
のどちらか一方を、データバス３０を介してＣＰＵ１０
に出力し、ＣＰＵ１０がＶＲＡＭ２４やカラーパレット
ＲＡＭ２８の内容をリードできるようにしている。
のデータバス３６を介した入力データと、カラーパレッ
トＲＡＭ２８からデータバス５６を介した入力データと
のどちらか一方を、データバス３０を介してＣＰＵ１０
に出力し、ＣＰＵ１０がＶＲＡＭ２４やカラーパレット
ＲＡＭ２８の内容をリードできるようにしている。
【００１６】固定表示制御部５８は、ＣＰＵ１０からの
設定により、図３の（Ｂ）に示すよに、表示上の文字を
表示すべき領域になると、セレクタ６０に対し表示デー
タが格納されたアドレス６２を出力すると共にセレクト
信号６４を出力することで、そのアドレスを選択してア
ドレスバス６６を介してカラーパレットＲＡＭ２８に出
力できるようにする。また、ＣＰＵ１０の設定によりカ
ラーデータをカラーパレットＲＡＭ２８に書き込むとき
には、ＣＰＵアドレスバス４８のＢＩＴ（ビット）１か
ら８を、文字データを書き込むときにはＢＩＴ０から７
を選択するようなセレクト信号６４をセレクタ６０に出
力する。カラーパレットＲＡＭ２８は、２５６ワード×
２４ビットのＲＡＭであり、ＲＧＢ各８ビットの色が２
５６種類の表示を行うことができる。
設定により、図３の（Ｂ）に示すよに、表示上の文字を
表示すべき領域になると、セレクタ６０に対し表示デー
タが格納されたアドレス６２を出力すると共にセレクト
信号６４を出力することで、そのアドレスを選択してア
ドレスバス６６を介してカラーパレットＲＡＭ２８に出
力できるようにする。また、ＣＰＵ１０の設定によりカ
ラーデータをカラーパレットＲＡＭ２８に書き込むとき
には、ＣＰＵアドレスバス４８のＢＩＴ（ビット）１か
ら８を、文字データを書き込むときにはＢＩＴ０から７
を選択するようなセレクト信号６４をセレクタ６０に出
力する。カラーパレットＲＡＭ２８は、２５６ワード×
２４ビットのＲＡＭであり、ＲＧＢ各８ビットの色が２
５６種類の表示を行うことができる。
【００１７】次に、このような構成における動作を図３
の（Ｃ）のフローチャートを参照して説明する。まず、
ＣＰＵ１０は、印刷のようにＶＲＡＭ２４を高速にアク
セスする必要がある処理を行うかどうか判断する（ステ
ップＳ１０）。印刷を行わないときには、通常の表示時
であるので、表示データ制御部２６に通常のサイクルス
チール処理を行わせる。
の（Ｃ）のフローチャートを参照して説明する。まず、
ＣＰＵ１０は、印刷のようにＶＲＡＭ２４を高速にアク
セスする必要がある処理を行うかどうか判断する（ステ
ップＳ１０）。印刷を行わないときには、通常の表示時
であるので、表示データ制御部２６に通常のサイクルス
チール処理を行わせる。
【００１８】即ち、表示データ制御部２６では、表示リ
フレッシュアドレス生成部４２の出力するアドレスをＶ
ＲＡＭ２４に出力するようにし、ＣＰＵアドレスとのサ
イクルスチールにより表示データを読み込み、表示部２
２に画面表示を行う。この時には、カラーパレットＲＡ
Ｍ２８は２４ビットバスで使用するため、ダブルワード
単位でアクセスするので、３２ビット中２４ビットしか
使用しない。
フレッシュアドレス生成部４２の出力するアドレスをＶ
ＲＡＭ２４に出力するようにし、ＣＰＵアドレスとのサ
イクルスチールにより表示データを読み込み、表示部２
２に画面表示を行う。この時には、カラーパレットＲＡ
Ｍ２８は２４ビットバスで使用するため、ダブルワード
単位でアクセスするので、３２ビット中２４ビットしか
使用しない。
【００１９】これに対して、上記ステップＳ１０におい
て印刷中と判断されたときには、ＣＰＵ１０は、表示デ
ータ制御部２６のＶＲＡＭアクセスサイクル生成部４６
に表示リフレッシュ停止信号６８を送出する（ステップ
Ｓ２０）。
て印刷中と判断されたときには、ＣＰＵ１０は、表示デ
ータ制御部２６のＶＲＡＭアクセスサイクル生成部４６
に表示リフレッシュ停止信号６８を送出する（ステップ
Ｓ２０）。
【００２０】この表示リフレッシュ停止信号６８を受け
ると、表示データ制御部２６のＶＲＡＭアクセスサイク
ル生成部４６は、ＣＰＵアドレスＡを選択するセレクト
信号５０をセレクタ５２に出力し、これにより、表示リ
フレッシュが行われないようになる。即ち、セレクタ５
２からは、ＣＰＵアドレスがＶＲＡＭ２４に供給される
ようになり、図３の（Ａ）の下方に示すように、ＣＰＵ
アクセスが連続して行われる。
ると、表示データ制御部２６のＶＲＡＭアクセスサイク
ル生成部４６は、ＣＰＵアドレスＡを選択するセレクト
信号５０をセレクタ５２に出力し、これにより、表示リ
フレッシュが行われないようになる。即ち、セレクタ５
２からは、ＣＰＵアドレスがＶＲＡＭ２４に供給される
ようになり、図３の（Ａ）の下方に示すように、ＣＰＵ
アクセスが連続して行われる。
【００２１】またこの場合、ＣＰＵ１０は、固定表示制
御部５８にＣＰＵアドレスのＢＩＴ７から０を選択する
セレクト信号を出力させ、表示したい任意の文字をカラ
ーパレットＲＡＭ２８に書き込む。このときには、１６
ビット単位でのアクセスを行い、２５６ワード×２４ビ
ットのＲＡＭを２５６ワード×１６ビットで使用するよ
うにする。また、固定表示制御部５８に表示画面上の表
示したい表示位置を設定する。固定表示制御部５８は、
この設定された表示位置になると、アドレスのカウント
アップを開始し、セレクタ６０に出力すると共に、その
アドレスを選択するようなセレクト信号６４を出力す
る。これにより、設定された固定表示領域では、表示す
べき文字のデータがカラーパレットＲＡＭ２８から出力
されるようになる。また、固定表示制御部５８はこの設
定された固定表示領域では、カラーパレットＲＡＭ２８
からの表示データをカラー表示制御回路７０に出力し、
それ以外の領域では、ＣＰＵ１０により設定されたカラ
ーデータを出力し、表示させる。
御部５８にＣＰＵアドレスのＢＩＴ７から０を選択する
セレクト信号を出力させ、表示したい任意の文字をカラ
ーパレットＲＡＭ２８に書き込む。このときには、１６
ビット単位でのアクセスを行い、２５６ワード×２４ビ
ットのＲＡＭを２５６ワード×１６ビットで使用するよ
うにする。また、固定表示制御部５８に表示画面上の表
示したい表示位置を設定する。固定表示制御部５８は、
この設定された表示位置になると、アドレスのカウント
アップを開始し、セレクタ６０に出力すると共に、その
アドレスを選択するようなセレクト信号６４を出力す
る。これにより、設定された固定表示領域では、表示す
べき文字のデータがカラーパレットＲＡＭ２８から出力
されるようになる。また、固定表示制御部５８はこの設
定された固定表示領域では、カラーパレットＲＡＭ２８
からの表示データをカラー表示制御回路７０に出力し、
それ以外の領域では、ＣＰＵ１０により設定されたカラ
ーデータを出力し、表示させる。
【００２２】なお、上記説明では、ＶＲＡＭ２４を高速
にアクセスする必要がある処理として印刷を例にして説
明したが、スキャナ入力や演算等、他の処理であっても
よいことは勿論である。
にアクセスする必要がある処理として印刷を例にして説
明したが、スキャナ入力や演算等、他の処理であっても
よいことは勿論である。
【００２３】
【発明の効果】請求項１の発明によれば、メインＲＡＭ
と表示用ＲＡＭとして共用のメモリを使用するシステム
において、印刷など高速にプログラムを動作させなけれ
ばならない場合に、表示リフレッシュのアクセスよりも
ＣＰＵアクセスを優先して共用メモリを使えるようにな
る。即ち、表示リフレッシュのための共用メモリ（ＶＲ
ＡＭ）アクセスを行わないような設定ができることによ
り、ＶＲＡＭを高遠にアクセスできるという効果があ
る。
と表示用ＲＡＭとして共用のメモリを使用するシステム
において、印刷など高速にプログラムを動作させなけれ
ばならない場合に、表示リフレッシュのアクセスよりも
ＣＰＵアクセスを優先して共用メモリを使えるようにな
る。即ち、表示リフレッシュのための共用メモリ（ＶＲ
ＡＭ）アクセスを行わないような設定ができることによ
り、ＶＲＡＭを高遠にアクセスできるという効果があ
る。
【００２４】請求項２の発明によれば、設定された領域
に任意に設定された文字数の文字と背景色を表示できる
ようにしたことにより、表示リフレッシュを行わないで
も、使用者に状況が把握できるという効果がある。
に任意に設定された文字数の文字と背景色を表示できる
ようにしたことにより、表示リフレッシュを行わないで
も、使用者に状況が把握できるという効果がある。
【００２５】請求項３の発明によれば、固定画面の表示
データを格納するメモリとしてカラーパレットＲＡＭを
使用できるようにした事により、少ない回路で実現でき
るという効果がある。
データを格納するメモリとしてカラーパレットＲＡＭを
使用できるようにした事により、少ない回路で実現でき
るという効果がある。
【００２６】請求項４の発明によれば、カラーパレット
ＲＡＭとして使用するときのビット数と、固定画面の文
字データの格納用ＲＡＭとして使用するときのビット数
を異なるビット数で使用できることにしたことにより、
ソフトの使いがってが向上し、表示スピードが向上する
という利点がある。
ＲＡＭとして使用するときのビット数と、固定画面の文
字データの格納用ＲＡＭとして使用するときのビット数
を異なるビット数で使用できることにしたことにより、
ソフトの使いがってが向上し、表示スピードが向上する
という利点がある。
【図１】本発明の表示制御装置の一実施の形態としての
表示データ制御部と、該表示データ制御部を適用したパ
ーソナルコンピュータなどの情報処理機器の構成を示す
図である。
表示データ制御部と、該表示データ制御部を適用したパ
ーソナルコンピュータなどの情報処理機器の構成を示す
図である。
【図２】図１中の表示データ制御部の構成を示す図であ
る。
る。
【図３】（Ａ）は図１中のＶＲＡＭのサイクルスチール
処理時とＶＲＡＭ高速アクセス時のそれぞれのタイミン
グを示す図、（Ｂ）は固定画面表示を示す図であり、
（Ｃ）は一実施の形態の動作を説明するためのフローチ
ャートである。
処理時とＶＲＡＭ高速アクセス時のそれぞれのタイミン
グを示す図、（Ｂ）は固定画面表示を示す図であり、
（Ｃ）は一実施の形態の動作を説明するためのフローチ
ャートである。
１０ ＣＰＵ １２ 入力装置 １４ 印刷装置 １６ 記憶装置 １８ 記憶媒体 ２０ 通信回線 ２２ 表示部 ２４ ＶＲＡＭ ２６ 表示データ制御部 ２８ カラーパレットＲＡＭ ３０，３６，３８，５６ データバス ３２，４０ 制御バス ３４，４８，６６ アドレスバス ４２ 表示リフレッシュ制御部 ４４ 表示リフレッシュアドレス生成部 ４６ ＶＲＡＭアクセスサイクル生成部 ５０，６４ セレクト信号 ５２，５４，６０ セレクタ ５８ 固定表示制御部 ６２ アドレス ６８ 表示リフレッシュ停止信号 ７０ カラー表示制御回路
Claims (4)
- 【請求項１】 表示データを記憶すると共にＣＰＵのメ
インＲＡＭとして共用されるメモリと、 表示データを上記メモリに書き込み、この書き込まれた
表示データを順次読み出して表示装置に表示させる表示
リフレッシュ処理のためのアクセスと、上記メモリに対
するＣＰＵからのアクセスとを交互に選択して行う選択
手段と、 ＣＰＵが上記メモリの継続的なアクセスを必要とする所
定の処理の実行時に、上記選択手段に、上記表示リフレ
ッシュ処理のためのアクセスとＣＰＵからのアクセスと
の交互選択に代えて、ＣＰＵからのアクセスのみを選択
させる選択制御手段と、 を具備することを特徴とする表示制御装置。 - 【請求項２】 表示上の設定された表示位置に任意の文
字列を表示すると共に、上記表示位置以外の部分では設
定された背景色を表示する固定表示手段をさらに具備
し、 上記選択制御手段は、上記選択手段にＣＰＵからのアク
セスのみを選択させるときに、上記固定表示手段によっ
て、任意の文字列と背景色を表示させることを特徴とす
る請求項１に記載の表示制御装置。 - 【請求項３】 上記固定表示手段は、上記任意の表示デ
ータを格納するメモリとして、カラーパレットＲＡＭを
使用することを特徴とする請求項２に記載の表示制御装
置。 - 【請求項４】 上記カラーパレットＲＡＭのデータバス
で、カラーパレットＲＡＭとして使用するときと、固定
表示データの格納用として使用するときのビット数を異
なるビット数でアクセスすることができるようにした事
を特徴とする請求項３に記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264232A JPH11109937A (ja) | 1997-09-29 | 1997-09-29 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264232A JPH11109937A (ja) | 1997-09-29 | 1997-09-29 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11109937A true JPH11109937A (ja) | 1999-04-23 |
Family
ID=17400336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264232A Pending JPH11109937A (ja) | 1997-09-29 | 1997-09-29 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11109937A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011509445A (ja) * | 2007-11-30 | 2011-03-24 | エーティーアイ・テクノロジーズ・ユーエルシー | 高速周辺相互接続バスにおけるビデオレンダリング |
| US8555099B2 (en) | 2006-05-30 | 2013-10-08 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
| US8868945B2 (en) | 2006-05-30 | 2014-10-21 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
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1997
- 1997-09-29 JP JP9264232A patent/JPH11109937A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8555099B2 (en) | 2006-05-30 | 2013-10-08 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
| US8868945B2 (en) | 2006-05-30 | 2014-10-21 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
| JP2011509445A (ja) * | 2007-11-30 | 2011-03-24 | エーティーアイ・テクノロジーズ・ユーエルシー | 高速周辺相互接続バスにおけるビデオレンダリング |
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