JPH1096761A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、定量的な情報についても、これを
処理し得るようにし、これによって現行のシステム全体
を変更することなく、このシステムで使用される情報を
ハンドリングさせ、検査能力、検査精度を飛躍的に向上
させる。 【解決手段】 集積回路１内に複数の入力側ＢＳセル回
路３と、複数の出力側ＢＳセル回路５とを設け、これら
入力側ＢＳセル回路３、出力側ＢＳセル回路５を構成す
る第１検査回路１２、第２検査回路１４、マルチプレク
サ回路１５、第１〜第ｎ入力側ＢＳセル１３ａ〜１３ｎ
によって通常のバウンダリスキャンテスト機能と、詳細
なバウンダリスキャンテスト機能とを持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バウンダリスキャ
ンを応用した集積回路に関し、特に複写機、プリンタ装
置、ファクシミリ装置などの画像形成装置に搭載される
制御用ＬＳＩなどとして使用される集積回路に関する。

【０００２】

【従来の技術】近年、プリント配線基板（ＰＣＢ）上に
搭載される電子部品の数が多くなるとともに、これらの
各電子部品の端子数が多くなり、これに対応してプリン
ト配線基板上に形成される配線も複雑になり、電子部品
を搭載した後で、プリント配線基板が正常に動作するか
どうかをテストする際の時間や手間がかかり過ぎてしま
うという問題があった。そこで、このような問題を解決
する方法として、バウンダリスキャンテスト法が提案さ
れ、これに対応して各電子部品として、バウンダリスキ
ャンテスト機能を持つが開発されて、使用されるように
なってきている。図５はこのようなバウンダリスキャン
テスト機能を持つ電子部品を使用した電子回路の一例を
示す図である。この図に示す電子回路１０１は、ガラス
エポキシ樹脂板上に形成された銅箔などをエッチングし
て形成された配線１０３などを有するプリント配線基板
１０２と、このプリント配線基板１０２上に搭載され、
上記各配線１０３によって相互に接続される電子部品１
０４ａ、１０４ｂとを備えている。電子部品１０４ａ、
１０４ｂ自体の検査、プリント配線基板１０２上の各配
線１０３の検査、これら各配線１０３と上記各電子部品
１０４ａ、１０４ｂとの接続関係などの検査を行なうと
き各電子部品１０４ａ、１０４ｂのＴＭＳ端子１１３
ａ、１１３ｂに信号を入力して、これらの各電子部品１
０４ａ、１０４ｂ内に設けられた各ＴＡＰコントローラ
回路１１４の動作モードを検査モードにする。この状態
で、１つ目の電子部品１０４ａのＴＤＩ端子１０５ａに
テストデータを入力させながら、各電子部品１０４ａ、
１０４ｂの各ＴＣＫ端子１０６ａ、１０６ｂにクロック
信号を入力して、上記テストデータをシフトさせ、これ
らの各電子部品１０４ａ、１０４ｂのいずれか、又は全
てにテストデータをセットさせる。次いで、これらの各
電子部品１０４ａ、１０４ｂを動作させた後、ＴＣＫ端
子１０６ａ、１０６ｂにクロック信号を入力して、テス
ト結果をシフトさせながら、最後の電子部品１０４ｂの
ＴＤＯ端子１０７ｂから、このテスト結果を出力させ
る。

【０００３】このテスト結果と、上記テストデータとを
比較して、各電子部品１０４ａ、１０４ｂが正常に動作
しているかどうか、プリント配線基板１０２上の配線１
０３が正常かどうか、これらの各配線１０３と各電子部
品１０４ａ、１０４ｂとが正常に接続されているかどう
かなどを判定する。この場合、電子部品１０４ａは、各
入力端子に入力された信号を増幅する複数の入力バッフ
ァ回路１０８と、電子部品１０４ａ本来の機能を実現す
る内部ロジック回路１０９と、各入力バッファ回路１０
８の各出力端子から出力される各信号を上記内部ロジッ
ク回路１０９の各入力端子に導く機能および保持してい
る各信号を順次シフトする機能を持つ複数の入力側ＢＳ
セル（入力側バウンダリスキャンセル）１１０と、内部
ロジック回路１０９の各出力端子から出力される各信号
を取り込んで保持する機能および保持している各信号を
順次シフトする機能を持つ複数の出力側ＢＳセル（出力
側バウンダリスキャンセル）１１１と、これらの各出力
側ＢＳセル１１１から出力される各信号を増幅して各出
力端子から出力する複数の出力バッファ回路１１２と、
ＴＭＳ端子１１３ａに入力される信号に応じて検査モー
ド又は制御モードになり、ＴＣＫ端子１０６ａに入力さ
れたクロック信号に応じて、各入力側ＢＳセル１１０、
各出力側ＢＳセル１１１に各信号をラッチさせたり、各
入力側ＢＳセル１１０、各出力側ＢＳセル１１１にラッ
チされている各信号をシフトさせるＴＡＰコントローラ
回路１１４とを備えている。また、他の電子部品１０４
ｂも、電子部品１０４ａと同様に、構成されている。

【０００４】電子部品１０４ａ、１０４ｂ自体を検査す
るときには、ＴＭＳ端子１１３ａ、１１３ｂに信号を入
力してＴＡＰコントローラ回路１１４の動作モードを指
定した後、このＴＡＰコントローラ回路１１４によって
ＴＤＩ端子１０５ａ、１０５ｂに入力されるテストデー
タを取り込ませながら、各入力側ＢＳセル１１０、各出
力側ＢＳセル１１１をシフト状態にしてテストデータの
各ビット信号を各入力側ＢＳセル１１０にセットさせ
る。この状態でこの電子部品１０４ａ、１０４ｂを動作
させ、これによって得られた各信号を各出力側ＢＳセル
１１１に保持させた後、ＴＡＰコントローラ回路１１４
によって各出力側ＢＳセル１１１をシフト状態にして、
これらの各出力側ＢＳセル１１１に保持されている各ビ
ット信号をＴＡＰコントローラ回路１１４に取り込ませ
ながら、ＴＤＯ端子１０７ａ、１０７ｂから出力させ
て、解析装置で解析させ、この解析結果に基づき、電子
部品１０４ａ、１０４ｂの動作が正常かどうかを判定さ
せる。

【０００５】また、各電子部品１０４ａ、１０４ｂ同士
の接続関係やこれら各電子部品１０４ａ、１０４ｂ間に
ある配線１０３の状態などを検査するときには、ＴＭＳ
端子１１３ａ、１１３ｂに信号を入力させて、ＴＡＰコ
ントローラ回路１１４の動作モードを指定した後、この
ＴＡＰコントローラ回路１１４によってＴＤＩ端子１０
５ａに入力されるテストデータを取り込ませながら、各
入力側ＢＳセル１１０、出力側ＢＳセル１１１をシフト
状態にしてテストデータの各ビット信号を各出力側ＢＳ
セル１１１にセットする。この状態でＴＡＰコントロー
ラ回路１１４によって上流側の電子部品１０４ａの各出
力端子から各出力側ＢＳセル１１１に保持されている各
ビット信号を出力させながら、下流側の電子部品１０４
ｂの各入力端子にこれらの各ビット信号を取り込ませ、
この電子部品１０４ｂの各入力側ＢＳセル１１０にセッ
トさせた後、ＴＡＰコントローラ回路１１４によって各
入力側ＢＳセル１１０、各出力側ＢＳセル１１１をシフ
ト状態にして、各入力側ＢＳセル１１０に保持されてい
る各ビット信号を取り込ませながらＴＤＯ端子１０７ｂ
から出力させて解析装置で解析させ、この解析結果に基
づき各電子部品１０４ａ、１０４ｂ同士の接続関係やこ
れら各電子部品１０４ａ、１０４ｂ間にある配線１０３
の状態などが正常かどうかを判定させる。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の電子部品１０４ａ、１０４ｂには、次の如き
不具合がある。すなわち、バウンダリスキャンテスト機
能を持つ従来の電子部品１０４ａ、１０４ｂでは、定性
的な情報については、極めて良好に処理することができ
るものの、定量的な情報についてはこれを処理すること
が難しいという問題があった。また、バウンダリスキャ
ンテスト機能を持つ従来の電子部品１０４ａ、１０４ｂ
では、各入力側ＢＳセル１１０や出力側ＢＳセル１１１
自体が“１”信号又は“０”信号しか取り扱うことがで
きないことから、複写機などで良く利用される定着温度
などのアナログ情報を直接、処理することができず、ア
ナログ情報を処理する際には、Ａ／Ｄコンバータ回路な
どを別途、付加せねばならないという問題があった。ま
た、バウンダリスキャンテスト機能を持つ従来の電子部
品１０４ａ、１０４ｂでは、クロック信号に同期したデ
ジタル信号しか取り扱うことができないことから、複写
機などで良く利用される高電圧制御などで使用されるＰ
ＷＭ信号（パルス幅変調信号）など、時系列的な情報を
直接、処理することができないという問題があった。

【０００７】本発明は上記に鑑みてなされたものであ
り、請求項１の課題は、定性的な情報のみならず、定量
的な情報についても、これを処理することができ、これ
によって現行のシステム全体を変更することなくこのシ
ステムで使用される情報をハンドリングさせることがで
き、検査能力、検査精度を飛躍的に向上させることがで
きる集積回路を提供することにある。請求項２の課題
は、Ａ／Ｄコンバータ回路などを使用することなく、ア
ナログ情報を処理することができ、これによってシステ
ム全体の部品数を少なくしながら、システムの汎用性を
高めることができる集積回路を提供することにある。請
求項３の課題は、クロック信号に同期しない、ＰＷＭ信
号などの時系列的な情報を直接、処理することができ、
これによって検査項目数を多くして、検査精度を大幅に
向上させることができる集積回路を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに請求項１の発明は、各入力端子又は各出力端子に入
出力される信号をパラレル又はシリアルに取り込んで保
持し、出力指示が設定されたとき保持している信号をシ
フトさせて出力する複数のＢＳセルを有する集積回路に
おいて、各ＢＳセルの全て、又はいくつかに代えて配置
され、各入力端子又は各出力端子のうち、詳細情報を必
要とする入力端子又は出力端子に入出力される信号を解
析する特定項目検査回路と、この特定項目検査回路の解
析結果又は入力された信号を取り込んで保持し、出力指
示が設定されたとき保持している信号をシフトさせて出
力する１つ又は複数のＢＳセルとを備えたことを特徴と
している。請求項２の発明は、請求項１に記載の集積回
路において、上記特定項目検査回路は、１つ又は複数の
基準電圧を発生する基準電圧発生回路と、この基準電圧
発生回路から出力される１つの又は複数の基準電圧と入
力されたアナログ情報とを比較する比較回路とを有し、
この比較回路の比較結果を解析結果として出力すること
を特徴としている。また、請求項３の発明は、請求項１
に記載の集積回路において、上記特定項目検査回路は、
時系列的な情報を処理する計数回路を有し、この計数回
路の計数結果を解析結果として出力することを特徴とし
ている。

【０００９】上記構成において、請求項１では、各入力
端子又は各出力端子に入出力される信号をパラレル又は
シリアルに取り込んで保持し、出力指示が設定されたと
き保持している信号をシフトさせて出力する複数のＢＳ
セルを有する集積回路において、各ＢＳセルの全て、又
はいくつかに代えて配置された特定項目検査回路によっ
て、各入力端子又は各出力端子のうち、詳細情報を必要
とする入力端子又は出力端子に入出力される信号を解析
し、この特定項目検査回路に対応して配置されている各
ＢＳセルにより、上記特定項目検査回路の解析結果又は
入力された信号を取り込んで保持させ、出力指示が設定
されたとき保持している信号をシフトさせて出力させる
ことにより、定性的な情報のみならず、定量的な情報に
ついても、これを処理し得るようにし、これによって現
行のシステム全体を変更することなく、このシステムで
使用される情報をハンドリングさせて、検査能力、検査
精度を飛躍的に向上させる。請求項２では、請求項１に
記載の集積回路において、１つ又は複数の基準電圧を発
生する基準電圧発生回路と、この基準電圧発生回路から
出力される１つの又は複数の基準電圧と入力されたアナ
ログ情報とを比較する比較回路とによって上記特定項目
検査回路を構成し、上記比較回路の比較結果を解析結果
として出力することにより、Ａ／Ｄコンバータ回路など
を使用することなく、アナログ情報を処理し得るように
し、これによってシステム全体の部品数を少なくしなが
ら、システムの汎用性を高める。請求項３では、請求項
１に記載の集積回路において、時系列的な情報を処理す
る計数回路によって上記特定項目検査回路を構成し、上
記計数回路の計数結果を解析結果として出力することに
より、クロック信号に同期しない、ＰＷＭ信号などの時
系列的な情報を直接、処理し得るようにし、これによっ
て検査項目数を多くして、検査精度を大幅に向上させ
る。

【００１０】

【発明の実施の形態】以下、本発明を図面に示した形態
例に基づいて詳細に説明する。図１は本発明による集積
回路の第１形態例を示すブロック図である。この図に示
す集積回路１は、各入力端子に入力された信号を増幅す
る複数の入力バッファ回路２と、集積回路１本来の機能
を実現する内部ロジック回路４と、各入力バッファ回路
２の出力端子から出力される各信号を内部ロジック回路
４の各入力端子に導く機能、各信号を解析する機能およ
び保持している各信号を順次シフトする機能を持つ複数
の入力側ＢＳセル回路（入力側バウンダリスキャンセル
回路）３と、内部ロジック回路４の各出力端子から出力
される各信号を取り込んで保持する機能、各信号を解析
する機能および保持している各信号を順次シフトする機
能を持つ複数の出力側ＢＳセル回路（出力側バウンダリ
スキャンセル回路）５と、これらの各出力側ＢＳセル回
路５から出力される各信号を増幅して各出力端子から出
力する複数の出力バッファ回路６と、ＴＭＳ端子７に入
力される信号に応じて検査モード又は制御モードにな
り、ＴＣＫ端子８に入力されたクロック信号に応じて各
入力側ＢＳセル回路３、各出力側ＢＳセル回路５に各信
号をラッチさせたり、各入力側ＢＳセル回路３、各出力
側ＢＳセル回路５にラッチされている各信号をシフトさ
せるＴＡＰコントローラ回路１１とを備えている。

【００１１】通常の精度で、各集積回路１の検査や各集
積回路１の配線状態などを検査するときには、各入力側
ＢＳセル回路３と、各出力側ＢＳセル回路５とを通常の
バウンダリスキャンテストモードにして、従来と同様な
テスト手順で、テストデータのセットやテスト結果デー
タの取出しを行なって、各集積回路１の検査や各集積回
路１の配線状態などを検査し、また詳細な精度で、各集
積回路１の検査や入力される信号の検査などを行なうと
きには、各入力側ＢＳセル回路３と、各出力側ＢＳセル
回路５とを詳細バウンダリスキャンテストモードにし
て、入力される信号を詳細に解析させ、この解析結果を
取り出して、各集積回路１の検査や入力される信号の検
査などを行なう。

【００１２】この場合、各入力側ＢＳセル回路３は各々
図２に示す如く入力バッファ回路２の出力端子から出力
され、入力端子ＮＩに入力された信号を取り込んで、こ
の信号に応じた検査データを生成する第１検査回路１２
と、この第１検査回路１２に入力される信号や上記第１
検査回路１２から出力される検査データの各ビット信号
を各々取り込んで保持する機能および入力端子ＳＩから
入力された信号や保持している各信号を順次シフトして
出力端子ＳＯから出力する機能を持つ第１〜第ｎ入力側
ＢＳセル１３ａ〜１３ｎと、これら第１〜第ｎ入力側Ｂ
Ｓセル１３ａ〜１３ｎに保持されている各信号を取り込
んで、シリアル信号形式の検査結果データを生成する第
２検査回路１４と、上記第１入力側ＢＳセル１３ａに保
持されている信号又は上記第２検査回路１４から出力さ
れる検査結果データの各信号のいずれか一方を選択し
て、出力端子ＮＯから出力し、内部ロジック回路４の入
力端子に供給するマルチプレクサ回路１５とを備えてい
る。

【００１３】通常のバウンダリスキャンテストモードが
指定されているときには、第１、第２検査回路１２、１
５をオフ状態にして、入力端子ＮＩに入力された信号を
第１入力側ＢＳセル１３ａに取り込ませるとともに、マ
ルチプレクサ回路１５によって上記第１入力側ＢＳセル
１３ａに保持されている信号を選択させ、これを出力端
子ＮＯから出力させたり、第１〜第ｎ入力側ＢＳセル１
３ａ〜１３ｎをシリアルに接続させて、入力端子ＳＩに
入力された信号や入力端子ＮＩに入力された信号を取り
込ませながら、これを順次シフトさせて、出力端子ＳＯ
から出力させたりする。

【００１４】また、詳細なバウンダリスキャンテストモ
ードが指定されているときには、第１、第２検査回路１
２、１５をオン状態にし、第１検査回路１２によって上
記入力端子ＮＩに入力された信号を取り込ませて、これ
を詳細に解析させた後、これによって得られた検査デー
タを第２〜第ｎ入力側ＢＳセル１３ｂ〜１３ｎに取り込
ませながら、第２検査回路１４によって第２〜第ｎ入力
側ＢＳセル１３ｂ〜１３ｎに保持されている信号をまと
めさせて、第１検査回路１２に入力された信号の状態に
近い状態の信号にさせる。この状態で、マルチプレクサ
回路１５によって第２検査回路１４から出力される信号
を選択させ、これを検査結果データとして出力端子ＮＯ
から出力させたり、第１〜第ｎ入力側ＢＳセル１３ａ〜
１３ｎをシリアルに接続させて、これら第１〜第ｎ入力
側ＢＳセル１３ａ〜１３ｎに保持されている各信号を順
次シフトさせて、出力端子ＳＯから出力させたりする。
また、各出力側ＢＳセル回路５も、上述した各入力側Ｂ
Ｓセル回路３と同様に構成され、通常のバウンダリスキ
ャンテストモード、詳細なバウンダリスキャンテストモ
ードのいずれのモードでも、バウンダリスキャンテスト
を行なえるようにされている。このように、この第１形
態例では、集積回路１内に複数の入力側ＢＳセル回路３
と、複数の出力側ＢＳセル回路５とを設け、これら入力
側ＢＳセル回路３、出力側ＢＳセル回路５によって通常
のバウンダリスキャンテスト機能と、詳細なバウンダリ
スキャンテスト機能とを持たせるようにしたので、定性
的な情報のみならず、定量的な情報についても、これを
処理することができ、これによって現行のシステム全体
を変更することなく、このシステムで使用される情報を
ハンドリングさせることができ、検査能力、検査精度を
飛躍的に向上させることができる。

【００１５】図３は本発明の集積回路の第２形態例で使
用される入力側ＢＳセル回路の一例を示すブロック図で
ある。この図に示す入力側ＢＳセル回路２０は、入力バ
ッファ回路の出力端子から出力され、入力端子ＮＩに入
力された信号（例えば、サーミスタなどから出力される
信号）を取り込み、この信号を電圧弁別して電圧データ
を生成する電圧解析回路２１と、この電圧解析回路２１
に入力される信号や電圧解析回路２１から出力される電
圧データの各ビット信号を各々取り込んで保持する機能
および入力端子ＳＩから入力された信号や保持している
各信号を順次シフトして出力端子ＳＯから出力する機能
を持つ第１〜第ｎ入力側ＢＳセル２２ａ〜２２ｎと、こ
の第１入力側ＢＳセル２２ａから出力される信号又は上
記入力端子ＮＩに入力される信号のいずれかを選択し
て、これを出力端子ＮＯから出力する選択回路２３とを
備えており、通常のバウンダリスキャンテストモードが
指定されているときには、入力端子ＳＩに入力されてい
る信号又は入力端子ＮＩに入力されている信号のいずれ
か一方を取り込んで、これを出力端子ＳＯ、出力端子Ｎ
Ｏのいずれかから出力し、また詳細なバウンダリスキャ
ンテストモードが指定されているときには、入力端子Ｎ
Ｉから入力された電圧信号を取り込み、これを直接、出
力端子ＮＯから出力したり、電圧信号を電圧解析し、こ
れによって得られた電圧データを出力端子ＳＯから出力
する。

【００１６】電圧解析回路２１は、直列に接続された２
つの抵抗２４、２５によって構成される複数の抵抗群２
６と、これらの各抵抗群２６から出力される適正温度下
限電圧、適正温度上限電圧、オーバーヒート電圧などと
入力端子ＮＩに入力されたアナログ信号形式の信号（例
えば、サーミスタなどから出力される温度検出信号）と
を比較して、“１”信号又は“０”信号を生成する複数
のコンパレータ回路２７とを備えており、入力端子ＮＩ
に入力された温度検出信号などを取り込み、この温度検
出信号の電圧値と、適正温度下限電圧の電圧値、適正温
度上限電圧の電圧値、オーバーヒート電圧の電圧値など
とを各々比較し、この比較結果に基づき“１”信号、
“０”信号で構成される電圧データを生成し、この電圧
データの各ビット信号を第２〜第ｎ入力側ＢＳセル２２
ｂ〜２２ｎに供給する。第１入力側ＢＳセル２２ａは、
入力端子ＮＩに入力された信号又は入力端子ＳＩに入力
された信号のいずれか一方を選択するマルチプレクサ回
路２８と、クロック信号が入力される毎に、マルチプレ
クサ回路２８によって選択された信号をラッチするラッ
チ回路２９とを備えており、入力端子ＮＩ側が指定され
ているときには、入力端子ＮＩに入力されている信号を
選択してラッチしながら、選択回路２３と、第２入力側
ＢＳセル２２ｂとに供給し、また入力端子ＳＩが指定さ
れているときには、入力端子ＳＩに入力される信号を選
択してラッチしながら、選択回路２３と、第２入力側Ｂ
Ｓセル２２ｂとに供給する。

【００１７】選択回路２３は、クロック信号が入力され
る毎に、第１入力側ＢＳセル２２ａから出力されるラッ
チ済みの信号をラッチするラッチ回路３０と、このラッ
チ回路３０から出力される信号又は入力端子ＮＩに入力
されたラッチ前の信号のいずれか一方を選択するアナロ
グ信号対応型のマルチプレクサ回路３１とを備えてお
り、上記１入力側ＢＳセル２２ａから出力されるラッチ
済みの信号をラッチしながら、このラッチ動作で保持さ
れている信号又は入力端子ＮＩに入力されたラッチ前の
信号（例えば、アナログ信号形式の電圧信号など）のい
ずれか一方を選択して、これを出力端子ＮＯから出力す
る。第２〜第ｎ入力側ＢＳセル２２ｂ〜２２ｎは各々電
圧解析回路２１から出力される電圧データの各ビット信
号又は前段側（上流側）からの信号のいずれか一方を選
択するマルチプレクサ回路３２と、クロック信号が入力
される毎に、マルチプレクサ回路３２によって選択され
た信号をラッチして、後段側（下流側）に供給するラッ
チ回路３３とを備えており、第１入力側ＢＳセル２２ａ
から出力される信号を取り込んで、これを順次シフトし
て出力端子ＳＯから出力したり、電圧解析回路２１から
出力される電圧データの各ビット信号を各々ラッチして
これを順次シフトして出力端子ＳＯから出力する。

【００１８】通常のバウンダリスキャンテストモードが
指定されているとき入力端子ＮＩに入力された信号又は
入力端子ＳＩに入力された信号を第１入力側ＢＳセル２
２ａに取り込ませるとともに、選択回路２３によって第
１入力側ＢＳセル２２ａに保持されているラッチ済みの
信号又は入力端子ＮＩに入力された信号のいずれかを選
択させ、これを出力端子ＮＯから出力させたり、第１〜
第ｎ入力側ＢＳセル２２ａ〜２２ｎをシリアルに接続さ
せて、入力端子ＳＩに入力された信号や入力端子ＮＩに
入力された信号を取り込ませながらこれを順次シフトさ
せて、出力端子ＳＯから出力させる。

【００１９】また、詳細なバウンダリスキャンテストモ
ードが指定されているときには、選択回路２３によって
入力端子ＮＩに入力されたアナログ信号形式の電圧信号
又は第１入力側ＢＳセル２２ａから出力される信号のい
ずれかを選択させて出力端子ＮＯから出力させたり、電
圧解析回路２１によって入力端子ＮＩに入力された信号
を取り込ませてこれを詳細に電圧解析させた後、これに
よって得られた電圧データを第２〜第ｎ入力側ＢＳセル
２２ｂ〜２２ｎに取り込ませながら、第１〜第ｎ入力側
ＢＳセル２２ａ〜２２ｎをシリアルに接続させて、これ
ら第１〜第ｎ入力側ＢＳセル２２ａ〜２２ｎに保持され
ている各信号を順次シフトさせ、出力端子ＳＯから出力
させる。また、上記集積回路を構成する各出力側ＢＳセ
ル回路も、上述した各入力側ＢＳセル回路２０と同様に
構成され、通常のバウンダリスキャンテストモード、詳
細なバウンダリスキャンテストモードのいずれのモード
でもバウンダリスキャンテストを行なえるようにされて
いる。

【００２０】このように、この第２形態例では、集積回
路内にアナログ信号を処理することが可能な複数の入力
側ＢＳセル回路２０と、この入力側ＢＳセル回路２０と
同様に構成される複数の出力側ＢＳセル回路とを設け、
これら入力側ＢＳセル回路２０、出力側ＢＳセル回路に
よって通常のバウンダリスキャンテスト機能と、電圧解
析を行なう詳細なバウンダリスキャンテスト機能とを持
たせるようにしたので、Ａ／Ｄコンバータ回路などを使
用することなく、アナログ情報をハンドリング処理する
ことができ、これによってシステム全体の部品数を少な
くしながらシステムの汎用性を高めることができる。

【００２１】図４は本発明による集積回路の第３形態例
で使用される入力側ＢＳセル回路の一例を示すブロック
図である。なお、この図において、図３の各部と同じ部
分には、同じ符号が付してある。この図に示す入力側Ｂ
Ｓセル回路４０が図３に示す入力側ＢＳセル回路２０と
異なる点は、電圧解析回路２１に代えて、内部ラッチ付
きカウンタ回路４１を設け、詳細なバウンダリスキャン
テストモードが指定されているとき選択回路２３によっ
て入力端子ＮＩに入力されている時系列的な信号、例え
ばＰＷＭ信号を取り込ませるとともに、ＰＷＭ信号を直
接、出力端子ＮＯから出力させたり、内部ラッチ付きカ
ウンタ回路４１によって入力端子ＮＩに入力されている
時系列的な信号、例えばＰＷＭ信号をカウントさせると
ともに、このカウント動作で得られた計数データを第２
〜第ｎ入力側ＢＳセル２２ｂ〜２２ｎに取り込ませなが
ら、第１〜第ｎ入力側ＢＳセル２２ａ〜２２ｎをシリア
ルに接続させて、これら第１〜第ｎ入力側ＢＳセル２２
ａ〜２２ｎに保持されている各信号を順次シフトさせ、
出力端子ＳＯから出力させるようにしたことである。こ
の場合、内部ラッチ付きカウンタ回路４１は、入力端子
ＮＩに入力されたＰＷＭ信号のパルス数を計数するとと
もに、ラッチ／クリア信号が入力される毎に、それまで
のカウント動作で得られた計数データをラッチして、第
２〜第ｎ入力側ＢＳセル２２ｂ〜２２ｎに供給するとと
もに、それまでのカウント動作で得られた計数データを
クリアする。

【００２２】これによって、カウント途中の計数データ
が第２〜第ｎ入力側ＢＳセル２２ｂ〜２２ｎにラッチさ
れて、スキャンデータとなるのを防止している。また、
集積回路を構成する各出力側ＢＳセル回路も、上述した
各入力側ＢＳセル回路４０と同様に構成され、通常のバ
ウンダリスキャンテストモード、詳細なバウンダリスキ
ャンテストモードのいずれのモードでも、バウンダリス
キャンテストを行なえるようにされている。このよう
に、この第３形態例では、集積回路内に時系列的な信号
を処理することが可能な複数の入力側ＢＳセル回路４０
と、この入力側ＢＳセル回路４０と同様に構成される複
数の出力側ＢＳセル回路とを設け、これら入力側ＢＳセ
ル回路４０、出力側ＢＳセル回路によって通常のバウン
ダリスキャンテスト機能と、時系列的な信号の解析を行
なう詳細なバウンダリスキャンテスト機能とを持たせる
ようにしたのでクロック信号に同期しない、ＰＷＭ信号
などの時系列的な情報を直接、処理することができ、こ
れによって検査精度を大幅に向上させることができる。
また、上述した第１〜第３形態例においては、従来から
使用されている全ての入力側ＢＳセルに代えて、入力側
ＢＳセル回路３、２０、４０を設けるとともに、全ての
出力側ＢＳセルに代えて、出力側ＢＳセル回路５などを
配置するようにしているが、詳細な信号処理が必要な信
号数が少ないときには、３、２０、４０、出力側ＢＳセ
ル回路５などのいくつかに代えて、従来から使用されて
いる入力側ＢＳセルや出力側ＢＳセルを使用するように
しても良い。このようにすることにより、コストパフォ
ーマンスを向上させて、検査能力と、製造コストとをバ
ランスさせることができる。また、上述した第１形態例
においては、集積回路１内に、第１検査回路１２と、第
２検査回路１４とを設けるようにしているが、目的に応
じて、これら第１検査回路１２又は第２検査回路１４の
いずれか、一方だけにし、これによって集積回路１への
ゲート負担を低減させるようにしても良い。

【００２３】

【発明の効果】以上説明したように本発明によれば、請
求項１では、定性的な情報のみならず、定量的な情報に
ついても、これを処理することができ、これによって現
行のシステム全体を変更することなくこのシステムで使
用される情報をハンドリングさせることができ、検査能
力、検査精度を飛躍的に向上させることができる。ま
た、請求項２では、Ａ／Ｄコンバータ回路などを使用す
ることなく、アナログ情報を処理することができ、これ
によってシステム全体の部品数を少なくしながら、シス
テムの汎用性を高めることができる。また、請求項３で
は、クロック信号に同期しない、ＰＷＭ信号などの時系
列的な情報を直接、処理することができ、これによって
検査項目数を多くして、検査精度を大幅に向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明による集積回路の第１形態例を示すブロ
ック図である。

【図２】図１に示す入力側ＢＳセル回路の詳細な構成例
を示す回路図である。

【図３】本発明による集積回路の第２形態例で使用され
る入力側ＢＳセル回路の一例を示すブロック図である。

【図４】本発明による集積回路の第３形態例で使用され
る入力側ＢＳセル回路の一例を示すブロック図である。

【図５】従来から知られているバウンダリスキャンテス
ト機能を持つ電子部品を使用した電子回路の一例を示す
図である。

【符号の説明】

１…集積回路、２…入力バッファ回路、３…入力側ＢＳ
セル回路、４…内部ロジック回路、５…出力側ＢＳセル
回路、６…出力バッファ回路、７…ＴＭＳ端子、８…Ｔ
ＣＫ端子、９…ＴＤＩ端子、１０…ＴＤＯ端子、１１…
ＴＡＰコントローラ回路、１２…第１検査回路（特定項
目検査回路）、１３ａ〜１３ｎ…第１〜第ｎ入力側ＢＳ
セル（ＢＳセル）、１４…第２検査回路（特定項目検査
回路）、１５…マルチプレクサ回路、２０…入力側ＢＳ
セル回路、２１…電圧解析回路、２２ａ〜２２ｎ…第１
〜第ｎ入力側ＢＳセル、２３…選択回路、２４…抵抗、
２５…抵抗、２６…抵抗群（基準電圧発生回路）、２７
…コンパレータ回路（比較回路）、２８…マルチプレク
サ回路、２９…ラッチ回路、３０…ラッチ回路、３１…
マルチプレクサ回路、３２…マルチプレクサ回路、３３
…ラッチ回路、４０…入力側ＢＳセル回路、４１…内部
ラッチ付きカウンタ回路（計数回路）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各入力端子または各出力端子に入出力さ
   れる信号をパラレル又はシリアルに取り込んで保持し、
   出力指示が設定されたとき保持している信号をシフトさ
   せて出力する複数のＢＳセルを有する集積回路におい
   て、 上記各ＢＳセルの全て、又はいくつかに代えて配置さ
   れ、各入力端子又は各出力端子のうち、詳細情報を必要
   とする入力端子又は出力端子に入出力される信号を解析
   する特定項目検査回路と、この特定項目検査回路の解析
   結果又は入力された信号を取り込んで保持し、出力指示
   が設定されたとき保持している信号をシフトさせて出力
   する１つ又は複数のＢＳセルと、を備えたことを特徴と
   する集積回路。
2. 【請求項２】 請求項１に記載の集積回路において、 上記特定項目検査回路は、１つ又は複数の基準電圧を発
   生する基準電圧発生回路と、この基準電圧発生回路から
   出力される１つの又は複数の基準電圧と入力されたアナ
   ログ情報とを比較する比較回路とを有し、この比較回路
   の比較結果を解析結果として出力するように構成されて
   いることを特徴とする集積回路。
3. 【請求項３】 請求項１に記載の集積回路において、 上記特定項目検査回路は、時系列的な情報を処理する計
   数回路を有し、この計数回路の計数結果を解析結果とし
   て出力するように構成されていることを特徴とする集積
   回路。