JPH1093928A - ディジタル放送デコーダ - Google Patents
ディジタル放送デコーダInfo
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- JPH1093928A JPH1093928A JP24172796A JP24172796A JPH1093928A JP H1093928 A JPH1093928 A JP H1093928A JP 24172796 A JP24172796 A JP 24172796A JP 24172796 A JP24172796 A JP 24172796A JP H1093928 A JPH1093928 A JP H1093928A
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- circuit
- decoder
- digital
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- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
(57)【要約】
ＭＰＥＧ圧縮された画像・音声データとともに番組デー
タが伝送されるディジタル放送を受信してデコードする
ディジタル放送デコーダであって，画像・音声信号とと
もに３次元グラフィックを用いたプログラムガイドを表
示するディジタル放送デコーダを安価に実現する． 【課題】３次元グラフィックの発生には専用のハードウ
エアとメモリを追加しなければならず，コストの増大を
招く． 【解決手段】ＭＰＥＧデコーダが使用するデコーダメモ
リをグラフィック描画回路が時分割で共有可能な構成と
する．
タが伝送されるディジタル放送を受信してデコードする
ディジタル放送デコーダであって，画像・音声信号とと
もに３次元グラフィックを用いたプログラムガイドを表
示するディジタル放送デコーダを安価に実現する． 【課題】３次元グラフィックの発生には専用のハードウ
エアとメモリを追加しなければならず，コストの増大を
招く． 【解決手段】ＭＰＥＧデコーダが使用するデコーダメモ
リをグラフィック描画回路が時分割で共有可能な構成と
する．
Description
【０００１】
【発明の属する技術分野】本発明はＭＰＥＧ規格等でデ
ィジタル圧縮された一組の画像，音声データを復号する
とともに，これらに付随するシステム関連データを復号
する技術に関し，特に番組ガイド等の付加的なサービス
を提供する衛星放送およびケーブルテレビ放送の受信装
置を構築する技術に係わる．
ィジタル圧縮された一組の画像，音声データを復号する
とともに，これらに付随するシステム関連データを復号
する技術に関し，特に番組ガイド等の付加的なサービス
を提供する衛星放送およびケーブルテレビ放送の受信装
置を構築する技術に係わる．
【０００２】
【従来の技術】従来よりＭＰＥＧ（Ｍｏｔｉｏｎ Ｐｉ
ｃｔｕｒｅｓ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）規格方式で
情報量を圧縮された画像・音声データをＭＰＥＧシステ
ム規格のＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）パ
ケット形式で伝送し，受信側でパケット分離と画像・音
声の伸長を行ってモニタおよびスピーカに出力するディ
ジタル放送の送受信形態がある．一般にＴＳパケット形
式ではプログラム，すなわち共通の時間軸を有する画像
・音声の組（従来のテレビジョン放送における番組に相
当）を同一の伝送チャネルに複数組多重化して伝送する
ことが可能であり，衛星放送やケーブルテレビのサービ
スでは通常このプログラム多重化を行う．さらにシステ
ムを管理する上で必須となるパケットの属性情報，再生
タイミングを制御する時間情報をＰＳＩ／ＳＩ（Ｐｒｏ
ｇｒａｍ Ｓｐｅｃｉｆｉｃ Ｉｎｆｏｒｍａｔｉｏｎ
／Ｓｅｒｖｉｃｅ Ｉｎｆｏｒｍａｔｉｏｎ）パケット
として画像・音声データとともに送る．ユーザが伝送さ
れる複数のプログラムの中から１プログラムを選択する
ときに，オンラインで番組情報を検索することを可能に
する電子プログラムガイド（ＥＰＧ）のサービスが可能
である．サービス配信業者はＥＰＧを実現するために各
プログラムの番組情報すなわち放送日時，開始・終了時
刻，内容，課金情報，字幕の有無などをＰＳＩ／ＳＩパ
ケットの一種として常時送っている．受信側はこれらを
蓄積して処理し，ＭＰＥＧデータからデコードした画像
信号とともにモニタ画面上にオンスクリーン表示（ＯＳ
Ｄ）する．このようなディジタル放送デコーダの例とし
て特開平０８ー０７０４５１に開示されている受信装置
が挙げられる．以下，図５を用いて従来の技術に関する
説明を行う．図５はディジタル放送デコーダの内部ブロ
ックであり，入力端子１には多重化ＴＳパケットが入力
される．前段にチューナ，伝送路復号および誤り訂正な
どの処理ブロックが接続されていることを想定してい
る．ＴＳパケット分離回路２において多重化ＴＳパケッ
トからユーザの指定するプログラムに属するパケットお
よびＰＳＩ／ＳＩパケットを抽出する．画像・音声パケ
ットはＭＰＥＧデコーダＩＣ３へ転送しデコード処理が
施される．ＭＰＥＧデコード回路３０２はストリームイ
ンタフェース３０１を介して入力された画像・音声パケ
ットをデコーダメモリ４を用いて復号する．メモリイン
タフェース３０３はアドレス・データの形式変換をデコ
ーダメモリ４に対して行う．ＭＰＥＧデータからデコー
ドされた画像および音声信号はディスプレイ回路３０４
においてそれぞれ走査線および音声フレームの形式に変
換されてＭＰＥＧデコーダＩＣ３から出力される．他
方，画像・音声パケット以外のＰＳＩ／ＳＩパケットに
関してはマイクロプロセサ７が処理を行う．マイクロプ
ロセサ７はＰＳＩ／ＳＩパケットをＴＳパケット分離回
路２からデータバスを介してメインメモリ８に蓄積し，
ＭＰＥＧデコードおよびデコーダシステム制御に必要な
情報を抽出して管理する．マイクロプロセサ７はマイク
ロプロセサインタフェース３０６を経由してデコードタ
イミングやエラー時の復帰などに関する制御信号をＭＰ
ＥＧデコード回路３０２に供給する．ユーザがリモート
コントローラ等のユーザインタフェース１０を経由して
ＥＰＧ表示のリクエストを入力するとマイクロプロセサ
７は表示に必要な番組情報の取得を開始し，当該パケッ
トデータをメインメモリ８あるいはデコーダメモリ４に
蓄積する．マイクロプロセサ７はデータから番組情報を
抽出し，メニュー画面などのグラフィックデータをＯＳ
Ｄ回路５に接続されたグラフィックメモリ６に展開す
る．さらに必要に応じてフォントＲＯＭ９から文字のビ
ットマップを参照し，グラフィックデータに重畳する．
ＯＳＤ回路５はグラフィックデータをグラフィックメモ
リ６から読み出してＭＰＥＧデコーダＩＣ３からの画像
信号と混合し，出力端子１１へグラフィック画像信号を
出力する．
ｃｔｕｒｅｓ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）規格方式で
情報量を圧縮された画像・音声データをＭＰＥＧシステ
ム規格のＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）パ
ケット形式で伝送し，受信側でパケット分離と画像・音
声の伸長を行ってモニタおよびスピーカに出力するディ
ジタル放送の送受信形態がある．一般にＴＳパケット形
式ではプログラム，すなわち共通の時間軸を有する画像
・音声の組（従来のテレビジョン放送における番組に相
当）を同一の伝送チャネルに複数組多重化して伝送する
ことが可能であり，衛星放送やケーブルテレビのサービ
スでは通常このプログラム多重化を行う．さらにシステ
ムを管理する上で必須となるパケットの属性情報，再生
タイミングを制御する時間情報をＰＳＩ／ＳＩ（Ｐｒｏ
ｇｒａｍ Ｓｐｅｃｉｆｉｃ Ｉｎｆｏｒｍａｔｉｏｎ
／Ｓｅｒｖｉｃｅ Ｉｎｆｏｒｍａｔｉｏｎ）パケット
として画像・音声データとともに送る．ユーザが伝送さ
れる複数のプログラムの中から１プログラムを選択する
ときに，オンラインで番組情報を検索することを可能に
する電子プログラムガイド（ＥＰＧ）のサービスが可能
である．サービス配信業者はＥＰＧを実現するために各
プログラムの番組情報すなわち放送日時，開始・終了時
刻，内容，課金情報，字幕の有無などをＰＳＩ／ＳＩパ
ケットの一種として常時送っている．受信側はこれらを
蓄積して処理し，ＭＰＥＧデータからデコードした画像
信号とともにモニタ画面上にオンスクリーン表示（ＯＳ
Ｄ）する．このようなディジタル放送デコーダの例とし
て特開平０８ー０７０４５１に開示されている受信装置
が挙げられる．以下，図５を用いて従来の技術に関する
説明を行う．図５はディジタル放送デコーダの内部ブロ
ックであり，入力端子１には多重化ＴＳパケットが入力
される．前段にチューナ，伝送路復号および誤り訂正な
どの処理ブロックが接続されていることを想定してい
る．ＴＳパケット分離回路２において多重化ＴＳパケッ
トからユーザの指定するプログラムに属するパケットお
よびＰＳＩ／ＳＩパケットを抽出する．画像・音声パケ
ットはＭＰＥＧデコーダＩＣ３へ転送しデコード処理が
施される．ＭＰＥＧデコード回路３０２はストリームイ
ンタフェース３０１を介して入力された画像・音声パケ
ットをデコーダメモリ４を用いて復号する．メモリイン
タフェース３０３はアドレス・データの形式変換をデコ
ーダメモリ４に対して行う．ＭＰＥＧデータからデコー
ドされた画像および音声信号はディスプレイ回路３０４
においてそれぞれ走査線および音声フレームの形式に変
換されてＭＰＥＧデコーダＩＣ３から出力される．他
方，画像・音声パケット以外のＰＳＩ／ＳＩパケットに
関してはマイクロプロセサ７が処理を行う．マイクロプ
ロセサ７はＰＳＩ／ＳＩパケットをＴＳパケット分離回
路２からデータバスを介してメインメモリ８に蓄積し，
ＭＰＥＧデコードおよびデコーダシステム制御に必要な
情報を抽出して管理する．マイクロプロセサ７はマイク
ロプロセサインタフェース３０６を経由してデコードタ
イミングやエラー時の復帰などに関する制御信号をＭＰ
ＥＧデコード回路３０２に供給する．ユーザがリモート
コントローラ等のユーザインタフェース１０を経由して
ＥＰＧ表示のリクエストを入力するとマイクロプロセサ
７は表示に必要な番組情報の取得を開始し，当該パケッ
トデータをメインメモリ８あるいはデコーダメモリ４に
蓄積する．マイクロプロセサ７はデータから番組情報を
抽出し，メニュー画面などのグラフィックデータをＯＳ
Ｄ回路５に接続されたグラフィックメモリ６に展開す
る．さらに必要に応じてフォントＲＯＭ９から文字のビ
ットマップを参照し，グラフィックデータに重畳する．
ＯＳＤ回路５はグラフィックデータをグラフィックメモ
リ６から読み出してＭＰＥＧデコーダＩＣ３からの画像
信号と混合し，出力端子１１へグラフィック画像信号を
出力する．
【０００３】
【発明が解決しようとする課題】ユーザがＥＰＧにより
番組情報の検索を行う場合には使い勝手の観点から直感
的なフィードバックが得られる表示になっていることが
望まれる．これを満足させる手法の一つに３次元グラフ
ィックスを用いたＥＰＧがある．例えば日付，時刻，サ
ービス名，カテゴリーなどＥＰＧ内での選択基準となる
座標を３次元グラフィックスの空間座標に割り当てるこ
とによってユーザに直感的な操作感を与えることができ
る．ところが３次元グラフィックスの描画には座標変
換，ポリゴン（３次元空間内の多角形）描画あるいはテ
クスチャマッピングなどに膨大な計算とデータ転送能力
が必要なため，デコーダ内蔵のマイクロプロセサがこれ
をシステム制御と同等レベルの処理負荷を持つソフトウ
エアで実現することは困難である．また３次元グラフィ
ックスの描画処理をレンダリングアクセラレータと呼ば
れるグラフィック描画回路によりハードウエア化したと
仮定しても，テクスチャ保持や陰面処理の高速化のため
のバッファとして大容量のメモリが要求されるため，３
次元グラフィックスを応用したＥＰＧを持たないデコー
ダと比較すると大幅なコスト上昇を招くことになる．一
般的にユーザがＥＰＧを利用する時間が通常のＭＰＥＧ
デコード出力を視聴する時間に比べて短いことを考えれ
ば，ＥＰＧ専用のメモリを放送デコーダに搭載すること
はコストパフォーマンスの観点から望ましくない．
番組情報の検索を行う場合には使い勝手の観点から直感
的なフィードバックが得られる表示になっていることが
望まれる．これを満足させる手法の一つに３次元グラフ
ィックスを用いたＥＰＧがある．例えば日付，時刻，サ
ービス名，カテゴリーなどＥＰＧ内での選択基準となる
座標を３次元グラフィックスの空間座標に割り当てるこ
とによってユーザに直感的な操作感を与えることができ
る．ところが３次元グラフィックスの描画には座標変
換，ポリゴン（３次元空間内の多角形）描画あるいはテ
クスチャマッピングなどに膨大な計算とデータ転送能力
が必要なため，デコーダ内蔵のマイクロプロセサがこれ
をシステム制御と同等レベルの処理負荷を持つソフトウ
エアで実現することは困難である．また３次元グラフィ
ックスの描画処理をレンダリングアクセラレータと呼ば
れるグラフィック描画回路によりハードウエア化したと
仮定しても，テクスチャ保持や陰面処理の高速化のため
のバッファとして大容量のメモリが要求されるため，３
次元グラフィックスを応用したＥＰＧを持たないデコー
ダと比較すると大幅なコスト上昇を招くことになる．一
般的にユーザがＥＰＧを利用する時間が通常のＭＰＥＧ
デコード出力を視聴する時間に比べて短いことを考えれ
ば，ＥＰＧ専用のメモリを放送デコーダに搭載すること
はコストパフォーマンスの観点から望ましくない．
【０００４】
【課題を解決するための手段】上記課題を解決する手段
として本発明ではＭＰＥＧデコードで用いるデコーダメ
モリをＥＰＧグラフィックスの描画回路と時分割で共有
可能な構成とする．
として本発明ではＭＰＥＧデコードで用いるデコーダメ
モリをＥＰＧグラフィックスの描画回路と時分割で共有
可能な構成とする．
【０００５】
【発明の実施の形態】以下，図面を参照しながら本発明
の実施の形態に関して説明する．図１は第１の実施の形
態を表すブロック図である．入力端子１には多重化ＴＳ
パケットが入力される．前段にチューナ，伝送路復号お
よび誤り訂正などの処理ブロックが接続されていること
を想定している．ＴＳパケット分離回路２において多重
化ＴＳパケットからユーザの指定するプログラムに属す
るパケットおよびＰＳＩ／ＳＩパケットを抽出する．画
像・音声パケットはＭＰＥＧデコーダＩＣ３へ転送しデ
コード処理が施される．ＭＰＥＧデコード回路３０２は
ストリームインタフェース３０１を介して入力された画
像・音声パケットをデコーダメモリ４を用いて復号す
る．メモリインタフェース３０３はアドレス・データの
形式変換をデコーダメモリ４に対して行う．スイッチ回
路３０７はメモリインタフェース３０３への信号をＭＰ
ＥＧデコード回路３０２の出力とグラフィック描画回路
３０５の出力との間で切り替える．切り替え制御信号は
マイクロプロセサインタフェース３０６を経由してマイ
クロプロセサ７から供給される．マイクロプロセサ７は
ユーザがユーザインタフェース１０によりＭＰＥＧデコ
ード出力の視聴を選択している場合にスイッチ回路３０
７の信号経路をＭＰＥＧデコード側に設定するよう制御
する．このスイッチ制御によりＭＰＥＧデコード回路３
０２はデコーダメモリ４を占有し，従来のＭＰＥＧデコ
ーダと同様にデコード処理を行うことができる．一方，
ユーザがＥＰＧを選択する場合にはグラフィック描画回
路３０５がマイクロプロセサインタフェース３０６を介
してマイクロプロセサ７から描画すべきポリゴンの頂点
座標などのパラメータを受け取り，３次元描画処理を行
う．すなわちグラフィック描画回路３０５はポリゴンを
仮想的な３次元空間上に配置し，陰影処理および陰面処
理を施しながらユーザが画面として見るスクリーン平面
上に描画する．必要に応じてテクスチャマッピングおよ
びデコーダメモリ４のデータバスに接続されたフォント
ＲＯＭ９から文字のビットマップ参照も行い，例えばテ
クスチャに番組名が重畳された区画等を描く．ここでＥ
ＰＧ描画処理中はマイクロプロセサ７がスイッチ回路３
０７の信号経路をグラフィック側に設定し，ＭＰＥＧデ
コードを中断することでグラフィック描画回路３０５に
デコーダメモリ４を占有させるため，処理に際して必要
となるメモリ領域，すなわち奥行きの情報をフレーム単
位で蓄積するＺバッファ，テクスチャデータのバッファ
および描画結果を蓄えるフレームバッファ等をデコーダ
メモリ４内に確保することができる．グラフィック描画
回路３０５からの出力信号はＭＰＥＧデータからデコー
ドされた画像および音声信号と同様にディスプレイ回路
３０４においてそれぞれ走査線および音声フレームの形
式に変換されてＭＰＥＧデコーダＩＣ３から出力され
る．以上，本実施の形態においてはＭＰＥＧデコード用
メモリをＥＰＧのグラフィック描画回路が切り替えて占
有できる構成とすることにより付加的なメモリを設ける
ことなく３次元ＥＰＧを提供することが可能である．次
に図２を用い，本発明における第２の実施の形態につい
て説明する．上記の形態と共通のブロックについては同
一の符号を付記し，説明を省略する．デコーダメモリ４
をスイッチ回路３０７によりＭＰＥＧデコード回路３０
２とグラフィック描画回路３０５の両者がアクセス可能
な構成である点に関しては第１の実施の形態と同様であ
るが，マイクロプロセサインタフェース３０６からスイ
ッチ回路３０７に至る切り替え制御信号の経路にタイミ
ング制御回路３０８を設けている点が異なる．本実施の
形態ではＥＰＧの描画処理中においてもデコーダメモリ
４の一部はＭＰＥＧデコード回路３０２がアクセス可能
な領域として残されており，グラフィック描画回路３０
５がメモリ領域の全てを占有する訳ではない．デコーダ
メモリ４は通常ＭＰＥＧデコード回路３０２がアクセス
権を持ちデコード用メモリとして働くが，ユーザからＥ
ＰＧ出力の要求があった場合には，マイクロプロセサ７
がタイミング制御回路３０８に命令を送り，タイミング
制御回路３０８が両者からメモリアクセスの要求を受け
てメモリバスの調停を行う．図３にメモリ領域の割り当
ての例を示す．同図（ａ）はＭＰＥＧデコード用にメモ
リ領域を割り当てており，放送デコーダは通常このよう
にメモリを利用している．ＭＰＥＧデコードにはビット
ストリームを一時的に蓄える受信バッファ（Ｖｉｄｅ
ｏ，Ａｕｄｉｏ用）と動き補償のリファレンス画像
（Ｉ，Ｐピクチャ）バッファを２面と表示（Ｂピクチャ
用）バッファが必要である．図３（ｂ）および（ｃ）は
ＥＰＧグラフィック出力時のメモリ割り当ての一例を示
している．同図（ｂ）はＭＰＥＧ画像のデコードに要す
るメモリ領域をグラフィック描画用に転用し，ＭＰＥＧ
音声のみデコード可能なように音声用メモリ領域を残し
ている．図３（ｂ）に対するタイミング制御回路３０８
の動作は図４（ａ）に示すとおりである．ＥＰＧオンの
命令を受けてタイミング制御回路３０８はグラフィック
描画回路３０５へメモリアクセスのタイムスロットを発
生し，スイッチ回路３０７に供給することによりメモリ
のバンド幅を与える．時間軸の基準はＭＰＥＧデコード
回路３０２から供給されるフレームパルスであり画像表
示のタイミングと同期している．ＭＰＥＧ音声の処理は
描画処理と比較すれば少量のバンド幅で済むため，図４
（ａ）に示すように固定のタイムスロットを与えても影
響は少ない．この例ではＥＰＧグラフィック表示時には
ＭＰＥＧ画像のデコードを中断するが，音声データは継
続してデコードされるため，第１の実施の形態よりも切
り替え時の違和感が少ないという特徴がある．さらに別
のメモリ割り当ての例として図３（ｃ）に示す構成も考
えられる．図３（ｃ）ではＥＰＧグラフィック描画用メ
モリ領域をＭＰＥＧリファレンス画像用の１面に割り当
てている．この領域割り当てにより，ＥＰＧグラフィッ
ク表示時にはＭＰＥＧ画像データからＩピクチャに相当
するもののみを抽出してデコードし，ＥＰＧ画面とオー
バレイ表示することが可能である．図３（ｃ）に対応す
るタイミング制御回路３０８の動作は図４（ｂ）のよう
になる．ＥＰＧオンの命令を受けた後，ＥＰＧグラフィ
ック描画用のタイムスロットを発生し，メモリのバンド
幅を与える．ＭＰＥＧリファレンス画像用の１面には直
前まで使用していたＩまたはＰピクチャの画像が残され
ており，表示の際にこのＭＰＥＧ画像をバックグラウン
ドにしてＥＰＧグラフィック画像を出力することができ
る．また一般にＩピクチャは１５フレームに１枚程度の
割合で到来するため，この場合にのみＩピクチャのデコ
ードに必要なタイムスロットをＭＰＥＧデコード回路３
０２に与えてリファレンス画像を更新させる．この結
果，減少した更新レートによりスムーズな動画とはなら
ないが，ＥＰＧグラフィック表示中もＭＰＥＧ画像・音
声のデコードが継続されるので連続性がより保たれた形
になる．またＥＰＧ以外のグラフィックを利用するアプ
リケーションでバックグラウンドにＭＰＥＧ画像を必要
とするものに対しても有効である．ＥＰＧグラフィック
の側に注目すると，図３（ｂ）の例よりもＥＰＧグラフ
ィック描画に利用できるメモリ領域が削減されているの
で，ＥＰＧグラフィックの表示範囲や画質に限定が加わ
ることになる．これに対してはＭＰＥＧ画像の有無とＥ
ＰＧ画質とのトレードオフ関係の中でいずれかを優先す
る２種類のモードを設け，ユーザが選択できるようにし
ておけばよい．以上，第２の実施の形態ではデコーダメ
モリの共有を時間軸で細分化し，ＥＰＧグラフィックの
出力中においてもＭＰＥＧデコードの一部を継続させて
いるところに特徴がある．
の実施の形態に関して説明する．図１は第１の実施の形
態を表すブロック図である．入力端子１には多重化ＴＳ
パケットが入力される．前段にチューナ，伝送路復号お
よび誤り訂正などの処理ブロックが接続されていること
を想定している．ＴＳパケット分離回路２において多重
化ＴＳパケットからユーザの指定するプログラムに属す
るパケットおよびＰＳＩ／ＳＩパケットを抽出する．画
像・音声パケットはＭＰＥＧデコーダＩＣ３へ転送しデ
コード処理が施される．ＭＰＥＧデコード回路３０２は
ストリームインタフェース３０１を介して入力された画
像・音声パケットをデコーダメモリ４を用いて復号す
る．メモリインタフェース３０３はアドレス・データの
形式変換をデコーダメモリ４に対して行う．スイッチ回
路３０７はメモリインタフェース３０３への信号をＭＰ
ＥＧデコード回路３０２の出力とグラフィック描画回路
３０５の出力との間で切り替える．切り替え制御信号は
マイクロプロセサインタフェース３０６を経由してマイ
クロプロセサ７から供給される．マイクロプロセサ７は
ユーザがユーザインタフェース１０によりＭＰＥＧデコ
ード出力の視聴を選択している場合にスイッチ回路３０
７の信号経路をＭＰＥＧデコード側に設定するよう制御
する．このスイッチ制御によりＭＰＥＧデコード回路３
０２はデコーダメモリ４を占有し，従来のＭＰＥＧデコ
ーダと同様にデコード処理を行うことができる．一方，
ユーザがＥＰＧを選択する場合にはグラフィック描画回
路３０５がマイクロプロセサインタフェース３０６を介
してマイクロプロセサ７から描画すべきポリゴンの頂点
座標などのパラメータを受け取り，３次元描画処理を行
う．すなわちグラフィック描画回路３０５はポリゴンを
仮想的な３次元空間上に配置し，陰影処理および陰面処
理を施しながらユーザが画面として見るスクリーン平面
上に描画する．必要に応じてテクスチャマッピングおよ
びデコーダメモリ４のデータバスに接続されたフォント
ＲＯＭ９から文字のビットマップ参照も行い，例えばテ
クスチャに番組名が重畳された区画等を描く．ここでＥ
ＰＧ描画処理中はマイクロプロセサ７がスイッチ回路３
０７の信号経路をグラフィック側に設定し，ＭＰＥＧデ
コードを中断することでグラフィック描画回路３０５に
デコーダメモリ４を占有させるため，処理に際して必要
となるメモリ領域，すなわち奥行きの情報をフレーム単
位で蓄積するＺバッファ，テクスチャデータのバッファ
および描画結果を蓄えるフレームバッファ等をデコーダ
メモリ４内に確保することができる．グラフィック描画
回路３０５からの出力信号はＭＰＥＧデータからデコー
ドされた画像および音声信号と同様にディスプレイ回路
３０４においてそれぞれ走査線および音声フレームの形
式に変換されてＭＰＥＧデコーダＩＣ３から出力され
る．以上，本実施の形態においてはＭＰＥＧデコード用
メモリをＥＰＧのグラフィック描画回路が切り替えて占
有できる構成とすることにより付加的なメモリを設ける
ことなく３次元ＥＰＧを提供することが可能である．次
に図２を用い，本発明における第２の実施の形態につい
て説明する．上記の形態と共通のブロックについては同
一の符号を付記し，説明を省略する．デコーダメモリ４
をスイッチ回路３０７によりＭＰＥＧデコード回路３０
２とグラフィック描画回路３０５の両者がアクセス可能
な構成である点に関しては第１の実施の形態と同様であ
るが，マイクロプロセサインタフェース３０６からスイ
ッチ回路３０７に至る切り替え制御信号の経路にタイミ
ング制御回路３０８を設けている点が異なる．本実施の
形態ではＥＰＧの描画処理中においてもデコーダメモリ
４の一部はＭＰＥＧデコード回路３０２がアクセス可能
な領域として残されており，グラフィック描画回路３０
５がメモリ領域の全てを占有する訳ではない．デコーダ
メモリ４は通常ＭＰＥＧデコード回路３０２がアクセス
権を持ちデコード用メモリとして働くが，ユーザからＥ
ＰＧ出力の要求があった場合には，マイクロプロセサ７
がタイミング制御回路３０８に命令を送り，タイミング
制御回路３０８が両者からメモリアクセスの要求を受け
てメモリバスの調停を行う．図３にメモリ領域の割り当
ての例を示す．同図（ａ）はＭＰＥＧデコード用にメモ
リ領域を割り当てており，放送デコーダは通常このよう
にメモリを利用している．ＭＰＥＧデコードにはビット
ストリームを一時的に蓄える受信バッファ（Ｖｉｄｅ
ｏ，Ａｕｄｉｏ用）と動き補償のリファレンス画像
（Ｉ，Ｐピクチャ）バッファを２面と表示（Ｂピクチャ
用）バッファが必要である．図３（ｂ）および（ｃ）は
ＥＰＧグラフィック出力時のメモリ割り当ての一例を示
している．同図（ｂ）はＭＰＥＧ画像のデコードに要す
るメモリ領域をグラフィック描画用に転用し，ＭＰＥＧ
音声のみデコード可能なように音声用メモリ領域を残し
ている．図３（ｂ）に対するタイミング制御回路３０８
の動作は図４（ａ）に示すとおりである．ＥＰＧオンの
命令を受けてタイミング制御回路３０８はグラフィック
描画回路３０５へメモリアクセスのタイムスロットを発
生し，スイッチ回路３０７に供給することによりメモリ
のバンド幅を与える．時間軸の基準はＭＰＥＧデコード
回路３０２から供給されるフレームパルスであり画像表
示のタイミングと同期している．ＭＰＥＧ音声の処理は
描画処理と比較すれば少量のバンド幅で済むため，図４
（ａ）に示すように固定のタイムスロットを与えても影
響は少ない．この例ではＥＰＧグラフィック表示時には
ＭＰＥＧ画像のデコードを中断するが，音声データは継
続してデコードされるため，第１の実施の形態よりも切
り替え時の違和感が少ないという特徴がある．さらに別
のメモリ割り当ての例として図３（ｃ）に示す構成も考
えられる．図３（ｃ）ではＥＰＧグラフィック描画用メ
モリ領域をＭＰＥＧリファレンス画像用の１面に割り当
てている．この領域割り当てにより，ＥＰＧグラフィッ
ク表示時にはＭＰＥＧ画像データからＩピクチャに相当
するもののみを抽出してデコードし，ＥＰＧ画面とオー
バレイ表示することが可能である．図３（ｃ）に対応す
るタイミング制御回路３０８の動作は図４（ｂ）のよう
になる．ＥＰＧオンの命令を受けた後，ＥＰＧグラフィ
ック描画用のタイムスロットを発生し，メモリのバンド
幅を与える．ＭＰＥＧリファレンス画像用の１面には直
前まで使用していたＩまたはＰピクチャの画像が残され
ており，表示の際にこのＭＰＥＧ画像をバックグラウン
ドにしてＥＰＧグラフィック画像を出力することができ
る．また一般にＩピクチャは１５フレームに１枚程度の
割合で到来するため，この場合にのみＩピクチャのデコ
ードに必要なタイムスロットをＭＰＥＧデコード回路３
０２に与えてリファレンス画像を更新させる．この結
果，減少した更新レートによりスムーズな動画とはなら
ないが，ＥＰＧグラフィック表示中もＭＰＥＧ画像・音
声のデコードが継続されるので連続性がより保たれた形
になる．またＥＰＧ以外のグラフィックを利用するアプ
リケーションでバックグラウンドにＭＰＥＧ画像を必要
とするものに対しても有効である．ＥＰＧグラフィック
の側に注目すると，図３（ｂ）の例よりもＥＰＧグラフ
ィック描画に利用できるメモリ領域が削減されているの
で，ＥＰＧグラフィックの表示範囲や画質に限定が加わ
ることになる．これに対してはＭＰＥＧ画像の有無とＥ
ＰＧ画質とのトレードオフ関係の中でいずれかを優先す
る２種類のモードを設け，ユーザが選択できるようにし
ておけばよい．以上，第２の実施の形態ではデコーダメ
モリの共有を時間軸で細分化し，ＥＰＧグラフィックの
出力中においてもＭＰＥＧデコードの一部を継続させて
いるところに特徴がある．
【０００６】
【発明の効果】以上記述したように，本発明ではＭＰＥ
Ｇデコードで用いるデコーダメモリをＥＰＧグラフィッ
クスの描画回路と時分割で共有可能なため，ＥＰＧ専用
メモリを付加することなく３次元グラフィックスを実現
できるので，ユーザの使い勝手の良いディジタル放送デ
コーダを構築する上で経済的に有利である．さらに時分
割共有を細分化すればＭＰＥＧ画像・音声の一部とＥＰ
Ｇグラフィック表示を同時に行うことも可能である．
Ｇデコードで用いるデコーダメモリをＥＰＧグラフィッ
クスの描画回路と時分割で共有可能なため，ＥＰＧ専用
メモリを付加することなく３次元グラフィックスを実現
できるので，ユーザの使い勝手の良いディジタル放送デ
コーダを構築する上で経済的に有利である．さらに時分
割共有を細分化すればＭＰＥＧ画像・音声の一部とＥＰ
Ｇグラフィック表示を同時に行うことも可能である．
【図１】本発明における第１の実施の形態を表すブロッ
ク図
ク図
【図２】本発明における第２の実施の形態を表すブロッ
ク図
ク図
【図３】デコーダメモリの領域割り当てを示す説明図
【図４】デコーダメモリの時分割共有のタイミングを示
す説明図
す説明図
【図５】従来の技術を表すブロック図
１…入力端子２…ＴＳパケット分離回路，３…ＭＰＥＧ
デコーダＩＣ，３０１…ストリームインタフェース，３
０２…ＭＰＥＧデコード回路，３０３…メモリインタフ
ェース，３０４…ディスプレイ回路，３０５…グラフィ
ック描画回路，３０６…マイクロプロセサインタフェー
ス，３０７…スイッチ回路，３０８…タイミング制御回
路，４…デコーダメモリ，５…ＯＳＤ回路，６…グラフ
ィックメモリ，７…マイクロプロセサ，８…メインメモ
リ，９…フォントＲＯＭ，１０…ユーザインタフェー
ス，１１…出力端子
デコーダＩＣ，３０１…ストリームインタフェース，３
０２…ＭＰＥＧデコード回路，３０３…メモリインタフ
ェース，３０４…ディスプレイ回路，３０５…グラフィ
ック描画回路，３０６…マイクロプロセサインタフェー
ス，３０７…スイッチ回路，３０８…タイミング制御回
路，４…デコーダメモリ，５…ＯＳＤ回路，６…グラフ
ィックメモリ，７…マイクロプロセサ，８…メインメモ
リ，９…フォントＲＯＭ，１０…ユーザインタフェー
ス，１１…出力端子
Claims (5)
- 【請求項１】圧縮符号化により情報量を圧縮された画像
および音声信号と該画像および音声信号の組（以下プロ
グラムと記述する）の内容を記述するプログラム情報と
が多重されたディジタルデータが衛星またはケーブル等
の伝送媒体を介して送られるディジタル放送の形態にお
いて，該ディジタルデータを受信して復号を行い該復号
された画像信号を出力するところのモニタ画面上に該プ
ログラム情報をグラフィック表示するディジタル放送デ
コーダであって，圧縮ディジタルデータの復号回路と，
該復号回路がデータの蓄積を行うデコーダメモリと該プ
ログラムデータのグラフィック表示データを生成するグ
ラフィック描画回路と該デコーダメモリへのアクセス経
路を該復号回路と該グラフィック描画回路との間で切り
替えるスイッチ回路を有し，プログラムデータのグラフ
ィック表示を行う場合には該スイッチ回路が該デコーダ
メモリへのアクセス経路をグラフィック描画回路側に設
定することを特徴とするディジタル放送デコーダ． - 【請求項２】圧縮符号化により情報量を圧縮された画像
および音声信号と該画像および音声信号の組（以下プロ
グラムと記述する）の内容を記述するプログラム情報と
が多重されたディジタルデータが衛星またはケーブル等
の伝送媒体を介して送られるディジタル放送の形態にお
いて，該ディジタルデータを受信して復号を行い該復号
された画像信号を出力するところのモニタ画面上に該プ
ログラム情報をグラフィック表示するディジタル放送デ
コーダであって，圧縮ディジタルデータの復号回路と，
該復号回路がデータの蓄積を行うデコーダメモリと該プ
ログラムデータのグラフィック表示データを生成するグ
ラフィック描画回路と該デコーダメモリへのアクセス経
路を該復号回路と該グラフィック描画回路との間で切り
替えるスイッチ回路と，該スイッチ回路へ切り替えタイ
ミング信号を供給するタイミング制御回路を有し，プロ
グラムデータのグラフィック表示を行う場合には該タイ
ミング制御回路が該スイッチ回路に時分割切り替え信号
を供給し，該スイッチ回路は該時分割切り替え信号に同
期して該デコーダメモリへのアクセス経路を設定するこ
とを特徴とするディジタル放送デコーダ． - 【請求項３】前記請求項２に記載のディジタル放送デコ
ーダであって，プログラムデータのグラフィック表示を
行う場合には該タイミング制御回路が該復号回路におけ
る音声データの復号処理のみ行えるような時分割切り替
え信号を供給し，該スイッチ回路は該時分割切り替え信
号に同期して該デコーダメモリへのアクセス経路を設定
することを特徴とするディジタル放送デコーダ． - 【請求項４】前記請求項２に記載のディジタル放送デコ
ーダであって，プログラムデータのグラフィック表示を
行う場合には該タイミング制御回路が該復号回路におけ
る音声データの復号処理および／または画像データの復
号処理の一部のみ行えるような時分割切り替え信号を供
給し，該スイッチ回路は該時分割切り替え信号に同期し
て該デコーダメモリへのアクセス経路を設定することを
特徴とするディジタル放送デコーダ． - 【請求項５】前記請求項４に記載のディジタル放送デコ
ーダであって，圧縮符号はＭＰＥＧ規格による符号を用
い，プログラムデータのグラフィック表示を行う場合に
は該タイミング制御回路が該復号回路における音声デー
タの復号処理および／またはＩピクチャの復号処理のみ
行えるような時分割切り替え信号を供給し，該スイッチ
回路は該時分割切り替え信号に同期して該デコーダメモ
リへのアクセス経路を設定することを特徴とするディジ
タル放送デコーダ．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172796A JPH1093928A (ja) | 1996-09-12 | 1996-09-12 | ディジタル放送デコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172796A JPH1093928A (ja) | 1996-09-12 | 1996-09-12 | ディジタル放送デコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093928A true JPH1093928A (ja) | 1998-04-10 |
Family
ID=17078643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24172796A Pending JPH1093928A (ja) | 1996-09-12 | 1996-09-12 | ディジタル放送デコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093928A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1198431A (ja) * | 1997-09-16 | 1999-04-09 | Victor Co Of Japan Ltd | 番組情報表示装置 |
| JPH11239305A (ja) * | 1998-02-24 | 1999-08-31 | Sony Corp | デジタルテレビ放送受信装置 |
| JP2003158687A (ja) * | 2001-11-22 | 2003-05-30 | Sanyo Electric Co Ltd | ディジタル放送受信装置 |
| KR20040009262A (ko) * | 2002-07-23 | 2004-01-31 | 주식회사 휴맥스 | 디지털 방송수신기에서의 전자 프로그램 안내 정보제공방법 |
| KR100852394B1 (ko) * | 2001-03-09 | 2008-08-18 | 톰슨 라이센싱 | 비디오 장치, 특히 비디오 디코더와, 이러한 장치에서 메모리 제어를 위한 방법 |
-
1996
- 1996-09-12 JP JP24172796A patent/JPH1093928A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1198431A (ja) * | 1997-09-16 | 1999-04-09 | Victor Co Of Japan Ltd | 番組情報表示装置 |
| JPH11239305A (ja) * | 1998-02-24 | 1999-08-31 | Sony Corp | デジタルテレビ放送受信装置 |
| KR100852394B1 (ko) * | 2001-03-09 | 2008-08-18 | 톰슨 라이센싱 | 비디오 장치, 특히 비디오 디코더와, 이러한 장치에서 메모리 제어를 위한 방법 |
| JP2003158687A (ja) * | 2001-11-22 | 2003-05-30 | Sanyo Electric Co Ltd | ディジタル放送受信装置 |
| KR20040009262A (ko) * | 2002-07-23 | 2004-01-31 | 주식회사 휴맥스 | 디지털 방송수신기에서의 전자 프로그램 안내 정보제공방법 |
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