JPH1070124A - 半導体素子の導電配線形成方法 - Google Patents
半導体素子の導電配線形成方法Info
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- JPH1070124A JPH1070124A JP16492597A JP16492597A JPH1070124A JP H1070124 A JPH1070124 A JP H1070124A JP 16492597 A JP16492597 A JP 16492597A JP 16492597 A JP16492597 A JP 16492597A JP H1070124 A JPH1070124 A JP H1070124A
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Landscapes
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Abstract
(57)【要約】
【課題】 本発明はタングステンシリサイド膜の段差被
覆性を改良させるとともに、Si−リッチの構成を有する
タングステンシリサイド膜を形成できる、剥離及びシリ
コン消耗の問題を解決可能な半導体素子の導電配線形成
方法を提供することにある。 【解決手段】 本発明に従う半導体素子の導電配線形成
方法は、上面に絶縁膜が形成された半導体基板を提供す
る工程と、前記絶縁膜上部に塗布したシリコン層を形成
する工程と、前記シリコン層上にSiH4をSiソースガスに
用いて第１タングステンシリサイド膜を形成する工程
と、前記第１タングステンシリサイド膜上にSiH2Cl2 を
Siソースガスに用いて第２タングステンシリサイド膜を
形成する工程を含んで形成される。
覆性を改良させるとともに、Si−リッチの構成を有する
タングステンシリサイド膜を形成できる、剥離及びシリ
コン消耗の問題を解決可能な半導体素子の導電配線形成
方法を提供することにある。 【解決手段】 本発明に従う半導体素子の導電配線形成
方法は、上面に絶縁膜が形成された半導体基板を提供す
る工程と、前記絶縁膜上部に塗布したシリコン層を形成
する工程と、前記シリコン層上にSiH4をSiソースガスに
用いて第１タングステンシリサイド膜を形成する工程
と、前記第１タングステンシリサイド膜上にSiH2Cl2 を
Siソースガスに用いて第２タングステンシリサイド膜を
形成する工程を含んで形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に半導体素子の高集積化に適した半導体
素子の金属配線形成方法に関する。
方法に関し、特に半導体素子の高集積化に適した半導体
素子の金属配線形成方法に関する。
【０００２】
【従来の技術】一般に、半導体素子が高集積するに従い
ゲート電極やビットライン等の導電配線の幅が縮少して
いる。
ゲート電極やビットライン等の導電配線の幅が縮少して
いる。
【０００３】しかし、導電配線の幅がＮ倍縮少すれば電
気抵抗がＮ倍増加し、半導体素子の動作速度を低下させ
る問題点を有する。従って、一般的に半導体素子のゲー
トやビットライン等に用いられる導電配線としては主に
ドーピングされた多結晶シリコン層を用いる。
気抵抗がＮ倍増加し、半導体素子の動作速度を低下させ
る問題点を有する。従って、一般的に半導体素子のゲー
トやビットライン等に用いられる導電配線としては主に
ドーピングされた多結晶シリコン層を用いる。
【０００４】前記多結晶シリコン層は面抵抗が約３０〜
７０Ω／□（Ω／ｃｍ2 ）程度であり、コンタクト抵抗
が一つのコンタクト当たり約３０〜７０Ω／□程度であ
る。
７０Ω／□（Ω／ｃｍ2 ）程度であり、コンタクト抵抗
が一つのコンタクト当たり約３０〜７０Ω／□程度であ
る。
【０００５】近来にはこのような高い面抵抗及びコンタ
クト抵抗を低減させるための方法として、多結晶シリコ
ン層上に金属−シリサイド膜が積層されているポリサイ
ド（poly−silicide）構造や、選択的金属膜蒸着方法を
利用して導電配線の上部にのみ金属シリサイド膜や選択
的金属膜を形成し、面抵抗及びコンタクト抵抗を低減さ
せる技術が提案された。
クト抵抗を低減させるための方法として、多結晶シリコ
ン層上に金属−シリサイド膜が積層されているポリサイ
ド（poly−silicide）構造や、選択的金属膜蒸着方法を
利用して導電配線の上部にのみ金属シリサイド膜や選択
的金属膜を形成し、面抵抗及びコンタクト抵抗を低減さ
せる技術が提案された。
【０００６】前記の技術等の中で、例えば多結晶シリコ
ン層パターンの上側にTiシリサイドや選択的タングステ
ンを形成すれば面抵抗は約５Ω／□であり、コンタクト
抵抗はコンタクト当たり約３Ω／□以下に低減する。
ン層パターンの上側にTiシリサイドや選択的タングステ
ンを形成すれば面抵抗は約５Ω／□であり、コンタクト
抵抗はコンタクト当たり約３Ω／□以下に低減する。
【０００７】従って、半導体素子の動作時間遅延が防止
されることにより半導体素子の高集積化が可能となる。
されることにより半導体素子の高集積化が可能となる。
【０００８】さらに、化学気相蒸着（chemical vapor d
eposition ；以下CVD という）方法で形成されるタング
ステンシリサイド膜は、膜形成が容易であり、段差被覆
性が優れる等の特性を有し広く用いられている。
eposition ；以下CVD という）方法で形成されるタング
ステンシリサイド膜は、膜形成が容易であり、段差被覆
性が優れる等の特性を有し広く用いられている。
【０００９】これに係り、従来の技術に従う半導体素子
の金属配線形成方法を添付の図面を参照して説明すれば
次の通りである。
の金属配線形成方法を添付の図面を参照して説明すれば
次の通りである。
【００１０】図１及び図２は、従来の技術に従う半導体
素子の金属配線の形成工程図である。
素子の金属配線の形成工程図である。
【００１１】従来の技術に従う半導体素子の金属配線形
成方法は、先ず図面には示していないがシリコンウェー
ハでなる半導体基板上に素子分離酸化膜と、MOS トラン
ジスタ等を形成する。
成方法は、先ず図面には示していないがシリコンウェー
ハでなる半導体基板上に素子分離酸化膜と、MOS トラン
ジスタ等を形成する。
【００１２】その次に、図１に示すように前記全体構造
の全表面に絶縁膜（１）と不純物がドーピングした多結
晶シリコン層（３）を順次形成する。
の全表面に絶縁膜（１）と不純物がドーピングした多結
晶シリコン層（３）を順次形成する。
【００１３】次いで、前記多結晶シリコン層（３）上に
WF6 をタングステンソースガスにしてCVD 方法でタング
ステンシリサイド膜（５）を蒸着する。
WF6 をタングステンソースガスにしてCVD 方法でタング
ステンシリサイド膜（５）を蒸着する。
【００１４】この際、前記タングステンシリサイド膜
（５）形成のためのSiソースガスにはSiH4やSiH2Cl2 の
二種類中から一つを選択して用いる。
（５）形成のためのSiソースガスにはSiH4やSiH2Cl2 の
二種類中から一つを選択して用いる。
【００１５】その次に、前記構造の半導体基板を熱処理
して完全なシリサイド化になるようにする。
して完全なシリサイド化になるようにする。
【００１６】次いで、図２に示すように、写真エッチン
グ方法で前記タングステンシリサイド膜（５）と多結晶
シリコン層（３）を順次エッチングし、タングステンシ
リサイド膜パターン（５ａ）と多結晶シリコン層パター
ン（３ａ）を形成する。
グ方法で前記タングステンシリサイド膜（５）と多結晶
シリコン層（３）を順次エッチングし、タングステンシ
リサイド膜パターン（５ａ）と多結晶シリコン層パター
ン（３ａ）を形成する。
【００１７】このようにして、前記タングステンシリサ
イド膜パターン（５ａ）と多結晶シリコン層パターン
（３ａ）が積層したポリサイド導電配線を形成する。
イド膜パターン（５ａ）と多結晶シリコン層パターン
（３ａ）が積層したポリサイド導電配線を形成する。
【００１８】一方、図３はエキスシチュー（ex-situ ）
方法でタングステンポリサイドを製造する場合、イオン
スパッタ時間に従い前記タングステンシリサイド膜から
漸次下部の多結晶シリコン膜まで外しながらシリコン
（Si）とタングステン（Ｗ）の原子数を百分率（％）で
示したグラフである。
方法でタングステンポリサイドを製造する場合、イオン
スパッタ時間に従い前記タングステンシリサイド膜から
漸次下部の多結晶シリコン膜まで外しながらシリコン
（Si）とタングステン（Ｗ）の原子数を百分率（％）で
示したグラフである。
【００１９】即ち、前記図３はチューブドープされた多
結晶シリコン層上部に従来の方法でSiH2Cl2 を用いてタ
ングステンシリサイド膜を蒸着した状態で測定した場合
である。
結晶シリコン層上部に従来の方法でSiH2Cl2 を用いてタ
ングステンシリサイド膜を蒸着した状態で測定した場合
である。
【００２０】前記図３に示すように、スパッタ工程を３
分ほど行えばタングステンシリサイドにシリコンが７０
％、タングステンが３０％ほどに現われる。
分ほど行えばタングステンシリサイドにシリコンが７０
％、タングステンが３０％ほどに現われる。
【００２１】さらに、スパッタ工程を１５分ほど行えば
シリコンが６３％、タングステンが３７％と高くなりタ
ングステン−リッチが発生する。
シリコンが６３％、タングステンが３７％と高くなりタ
ングステン−リッチが発生する。
【００２２】この際、前記スパッタ工程を引続き進めれ
ばシリコンは急激に増大し、タングステンは急激に減少
することが判る。
ばシリコンは急激に増大し、タングステンは急激に減少
することが判る。
【００２３】このように、シリコンが急激に増大する部
分はタングステンシリサイドと多結晶シリコン層の境界
面である。
分はタングステンシリサイドと多結晶シリコン層の境界
面である。
【００２４】図４は、インシチュー（in-situ ）方法で
タングステンポリサイドを製造する場合、イオンスパッ
タ時間に従い前記タングステンシリサイド膜から漸次下
部の多結晶シリコン膜まで剥がしながらシリコン（Si）
とタングステン（Ｗ）の原子数を百分率（％）で示すグ
ラフである。
タングステンポリサイドを製造する場合、イオンスパッ
タ時間に従い前記タングステンシリサイド膜から漸次下
部の多結晶シリコン膜まで剥がしながらシリコン（Si）
とタングステン（Ｗ）の原子数を百分率（％）で示すグ
ラフである。
【００２５】即ち、図４に示すように塗布された多結晶
シリコン層上部にイオンシチュー方法でSiH2Cl2 を用い
タングステンシリサイド膜を蒸着した状態で測定した場
合である。
シリコン層上部にイオンシチュー方法でSiH2Cl2 を用い
タングステンシリサイド膜を蒸着した状態で測定した場
合である。
【００２６】前記図４に示すように、スパッタ工程を３
分ほど行えばタングステンシリサイドにシリコンが５５
％、タングステンが４５％ほどに表われる。
分ほど行えばタングステンシリサイドにシリコンが５５
％、タングステンが４５％ほどに表われる。
【００２７】さらに、スパッタ工程を１１分ほど行って
も前記状態をそのまま保持する。
も前記状態をそのまま保持する。
【００２８】この際、スパッタ工程を引続き進めればシ
リコンは急激に増大し、タングステンは急激に減少する
ことが判る。
リコンは急激に増大し、タングステンは急激に減少する
ことが判る。
【００２９】さらに、前記インシチュー方法で形成され
るポリサイドではタングステンの含量が全体的に高いた
めタングステン−リッチの発生が判る。
るポリサイドではタングステンの含量が全体的に高いた
めタングステン−リッチの発生が判る。
【００３０】
【発明が解決しようとする課題】前述のように、従来の
技術に従う金属配線形成方法においては次のような問題
点を有する。
技術に従う金属配線形成方法においては次のような問題
点を有する。
【００３１】従来の技術に従う金属配線形成方法におい
ては、タングステンシリサイド膜の製造工程に用いられ
るシリコンソースガスの種類に従い形成されるタングス
テンシリサイドの膜質が変化する。
ては、タングステンシリサイド膜の製造工程に用いられ
るシリコンソースガスの種類に従い形成されるタングス
テンシリサイドの膜質が変化する。
【００３２】即ち、SiH2Cl2 を用いてタングステンシリ
サイド膜を製造する場合には、SiH4を用いる場合よりＦ
成分がタングステンシリサイド膜の内部に小さく入るた
めゲート酸化膜の劣化が少なく、段差被覆性が優れ、ス
トレス変化が少ないのでワードライン又はビットライン
に使用が非常に有用である。
サイド膜を製造する場合には、SiH4を用いる場合よりＦ
成分がタングステンシリサイド膜の内部に小さく入るた
めゲート酸化膜の劣化が少なく、段差被覆性が優れ、ス
トレス変化が少ないのでワードライン又はビットライン
に使用が非常に有用である。
【００３３】しかし、SiH2Cl2 を用いて製造されるタン
グステンシリサイド膜は、SiH2Cl2ガスの分解速度がWF6
ガスやSiH4ガスより遅いためチューブ（tube）塗布さ
れた多結晶シリコン層上で蒸着する場合には、図３に示
すように、タングステンシリサイドの蒸着初期に多結晶
シリコン層との境界面がバルク（bulk）に比べタングス
テン−リッチ（rich）に表われる。
グステンシリサイド膜は、SiH2Cl2ガスの分解速度がWF6
ガスやSiH4ガスより遅いためチューブ（tube）塗布さ
れた多結晶シリコン層上で蒸着する場合には、図３に示
すように、タングステンシリサイドの蒸着初期に多結晶
シリコン層との境界面がバルク（bulk）に比べタングス
テン−リッチ（rich）に表われる。
【００３４】さらに、タングステンシリサイドの蒸着装
備で塗布された多結晶シリコン層上部に、インシチュー
（in-situ ）でタングステンシリサイドを蒸着する場合
には、図４のように境界面だけでなくバルク全体に亘り
タングステン−リッチに表われる。
備で塗布された多結晶シリコン層上部に、インシチュー
（in-situ ）でタングステンシリサイドを蒸着する場合
には、図４のように境界面だけでなくバルク全体に亘り
タングステン−リッチに表われる。
【００３５】従って、従来の技術に従う金属配線形成方
法においては、このようなタングステン−リッチ薄膜は
剥離（peeling ）や多結晶シリコン層と反応してシリコ
ン消耗が発生し導電配線の特性を低下させる問題を起こ
す。
法においては、このようなタングステン−リッチ薄膜は
剥離（peeling ）や多結晶シリコン層と反応してシリコ
ン消耗が発生し導電配線の特性を低下させる問題を起こ
す。
【００３６】ここに、本発明は前記従来の問題点を解決
するため考案したものであり、本発明はタングステンシ
リサイド膜の段差被覆性を改良させることができる半導
体素子の導電配線形成方法を提供することにその目的を
有する。
するため考案したものであり、本発明はタングステンシ
リサイド膜の段差被覆性を改良させることができる半導
体素子の導電配線形成方法を提供することにその目的を
有する。
【００３７】さらに、本発明の他の目的はSi−リッチの
構成を有するタングステンシリサイド膜を形成でき、剥
離及びシリコン消耗の問題を解決できる半導体素子の導
電配線形成方法を提供することにある。
構成を有するタングステンシリサイド膜を形成でき、剥
離及びシリコン消耗の問題を解決できる半導体素子の導
電配線形成方法を提供することにある。
【００３８】そして、本発明のさらに他の目的は配線特
性の改良に伴い素子動作の信頼性を向上させることによ
り、半導体素子の高集積化に適するようにした半導体素
子の導電配線形成方法を提供することにある。
性の改良に伴い素子動作の信頼性を向上させることによ
り、半導体素子の高集積化に適するようにした半導体素
子の導電配線形成方法を提供することにある。
【００３９】
【課題を解決するための手段】前記のような目的を達成
するための本発明に従う半導体素子の導電配線形成方法
は、上面に絶縁膜が形成された半導体基板を提供する工
程と、前記絶縁膜上にシリコン層を形成する工程と、前
記シリコン層上に第１タングステンシリサイド膜を形成
する工程と、前記第１タングステンシリサイド膜上に第
２タングステンシリサイド膜を形成する工程を含んでな
ることをその特徴とする。
するための本発明に従う半導体素子の導電配線形成方法
は、上面に絶縁膜が形成された半導体基板を提供する工
程と、前記絶縁膜上にシリコン層を形成する工程と、前
記シリコン層上に第１タングステンシリサイド膜を形成
する工程と、前記第１タングステンシリサイド膜上に第
２タングステンシリサイド膜を形成する工程を含んでな
ることをその特徴とする。
【００４０】さらに、本発明に従う半導体素子の導電配
線形成方法の他の特徴は上面に絶縁膜が形成された半導
体基板を提供する工程と、前記絶縁膜上部に塗布された
シリコン層を形成する工程と、インシチュー又はエキス
シチューで前記シリコン層上にSiH4をSiソースガスに用
い第１タングステンシリサイド膜を形成する工程と、前
記第１タングステンシリサイド膜上にSiH2Cl2 をSiソー
スガスに用い第２タングステンシリサイド膜を形成する
工程を含んでなることをその特徴とする。
線形成方法の他の特徴は上面に絶縁膜が形成された半導
体基板を提供する工程と、前記絶縁膜上部に塗布された
シリコン層を形成する工程と、インシチュー又はエキス
シチューで前記シリコン層上にSiH4をSiソースガスに用
い第１タングステンシリサイド膜を形成する工程と、前
記第１タングステンシリサイド膜上にSiH2Cl2 をSiソー
スガスに用い第２タングステンシリサイド膜を形成する
工程を含んでなることをその特徴とする。
【００４１】
【発明の実施の形態】以下、本発明に従う半導体素子の
金属配線形成方法を添付の図を参照して詳細に説明す
る。
金属配線形成方法を添付の図を参照して詳細に説明す
る。
【００４２】図５乃至図６は、本発明の第１実施例に従
う半導体素子の金属配線形成工程図である。
う半導体素子の金属配線形成工程図である。
【００４３】本発明の第１実施例は、チューブ塗布した
多結晶シリコン層上部にタングステンシリサイドをエキ
スシチュー（ex-situ ）方法でポリサイドを製造する。
多結晶シリコン層上部にタングステンシリサイドをエキ
スシチュー（ex-situ ）方法でポリサイドを製造する。
【００４４】本発明に従う半導体素子の金属配線形成方
法は、先ず図面には図示していないがシリコンウェーハ
でなる半導体基板上に素子分離酸化膜と、MOS トランジ
スタ等を形成する。
法は、先ず図面には図示していないがシリコンウェーハ
でなる半導体基板上に素子分離酸化膜と、MOS トランジ
スタ等を形成する。
【００４５】その次に、図５に示すように前記全体構造
の全表面に絶縁膜（１１）と、チューブで塗布された多
結晶シリコン層（１３）をCVD 方法を利用して順次蒸着
する。
の全表面に絶縁膜（１１）と、チューブで塗布された多
結晶シリコン層（１３）をCVD 方法を利用して順次蒸着
する。
【００４６】次いで、前記多結晶シリコン層（１３）の
表面に成長した自然酸化膜（図示せず）を除くためクリ
ーニング（cleaning）工程を行う。
表面に成長した自然酸化膜（図示せず）を除くためクリ
ーニング（cleaning）工程を行う。
【００４７】その次に、図６に示すように、前記多結晶
シリコン層（１３）上にSiH4とWF6との混合ガスを利用
して第１タングステンシリサイド膜（１５）を形成しよ
うとするタングステンシリサイド膜の厚さの５〜３０％
程度の厚さほど形成する。
シリコン層（１３）上にSiH4とWF6との混合ガスを利用
して第１タングステンシリサイド膜（１５）を形成しよ
うとするタングステンシリサイド膜の厚さの５〜３０％
程度の厚さほど形成する。
【００４８】この際、前記第１タングステンシリサイド
膜（１５）は約４００〜７００℃の温度で蒸着する。
膜（１５）は約４００〜７００℃の温度で蒸着する。
【００４９】さらに、前記第１タングステンシリサイド
膜（１５）の蒸着時間は約１〜３０秒にできる。
膜（１５）の蒸着時間は約１〜３０秒にできる。
【００５０】この際、前記蒸着時間が長びくに伴いタン
グステンの含量は減少し、シリコンの含量は増加する。
グステンの含量は減少し、シリコンの含量は増加する。
【００５１】さらに、前記第１タングステンシリサイド
膜（１５）が蒸着する厚さに従いポリサイドの導電率が
異なり得るため、望む条件下で蒸着するのが好ましい。
膜（１５）が蒸着する厚さに従いポリサイドの導電率が
異なり得るため、望む条件下で蒸着するのが好ましい。
【００５２】次いで、前記第１タングステンシリサイド
膜（１５）上にSiH2Cl2 をSiソースガスとしてWF6 との
混合ガスで第２タングステンシリサイド膜（１７）を残
りの厚さほど形成する。
膜（１５）上にSiH2Cl2 をSiソースガスとしてWF6 との
混合ガスで第２タングステンシリサイド膜（１７）を残
りの厚さほど形成する。
【００５３】その次に、前記全体構造の半導体基板（図
示せず）を所定の温度下で熱処理しポリサイド構造を安
定化させる。
示せず）を所定の温度下で熱処理しポリサイド構造を安
定化させる。
【００５４】次いで、前記第２タングステンシリサイド
膜（１７）で多結晶シリコン層（１３）までを順次パタ
ーニングし、多結晶シリコン層パターン（１３ａ）と第
１及び第２タングステンシリサイド膜パターン（１５
ａ）（１７ａ）に構成されるポリサイド構造の導電配線
を形成する。
膜（１７）で多結晶シリコン層（１３）までを順次パタ
ーニングし、多結晶シリコン層パターン（１３ａ）と第
１及び第２タングステンシリサイド膜パターン（１５
ａ）（１７ａ）に構成されるポリサイド構造の導電配線
を形成する。
【００５５】一方、本発明の第２実施例を説明すれば次
の通りである。
の通りである。
【００５６】本発明に従う第２実施例は図に示していな
いがドープした多結晶シリコン層をタングステンシリサ
イド蒸着装備で蒸着し、真空ブレーキなしにタングステ
ンシリサイドをインシチュー（in-situ ）方法でポリサ
イドを製造する。
いがドープした多結晶シリコン層をタングステンシリサ
イド蒸着装備で蒸着し、真空ブレーキなしにタングステ
ンシリサイドをインシチュー（in-situ ）方法でポリサ
イドを製造する。
【００５７】先ず、所定構造の半導体基板（図示せず）
又は絶縁膜（図示せず）上部にタングステンシリサイド
蒸着装備で多結晶シリコン層（図示せず）を蒸着する。
又は絶縁膜（図示せず）上部にタングステンシリサイド
蒸着装備で多結晶シリコン層（図示せず）を蒸着する。
【００５８】その次に、SiH4とWF6 との混合ガスを利用
して第１タングステンシリサイド膜（図示せず）を形成
しようとするタングステンシリサイド膜厚さの５〜３０
％程度の厚さほど形成する。
して第１タングステンシリサイド膜（図示せず）を形成
しようとするタングステンシリサイド膜厚さの５〜３０
％程度の厚さほど形成する。
【００５９】この際、前記第１タングステンシリサイド
膜（図示せず）を形成する場合、本発明に用いられる装
備と本発明で適用されない他の装備でその工程条件が異
なる場合があり得る。
膜（図示せず）を形成する場合、本発明に用いられる装
備と本発明で適用されない他の装備でその工程条件が異
なる場合があり得る。
【００６０】さらに、前記第１タングステンシリサイド
膜（１５）は約４００〜７００℃の温度で蒸着する。そ
して、前記第１タングステンシリサイド膜の蒸着時間は
約１〜６０秒程度である。
膜（１５）は約４００〜７００℃の温度で蒸着する。そ
して、前記第１タングステンシリサイド膜の蒸着時間は
約１〜６０秒程度である。
【００６１】次いで、前記第１タングステンシリサイド
膜（図示せず）上にSiH2Cl2 をSiソースガスとしてWF6
との混合ガスで第２タングステンシリサイド膜（図示せ
ず）を残りの厚さほど形成する。
膜（図示せず）上にSiH2Cl2 をSiソースガスとしてWF6
との混合ガスで第２タングステンシリサイド膜（図示せ
ず）を残りの厚さほど形成する。
【００６２】その次に、前記全体構造の半導体基板を所
定の温度で熱処理してポリサイド構造を安定化させる。
次いで、前記第２タングステンシリサイド膜で多結晶シ
リコン層までを順次写真エッチング方法によりパターニ
ングし、多結晶シリコン層パターン（図示せず）と第１
及び第２タングステンシリサイド膜パターン等（図示せ
ず）で構成されるポリサイド構造の導電配線（図示せ
ず）を形成する。
定の温度で熱処理してポリサイド構造を安定化させる。
次いで、前記第２タングステンシリサイド膜で多結晶シ
リコン層までを順次写真エッチング方法によりパターニ
ングし、多結晶シリコン層パターン（図示せず）と第１
及び第２タングステンシリサイド膜パターン等（図示せ
ず）で構成されるポリサイド構造の導電配線（図示せ
ず）を形成する。
【００６３】一方、図７は本発明の第１実施例に従うエ
キスシチュー方法でタングステンシリサイドを製造する
場合、イオンスパッタ時間に従い前記第１及び第２タン
グステンシリサイド膜から漸次下部の多結晶シリコン膜
まで剥がしながらシリコン（Si）とタングステン（Ｗ）
の含量、例えば原子数の百分率（％）で示すグラフであ
る。
キスシチュー方法でタングステンシリサイドを製造する
場合、イオンスパッタ時間に従い前記第１及び第２タン
グステンシリサイド膜から漸次下部の多結晶シリコン膜
まで剥がしながらシリコン（Si）とタングステン（Ｗ）
の含量、例えば原子数の百分率（％）で示すグラフであ
る。
【００６４】即ち、図７は前記チューブ塗布した多結晶
シリコン層上部に第１タングステンシリサイド膜をそれ
ぞれ予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
たグラフである。
シリコン層上部に第１タングステンシリサイド膜をそれ
ぞれ予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
たグラフである。
【００６５】前記図７に示すように、第１タングステン
シリサイド膜の蒸着温度に従いタングステンシリサイド
と多結晶シリコン膜の境界面でシリコンとタングステン
の含量が異なることが判る。
シリサイド膜の蒸着温度に従いタングステンシリサイド
と多結晶シリコン膜の境界面でシリコンとタングステン
の含量が異なることが判る。
【００６６】ここで、Ａは第１タングステンシリサイド
を形成しない状態を示す。
を形成しない状態を示す。
【００６７】さらに、Ｂ、Ｃ、Ｄはそれぞれ第１タング
ステンシリサイドを１、２、３秒間蒸着した場合を示す
ものである。
ステンシリサイドを１、２、３秒間蒸着した場合を示す
ものである。
【００６８】前記グラフで判るように、第１タングステ
ンシリサイド膜の蒸着時間が１秒から３秒と長びくに従
い境界面の構成がバルクに比べタングステン−リッチか
らシリコン−リッチに変化して行くことが判る。
ンシリサイド膜の蒸着時間が１秒から３秒と長びくに従
い境界面の構成がバルクに比べタングステン−リッチか
らシリコン−リッチに変化して行くことが判る。
【００６９】従って、バルクと境界面が均一であり安定
した構成を有するようにする第１タングステンシリサイ
ドの蒸着時間は１乃至２秒程度がもっとも好ましいもの
であることが判る。
した構成を有するようにする第１タングステンシリサイ
ドの蒸着時間は１乃至２秒程度がもっとも好ましいもの
であることが判る。
【００７０】さらに、図８は本発明の第２実施例により
インシチュー方法でタングステンポリサイドを製造する
場合、イオンスパッタ時間に従い前記タングステンシリ
サイド膜から漸次下部の多結晶シリコン膜まで剥がしな
がらシリコン（Si）とタングステンの原子数を％で表し
たグラフである。
インシチュー方法でタングステンポリサイドを製造する
場合、イオンスパッタ時間に従い前記タングステンシリ
サイド膜から漸次下部の多結晶シリコン膜まで剥がしな
がらシリコン（Si）とタングステンの原子数を％で表し
たグラフである。
【００７１】即ち、図８は塗布された多結晶シリコン層
上部にインシチュー方法で第１タングステンシリサイド
膜を予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
た場合である。
上部にインシチュー方法で第１タングステンシリサイド
膜を予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
た場合である。
【００７２】前記図８に示すように、従来の技術でポリ
サイドを製造する場合より全般的にタングステンシリサ
イドでタングステン含量が減少することが判る。
サイドを製造する場合より全般的にタングステンシリサ
イドでタングステン含量が減少することが判る。
【００７３】さらに、第１タングステンシリサイドの蒸
着温度に従いタングステンシリサイドと多結晶シリコン
膜の境界面でシリコンとタングステンの含量が異なるこ
とが判る。
着温度に従いタングステンシリサイドと多結晶シリコン
膜の境界面でシリコンとタングステンの含量が異なるこ
とが判る。
【００７４】ここで、Ｅ、Ｆ、Ｇ、Ｈ、Ｉはそれぞれ第
１タングステンシリサイドをそれぞれ３、５、７、１
０、３０秒間蒸着した場合を表わしたものである。
１タングステンシリサイドをそれぞれ３、５、７、１
０、３０秒間蒸着した場合を表わしたものである。
【００７５】さらに、前記第１タングステンシリサイド
膜（図示せず）を形成する際に時間が３秒から３０秒と
長びくに従い、境界面の構成がバルクに比べタングステ
ン−リッチからシリコン−リッチに変化して行くのを知
ることができる。
膜（図示せず）を形成する際に時間が３秒から３０秒と
長びくに従い、境界面の構成がバルクに比べタングステ
ン−リッチからシリコン−リッチに変化して行くのを知
ることができる。
【００７６】従って、バルクと境界面が均一であり安定
した構成を有するようにするための第１タングステンシ
リサイド膜の蒸着時間は、７乃至８秒程度が好ましい。
この際、タングステンとシリコンの含量は境界面で急激
に変化することが判る。特に、シリコン含量が殆ど１０
０％のところはタングステンが全然浸透していない多結
晶シリコン層である。
した構成を有するようにするための第１タングステンシ
リサイド膜の蒸着時間は、７乃至８秒程度が好ましい。
この際、タングステンとシリコンの含量は境界面で急激
に変化することが判る。特に、シリコン含量が殆ど１０
０％のところはタングステンが全然浸透していない多結
晶シリコン層である。
【００７７】一方、前記本発明の第１及び第２実施例に
従う第１及び第２タングステンシリサイド膜（１５）
（１７）を形成する過程を検討して見れば次の通りであ
る。
従う第１及び第２タングステンシリサイド膜（１５）
（１７）を形成する過程を検討して見れば次の通りであ
る。
【００７８】即ち、工程ステップは１６段階でなるが、
例えば第２段階は加熱（１）であり、第４段階はSiH4提
供、第６段階は第１タングステンシリサイド膜蒸着、第
７段階は転換、第８段階は安定化、第９段階は核形成、
第１１段階は第２タングステンシリサイド膜蒸着、第１
２段階はSiH2Cl2 フロー、第１４段階は浄化で形成され
る。
例えば第２段階は加熱（１）であり、第４段階はSiH4提
供、第６段階は第１タングステンシリサイド膜蒸着、第
７段階は転換、第８段階は安定化、第９段階は核形成、
第１１段階は第２タングステンシリサイド膜蒸着、第１
２段階はSiH2Cl2 フロー、第１４段階は浄化で形成され
る。
【００７９】前記で不純物が塗布された多結晶シリコン
層を形成したが、他の例として、不純物をインシチュー
（in-situ ）方法に含むか、アンドープされた多結晶シ
リコン層を蒸着してPOCl3 ガスでドーピングするか又は
インプラントでドーピングして形成することができる。
層を形成したが、他の例として、不純物をインシチュー
（in-situ ）方法に含むか、アンドープされた多結晶シ
リコン層を蒸着してPOCl3 ガスでドーピングするか又は
インプラントでドーピングして形成することができる。
【００８０】さらに、前記多結晶シリコン層でない非晶
質シリコン層を塗布し、熱処理して多結晶化させること
もできる。この際、不純物はインシチューやイオン注入
により含有させる。
質シリコン層を塗布し、熱処理して多結晶化させること
もできる。この際、不純物はインシチューやイオン注入
により含有させる。
【００８１】
【発明の効果】前記で説明した通り、本発明に従う半導
体素子の導電配線製造方法においては、次のような効果
を有する。
体素子の導電配線製造方法においては、次のような効果
を有する。
【００８２】本発明に従う半導体素子の導電配線製造方
法においては、多結晶シリコン層パターンと第１及び第
２タングステンシリサイド膜パターン等で構成されるポ
リサイド構造の導電配線を形成することにより、タング
ステンシリサイド膜の段差被覆性が向上される。
法においては、多結晶シリコン層パターンと第１及び第
２タングステンシリサイド膜パターン等で構成されるポ
リサイド構造の導電配線を形成することにより、タング
ステンシリサイド膜の段差被覆性が向上される。
【００８３】さらに、Si−リッチの構成を有するタング
ステンシリサイド膜を形成することができ、剥離及びシ
リコン消耗の問題を解決できる。
ステンシリサイド膜を形成することができ、剥離及びシ
リコン消耗の問題を解決できる。
【００８４】従って、本発明に従う半導体素子の導電配
線製造方法は、配線特性が向上するため素子動作の信頼
性を向上させることができる。
線製造方法は、配線特性が向上するため素子動作の信頼
性を向上させることができる。
【図１】従来技術に従う半導体素子の導電配線の形成工
程図。
程図。
【図２】従来技術に従う半導体素子の導電配線の形成工
程図。
程図。
【図３】従来技術に従うタングステンとシリコンの含量
を示すグラフ。
を示すグラフ。
【図４】従来技術に従うタングステンとシリコンの含量
を示すグラフ。
を示すグラフ。
【図５】本発明に従う半導体素子の導電配線形成工程
図。
図。
【図６】本発明に従う半導体素子の導電配線形成工程
図。
図。
【図７】本発明に従うタングステンとシリコンの含量を
示すグラフ。
示すグラフ。
【図８】本発明に従うタングステンとシリコンの含量を
示すグラフ。
示すグラフ。
１１ 絶縁膜 １３ 多結晶シリコン層 １５ 第１タングステンシリサイド膜 １７ 第２タングステンシリサイド膜 １３ａ 多結晶シリコン層パターン １５ａ 第１タングステンシリサイド膜パターン １７ａ 第２タングステンシリサイド膜パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 錫奎 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 朴 泳震 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 金 鍾哲 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内
Claims (16)
- 【請求項１】 上面に絶縁膜が形成された半導体基板を
提供する工程；前記絶縁膜上にシリコン層を形成する工
程；前記シリコン層上に第１タングステンシリサイド膜
を形成する工程；前記第１タングステンシリサイド膜上
に、前記第２タングステンシリサイド膜を形成する工程
を含んでなる半導体素子の導電配線形成方法。 - 【請求項２】 前記シリコン層は、塗布された多結晶シ
リコン層に形成することを特徴とする請求項１記載の半
導体素子の導電配線形成方法。 - 【請求項３】 前記第１タングステンシリサイド膜は、
SiH4をSiソースガスに用いて形成することを特徴とする
請求項１記載の半導体素子の導電配線形成方法。 - 【請求項４】 前記第２タングステンシリサイド膜は、
SiH2Cl2 をSiソースガスに用いて形成することを特徴と
する請求項１記載の半導体素子の導電配線形成方法。 - 【請求項５】 前記第１タングステンシリサイド膜は、
前記第１及び第２タングステンシリサイド膜全体厚さの
約５〜３０％厚さに形成することを特徴とする請求項１
記載の半導体素子の導電配線形成方法。 - 【請求項６】 前記第１タングステンシリサイド膜の蒸
着時間は、１〜３０秒であることを特徴とする請求項１
記載の半導体素子の導電配線形成方法。 - 【請求項７】 前記第１タングステンシリサイド膜の蒸
着時間は、１〜６０秒であることを特徴とする請求項１
記載の半導体素子の導電配線形成方法。 - 【請求項８】 前記第１及び第２タングステンシリサイ
ド膜の蒸着温度は、約４００〜７００℃であることを特
徴とする請求項１記載の半導体素子の導電配線形成方
法。 - 【請求項９】 前記シリコン層を形成した後、全体構造
をクリーニングする工程をさらに加えることを特徴とす
る請求項１記載の半導体素子の導電配線形成方法。 - 【請求項１０】 前記第１タングステンシリサイド膜は
インシチュー（In-Situ ）又はエキスシチュー（ex-sit
u ）方法を利用して形成することを特徴とする請求項１
記載の半導体素子の導電配線形成方法。 - 【請求項１１】 上面に絶縁膜が形成された半導体基板
を提供する工程；前記絶縁膜上部に塗布されたシリコン
層を形成する工程；インシチュー又はエキスシチューで
前記シリコン層上にSiH4をSiソースガスに用いて第１タ
ングステンシリサイド膜を形成する工程；前記第１タン
グステンシリサイド膜上に、SiH2Cl2 をSiソースに用い
て第２タングステンシリサイド膜を形成する工程を含ん
でなることを特徴とする半導体素子の導電配線形成方
法。 - 【請求項１２】 前記塗布されたシリコン層は、塗布さ
れた多結晶シリコン層に形成することを特徴とする請求
項１１記載の半導体素子の導電配線形成方法。 - 【請求項１３】 前記第１タングステンシリサイド膜を
蒸着する時間は、１〜３０秒にすることを特徴とする請
求項１１記載の半導体素子の導電配線形成方法。 - 【請求項１４】 前記第１タングステンシリサイド膜を
蒸着する時間は、１〜６０秒にすることを特徴とする請
求項１１記載の半導体素子の導電配線形成方法。 - 【請求項１５】 前記第１及び第２タングステンシリサ
イド膜の蒸着温度は、約４００〜７００℃であることを
特徴とする請求項１１記載の半導体素子の導電配線形成
方法。 - 【請求項１６】 前記シリコン層は、アンドープされた
多結晶シリコン層又はアンドープされた非晶質シリコン
層を蒸着し、POCl3 ガスでドーピングするか又はインプ
ラントでドーピングして形成することを特徴とする請求
項１１記載の半導体素子の導電配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR23272/1996 | 1996-06-24 | ||
| KR1019960023272A KR100197667B1 (ko) | 1995-06-28 | 1996-06-24 | 반도체 소자의 도전배선 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070124A true JPH1070124A (ja) | 1998-03-10 |
Family
ID=19463078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16492597A Pending JPH1070124A (ja) | 1996-06-24 | 1997-06-09 | 半導体素子の導電配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1070124A (ja) |
| GB (1) | GB9711506D0 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542609A (ja) * | 1999-04-13 | 2002-12-10 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 同調可能なマイクロウエーブ用デバイス |
| US10299853B2 (en) | 2013-02-05 | 2019-05-28 | Covidien Lp | Electrosurgical forceps |
| US11576697B2 (en) | 2016-08-15 | 2023-02-14 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181918A (ja) * | 1989-01-09 | 1990-07-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH02237025A (ja) * | 1989-03-09 | 1990-09-19 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04294532A (ja) * | 1991-03-22 | 1992-10-19 | Sony Corp | タングステンシリサイド膜の形成方法 |
-
1997
- 1997-06-03 GB GBGB9711506.7A patent/GB9711506D0/en active Pending
- 1997-06-09 JP JP16492597A patent/JPH1070124A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPH02181918A (ja) * | 1989-01-09 | 1990-07-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| US10299853B2 (en) | 2013-02-05 | 2019-05-28 | Covidien Lp | Electrosurgical forceps |
| US11576697B2 (en) | 2016-08-15 | 2023-02-14 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
| US12004766B2 (en) | 2016-08-15 | 2024-06-11 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9711506D0 (en) | 1997-07-30 |
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