JPH10319431A - Thin film transistor array substrate - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に用
いられる薄膜トランジスタアレイ基板に関するものであ
る。[0001] 1. Field of the Invention [0002] The present invention relates to a thin film transistor array substrate used for a liquid crystal display device.
【０００２】[0002]
【従来の技術】液晶表示装置は、通常、薄膜トランジス
タ（以下、「ＴＦＴ」という）を含んでなる薄膜トラン
ジスタアレイ基板（以下、「ＴＦＴアレイ基板」とい
う）と、カラーフィルタ、ブラックマトリクスおよび対
向電極を含んでなる対向基板と、ＴＦＴアレイ基板およ
び対向基板間に挟持された液晶などの表示材料を含む層
（以下、「液晶層」ともいう）とからなり、該表示材料
に選択的に電圧が印加されうるように構成されている。
なお、前記液晶表示装置の表示部には複数の画素がマト
リクス状に形成されてなる。2. Description of the Related Art A liquid crystal display device usually includes a thin film transistor array substrate (hereinafter, referred to as "TFT array substrate") including thin film transistors (hereinafter, referred to as "TFT"), a color filter, a black matrix, and a counter electrode. And a layer containing a display material such as liquid crystal (hereinafter, also referred to as a “liquid crystal layer”) sandwiched between the TFT array substrate and the counter substrate, and a voltage is selectively applied to the display material. It is configured to receive.
Note that a plurality of pixels are formed in a matrix on a display portion of the liquid crystal display device.
【０００３】前記ＴＦＴアレイ基板は、透明な絶縁性基
板と、該絶縁性基板上に並設された複数のゲート配線
と、ゲート絶縁膜を介してゲート配線に交差する複数の
ソース配線と、ゲート配線およびソース配線の交差部に
設けられた、ドレイン電極、ソース電極およびゲート電
極を含んでなるＴＦＴと、前記ドレイン電極に接続され
た透明な導電膜からなる画素電極と、前記ゲート電極、
ドレイン電極およびソース電極上を覆う保護膜とを有し
てなる。[0003] The TFT array substrate includes a transparent insulating substrate, a plurality of gate wirings juxtaposed on the insulating substrate, a plurality of source wirings intersecting the gate wiring via a gate insulating film, and a gate. A TFT including a drain electrode, a source electrode, and a gate electrode provided at an intersection of a wiring and a source wiring; a pixel electrode including a transparent conductive film connected to the drain electrode;
A protective film that covers the drain electrode and the source electrode.
【０００４】つぎに、逆スタガ型ＴＦＴを含んでなるＴ
ＦＴアレイ基板を形成する際に生じる問題点について説
明する。まず、透明な絶縁性基板たるガラス基板上にゲ
ート配線およびゲート電極を同時に形成したのち、ゲー
ト絶縁膜とＴＦＴ中に含まれる半導体層とを順次形成す
る。さらに、ソース配線、ソース電極およびドレイン電
極を同時に形成したのち、画素電極を形成する。したが
って、ゲート配線をアルニミウムなどの低抵抗金属を用
いて形成することが困難である。すなわち、アルニミウ
ムなどの低抵抗金属を用いたばあい、ゲート絶縁膜を形
成するための処理中の熱履歴によりヒルロックが発生
し、ゲート配線と、ＴＦＴアレイ基板中に含まれる導電
性の構成要素（たとえばソース配線）とのあいだで短絡
が発生し、ＴＦＴアレイ基板を形成する際の歩留まりが
低下するという問題が生じる。したがって、ＴＦＴアレ
イ基板の製造工程に、ゲート配線と他の導電性の構成要
素とのあいだの絶縁性を保つためにゲート配線を陽極酸
化膜で覆う工程などを追加することが必要となる。[0004] Next, a TFT including an inversely staggered TFT is used.
Problems that occur when forming the FT array substrate will be described. First, after a gate wiring and a gate electrode are simultaneously formed on a glass substrate as a transparent insulating substrate, a gate insulating film and a semiconductor layer included in the TFT are sequentially formed. Further, after a source wiring, a source electrode and a drain electrode are simultaneously formed, a pixel electrode is formed. Therefore, it is difficult to form the gate wiring using a low-resistance metal such as aluminum. That is, when a low-resistance metal such as aluminum is used, hillocks are generated due to heat history during processing for forming a gate insulating film, and a gate wiring and a conductive component contained in a TFT array substrate ( For example, a short circuit occurs between the TFT array substrate and the source wiring, and the yield of the TFT array substrate is reduced. Therefore, it is necessary to add a step of covering the gate wiring with an anodic oxide film in order to maintain insulation between the gate wiring and other conductive components in the manufacturing process of the TFT array substrate.
【０００５】また、対向基板中に含まれるブラックマト
リクスは、液晶層に正常に電圧が印加されていない領域
から他の領域への光の透過（クロストーク）、およびＴ
ＦＴアレイ基板のＴＦＴが形成される部分（以下、「Ｔ
ＦＴ部」という）への外部からの光の入射を防ぐために
形成されるものである。従来の液晶表示装置において
は、ＴＦＴアレイ基板および対向基板を重ね合わせる際
の精度（以下、「重ね合わせ精度」という）が数μｍと
大きいため、ブラックマトリクスにより画素の開口率が
著しく低下するという問題がある。Further, the black matrix contained in the counter substrate has a function of transmitting light (crosstalk) from a region where a voltage is not normally applied to the liquid crystal layer to another region, and has a T
The portion of the FT array substrate where the TFT is to be formed (hereinafter “T
This is formed in order to prevent external light from entering the FT section. In the conventional liquid crystal display device, since the accuracy when the TFT array substrate and the counter substrate are overlapped (hereinafter referred to as “overlay accuracy”) is as large as several μm, the aperture ratio of pixels is significantly reduced due to the black matrix. There is.
【０００６】従来のＴＦＴアレイ基板では、画素の高開
口率化のために、ソース配線と画素電極とが部分的に対
向するように形成され、ソース配線にブラックマトリク
スとしての機能ももたせている。図７は、従来のＴＦＴ
アレイ基板の一例を示す平面説明図である。図８は、図
７のＥ−Ｅ線断面を示す説明図であり、ＴＦＴ部の断面
が示されている。図９は、図７のＦ−Ｆ線断面を示す説
明図であり、ソース配線の断面が示されている。図７〜
図９において、２１は絶縁性基板、２２はゲート配線、
２３は陽極酸化膜、２４はゲート絶縁膜、２５は半導体
層を構成するノンドープアモルファスシリコン層、２６
は半導体層を構成するリンドープアモルファスシリコン
からなるコンタクト層、２７はソース配線、２８はドレ
イン電極、２９は保護膜、３０は画素電極を示す。な
お、図７には、絶縁性基板２１、陽極酸化膜２３、ゲー
ト絶縁膜２４、コンタクト層２６、保護膜２９は示され
ていない。また、図８および図９に示される絶縁性基板
２１の厚さは、実際は、絶縁性基板２１上に形成される
他の構成要素の厚さに比べて非常に厚い。さらに、図
７、図８および図９において、ゲート配線２２およびソ
ース配線２７のうち、ＴＦＴを構成する部分をゲート電
極およびソース電極とする。In a conventional TFT array substrate, a source wiring and a pixel electrode are formed so as to partially face each other in order to increase the aperture ratio of pixels, and the source wiring also has a function as a black matrix. FIG. 7 shows a conventional TFT.
FIG. 3 is an explanatory plan view illustrating an example of an array substrate. FIG. 8 is an explanatory diagram showing a cross section taken along line E-E of FIG. 7 and showing a cross section of the TFT portion. FIG. 9 is an explanatory diagram showing a cross section taken along the line FF of FIG. 7, and shows a cross section of a source wiring. FIG.
In FIG. 9, 21 is an insulating substrate, 22 is a gate wiring,
23 is an anodized film, 24 is a gate insulating film, 25 is a non-doped amorphous silicon layer constituting a semiconductor layer, 26
Denotes a contact layer made of phosphorus-doped amorphous silicon constituting a semiconductor layer, 27 denotes a source wiring, 28 denotes a drain electrode, 29 denotes a protective film, and 30 denotes a pixel electrode. FIG. 7 does not show the insulating substrate 21, the anodic oxide film 23, the gate insulating film 24, the contact layer 26, and the protective film 29. In addition, the thickness of the insulating substrate 21 shown in FIGS. 8 and 9 is actually much larger than the thickness of other components formed on the insulating substrate 21. Further, in FIGS. 7, 8, and 9, portions of the gate wiring 22 and the source wiring 27 which constitute the TFT are referred to as a gate electrode and a source electrode.
【０００７】つぎに、従来のＴＦＴアレイ基板の製法に
ついて説明する。まず、絶縁性基板２１上にアルミニウ
ムなどの金属材料を堆積させ、パターニングしゲート配
線２２を形成する。さらに、ゲート配線２２の端子部分
を除いて、ゲート配線２２上に陽極酸化膜２３を形成す
る。ついで、ゲート絶縁膜２４、ノンドープアモルファ
スシリコンからなる層およびリンドープアモルファスシ
リコンからなる層を形成する。そして、ノンドープアモ
ルファスシリコンからなる層およびリンドープアモルフ
ァスシリコンからなる層をアイランド状にパターニング
して、ノンドープアモルファスシリコン層２５およびコ
ンタクト層２６を形成したのち、ソース配線２７および
ドレイン電極２８を形成する。そののち、コンタクト層
２６のうち、ソース配線２７およびドレイン電極２８と
のチャネル部として必要な部分以外を除去したのち、保
護膜２９を形成する。最後に、透明の導電膜からなる画
素電極３０をソース配線２７と一部が重なるように形成
する。なお、画素電極３０とドレイン電極２８とは、保
護膜２９に設けられたコンタクトホール３１を介して電
気的に接続されている。Next, a conventional method for manufacturing a TFT array substrate will be described. First, a metal material such as aluminum is deposited on an insulating substrate 21 and patterned to form a gate wiring 22. Further, an anodic oxide film 23 is formed on the gate wiring 22 except for the terminal portion of the gate wiring 22. Next, a gate insulating film 24, a layer made of non-doped amorphous silicon, and a layer made of phosphorus-doped amorphous silicon are formed. Then, a layer made of non-doped amorphous silicon and a layer made of phosphorus-doped amorphous silicon are patterned into an island shape to form a non-doped amorphous silicon layer 25 and a contact layer 26, and then a source wiring 27 and a drain electrode 28 are formed. After that, a portion of the contact layer 26 other than a portion necessary as a channel portion with the source wiring 27 and the drain electrode 28 is removed, and then a protective film 29 is formed. Finally, a pixel electrode 30 made of a transparent conductive film is formed so as to partially overlap the source line 27. The pixel electrode 30 and the drain electrode 28 are electrically connected via a contact hole 31 provided in the protective film 29.
【０００８】[0008]
【発明が解決しようとする課題】従来のＴＦＴアレイ基
板は、製造工程にゲート配線を陽極酸化膜で覆う工程が
含まれるため、大画面でかつ高精細な液晶表示装置を形
成するばあい、ＴＦＴアレイ基板の製造工程が複雑にな
るという問題がある。また、画素電極およびソース配線
間に形成される絶縁膜が保護膜の一層のみであるため、
画素電極およびソース配線間で形成される重なり容量が
大きいという問題や、画素電極とソース配線との短絡に
より歩留まりの低下が生じるという問題がある。また、
画素電極とソース配線のあいだで形成される重なり容量
を小さくするために、保護膜の膜厚を大きくしたりする
必要があり、生産性の面でも問題がある。In a conventional TFT array substrate, since a manufacturing process includes a step of covering a gate wiring with an anodic oxide film, the TFT array substrate is required to form a large-screen and high-definition liquid crystal display device. There is a problem that the manufacturing process of the array substrate becomes complicated. Further, since the insulating film formed between the pixel electrode and the source wiring is only one layer of the protective film,
There is a problem that the overlap capacitance formed between the pixel electrode and the source line is large, and a problem that the yield is reduced due to a short circuit between the pixel electrode and the source line. Also,
In order to reduce the overlapping capacitance formed between the pixel electrode and the source wiring, it is necessary to increase the thickness of the protective film, and there is a problem in productivity.
【０００９】さらに、従来のＴＦＴアレイ基板は、画素
電極とソース電極との一部を互いに対向させてブラック
マトリクスを形成しているので、画素電極が形成される
位置とソース電極が形成される位置との位置合わせを厳
密に行うことが必要になり製造工程が複雑となるという
問題がある。また、ソース配線に歪みが生じたばあい、
各画素ごとの開口率が異なり輝度傾斜が大きくなり、液
晶表示装置の表示特性が劣化するという問題がある。Further, in the conventional TFT array substrate, a part of the pixel electrode and a part of the source electrode are opposed to each other to form a black matrix, so that the position where the pixel electrode is formed and the position where the source electrode is formed are formed. It is necessary to strictly adjust the position, and the manufacturing process becomes complicated. Also, if the source wiring is distorted,
There is a problem that the aperture ratio differs for each pixel, the luminance gradient increases, and the display characteristics of the liquid crystal display device deteriorate.
【００１０】本発明はかかる問題を解決するためになさ
れたものであり、輝度ムラ、クロストークなどによる表
示品質の低下なしに、大画面で高精細な高開口率の液晶
表示装置をうることができるＴＦＴアレイ基板を提供す
ることを目的とする。The present invention has been made in order to solve such a problem, and it is possible to provide a large-screen, high-definition, high-aperture-ratio liquid crystal display device without deteriorating display quality due to luminance unevenness, crosstalk, and the like. It is an object of the present invention to provide a TFT array substrate that can be used.
【００１１】[0011]
【課題を解決するための手段】本発明のＴＦＴアレイ基
板は、透明な絶縁性基板と、該絶縁性基板上に並設され
た複数のゲート配線と、ゲート絶縁膜を介してゲート配
線に交差する複数のソース配線と、ゲート配線およびソ
ース配線の交差部に設けられた、ドレイン電極、ソース
電極およびゲート電極を含んでなる薄膜トランジスタ
と、前記ドレイン電極に接続された透明な導電膜からな
る画素電極と、前記ゲート電極、ドレイン電極およびソ
ース電極上を覆う保護膜とを有してなる薄膜トランジス
タアレイ基板であって、前記ソース配線およびゲート電
極が、絶縁性基板上に堆積された高融点金属膜がパター
ニングされることにより形成され、前記ゲート配線、ソ
ース電極およびドレイン電極が、ゲート絶縁膜上に堆積
された低抵抗金属からなる単層膜および低抵抗金属の層
を含む多層膜のうちの１つがパターニングされることに
より形成され、前記画素電極が保護膜上に形成され、前
記ゲート電極とゲート配線とが第１のコンタクトホール
を介して電気的に接続され、前記ソース電極とソース配
線とが第２のコンタクトホールを介して電気的に接続さ
れ、前記画素電極とドレイン電極とが第３のコンタクト
ホールを介して電気的に接続されてなるものである。According to the present invention, a TFT array substrate includes a transparent insulating substrate, a plurality of gate wirings juxtaposed on the insulating substrate, intersecting the gate wirings via a gate insulating film. A plurality of source wirings, a thin film transistor provided at an intersection of the gate wiring and the source wiring, the thin film transistor including a drain electrode, a source electrode, and a gate electrode; and a pixel electrode formed of a transparent conductive film connected to the drain electrode. And a protective film covering the gate electrode, the drain electrode and the source electrode, wherein the source wiring and the gate electrode are formed of a high melting point metal film deposited on an insulating substrate. The gate wiring, the source electrode and the drain electrode formed by patterning are formed of a low-resistance metal deposited on a gate insulating film. One of a single-layer film and a multi-layer film including a layer of a low-resistance metal is formed by patterning, the pixel electrode is formed on a protective film, and the gate electrode and the gate wiring are connected to each other by a first contact. The source electrode and the source line are electrically connected through a second contact hole, and the pixel electrode and the drain electrode are electrically connected through a third contact hole. Is connected to the
【００１２】また、前記画素電極が、ソース配線および
ゲート配線の一部にオーバーラップされてなるものであ
る。Further, the pixel electrode overlaps a part of a source wiring and a part of a gate wiring.
【００１３】また、前記ゲート絶縁膜の材料が酸化シリ
コンおよびチッ化シリコンのうちの１つである。The material of the gate insulating film is one of silicon oxide and silicon nitride.
【００１４】また、前記保護膜が絶縁性を有する無機化
合物および有機化合物のうちの１つからなる単層膜、な
らびに無機化合物および有機化合物からなる多層膜のう
ちの１つである。Further, the protective film is a single-layer film made of one of an inorganic compound and an organic compound having an insulating property, and one of a multilayer film made of an inorganic compound and an organic compound.
【００１５】さらに、前記無機化合物が酸化シリコンお
よびチッ化シリコンのうちの１つである。Further, the inorganic compound is one of silicon oxide and silicon nitride.
【００１６】また、前記高融点金属膜の材料が、クロ
ム、モリブデン、アルミニウム、タンタルおよびタング
ステンのうちの少なくとも１つである。Further, the material of the refractory metal film is at least one of chromium, molybdenum, aluminum, tantalum and tungsten.
【００１７】また、前記単層膜の材料がアルミニウムを
含む合金である。Further, the material of the single-layer film is an alloy containing aluminum.
【００１８】また、前記多層膜の材料が、クロム、モリ
ブデン、タンタルおよびタングステンのうちの少なくと
も１つ、ならびにアルミニウムである。Further, the material of the multilayer film is at least one of chromium, molybdenum, tantalum and tungsten, and aluminum.
【００１９】[0019]
【発明の実施の形態】本発明のＴＦＴアレイ基板は、透
明な絶縁性基板と、該絶縁性基板上に並設された複数の
ゲート配線と、ゲート絶縁膜を介してゲート配線に交差
する複数のソース配線と、ゲート配線およびソース配線
の交差部に設けられた、ドレイン電極、ソース電極およ
びゲート電極を含んでなるＴＦＴと、前記ドレイン電極
に接続された透明な導電膜からなる画素電極と、前記ゲ
ート電極、ドレイン電極およびソース電極上を覆う保護
膜とを有してなる。前記ソース配線およびゲート電極
は、絶縁性基板上に堆積された高融点金属膜がパターニ
ングされることにより形成され、前記ゲート配線、ソー
ス電極およびドレイン電極は、ゲート絶縁膜上に堆積さ
れた低抵抗金属からなる単層膜および多層膜のうちの１
つがパターニングされることにより形成され、前記画素
電極は保護膜上に形成される。さらに、前記ゲート電極
とゲート配線とは第１のコンタクトホールを介して電気
的に接続され、前記画素電極とドレイン電極とは第２の
コンタクトホールを介して電気的に接続され、前記ソー
ス電極とソース配線とは第３のコンタクトホールを介し
て電気的に接続される。BEST MODE FOR CARRYING OUT THE INVENTION A TFT array substrate according to the present invention comprises a transparent insulating substrate, a plurality of gate wirings juxtaposed on the insulating substrate, and a plurality of gate wirings intersecting the gate wirings via a gate insulating film. A source wiring, a TFT including a drain electrode, a source electrode and a gate electrode provided at an intersection of a gate wiring and a source wiring, and a pixel electrode made of a transparent conductive film connected to the drain electrode. A protective film covering the gate electrode, the drain electrode, and the source electrode. The source wiring and the gate electrode are formed by patterning a high melting point metal film deposited on an insulating substrate, and the gate wiring, the source electrode and the drain electrode are formed of a low resistance metal deposited on a gate insulating film. One of a single-layer film and a multi-layer film made of metal
One is formed by patterning, and the pixel electrode is formed on the protective film. Further, the gate electrode and the gate wiring are electrically connected through a first contact hole, the pixel electrode and the drain electrode are electrically connected through a second contact hole, and the source electrode is connected to the source electrode. The source wiring is electrically connected through a third contact hole.
【００２０】つぎに、図面を参照しながら本発明のＴＦ
Ｔアレイ基板の実施の形態について説明する。Next, the TF of the present invention will be described with reference to the drawings.
An embodiment of a T array substrate will be described.
【００２１】実施の形態１．図面を参照しながら、本発
明のＴＦＴアレイ基板の実施の形態１について説明す
る。図１は、本発明のＴＦＴアレイ基板の一実施の形態
を示す平面説明図である。図２は、図１のＡ−Ａ線断面
を示す説明図であり、ＴＦＴ部の断面が示されている。
図３は、図１のＢ−Ｂ線断面を示す説明図であり、ゲー
ト配線の断面が示されている。図４は、図１のＣ−Ｃ線
断面を示す説明図であり、ソース配線の断面が示されて
いる。図１〜図４において、１は絶縁性基板、２はゲー
ト電極、３はソース配線、４はゲート絶縁膜、５は半導
体層を構成するノンドープアモルファスシリコン層、６
は半導体層を構成するリンドープアモルファスシリコン
からなるコンタクト層、７ａ、７ｂはゲート配線、８は
ソース電極、９はドレイン電極、１０は保護膜、１１は
画素電極を示す。なお、図１には、絶縁性基板１、ゲー
ト絶縁膜４、コンタクト層６、保護膜１０は示されてい
ない。また、図２、図３および図４に示される絶縁性基
板１の厚さは、実際は、絶縁性基板１上に形成される他
の構成要素の厚さに比べて非常に厚い。Embodiment 1 Embodiment 1 of the TFT array substrate of the present invention will be described with reference to the drawings. FIG. 1 is an explanatory plan view showing one embodiment of a TFT array substrate according to the present invention. FIG. 2 is an explanatory diagram showing a cross section taken along line AA of FIG. 1, and shows a cross section of a TFT portion.
FIG. 3 is an explanatory diagram showing a cross section taken along line BB of FIG. 1, and shows a cross section of a gate wiring. FIG. 4 is an explanatory diagram showing a cross section taken along line CC of FIG. 1 and showing a cross section of the source wiring. 1 to 4, 1 is an insulating substrate, 2 is a gate electrode, 3 is a source wiring, 4 is a gate insulating film, 5 is a non-doped amorphous silicon layer constituting a semiconductor layer, 6
Is a contact layer made of phosphorus-doped amorphous silicon constituting a semiconductor layer, 7a and 7b are gate wirings, 8 is a source electrode, 9 is a drain electrode, 10 is a protective film, and 11 is a pixel electrode. FIG. 1 does not show the insulating substrate 1, the gate insulating film 4, the contact layer 6, and the protective film 10. The thickness of the insulating substrate 1 shown in FIGS. 2, 3 and 4 is actually much larger than the thickness of other components formed on the insulating substrate 1.
【００２２】つぎに、本実施の形態のＴＦＴアレイ基板
の製法について説明する。まず、絶縁性基板１上に、高
融点金属膜として、クロムからなる単層膜、またはクロ
ムおよびアルミニウムからなる多層膜を形成しパターニ
ングして、ゲート電極２およびソース配線３を形成す
る。さらに、酸化シリコン（ＳｉＯ2）またはチッ化シ
リコン（ＳｉＮｘ、ｘは正の整数である）からなるゲー
ト絶縁膜４、ノンドープアモルファスシリコンからなる
層、およびリンドープアモルファスシリコンからなる層
を形成する。ついで、ノンドープアモルファスシリコン
からなる層およびリンドープアモルファスシリコンから
なる層をアイランド状にパターニングして、ノンドープ
アモルファスシリコン層５およびコンタクト層６を形成
する。さらに、ゲート絶縁膜４に、ゲート電極２とのち
に形成されるゲート配線とを電気的に接続するための第
１のコンタクトホール１２、およびソース配線３とのち
に形成されるソース電極とを電気的に接続するための第
２のコンタクトホール１３が形成される。そして、アル
ミニウムからなる単層膜またはアルミニウムの層を含む
多層膜を形成しパターニングして、ゲート配線７ａ、７
ｂ、ソース電極８およびドレイン電極９を形成する。前
記アルミニウムの層を含む多層膜の例としては、絶縁性
基板１側からアルミニウムおよびクロムが順次堆積され
てなる多層膜、または絶縁性基板１側からアルミニウ
ム、クロムおよびアルミニウムが順次堆積されてなる多
層膜などがある。そののち、コンタクト層６のうち、ソ
ース電極８およびドレイン電極９ノンドープアモルファ
スシリコン層５とのチャネル部として必要な部分以外を
除去したのち、保護膜１０を形成する。なお、保護膜１
０は、絶縁性を有する無機化合物および有機化合物のう
ちの１つからなる単層膜、または無機化合物および有機
化合物からなる多層膜である。無機化合物の例として
は、酸化シリコンまたはチッ化シリコンがあり、有機化
合物の例としては、アクリル系の有機化合物がある。つ
いで、ドレイン電極９とのちに形成される画素電極とを
電気的に接続するための第３のコンタクトホール１４を
保護膜１０に形成する。最後に、画素電極１１を形成す
る。図示されているように、保持容量を形成するため
に、画素電極１１の一部は、前段のゲート配線であるゲ
ート配線７ｂの一部にオーバーラップしている。Next, a method of manufacturing the TFT array substrate of the present embodiment will be described. First, a single-layer film made of chromium or a multi-layer film made of chromium and aluminum is formed as a high-melting-point metal film on the insulating substrate 1 and patterned to form the gate electrode 2 and the source wiring 3. Further, a gate insulating film 4 made of silicon oxide (SiO 2 ) or silicon nitride (SiNx, x is a positive integer), a layer made of non-doped amorphous silicon, and a layer made of phosphorus-doped amorphous silicon are formed. Next, the layer made of non-doped amorphous silicon and the layer made of phosphorus-doped amorphous silicon are patterned into an island shape to form a non-doped amorphous silicon layer 5 and a contact layer 6. Further, the first contact hole 12 for electrically connecting the gate electrode 2 and the gate wiring formed later and the source electrode formed after the source wiring 3 are electrically connected to the gate insulating film 4. A second contact hole 13 is formed for connection. Then, a single-layer film made of aluminum or a multilayer film containing an aluminum layer is formed and patterned to form gate wirings 7a and 7d.
b, a source electrode 8 and a drain electrode 9 are formed. Examples of the multilayer film including the aluminum layer include a multilayer film in which aluminum and chromium are sequentially deposited from the insulating substrate 1 side, or a multilayer film in which aluminum, chromium, and aluminum are sequentially deposited from the insulating substrate 1 side. There are membranes and the like. After that, a portion of the contact layer 6 other than a portion required as a channel portion between the source electrode 8 and the drain electrode 9 and the non-doped amorphous silicon layer 5 is removed, and then a protective film 10 is formed. The protective film 1
Reference numeral 0 denotes a single-layer film made of one of an inorganic compound and an organic compound having an insulating property, or a multilayer film made of an inorganic compound and an organic compound. Examples of the inorganic compound include silicon oxide or silicon nitride, and examples of the organic compound include an acrylic organic compound. Next, a third contact hole 14 for electrically connecting the drain electrode 9 to a pixel electrode formed later is formed in the protective film 10. Finally, the pixel electrode 11 is formed. As shown, in order to form a storage capacitor, a part of the pixel electrode 11 overlaps with a part of a gate wiring 7b which is a preceding gate wiring.
【００２３】なお、本実施の形態においては、チャネル
エッチ型ＴＦＴを用いて形成されたＴＦＴアレイ基板に
ついて述べたが、チャネル保護型ＴＦＴを用いることも
可能である。In this embodiment, a TFT array substrate formed by using a channel-etch type TFT has been described. However, a channel protection type TFT may be used.
【００２４】前述のような方法で形成されたＴＦＴアレ
イ基板は、ゲート配線がアルミニウムを用いて形成でき
るので、ゲート配線を低抵抗化することができ、大画面
で高精細な液晶表示装置を表示ムラ無く形成できる。In the TFT array substrate formed by the method described above, the gate wiring can be formed by using aluminum, so that the resistance of the gate wiring can be reduced, and a large-screen high-definition liquid crystal display can be displayed. It can be formed without unevenness.
【００２５】実施の形態２．つぎに、図面を参照しなが
ら本発明のＴＦＴアレイ基板の実施の形態２について説
明する。図５は、本発明のＴＦＴアレイ基板の他の実施
の形態を示す平面説明図である。図６は、図５のＤ−Ｄ
線断面を示す説明図であり、ソース配線の断面が示され
ている。図５および図６において、図１〜図４と同一の
部分は同じ符号を用いて示した。なお、図５には、絶縁
性基板１、ゲート絶縁膜４、コンタクト層６、保護膜１
０は示されていない。Embodiment 2 Next, a TFT array substrate according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 5 is an explanatory plan view showing another embodiment of the TFT array substrate of the present invention. FIG. 6 is a cross-sectional view of FIG.
FIG. 3 is an explanatory diagram showing a line cross section, in which a cross section of a source wiring is shown. 5 and 6, the same parts as those in FIGS. 1 to 4 are denoted by the same reference numerals. FIG. 5 shows an insulating substrate 1, a gate insulating film 4, a contact layer 6, and a protective film 1.
0 is not shown.
【００２６】本実施の形態のＴＦＴアレイ基板において
は、保持容量を形成するために、画素電極１１の一部
が、ソース配線３の一部にオーバーラップしている。そ
の他の部分については、実施の形態１に示されるＴＦＴ
アレイ基板と同様の構造を有する。画素電極１１をソー
ス配線３にオーバーラップさせることにより、ソース配
線３にブラックマトリクスとしての機能をもたせること
ができる。In the TFT array substrate of the present embodiment, a part of the pixel electrode 11 overlaps a part of the source wiring 3 to form a storage capacitor. Other parts are the same as those described in the first embodiment.
It has the same structure as the array substrate. By overlapping the pixel electrode 11 with the source line 3, the source line 3 can have a function as a black matrix.
【００２７】本実施の形態のＴＦＴアレイ基板は、画素
電極１１と、ブラックマトリクスとして機能するソース
配線３とのあいだに形成される絶縁膜が、ゲート絶縁膜
２と保護膜１０との２層であるため、画素電極１１とソ
ース配線３とのあいだの容量が低減できる。したがっ
て、ソース配線３に入力されるソース信号の電圧が変動
することにより生じる画素電極の電位の変化を抑制で
き、液晶表示装置の表示品質を改善できる。In the TFT array substrate according to the present embodiment, the insulating film formed between the pixel electrode 11 and the source wiring 3 functioning as a black matrix has two layers of the gate insulating film 2 and the protective film 10. Therefore, the capacitance between the pixel electrode 11 and the source line 3 can be reduced. Therefore, a change in the potential of the pixel electrode caused by a change in the voltage of the source signal input to the source line 3 can be suppressed, and the display quality of the liquid crystal display device can be improved.
【００２８】本発明において、ソース配線およびゲート
電極は高融点金属膜を用いて形成される。高融点金属膜
の材料は、クロム、モリブデン、アルミニウム、タンタ
ルおよびタングステンのうちの少なくとも１つであるこ
とが、のちに行なわれる製造工程における熱履歴による
変質およびヒルロックの発生を防止できるため好まし
い。さらに、前記ゲート配線、ソース電極およびドレイ
ン電極が低抵抗金属たるアルミニウムを含む合金（たと
えば、アルミニウム、シリコンおよび銅からなる合金ま
たはアルミニウムおよびモリブデンからなる合金など）
からなる単層膜を用いて形成されることが、ゲート配
線、ソース電極およびドレイン電極を低抵抗化できるた
め好ましい。また、ゲート配線、ソース電極およびドレ
イン電極が、クロム、モリブデン、タンタルおよびタン
グステンのうちの少なくとも１つ、ならびにアルミニウ
ムからなる多層膜を用いて形成されてもよい。In the present invention, the source wiring and the gate electrode are formed using a high melting point metal film. The material of the refractory metal film is preferably at least one of chromium, molybdenum, aluminum, tantalum, and tungsten, because it is possible to prevent deterioration due to heat history and generation of hillock in a later manufacturing process. Further, an alloy containing aluminum, which is a low-resistance metal, for the gate wiring, source electrode, and drain electrode (for example, an alloy composed of aluminum, silicon, and copper or an alloy composed of aluminum and molybdenum)
It is preferable that the gate wiring, the source electrode, and the drain electrode be formed using a single-layer film made of Further, the gate wiring, the source electrode, and the drain electrode may be formed using a multilayer film including at least one of chromium, molybdenum, tantalum, and tungsten, and aluminum.
【００２９】[0029]
【発明の効果】本発明によれば、ＴＦＴアレイ基板の製
造工程にゲート配線を陽極酸化膜で覆う工程などを追加
することなく、ゲート配線を低抵抗化でき、大画面で高
精細の液晶表示装置における輝度傾斜を低減できる。According to the present invention, the resistance of the gate wiring can be reduced without adding a step of covering the gate wiring with an anodic oxide film to the manufacturing process of the TFT array substrate, and a large-screen, high-definition liquid crystal display is provided. The luminance gradient in the device can be reduced.
【００３０】また、ソース配線にブラックマトリクスと
しての機能をもたせたばあいにおいても、画素電極とソ
ース配線とのあいだに形成される絶縁膜が、ゲート絶縁
膜と保護膜との２層であるため、画素電極とソース配線
とのあいだの容量が低減できる。したがって、ソース配
線に入力されるソース信号の電圧が変動することにより
生じる画素電極の電位の変化を抑制でき、液晶表示装置
の表示品質を改善できる。Further, even when the source wiring has a function as a black matrix, the insulating film formed between the pixel electrode and the source wiring is two layers of the gate insulating film and the protective film. In addition, the capacitance between the pixel electrode and the source wiring can be reduced. Therefore, a change in the potential of the pixel electrode caused by a change in the voltage of the source signal input to the source wiring can be suppressed, and the display quality of the liquid crystal display device can be improved.
【図１】本発明のＴＦＴアレイ基板の一実施の形態を示
す平面説明図である。FIG. 1 is an explanatory plan view showing one embodiment of a TFT array substrate of the present invention.
【図２】図１のＡ−Ａ線断面を示す説明図である。FIG. 2 is an explanatory diagram showing a cross section taken along line AA of FIG. 1;
【図３】図１のＢ−Ｂ線断面を示す説明図である。FIG. 3 is an explanatory diagram showing a cross section taken along line BB of FIG. 1;
【図４】図１のＣ−Ｃ線断面を示す説明図である。FIG. 4 is an explanatory diagram showing a cross section taken along line CC of FIG. 1;
【図５】本発明のＴＦＴアレイ基板の他の実施の形態を
示す平面説明図である。FIG. 5 is an explanatory plan view showing another embodiment of the TFT array substrate of the present invention.
【図６】図５のＤ−Ｄ線断面を示す説明図である。FIG. 6 is an explanatory diagram showing a cross section taken along line DD of FIG. 5;
【図７】従来のＴＦＴアレイ基板の一例を示す平面説明
図である。FIG. 7 is an explanatory plan view showing an example of a conventional TFT array substrate.
【図８】図７のＥ−Ｅ線断面を示す説明図である。FIG. 8 is an explanatory diagram showing a cross section taken along line EE of FIG. 7;
【図９】図７のＦ−Ｆ線断面を示す説明図である。FIG. 9 is an explanatory diagram showing a cross section taken along line FF of FIG. 7;
１ 絶縁性基板 ２ ゲート電極 ３ ソース配線 ４ ゲート絶縁膜 ５ ノンドープアモルファスシリコン層 ６ コンタクト層 ７ａ、７ｂ ゲート配線 ８ ソース電極 ９ ドレイン電極 １０ 保護膜 １１ 画素電極 １２ 第１のコンタクトホール １３ 第２のコンタクトホール １４ 第３のコンタクトホール DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Gate electrode 3 Source wiring 4 Gate insulating film 5 Non-doped amorphous silicon layer 6 Contact layer 7a, 7b Gate wiring 8 Source electrode 9 Drain electrode 10 Protective film 11 Pixel electrode 12 First contact hole 13 Second contact Hole 14 Third contact hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｃ ──────────────────────────────────────────────────の Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/78 627C
Claims (8)
並設された複数のゲート配線と、ゲート絶縁膜を介して
ゲート配線に交差する複数のソース配線と、ゲート配線
およびソース配線の交差部に設けられた、ドレイン電
極、ソース電極およびゲート電極を含んでなる薄膜トラ
ンジスタと、前記ドレイン電極に接続された透明な導電
膜からなる画素電極と、前記ゲート電極、ドレイン電極
およびソース電極上を覆う保護膜とを有してなる薄膜ト
ランジスタアレイ基板であって、前記ソース配線および
ゲート電極が、絶縁性基板上に堆積された高融点金属膜
がパターニングされることにより形成され、前記ゲート
配線、ソース電極およびドレイン電極が、ゲート絶縁膜
上に堆積された低抵抗金属からなる単層膜および低抵抗
金属の層を含む多層膜のうちの１つがパターニングされ
ることにより形成され、前記画素電極が保護膜上に形成
され、前記ゲート電極とゲート配線とが第１のコンタク
トホールを介して電気的に接続され、前記ソース電極と
ソース配線とが第２のコンタクトホールを介して電気的
に接続され、前記画素電極とドレイン電極とが第３のコ
ンタクトホールを介して電気的に接続されてなる薄膜ト
ランジスタアレイ基板。1. A transparent insulating substrate, a plurality of gate wirings juxtaposed on the insulating substrate, a plurality of source wirings intersecting the gate wiring via a gate insulating film, a gate wiring and a source wiring A thin film transistor including a drain electrode, a source electrode, and a gate electrode, a pixel electrode made of a transparent conductive film connected to the drain electrode, and a gate electrode, a drain electrode, and a source electrode. A thin film transistor array substrate having a protective film covering the source line and the gate electrode, wherein the source line and the gate electrode are formed by patterning a high melting point metal film deposited on an insulating substrate; A single-layer film composed of a low-resistance metal and a multilayer film including a layer of a low-resistance metal, wherein the source electrode and the drain electrode are deposited on the gate insulating film Is formed by patterning, the pixel electrode is formed on a protective film, the gate electrode and the gate line are electrically connected through a first contact hole, and the source electrode is A thin film transistor array substrate in which a source wiring is electrically connected through a second contact hole, and the pixel electrode and the drain electrode are electrically connected through a third contact hole.
ト配線の一部にオーバーラップされてなる請求項１記載
の薄膜トランジスタアレイ基板。2. The thin film transistor array substrate according to claim 1, wherein the pixel electrode overlaps a part of a source wiring and a part of a gate wiring.
およびチッ化シリコンのうちの１つである請求項１記載
の薄膜トランジスタアレイ基板。3. The thin film transistor array substrate according to claim 1, wherein the material of said gate insulating film is one of silicon oxide and silicon nitride.
および有機化合物のうちの１つからなる単層膜、ならび
に無機化合物および有機化合物からなる多層膜のうちの
１つである請求項１記載の薄膜トランジスタアレイ基
板。4. The protective film according to claim 1, wherein the protective film is a single-layer film made of one of an inorganic compound and an organic compound having an insulating property, and one of a multilayer film made of an inorganic compound and an organic compound. Thin film transistor array substrate.
ッ化シリコンのうちの１つである請求項４記載の薄膜ト
ランジスタアレイ基板。5. The thin film transistor array substrate according to claim 4, wherein said inorganic compound is one of silicon oxide and silicon nitride.
リブデン、アルミニウム、タンタルおよびタングステン
のうちの少なくとも１つである請求項１記載の薄膜トラ
ンジスタアレイ基板。6. The thin film transistor array substrate according to claim 1, wherein the material of the refractory metal film is at least one of chromium, molybdenum, aluminum, tantalum and tungsten.
合金である請求項１記載の薄膜トランジスタアレイ基
板。7. The thin film transistor array substrate according to claim 1, wherein the material of the single-layer film is an alloy containing aluminum.
ン、タンタルおよびタングステンのうちの少なくとも１
つ、ならびにアルミニウムである請求項１記載の薄膜ト
ランジスタアレイ基板。8. The material of the multilayer film is at least one of chromium, molybdenum, tantalum and tungsten.
2. The thin film transistor array substrate according to claim 1, wherein the substrate is aluminum.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12555197A JPH10319431A (en) | 1997-05-15 | 1997-05-15 | Thin film transistor array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12555197A JPH10319431A (en) | 1997-05-15 | 1997-05-15 | Thin film transistor array substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319431A true JPH10319431A (en) | 1998-12-04 |
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ID=14913012
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12555197A Pending JPH10319431A (en) | 1997-05-15 | 1997-05-15 | Thin film transistor array substrate |
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