JPH10248248A - Ｍｏｓｆｅｔ同期整流用駆動回路 - Google Patents
Ｍｏｓｆｅｔ同期整流用駆動回路Info
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- JPH10248248A JPH10248248A JP4755797A JP4755797A JPH10248248A JP H10248248 A JPH10248248 A JP H10248248A JP 4755797 A JP4755797 A JP 4755797A JP 4755797 A JP4755797 A JP 4755797A JP H10248248 A JPH10248248 A JP H10248248A
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- Rectifiers (AREA)
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Abstract
(57)【要約】
【課題】 整流素子の導通損失を低減すること。
【解決手段】 主スイッチ４に接続した一次側の制御回
路５と、該主スイッチ４に駆動信号と同期した信号を伝
達する発光側のフォトカプラ１５−１に接続したコンデ
ンサ１４と、検出信号の入力ラインに接続された受光側
のフォトカプラ１２−２と、負側出力端子に接続した転
流側のＭＯＳＦＥＴ６と、前記トランス３に接続される
整流側のＭＯＳＦＥＴ７と、前記主スイッチ４と同期し
た信号を受ける受光側のフォトカプラ１５−２と、出力
電圧を検出する検出回路１１からの検出信号を伝達する
発光側のフォトカプラ１２−１とを有している。
路５と、該主スイッチ４に駆動信号と同期した信号を伝
達する発光側のフォトカプラ１５−１に接続したコンデ
ンサ１４と、検出信号の入力ラインに接続された受光側
のフォトカプラ１２−２と、負側出力端子に接続した転
流側のＭＯＳＦＥＴ６と、前記トランス３に接続される
整流側のＭＯＳＦＥＴ７と、前記主スイッチ４と同期し
た信号を受ける受光側のフォトカプラ１５−２と、出力
電圧を検出する検出回路１１からの検出信号を伝達する
発光側のフォトカプラ１２−１とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧を出力するＭ
ＯＳＦＥＴ同期整流用駆動回路に属し、特に、ダイオー
ドより導通損失が小さいＭＯＳＦＥＴを整流素子として
用いるＭＯＳＦＥＴ同期整流用駆動回路に属する。
ＯＳＦＥＴ同期整流用駆動回路に属し、特に、ダイオー
ドより導通損失が小さいＭＯＳＦＥＴを整流素子として
用いるＭＯＳＦＥＴ同期整流用駆動回路に属する。
【０００２】
【従来の技術】従来技術としてスイッチング電源のＭＯ
ＳＦＥＴ同期整流回路の第一の一例を図３に示す。従来
のＭＯＳＦＥＴの同期整流回路はトランス３と、このト
ランス３の一次側に接続される主スイッチ４と、トラン
ス３の二次側に主スイッチ４がオンした時に正の電圧を
生じる一端にゲートが接続され、他端がドレインに、ソ
ースが出力の負側に各々接続され主スイッチ４がオン時
に二次側に発生する電圧でオンする転流側のＭＯＳＦＥ
Ｔ６と、トランス３の二次側の一端にドレインが接続さ
れ他端がゲートに、ソースが出力の負側に各々接続され
主スイッチ４がオフ時に二次側に発生する電圧でオンす
る整流側のＭＯＳＦＥＴ７と、トランス３の二次側の一
端と出力の正側との間に接続された平滑コイル８と、出
力の正側と負側との間に接続された二次側平滑コンデン
サ９と、出力電圧を検出する検出回路１１と、検出回路
１１からの検出信号を伝達する発光側のフォトカプラ１
２−１と、この発光側のフォトカプラ１２−１からの検
出信号を受ける受光側のフォトカプラ１２−２が接続さ
れ、受光側のフォトカプラ１２−２で検出信号を受け出
力電圧を安定化するために主スイッチ４を制御する一次
側の制御回路５により構成される。
ＳＦＥＴ同期整流回路の第一の一例を図３に示す。従来
のＭＯＳＦＥＴの同期整流回路はトランス３と、このト
ランス３の一次側に接続される主スイッチ４と、トラン
ス３の二次側に主スイッチ４がオンした時に正の電圧を
生じる一端にゲートが接続され、他端がドレインに、ソ
ースが出力の負側に各々接続され主スイッチ４がオン時
に二次側に発生する電圧でオンする転流側のＭＯＳＦＥ
Ｔ６と、トランス３の二次側の一端にドレインが接続さ
れ他端がゲートに、ソースが出力の負側に各々接続され
主スイッチ４がオフ時に二次側に発生する電圧でオンす
る整流側のＭＯＳＦＥＴ７と、トランス３の二次側の一
端と出力の正側との間に接続された平滑コイル８と、出
力の正側と負側との間に接続された二次側平滑コンデン
サ９と、出力電圧を検出する検出回路１１と、検出回路
１１からの検出信号を伝達する発光側のフォトカプラ１
２−１と、この発光側のフォトカプラ１２−１からの検
出信号を受ける受光側のフォトカプラ１２−２が接続さ
れ、受光側のフォトカプラ１２−２で検出信号を受け出
力電圧を安定化するために主スイッチ４を制御する一次
側の制御回路５により構成される。
【０００３】次に、図３及びこの図３に示した回路の動
作タイムチャートである図４をも参照して従来のＭＯＳ
ＦＥＴ同期整流回路の動作について説明する。図４には
図３に付したＶ０、ＶＳ、Ｖ１及びＶ２に対応するよう
に、Ｖ０を主スイッチ４の駆動信号、ＶＳをトランスの
二次側巻線電圧波形、Ｖ１を整流側のＭＯＳＦＥＴの駆
動波形、Ｖ２を転流側のＭＯＳＦＥＴの駆動波形として
示した。
作タイムチャートである図４をも参照して従来のＭＯＳ
ＦＥＴ同期整流回路の動作について説明する。図４には
図３に付したＶ０、ＶＳ、Ｖ１及びＶ２に対応するよう
に、Ｖ０を主スイッチ４の駆動信号、ＶＳをトランスの
二次側巻線電圧波形、Ｖ１を整流側のＭＯＳＦＥＴの駆
動波形、Ｖ２を転流側のＭＯＳＦＥＴの駆動波形として
示した。
【０００４】正側入力端子１、負側入力端子２間に入力
された電圧Ｖｉｎはモード１ｍの期間において制御回路
５で制御される主スイッチ４がオンすることによりトラ
ンス３の二次側端子間に発生した電圧（トランスの二次
側巻線電圧波形ＶＳ）ＶＳが整流側のＭＯＳＦＥＴ７を
オンし、平滑コイル８に磁気エネルギを蓄積しながら、
平滑コンデンサ９によって平滑した直流電圧を負荷１０
に出力する。
された電圧Ｖｉｎはモード１ｍの期間において制御回路
５で制御される主スイッチ４がオンすることによりトラ
ンス３の二次側端子間に発生した電圧（トランスの二次
側巻線電圧波形ＶＳ）ＶＳが整流側のＭＯＳＦＥＴ７を
オンし、平滑コイル８に磁気エネルギを蓄積しながら、
平滑コンデンサ９によって平滑した直流電圧を負荷１０
に出力する。
【０００５】次に、主スイッチ４がオフであるモード２
ｍの期間において、トランス３の励磁エネルギが放出さ
れ、主スイッチ４の寄生容量と前記励磁エネルギとで決
まる共振電圧が発生する。この共振電圧はトランス３の
二次側にも発生し転流側のＭＯＳＦＥＴ６をオンさせ、
同時に整流側のＭＯＳＦＥＴ７をオフする。
ｍの期間において、トランス３の励磁エネルギが放出さ
れ、主スイッチ４の寄生容量と前記励磁エネルギとで決
まる共振電圧が発生する。この共振電圧はトランス３の
二次側にも発生し転流側のＭＯＳＦＥＴ６をオンさせ、
同時に整流側のＭＯＳＦＥＴ７をオフする。
【０００６】この動作により、平滑コイル８に蓄積され
ていた電磁エネルギは転流側のＭＯＳＦＥＴ６を経由し
て出力される。
ていた電磁エネルギは転流側のＭＯＳＦＥＴ６を経由し
て出力される。
【０００７】共振電圧が入力電圧まで下降するモード３
ｍの期間において、トランス３の二次側電圧は零ボルト
となり転流側のＭＯＳＦＥＴ６はオフして平滑コイル８
に残った電磁エネルギは転流側のＭＯＳＦＥＴ６の寄生
ダイオードを経由して出力する。
ｍの期間において、トランス３の二次側電圧は零ボルト
となり転流側のＭＯＳＦＥＴ６はオフして平滑コイル８
に残った電磁エネルギは転流側のＭＯＳＦＥＴ６の寄生
ダイオードを経由して出力する。
【０００８】次に、出力電圧の安定化動作に関し説明す
る。出力電圧を電圧検出回路１１により検出しその検出
信号を発光側のフォトカプラ１２−１、受光側のフォト
カプラ１２−２にて伝達し、主スイッチ４を制御する制
御回路５にて主スイッチ４の駆動パルス幅を制御し安定
した出力電圧を負荷１０へ供給する。
る。出力電圧を電圧検出回路１１により検出しその検出
信号を発光側のフォトカプラ１２−１、受光側のフォト
カプラ１２−２にて伝達し、主スイッチ４を制御する制
御回路５にて主スイッチ４の駆動パルス幅を制御し安定
した出力電圧を負荷１０へ供給する。
【０００９】上述のように、モード２ｍ，３ｍの主スイ
ッチ４のオフ期間に平滑コイル８の電磁エネルギを放出
する転流側のＭＯＳＦＥＴ６の導通期間は上記共振電圧
の発生期間であるモード２ｍの期間だけで残りのモード
３ｍの期間は転流側のＭＯＳＦＥＴ６のの寄生ダイオー
ドを経由して放出するため、寄生ダイオードの順方向電
圧による過大な電力損失を生じるという問題がある。
ッチ４のオフ期間に平滑コイル８の電磁エネルギを放出
する転流側のＭＯＳＦＥＴ６の導通期間は上記共振電圧
の発生期間であるモード２ｍの期間だけで残りのモード
３ｍの期間は転流側のＭＯＳＦＥＴ６のの寄生ダイオー
ドを経由して放出するため、寄生ダイオードの順方向電
圧による過大な電力損失を生じるという問題がある。
【００１０】上述の問題点を解決するための、従来技術
の第二の例（特開平７−１９４１０４号公報）を図５に
示す。なお、上述の従来技術の第一の例と同一の回路部
分に関してはその説明を省略する。
の第二の例（特開平７−１９４１０４号公報）を図５に
示す。なお、上述の従来技術の第一の例と同一の回路部
分に関してはその説明を省略する。
【００１１】この第二の例におけるＭＯＳＦＥＴ同期整
流回路は主スイッチ４を駆動する制御信号と同期した信
号を出力する二次側の制御回路１６を有している。二次
側の制御回路１６には受光側のフォトカプラ１７−２が
接続されている。一次側の主スイッチ４を駆動する制御
回路１６からの同期信号を受光側のフォトカプラ１７−
２を介して受け、同期整流用としての転流側のＭＯＳＦ
ＥＴ６，整流側のＭＯＳＦＥＴ７とのＭＯＳＦＥＴを主
スイッチ４と同期して駆動する二次側の制御回路１６を
二次側に備えている。なお、一次側の制御回路５には受
光側のフォトカプラ１２−２とともに発光側のフォトカ
プラ１７−１が接続されている。
流回路は主スイッチ４を駆動する制御信号と同期した信
号を出力する二次側の制御回路１６を有している。二次
側の制御回路１６には受光側のフォトカプラ１７−２が
接続されている。一次側の主スイッチ４を駆動する制御
回路１６からの同期信号を受光側のフォトカプラ１７−
２を介して受け、同期整流用としての転流側のＭＯＳＦ
ＥＴ６，整流側のＭＯＳＦＥＴ７とのＭＯＳＦＥＴを主
スイッチ４と同期して駆動する二次側の制御回路１６を
二次側に備えている。なお、一次側の制御回路５には受
光側のフォトカプラ１２−２とともに発光側のフォトカ
プラ１７−１が接続されている。
【００１２】従来技術の第二の例を示す図５の動作を図
６に示すタイムチャートを用い説明する。一次側の制御
回路５が主スイッチ４をオンすると、それと同時に発光
側のフォトカプラ１７−１，受光側のフォトカプラ１７
−２を介して、主スイッチ４のオンに同期した信号を二
次側の制御回路１６に伝達する。制御回路１６はこの信
号を受けて整流側のＭＯＳＦＥＴ７をオンに転流側のＭ
ＯＳＦＥＴ６をオフにする。このモード１ｍの期間では
トランス３の二次側から整流側のＭＯＳＦＥＴ７を介
し、平滑コイル８に電磁エネルギを蓄積しながら負荷１
０に電圧を発生する。
６に示すタイムチャートを用い説明する。一次側の制御
回路５が主スイッチ４をオンすると、それと同時に発光
側のフォトカプラ１７−１，受光側のフォトカプラ１７
−２を介して、主スイッチ４のオンに同期した信号を二
次側の制御回路１６に伝達する。制御回路１６はこの信
号を受けて整流側のＭＯＳＦＥＴ７をオンに転流側のＭ
ＯＳＦＥＴ６をオフにする。このモード１ｍの期間では
トランス３の二次側から整流側のＭＯＳＦＥＴ７を介
し、平滑コイル８に電磁エネルギを蓄積しながら負荷１
０に電圧を発生する。
【００１３】次に一次側の制御回路５が主スイッチ４を
オフにすると、それと同時に発光側のフォトカプラ１７
−１，受光側のフォトカプラ１７−２を介して、主スイ
ッチ４のオフに同期した信号を二次側の制御回路１６に
伝達する。二次側の制御回路１６はこの信号を受けて整
流側のＭＯＳＦＥＴ７をオフに、転流側のＭＯＳＦＥＴ
６をオンにする。このモード２ｍ，３ｍ期間では、平滑
コイル８に蓄積された電磁エネルギが、オン状態の転流
側のＭＯＳＦＥＴ６を介して放出し、負荷１０に電圧を
発生する。
オフにすると、それと同時に発光側のフォトカプラ１７
−１，受光側のフォトカプラ１７−２を介して、主スイ
ッチ４のオフに同期した信号を二次側の制御回路１６に
伝達する。二次側の制御回路１６はこの信号を受けて整
流側のＭＯＳＦＥＴ７をオフに、転流側のＭＯＳＦＥＴ
６をオンにする。このモード２ｍ，３ｍ期間では、平滑
コイル８に蓄積された電磁エネルギが、オン状態の転流
側のＭＯＳＦＥＴ６を介して放出し、負荷１０に電圧を
発生する。
【００１４】同期整流は主スイッチ４と同期整流用のＭ
ＯＳＦＥＴ６，ＭＯＳＦＥＴ７の同期方法が重要であ
る。しかし、第二の従来例のこの回路では理論検討用の
理想回路であり、この回路は一次側の主スイッチ４の駆
動信号と同期した信号にて二次側の同期整流用のＭＯＳ
ＦＥＴ６，７の駆動を行うと、主スイッチ４の駆動信号
とトランス２の二次側に発生する電圧とは理想部品でな
い限り時間遅れが生じる。このため、ＭＯＳＦＥＴ６と
ＭＯＳＦＥＴ７とが同時オンになる期間が生じ、トラン
ス３の二次側が短絡状態となり、過大な電力損失を生じ
る。これを防止するためには二次側の制御回路１６が複
雑になり、これに関してはこの第二の従来例では具体的
な内容については何等言及されていない。
ＯＳＦＥＴ６，ＭＯＳＦＥＴ７の同期方法が重要であ
る。しかし、第二の従来例のこの回路では理論検討用の
理想回路であり、この回路は一次側の主スイッチ４の駆
動信号と同期した信号にて二次側の同期整流用のＭＯＳ
ＦＥＴ６，７の駆動を行うと、主スイッチ４の駆動信号
とトランス２の二次側に発生する電圧とは理想部品でな
い限り時間遅れが生じる。このため、ＭＯＳＦＥＴ６と
ＭＯＳＦＥＴ７とが同時オンになる期間が生じ、トラン
ス３の二次側が短絡状態となり、過大な電力損失を生じ
る。これを防止するためには二次側の制御回路１６が複
雑になり、これに関してはこの第二の従来例では具体的
な内容については何等言及されていない。
【００１５】前述の従来技術の問題点を解決するため
の、従来技術の第三の例（特開平７−６７３４３号公
報）を図７に示す。
の、従来技術の第三の例（特開平７−６７３４３号公
報）を図７に示す。
【００１６】前述の従来技術の第一及び第二の例と同一
の回路に関しては、その説明を省略する。この第三の従
来回路のＭＯＳＦＥＴ同期整流回路は、主スイッチ４が
オンした時にトランス３の二次側巻線に発生した電圧を
平滑コイル８に電磁エネルギを蓄積しながら負荷１０に
供給するための第一の同期整流用のＭＯＳＦＥＴ６と、
主スイッチ４がオフした時に平滑コイル８の電磁エネル
ギを放出するための第二の同期整流用のＭＯＳＦＥＴ７
と、第二のＭＯＳＦＥＴのゲートに蓄積された電荷を放
出するための第三のＭＯＳＦＥＴ１８と、第三のＭＯＳ
ＦＥＴ１８をオンするための第四のＭＯＳＦＥＴ１９を
備えている。
の回路に関しては、その説明を省略する。この第三の従
来回路のＭＯＳＦＥＴ同期整流回路は、主スイッチ４が
オンした時にトランス３の二次側巻線に発生した電圧を
平滑コイル８に電磁エネルギを蓄積しながら負荷１０に
供給するための第一の同期整流用のＭＯＳＦＥＴ６と、
主スイッチ４がオフした時に平滑コイル８の電磁エネル
ギを放出するための第二の同期整流用のＭＯＳＦＥＴ７
と、第二のＭＯＳＦＥＴのゲートに蓄積された電荷を放
出するための第三のＭＯＳＦＥＴ１８と、第三のＭＯＳ
ＦＥＴ１８をオンするための第四のＭＯＳＦＥＴ１９を
備えている。
【００１７】従来技術の第三の例の動作を図８に示すタ
イムチャートを用い説明する。主スイッチ４のオン期間
モード１ｍでは、トランス３の二次側に発生する電圧Ｖ
Ｓによって、ＭＯＳＦＥＴ７、１９が共にオンし平滑コ
イル８に電磁エネルギを蓄積しながら負荷１０に電圧を
発生する。次に、主スイッチ４がオフすると、トランス
３に蓄積された励磁エネルギ及び主スイッチ４の寄生容
量による共振電圧がモード２ｍの期間発生する。この共
振電圧はトランス３の二次側にも発生しＭＯＳＦＥＴ
７、１９をオフさせる。同時に、上記共振電圧はＭＯＳ
ＦＥＴ１８の寄生ダイオードを経由してＭＯＳＦＥＴ６
のゲートに印加され、ＭＯＳＦＥＴ６をオンさせる。
イムチャートを用い説明する。主スイッチ４のオン期間
モード１ｍでは、トランス３の二次側に発生する電圧Ｖ
Ｓによって、ＭＯＳＦＥＴ７、１９が共にオンし平滑コ
イル８に電磁エネルギを蓄積しながら負荷１０に電圧を
発生する。次に、主スイッチ４がオフすると、トランス
３に蓄積された励磁エネルギ及び主スイッチ４の寄生容
量による共振電圧がモード２ｍの期間発生する。この共
振電圧はトランス３の二次側にも発生しＭＯＳＦＥＴ
７、１９をオフさせる。同時に、上記共振電圧はＭＯＳ
ＦＥＴ１８の寄生ダイオードを経由してＭＯＳＦＥＴ６
のゲートに印加され、ＭＯＳＦＥＴ６をオンさせる。
【００１８】これにより、平滑コイル８に蓄積された電
磁エネルギが、オン状態のＭＯＳＦＥＴ６を介して放出
し、負荷１０に電圧を発生する。モード３の期間におい
て、上記共振電圧が零ボルトに低下しても、ＭＯＳＦＥ
Ｔ１８がオフ状態であるためＭＯＳＦＥＴ６のゲート容
量に蓄積された電荷は放電することなく保持されている
ので、ＭＯＳＦＥＴ６はオン状態を維持し続ける。
磁エネルギが、オン状態のＭＯＳＦＥＴ６を介して放出
し、負荷１０に電圧を発生する。モード３の期間におい
て、上記共振電圧が零ボルトに低下しても、ＭＯＳＦＥ
Ｔ１８がオフ状態であるためＭＯＳＦＥＴ６のゲート容
量に蓄積された電荷は放電することなく保持されている
ので、ＭＯＳＦＥＴ６はオン状態を維持し続ける。
【００１９】次に、再度主スイッチ４がオンし、再びト
ランスの二次側に電圧が発生し、この電圧によりＭＯＳ
ＦＥＴ１８がオンし上記電荷を放電することによりＭＯ
ＳＦＥＴ６はオフ状態となる。同時に、ＭＯＳＦＥＴ
７，１９がオン状態となり負荷１０に電圧を発生する。
ここで、整流素子であるＭＯＳＦＥＴ７のみでは上記モ
ード３ｍの期間から主スイッチ４のオンモード１ｍの期
間への遷移時に、トランス３の二次側に生じた電圧がオ
ン状態のＭＯＳＦＥＴ６及びＭＯＳＦＥＴ７の寄生ダイ
オードを経由して帰還される。そのため、ＭＯＳＦＥＴ
１８をオンさせるゲート電位まで上昇せず、ＭＯＳＦＥ
Ｔ６のオン状態が維持されたままになるという不都合あ
る。この解決のために、ＭＯＳＦＥＴ７に直列にＭＯＳ
ＦＥＴ１９をドレインの共通接続による直列接続するこ
とにより、上記ＭＯＳＦＥＴ７の寄生ダイオード経由に
よる二次側短絡を阻止し、確実にＭＯＳＦＥＴ１８をオ
ンさせＭＯＳＦＥＴ６をオフすることができる。すなわ
ちＭＯＳＦＥＴ１９は、ＭＯＳＦＥＴ７の寄生ダイオー
ド経由の二次側短絡止用として動作する。
ランスの二次側に電圧が発生し、この電圧によりＭＯＳ
ＦＥＴ１８がオンし上記電荷を放電することによりＭＯ
ＳＦＥＴ６はオフ状態となる。同時に、ＭＯＳＦＥＴ
７，１９がオン状態となり負荷１０に電圧を発生する。
ここで、整流素子であるＭＯＳＦＥＴ７のみでは上記モ
ード３ｍの期間から主スイッチ４のオンモード１ｍの期
間への遷移時に、トランス３の二次側に生じた電圧がオ
ン状態のＭＯＳＦＥＴ６及びＭＯＳＦＥＴ７の寄生ダイ
オードを経由して帰還される。そのため、ＭＯＳＦＥＴ
１８をオンさせるゲート電位まで上昇せず、ＭＯＳＦＥ
Ｔ６のオン状態が維持されたままになるという不都合あ
る。この解決のために、ＭＯＳＦＥＴ７に直列にＭＯＳ
ＦＥＴ１９をドレインの共通接続による直列接続するこ
とにより、上記ＭＯＳＦＥＴ７の寄生ダイオード経由に
よる二次側短絡を阻止し、確実にＭＯＳＦＥＴ１８をオ
ンさせＭＯＳＦＥＴ６をオフすることができる。すなわ
ちＭＯＳＦＥＴ１９は、ＭＯＳＦＥＴ７の寄生ダイオー
ド経由の二次側短絡止用として動作する。
【００２０】
【発明が解決しようとする課題】しかしながら、従来技
術の第三の例のＭＯＳＦＥＴ同期整流用駆動回路におい
ては、前述の通りＭＯＳＦＥＴ１９はＭＯＳＦＥＴ１８
をオンさせＭＯＳＦＥＴ６を確実にオフするために接続
されているが、これはＭＯＳＦＥＴ７がオン状態の時に
は常にオンしているためＭＯＳＦＥＴ１９の導通による
電力損失を生じるという問題がある。
術の第三の例のＭＯＳＦＥＴ同期整流用駆動回路におい
ては、前述の通りＭＯＳＦＥＴ１９はＭＯＳＦＥＴ１８
をオンさせＭＯＳＦＥＴ６を確実にオフするために接続
されているが、これはＭＯＳＦＥＴ７がオン状態の時に
は常にオンしているためＭＯＳＦＥＴ１９の導通による
電力損失を生じるという問題がある。
【００２１】したがって、整流素子の導通損失を低減す
ることを逸しており良策とはならないものである。
ることを逸しており良策とはならないものである。
【００２２】それ故に本発明の課題は、整流素子の導通
損失を低減することができるＭＯＳＦＥＴ同期整流用駆
動回路を提供することにある。
損失を低減することができるＭＯＳＦＥＴ同期整流用駆
動回路を提供することにある。
【００２３】
【課題を解決するための手段】本発明によれば、スイッ
チング電源の同期整流回路において、トランスと、該ト
ランスの一次側に接続される主スイッチと、該一次側主
スイッチの駆動信号ラインに接続され該一次側主スイッ
チの駆動と同期した信号を出力する同期信号出力ライン
とを含み、出力電圧を安定にするための検出信号の入力
ラインを有する一次側の制御回路と、該同期信号出力ラ
インに前記主スイッチの駆動と同期した信号を伝達する
ための発光側のフォトカプラと、前記トランスの二次側
の一端の出力ラインと出力の正側との間に接続された平
滑用コイルと、前記出力ラインと前記平滑用コイルの接
続点にドレインが、負側出力端子にソースが各々接続さ
れる第一のＭＯＳＦＥＴと、前記トランスの二次側の一
端の出力ラインにゲートが、前記トランス二次側の他端
にドレインが負側出力端子にソースが各々接続される第
二のＭＯＳＦＥＴと、前記第一のＭＯＳＦＥＴのゲート
とドレインが、前記トランスの二次側の他端とソースが
各々接続され前記第一のＭＯＳＦＥＴのゲートに蓄積さ
れた電荷を放出するための第三のＭＯＳＦＥＴと、該第
三のＭＯＳＦＥＴのゲートにエミッタと前記第一のＭＯ
ＳＦＥＴのゲートにコレクタが接続され、前記第三のＭ
ＯＳＦＥＴをオンするために前記一次側の主スイッチと
同期した信号を伝達する受光側のフォトカプラとを備え
ていることを特徴とするＭＯＳＦＥＴ同期整流用駆動回
路が得られる。
チング電源の同期整流回路において、トランスと、該ト
ランスの一次側に接続される主スイッチと、該一次側主
スイッチの駆動信号ラインに接続され該一次側主スイッ
チの駆動と同期した信号を出力する同期信号出力ライン
とを含み、出力電圧を安定にするための検出信号の入力
ラインを有する一次側の制御回路と、該同期信号出力ラ
インに前記主スイッチの駆動と同期した信号を伝達する
ための発光側のフォトカプラと、前記トランスの二次側
の一端の出力ラインと出力の正側との間に接続された平
滑用コイルと、前記出力ラインと前記平滑用コイルの接
続点にドレインが、負側出力端子にソースが各々接続さ
れる第一のＭＯＳＦＥＴと、前記トランスの二次側の一
端の出力ラインにゲートが、前記トランス二次側の他端
にドレインが負側出力端子にソースが各々接続される第
二のＭＯＳＦＥＴと、前記第一のＭＯＳＦＥＴのゲート
とドレインが、前記トランスの二次側の他端とソースが
各々接続され前記第一のＭＯＳＦＥＴのゲートに蓄積さ
れた電荷を放出するための第三のＭＯＳＦＥＴと、該第
三のＭＯＳＦＥＴのゲートにエミッタと前記第一のＭＯ
ＳＦＥＴのゲートにコレクタが接続され、前記第三のＭ
ＯＳＦＥＴをオンするために前記一次側の主スイッチと
同期した信号を伝達する受光側のフォトカプラとを備え
ていることを特徴とするＭＯＳＦＥＴ同期整流用駆動回
路が得られる。
【００２４】
【作用】本発明のＭＯＳＦＥＴ同期整流用駆動回路は、
入力電圧を主スイッチにより高周波スイッチングして、
この高周波をトランスにより変換された二次側電圧をＭ
ＯＳＦＥＴを用いた同期整流回路と、平滑コイルと、平
滑コンデンサとにより直流に整流して安定な電圧を出力
する。
入力電圧を主スイッチにより高周波スイッチングして、
この高周波をトランスにより変換された二次側電圧をＭ
ＯＳＦＥＴを用いた同期整流回路と、平滑コイルと、平
滑コンデンサとにより直流に整流して安定な電圧を出力
する。
【００２５】
【発明の実施の形態】図１は本発明のスイッチング電
源、即ち、入出力絶縁型スイッチ電源の同期整流回路で
あるＭＯＳＦＥＴ同期整流用駆動回路の一実施の形態例
を示している。
源、即ち、入出力絶縁型スイッチ電源の同期整流回路で
あるＭＯＳＦＥＴ同期整流用駆動回路の一実施の形態例
を示している。
【００２６】なお、図３に示した従来技術のＭＯＳＦＥ
Ｔ同期整流用駆動回路と同じ部分には同じ符号を付して
説明する。
Ｔ同期整流用駆動回路と同じ部分には同じ符号を付して
説明する。
【００２７】図１を参照して、ＭＯＳＦＥＴ同期整流用
駆動回路は、トランス３と、このトランス３の一次側に
接続される主スイッチ４と、この主スイッチ４の駆動信
号ラインに接続され、一次側の主スイッチ４の駆動と同
期した信号を出力する同期信号出力ラインを有し、出力
電圧を安定にするための検出信号の入力ラインを有する
一次側の制御回路５と、主スイッチ４の駆動信号ライン
に駆動信号と同期した信号を伝達する発光側のフォトカ
プラ１５−１と、この発光側のフォトカプラ１５−１と
直列に接続したコンデンサ１４と、出力電圧を安定にす
るための検出信号の入力ラインに接続された受光側のフ
ォトカプラ１２−２と、トランス３の二次側の一端の出
力ラインと二次側の平滑コイル８の接続点にドレイン
が、負側出力端子にソースが各々接続される転流側のＭ
ＯＳＦＥＴ（第一のＭＯＳＦＥＴ）６と、トランス３の
二次側の一端の出力ラインにゲートが、トランス３の二
次側の他端にドレインが負側出力端子にソースが各々接
続される整流側のＭＯＳＦＥＴ７（第二のＭＯＳＦＥ
Ｔ）と、転流側のＭＯＳＦＥＴ６のゲートとトランス３
の二次側の他端との間に挿入され、転流側のＭＯＳＦＥ
Ｔ６のゲートに蓄積された電荷を放出するための放電用
のＭＯＳＦＥＴ１３（第三のＭＯＳＦＥＴ）と、放電用
のＭＯＳＦＥＴ１３のゲートにエミッタと転流用のＭＯ
ＳＦＥＴ６のゲートにコレクタが接続され、放電用のＭ
ＯＳＦＥＴ１３をオンするために一次側の主スイッチ４
と同期した信号を受ける受光側のフォトカプラ１５−２
と、出力の正側と負側との間に接続された二次側の平滑
用コンデンサ９と、出力電圧を検出する検出回路１１
と、検出回路１１からの検出信号を伝達する発光側のフ
ォトカプラ１２−１とにより構成される。
駆動回路は、トランス３と、このトランス３の一次側に
接続される主スイッチ４と、この主スイッチ４の駆動信
号ラインに接続され、一次側の主スイッチ４の駆動と同
期した信号を出力する同期信号出力ラインを有し、出力
電圧を安定にするための検出信号の入力ラインを有する
一次側の制御回路５と、主スイッチ４の駆動信号ライン
に駆動信号と同期した信号を伝達する発光側のフォトカ
プラ１５−１と、この発光側のフォトカプラ１５−１と
直列に接続したコンデンサ１４と、出力電圧を安定にす
るための検出信号の入力ラインに接続された受光側のフ
ォトカプラ１２−２と、トランス３の二次側の一端の出
力ラインと二次側の平滑コイル８の接続点にドレイン
が、負側出力端子にソースが各々接続される転流側のＭ
ＯＳＦＥＴ（第一のＭＯＳＦＥＴ）６と、トランス３の
二次側の一端の出力ラインにゲートが、トランス３の二
次側の他端にドレインが負側出力端子にソースが各々接
続される整流側のＭＯＳＦＥＴ７（第二のＭＯＳＦＥ
Ｔ）と、転流側のＭＯＳＦＥＴ６のゲートとトランス３
の二次側の他端との間に挿入され、転流側のＭＯＳＦＥ
Ｔ６のゲートに蓄積された電荷を放出するための放電用
のＭＯＳＦＥＴ１３（第三のＭＯＳＦＥＴ）と、放電用
のＭＯＳＦＥＴ１３のゲートにエミッタと転流用のＭＯ
ＳＦＥＴ６のゲートにコレクタが接続され、放電用のＭ
ＯＳＦＥＴ１３をオンするために一次側の主スイッチ４
と同期した信号を受ける受光側のフォトカプラ１５−２
と、出力の正側と負側との間に接続された二次側の平滑
用コンデンサ９と、出力電圧を検出する検出回路１１
と、検出回路１１からの検出信号を伝達する発光側のフ
ォトカプラ１２−１とにより構成される。
【００２８】次に、本発明のＭＯＳＦＥＴ同期整流用駆
動回路の動作について図１の回路の動作タイムチャート
である図２をも参照して説明する。なお、図２には図１
に付したＶ０、ＶＳ、Ｖ１及びＶ２に対応するように、
Ｖ０を主スイッチ４の駆動信号、ＶＳをトランスの二次
側巻線電圧波形、Ｖ１を整流側のＭＯＳＦＥＴの駆動波
形、Ｖ２を転流側のＭＯＳＦＥＴの駆動波形として示し
た。
動回路の動作について図１の回路の動作タイムチャート
である図２をも参照して説明する。なお、図２には図１
に付したＶ０、ＶＳ、Ｖ１及びＶ２に対応するように、
Ｖ０を主スイッチ４の駆動信号、ＶＳをトランスの二次
側巻線電圧波形、Ｖ１を整流側のＭＯＳＦＥＴの駆動波
形、Ｖ２を転流側のＭＯＳＦＥＴの駆動波形として示し
た。
【００２９】正側入力端子１、負側入力端子２間に入力
された電圧Ｖｉｎはモード１ｍの期間において、一次側
の制御回路５で制御される主スイッチ４がオンすること
により一次−二次間の伝播遅れによりｔ時間遅れ、トラ
ンス３の二次側端子間に発生した電圧（トランス３の二
次側巻線電圧波形ＶＳ）ＶＳがＭＯＳＦＥＴ７をオン
し、平滑コイル８に磁気エネルギを蓄積しながらコンデ
ンサ１４にて平滑した直流電圧を負荷１０に出力する。
された電圧Ｖｉｎはモード１ｍの期間において、一次側
の制御回路５で制御される主スイッチ４がオンすること
により一次−二次間の伝播遅れによりｔ時間遅れ、トラ
ンス３の二次側端子間に発生した電圧（トランス３の二
次側巻線電圧波形ＶＳ）ＶＳがＭＯＳＦＥＴ７をオン
し、平滑コイル８に磁気エネルギを蓄積しながらコンデ
ンサ１４にて平滑した直流電圧を負荷１０に出力する。
【００３０】主スイッチ４がオンであるモード２ｍの期
間において、トランス３の励磁エネルギが放出され、主
スイッチ４の寄生容量と励磁エネルギとで決まる共振電
圧が発生する。この共振電圧はトランス３の二次側に発
生しＭＯＳＦＥＴ１３の寄生ダイオードを経由してＭＯ
ＳＦＥＴ６のゲートに印加され、ＭＯＳＦＥＴ６をオン
させ、同時にＭＯＳＦＥＴ７をオフする。
間において、トランス３の励磁エネルギが放出され、主
スイッチ４の寄生容量と励磁エネルギとで決まる共振電
圧が発生する。この共振電圧はトランス３の二次側に発
生しＭＯＳＦＥＴ１３の寄生ダイオードを経由してＭＯ
ＳＦＥＴ６のゲートに印加され、ＭＯＳＦＥＴ６をオン
させ、同時にＭＯＳＦＥＴ７をオフする。
【００３１】平滑コイル８に蓄積された電磁エネルギ
が、オン状態のＭＯＳＦＥＴ６を介して放出し、負荷１
０に電圧を発生する。モード３ｍの期間において、上記
共振電圧が零ボルトに低下しても、ＭＯＳＦＥＴ１３が
オフ状態であるためＭＯＳＦＥＴ６のゲート容量に蓄積
された電荷は放電することなく保持されているので、Ｍ
ＯＳＦＥＴ６はオン状態を維持し続ける。
が、オン状態のＭＯＳＦＥＴ６を介して放出し、負荷１
０に電圧を発生する。モード３ｍの期間において、上記
共振電圧が零ボルトに低下しても、ＭＯＳＦＥＴ１３が
オフ状態であるためＭＯＳＦＥＴ６のゲート容量に蓄積
された電荷は放電することなく保持されているので、Ｍ
ＯＳＦＥＴ６はオン状態を維持し続ける。
【００３２】次に、再度主スイッチ４がオンする時、フ
ォトカプラ１５−１，１５−２は主スイッチの駆動信号
と同期した信号によって、コンデンサ１４を介し動作
し、ＭＯＳＦＥＴ１３がｔ時間オンし上記電荷を放電す
ることによりＭＯＳＦＥＴ６はオフ状態となる。同時に
トランス３の二次側に電圧が発生し、ＭＯＳＦＥＴ７が
オン状態となり負荷１０に電圧を発生する。
ォトカプラ１５−１，１５−２は主スイッチの駆動信号
と同期した信号によって、コンデンサ１４を介し動作
し、ＭＯＳＦＥＴ１３がｔ時間オンし上記電荷を放電す
ることによりＭＯＳＦＥＴ６はオフ状態となる。同時に
トランス３の二次側に電圧が発生し、ＭＯＳＦＥＴ７が
オン状態となり負荷１０に電圧を発生する。
【００３３】ここで、ＭＯＳＦＥＴ１３は、転流側ＭＯ
ＳＦＥＴ６の充放電用でありＭＯＳＦＥＴ６のゲートに
蓄積した電荷を放電し、オフさせるためにはＭＯＳＦＥ
Ｔ６のカットオフゲート閾値電圧から受光側のフォトカ
プラ１５−２の導通電圧降下より低いゲートカットオフ
閾値電圧を有する素子が必要である。
ＳＦＥＴ６の充放電用でありＭＯＳＦＥＴ６のゲートに
蓄積した電荷を放電し、オフさせるためにはＭＯＳＦＥ
Ｔ６のカットオフゲート閾値電圧から受光側のフォトカ
プラ１５−２の導通電圧降下より低いゲートカットオフ
閾値電圧を有する素子が必要である。
【００３４】次に、出力電圧の安定化動作に関し説明す
る。出力電圧は検出回路１１により検出しその検出信号
をフォトカプラ１２−１，１２−２にて伝達し、主スイ
ッチ４の制御回路５にて主スイッチ４の駆動パルス幅を
制御し安定した出力電圧を負荷１０へ供給する。
る。出力電圧は検出回路１１により検出しその検出信号
をフォトカプラ１２−１，１２−２にて伝達し、主スイ
ッチ４の制御回路５にて主スイッチ４の駆動パルス幅を
制御し安定した出力電圧を負荷１０へ供給する。
【００３５】
【発明の効果】以上、本発明を実施の形態例によって説
明したように、本発明のＭＯＳＦＥＴ同期整流用駆動回
路によれば、入力電圧を主スイッチにより高周波スイッ
チングして、この高周波をトランスにより変換された二
次側電圧をＭＯＳＦＥＴを用いた同期整流回路と平滑コ
イルと平滑コンデンサとにより直流に整流して安定な電
圧を出力することができ、整流素子の導通損失を低減す
ることができる。
明したように、本発明のＭＯＳＦＥＴ同期整流用駆動回
路によれば、入力電圧を主スイッチにより高周波スイッ
チングして、この高周波をトランスにより変換された二
次側電圧をＭＯＳＦＥＴを用いた同期整流回路と平滑コ
イルと平滑コンデンサとにより直流に整流して安定な電
圧を出力することができ、整流素子の導通損失を低減す
ることができる。
【図１】本発明のＭＯＳＦＥＴ同期整流用駆動回路の一
実施の形態例を示す回路図である。
実施の形態例を示す回路図である。
【図２】図１に示したＭＯＳＦＥＴ同期整流用駆動回路
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図３】従来技術の第一の例としてのＭＯＳＦＥＴ同期
整流用駆動回路を示す回路図である。
整流用駆動回路を示す回路図である。
【図４】図３に示したＭＯＳＦＥＴ同期整流用駆動回路
における動作を示すタイムチャートである。
における動作を示すタイムチャートである。
【図５】従来技術の第二の例としてのＭＯＳＦＥＴ同期
整流用駆動回路を示す回路図である。
整流用駆動回路を示す回路図である。
【図６】図５に示したＭＯＳＦＥＴ同期整流用駆動回路
における動作を示すタイムチャートである。
における動作を示すタイムチャートである。
【図７】従来技術の第三の例としてのＭＯＳＦＥＴ同期
整流用駆動回路を示す回路図である。
整流用駆動回路を示す回路図である。
【図８】図７に示したＭＯＳＦＥＴ同期整流用駆動回路
における動作を示すタイムチャートである。
における動作を示すタイムチャートである。
１ 正側入力端子 ２ 負側入力端子 ３ トランス ４ 主スイッチ ５ 一次側の制御回路 ６ 転流側のＭＯＳＦＥＴ ７ 整流側のＭＯＳＦＥＴ ８ 平滑コイル ９ 平滑コンデンサ １０ 負荷 １１ 検出回路 １２−１，１５−１，１７−１ 発光側のフォトカプ
ラ １２−２，１５−２，１７−２ 受光側のフォトカプ
ラの受光側 １３ 放電用のＭＯＳＦＥＴ １４ コンデンサ １６ 二次側の制御回路 Ｖ０ 主スイッチの駆動信号 ＶＳ トランスの二次側巻線電圧波形 Ｖ１ 整流側のＭＯＳＦＥＴの駆動波形 Ｖ２ 転流側のＭＯＳＦＥＴの駆動波形
ラ １２−２，１５−２，１７−２ 受光側のフォトカプ
ラの受光側 １３ 放電用のＭＯＳＦＥＴ １４ コンデンサ １６ 二次側の制御回路 Ｖ０ 主スイッチの駆動信号 ＶＳ トランスの二次側巻線電圧波形 Ｖ１ 整流側のＭＯＳＦＥＴの駆動波形 Ｖ２ 転流側のＭＯＳＦＥＴの駆動波形
Claims (3)
- 【請求項１】 スイッチング電源の同期整流回路におい
て、トランスと、該トランスの一次側に接続される主ス
イッチと、該一次側主スイッチの駆動信号ラインに接続
され該一次側主スイッチの駆動と同期した信号を出力す
る同期信号出力ラインとを含み、出力電圧を安定にする
ための検出信号の入力ラインを有する一次側の制御回路
と、該同期信号出力ラインに前記主スイッチの駆動と同
期した信号を伝達するための発光側のフォトカプラと、
前記トランスの二次側の一端の出力ラインと出力の正側
との間に接続された平滑用コイルと、前記出力ラインと
前記平滑用コイルの接続点にドレインが、負側出力端子
にソースが各々接続される第一のＭＯＳＦＥＴと、前記
トランスの二次側の一端の出力ラインにゲートが、前記
トランス二次側の他端にドレインが負側出力端子にソー
スが各々接続される第二のＭＯＳＦＥＴと、前記第一の
ＭＯＳＦＥＴのゲートとドレインが、前記トランスの二
次側の他端とソースが各々接続され前記第一のＭＯＳＦ
ＥＴのゲートに蓄積された電荷を放出するための第三の
ＭＯＳＦＥＴと、該第三のＭＯＳＦＥＴのゲートにエミ
ッタと前記第一のＭＯＳＦＥＴのゲートにコレクタが接
続され、前記第三のＭＯＳＦＥＴをオンするために前記
一次側の主スイッチと同期した信号を伝達する受光側の
フォトカプラとを備えていることを特徴とするＭＯＳＦ
ＥＴ同期整流用駆動回路。 - 【請求項２】 請求項１記載のＭＯＳＦＥＴ同期整流用
駆動回路において、前記主スイッチの前記駆動信号ライ
ンに駆動信号と同期した信号を伝達する前記発光側のフ
ォトカプラと直列に接続したコンデンサを有しているこ
とを特徴とするＭＯＳＦＥＴ同期整流用駆動回路。 - 【請求項３】 請求項１記載のＭＯＳＦＥＴ同期整流用
駆動回路において、出力の正側と負側との間に接続され
た二次側の平滑用コンデンサと、出力電圧を検出する検
出回路と、該検出回路からの検出信号を伝達する発光側
のフォトカプラを有していることを特徴とするＭＯＳＦ
ＥＴ同期整流用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755797A JPH10248248A (ja) | 1997-03-03 | 1997-03-03 | Ｍｏｓｆｅｔ同期整流用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755797A JPH10248248A (ja) | 1997-03-03 | 1997-03-03 | Ｍｏｓｆｅｔ同期整流用駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10248248A true JPH10248248A (ja) | 1998-09-14 |
Family
ID=12778497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4755797A Withdrawn JPH10248248A (ja) | 1997-03-03 | 1997-03-03 | Ｍｏｓｆｅｔ同期整流用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10248248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
-
1997
- 1997-03-03 JP JP4755797A patent/JPH10248248A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US8023290B2 (en) | 1997-01-24 | 2011-09-20 | Synqor, Inc. | High efficiency power converter |
| US9143042B2 (en) | 1997-01-24 | 2015-09-22 | Synqor, Inc. | High efficiency power converter |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US10594223B1 (en) | 2013-07-02 | 2020-03-17 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US11075583B1 (en) | 2013-07-02 | 2021-07-27 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US11705820B2 (en) | 2013-07-02 | 2023-07-18 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US12395087B1 (en) | 2013-07-02 | 2025-08-19 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |