JPH10207726A

JPH10207726A - 半導体ディスク装置

Info

Publication number: JPH10207726A
Application number: JP9024437A
Authority: JP
Inventors: Atsushi Beppu; 敦別府
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-01-23
Filing date: 1997-01-23
Publication date: 1998-08-07
Also published as: WO1998033112A1; KR100369273B1; TW364093B; KR20000064542A; US6256762B1

Abstract

(57)【要約】【解決手段】バッファメモリ１３には、１セクタ分の
データが格納される。これが、セパレータ１６でいくつ
かのバンクに分割され、各バンク毎にエラー訂正コード
データが付加される。記憶媒体４から読み出されたデー
タはバンク毎にエラーチェックと必要な訂正が行われ
る。【効果】１セクタ毎のエラー訂正では訂正できないよ
うな、１セクタあたり数ビット以上のエラーが訂正でき
る。また、エラーチェックの対象データが短くなり、チ
ェックや訂正が高速化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶されたデータ
を読み出したとき、エラー箇所を検出してそれを訂正す
る機能を持つ半導体ディスク装置に関する。

【０００２】

【従来の技術】半導体ディスク装置は、磁気ディスク等
と比較すると、記憶容量やコストの面でやや不利な点が
あるものの、アクセスの高速性や小型化を図る上で有利
であるという特徴を備える。半導体ディスク装置にデー
タを書き込む場合、データはセクタという単位で一括し
て書き込まれ読み出される。書き込まれるデータは、例
えば５１２バイトのデータ部にそのデータに関する属性
情報等を備えたヘッダ部を付加し、更にエラー訂正のた
めのＥＣＣ（エラー訂正コード）データを付加して構成
される。ホストから転送された１セクタ分のデータは、
半導体ディスク装置に例えば、８ビットあるいは１６ビ
ットずつパラレルに転送され格納される。このとき、同
時に１セクタ分のデータがＥＣＣ制御部に転送されてエ
ラー訂正コードデータが生成される。従って、データの
転送終了後、続いてエラー訂正コードデータが半導体デ
ィスク装置に書き込まれる。

【０００３】こうして格納されたデータとエラー訂正コ
ードデータとは、半導体ディスク装置から１セクタ分と
して一括して読み出される。その後、ＥＣＣ制御部はエ
ラーの有無の計算を行う。１セクタ内にエラーが存在し
ない場合、そのデータはそのままホストへ転送される。
一方、エラーが存在する場合、ＥＣＣ制御部あるいはフ
ァームウェアによって、訂正可能なエラーが訂正され、
ホストへデータが送られる。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の半導体ディスク装置には次のような解決すべき
課題があった。半導体ディスク装置から読み出されたエ
ラー訂正コードデータを、ＥＣＣ制御部が解析してエラ
ーが存在すると判断した場合、１セクタ分の全ビットに
ついてエラーの有無を判断してその訂正を行う。しかし
ながら、例えば１ビットのエラー検出のために、５１２
バイト即ち５１２×８ビットのデータ全体を確認する処
理が必要となり、ＥＣＣ制御部の負担が比較的大きいと
いう問題があった。

【０００５】更に、１セクタ内のエラー発生数が例えば
１ビットの場合には、ゲート回路等のハードウェアで構
成されたＥＣＣ制御部がその訂正をする。一方、２ビッ
トあるいは３ビット程度の誤りがある場合には、ファー
ムウェアによる訂正が行われる。従って、エラー発生数
が２ビット以上の場合、ファームウェアの負担が大きく
なり、ハードウェアよりも訂正処理に時間がかかる。こ
のため、エラー訂正のスループットが低下するという問
題があった。

【０００６】また、通常、ファームウェアによってエラ
ーを訂正する場合でも、１セクタ分のデータに対して４
ビット以上のエラーが存在する場合には訂正が不能にな
る。従って、半導体ディスク装置への読み書きの最小単
位であるセクタを構成するデータ数が増えれば、誤りビ
ットの含まれる確率も高まり、訂正不能なデータも増え
るという問題がある。半導体ディスク装置は、一定回数
以上データの書き込みや消去を繰り返すと、エラーの発
生率が急激に増大するという特徴を持つ。従って、エラ
ーが頻繁に発生した場合には、まずそのエラーを訂正し
て、プログラムを正常に動作させて終了させる一方、エ
ラーが生じたセクタ分の記憶領域を使用禁止にし、他の
領域即ち代替トラックを設定するといった処理を行う。
こうした点でも、代替トラック設定処理が終了する前の
セクタについてデータの読み書きを行う場合には、プロ
グラムが異常終了することがないようなシステムが好ま
しい。

【０００７】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。〈構成１〉記憶媒体に向けて転送するための単位量のデ
ータを保持するバッファメモリと、このバッファメモリ
から記憶媒体に転送される単位量のデータを所定数のバ
ンクに分割し、各バンク毎にエラー訂正コードデータを
生成して記憶媒体中のデータに付加するとともに、上記
記憶媒体から読み出されたデータに含まれるエラー訂正
コードデータにより、各バンク毎にデータエラーの有無
判断と必要なエラー訂正を行うＥＣＣ〈エラー訂正コー
ド〉制御部とを備えたことを特徴とする半導体ディスク
装置。

【０００８】〈構成２〉構成１において、ＥＣＣ制御部
は、バンク毎のエラー訂正コードデータをデータの各バ
ンクの末尾に付加して記憶媒体に記憶させることを特徴
とする半導体ディスク装置。

【０００９】〈構成３〉構成１において、ＥＣＣ制御部
は、バンク毎のエラー訂正コードデータをまとめて単位
量のデータの末尾に付加して記憶媒体に記憶させること
を特徴とする半導体ディスク装置。

【００１０】〈構成４〉記憶媒体に向けて転送するため
の単位量のデータを保持するバッファメモリと、このバ
ッファメモリから記憶媒体に転送される単位量のデータ
を複数のデータバンクに分割し、各バンク毎に上記単位
量のデータ長に満たない部分に無効データを連結して、
それぞれ別々の後記ＥＣＣ制御部に転送するスイッチ部
と、それぞれこのスイッチ部からデータを受け入れてエ
ラー訂正コードデータを生成して記憶媒体中のデータに
付加するとともに、上記記憶媒体から読み出されたデー
タに含まれるエラー訂正コードデータによりデータエラ
ーの有無判断と必要なエラー訂正を行う複数のＥＣＣ
〈エラー訂正コード〉制御部とを備えたことを特徴とす
る半導体ディスク装置。

【００１１】〈構成５〉構成４において、スイッチ部
は、バッファメモリから記憶媒体に転送される単位量の
データを複数のデータバンクに分割し、相互に隣接しな
いバンクを組み合わせたバンク群を設定し、各バンク群
毎に上記単位量のデータ長に満たない部分に無効データ
を連結して、それぞれ別々のＥＣＣ制御部に転送するこ
とを特徴とする半導体ディスク装置。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。〈具体例１〉図１は、具体例１の半導体ディスク装置を
示すブロック図である。この装置は、コントローラ部１
が、半導体から構成された記憶媒体４に対してデータを
読み書き制御するものである。コントローラ部１は、マ
イクロコントローラ部２とディスクコントローラ部３に
より構成される。また、記憶媒体４は、任意の数のフラ
ッシュメモリ５から構成される。このフラッシュメモリ
５は、不揮発性の半導体記憶装置を構成している。マイ
クロコントローラ部２は、データに誤りビットが数ビッ
ト以上ある場合に、ファームウェアを用いてその訂正処
理をするための部分である。ファームウェア６は、この
ような訂正用プログラムで、マイクロプロセッサ７がそ
のプログラムを読み取ってデータの訂正処理を実行す
る。

【００１３】ディスクコントローラ部３には、マイクロ
コントローラインタフェース１１、ホストインタフェー
ス１２、バッファメモリ１３、Ｐ／Ｓ（パラレル・シリ
アル）変換部１４、ＥＣＣ制御部１５、セパレータ１６
及びメモリインタフェース１７が設けられている。ホス
トインタフェース１２は、図示しないホストと接続さ
れ、記憶媒体４に記憶するデータを受け入れたり、記憶
媒体４から読み出されたデータをホストに送信する役割
を持つ。バッファメモリ１３は、記憶媒体４に１回で書
き込みを行う単位量のデータを一時格納するメモリであ
る。従って、例えば１セクタ分のデータが書き込みある
いは読み出しの際にここに一時格納される。１セクタが
何バイトで構成されるかは装置の設計による。

【００１４】Ｐ／Ｓ変換部１４は、バッファメモリ１３
に格納されたデータをシリアルにメモリインタフェース
１７の側に転送するための変換器である。ＥＣＣ制御部
１５は、よく知られたエラー訂正コードデータを生成し
たり、あるいはこのエラー訂正コードデータを参照して
データのエラーの有無を判断し必要な訂正をする動作を
行う部分である。セパレータ１６は、これから説明する
本発明に従って、入力するデータを所定数のバンクに分
割して、ＥＣＣ制御部１５やメモリインタフェース１７
に転送する制御を行う部分である。マイクロコントロー
ラインタフェース１１は、マイクロコントローラ部２と
バッファメモリ１３との間のデータ転送を制御する部分
で、ここを介してマイクロコントローラ部２がバッファ
メモリ１３に格納されたデータをアクセスし、その訂正
処理等が行われる。

【００１５】また、メモリインタフェース１７は、ディ
スクコントローラ部３から記憶媒体４のフラッシュメモ
リ５に格納されるべきデータを転送しあるいは記憶媒体
４から読み出されたデータをディスクコントローラ部３
に受け入れるための役割を果たす。また、メモリインタ
フェース１７はヘッダ制御部１７−１にも接続されてい
る。このヘッダ制御部１７−１は、ヘッダ部を保持する
レジスタを持ち、ヘッダ部に対するエラー訂正コードの
生成及びエラーの有無の計算を行う。また、必要に応じ
て、ヘッダ部のエラー訂正を行う。

【００１６】図２には、具体例１による格納データの説
明図を示す。この図を用いて、本発明の図１に示したよ
うな装置によって記憶媒体４に格納されるデータの構成
を説明する。図１に示した装置は、フラッシュメモリ５
に格納するデータの構成をこの図に示すように組み立て
る。このデータは、図２（ａ）に示すように、ヘッダ部
Ｈに続いて、データ部とＥＣＣデータ部とが交互に繰り
返し続く構成とされている。

【００１７】図２の（ｂ）に示すデータは、従来の構成
のデータであり、これと比較しながら本発明のデータ構
成を説明する。即ち、図２の（ｂ）に示すように、従来
はヘッダ部Ｈとデータ部ＤとＥＣＣデータ部ＤＥによっ
てメモリに格納されるデータが構成されていた。ヘッダ
部Ｈは、この構成には限定されないが、例えば、フラグ
部Ｈ１、カウンタ部Ｈ２、リザーブＨ３及びＥＣＣデー
タ部ＨＥから構成される。データ部Ｄは実際にユーザが
使用するデータである。ヘッダ部Ｈは、このデータを管
理するためのフラグをフラグ部Ｈ１に、書き換え回数を
表示するカウンタをカウンタ部Ｈ２に格納している。ま
た、ＥＣＣデータ部ＨＥにはヘッダ制御部１７−１によ
って生成されるヘッダ部Ｈに対するエラー訂正コードが
格納されている。データ部Ｄは、そのエラー訂正のため
に別途ＥＣＣデータ部ＤＥを備えている。

【００１８】図（ａ）に示した具体例においては、デー
タ部をｎ個のバンクに分割する。そのバンク名をバンク
Ｂ１，Ｂ２，…Ｂｎと表示した。例えば、データ部が５
１２バイトで構成される場合、８個のバンクに分解する
と、それぞれ６４バイトのバンクを構成する。そして、
その後ろに各バンクのエラー訂正に使用されるＥＣＣデ
ータ部Ｅ０，Ｅ１，…Ｅｎが付加される。

【００１９】図１の装置は、バッファメモリ１３に単位
量即ち１セクタ分のデータを保持する。そして、Ｐ／Ｓ
変換部１４は、このデータをシリアルにセパレータ１６
に向けて転送する。このデータは、１バンク分ずつＥＣ
Ｃ制御部１５とメモリインタフェース１７に向けて転送
される。メモリインタフェース１７に転送されたデータ
はフラッシュメモリ５にそのまま順番に書き込まれる。
一方、ＥＣＣ制御部１５に転送されたデータは、ＥＣＣ
データ生成に使用される。

【００２０】ＥＣＣ制御部１５はデータを受け入れる
と、直ちに、生成したＥＣＣデータをセパレータ１６及
びメモリインタフェース１７を介してフラッシュメモリ
５に転送する。これによって、図２（ａ）に示すよう
に、バンクＢ０の次にＥＣＣデータ部Ｅ０が付加され
る。同様にしてバンクＢ１，バンクＢ２，…についても
その、データ転送直後にＥＣＣデータ部Ｅ１，Ｅ２，…
が付加されて、最終的にデータ部とＥＣＣデータ部を組
み合わせたデータがフラッシュメモリ５に格納されるこ
とになる。

【００２１】図３には、従来の装置による比較例のデー
タ転送タイミングチャートを示す。また、図４には、具
体例１のデータ転送タイミングチャートを示す。上記図
２（ｂ）に示した比較例のデータの場合、例えば図３に
示すような要領でデータが転送され最終的にフラッシュ
メモリ５に格納される。図３（ａ）は、バッファメモリ
１３からデータが読み出されて転送されるタイミングを
示す。また、図３（ｂ）は、ＥＣＣ制御部１５からＥＣ
Ｃデータが転送されるタイミングを示し、図３（ｃ）に
はメモリインタフェース１７から記憶媒体４へ転送され
るデータを示す。

【００２２】図３の（ａ）に示すように、ヘッダ制御部
１７−１によってヘッダ部用のＥＣＣが付加されたヘッ
ダ部Ｈがヘッダ制御部１７−１からメモリインタフェー
スに向けて転送されると、メモリインタフェースはヘッ
ダ部Ｈをフラッシュメモリ５に書き込む。ヘッダ部Ｈの
転送が終了すると、バッファメモリからは今度はデータ
部ＤがＥＣＣ制御部やメモリインタフェースに向かって
転送される。ＥＣＣ制御部はこのデータを受け入れ、デ
ータ受け入れ完了時にＥＣＣデータ部ＤＥを生成して、
その後メモリインタフェースに対しＥＣＣデータ部ＤＥ
を転送する。メモリインタフェースでは、この図に示す
ように、ヘッダ部Ｈ、データ部Ｄ、データ用のＥＣＣデ
ータ部ＤＥを順番に転送する。こうして、図２（ｂ）の
構成のデータがフラッシュメモリ５に格納される。

【００２３】図１に示した本発明の装置では、図２
（ａ）に示すように、データが複数のバンクＢ０〜Ｂｎ
に分割され、それぞれのバンクのデータ転送に続いて、
それぞれのバンクのエラー訂正を行うためのＥＣＣデー
タ部Ｅ０〜Ｅｎが付加されるようメモリインタフェース
に転送される。図４の（ａ）、（ｂ）、（ｃ）は、図３
と同様の要領で作成したタイミングチャートである。即
ち、図４（ａ）において、バッファメモリから順に、デ
ータのバンクＢ０，バンクＢ１，バンクＢ２，バンクＢ
ｎが、所定のタイミングで所定の間隔を空けて出力され
る。

【００２４】ＥＣＣ制御部にバンクＢ０，Ｂ１，Ｂ２が
送り込まれると、同様にしてこれらのエラー訂正のため
のＥＣＣデータ部Ｅ０，Ｅ１，Ｅ２を生成し、これを対
応するデータに付加するように、メモリインタフェース
に向けて転送する。その結果、メモリインタフェースに
はこの図４（ｃ）に示すように、ヘッダ部Ｈ、バンクＢ
０、バンクＢ０用のＥＣＣデータ部Ｅ０、バンクＢ１、
…というように連続的にデータが生成され転送されて、
フラッシュメモリ５に書き込まれる。上記のようにして
書き込まれたデータを読み出した場合に、エラー検出と
エラー訂正処理が、次のようにして実行される。

【００２５】図５は、エラー訂正処理の動作フローチャ
ートである。まず、フラッシュメモリ５から１セクタ分
のデータが読み出される（ステップＳ１）。このデータ
はバッファメモリ１３に一時格納される。続いて、ＥＣ
ＣデータがＥＣＣ制御部１５に読み取られる。そして、
エラー有無の計算が行われる（ステップＳ２）。この計
算は既知のＥＣＣ制御部と変わらない。次に、エラーが
あるかどうかの判断がされる（ステップＳ３）。エラー
がない場合にはステップＳ９までジャンプし、バッファ
メモリ１３に格納されたデータがそのままホストインタ
フェース３を介してホストに転送される。一方、エラー
が検出された場合にはステップＳ４に進み、１ビットエ
ラーかどうかが判断される。１ビットエラーの場合には
ステップＳ６に進み、ＥＣＣ制御部１５によるハードウ
ェア処理に基づく訂正が行われる。このハードウェア処
理に基づく訂正は極めて高速処理が可能である。

【００２６】一方、ステップＳ４で２ビット以上のエラ
ーと判断されるとステップＳ５に進む。そして、２ビッ
トあるいは３ビットエラーの場合にはステップＳ５から
ステップＳ７に進み、ファームウェア訂正が行われる。
即ち、訂正処理が図１に示すマイクロコントローラ部２
に渡されて、ファームウェア６によってバッファメモリ
１３に格納されたデータの内容が訂正される。４ビット
以上のエラーについては、この例では訂正できないエラ
ーと判断する。従って、ステップＳ５からステップＳ８
に進み、訂正不能処理が行われる。エラーが訂正できた
場合には、いずれの場合にも、訂正後のデータがホスト
インタフェース３を介してホストに転送される。

【００２７】〈具体例１の効果〉図６を用いて、本発明
の効果を具体的に説明する。図６の（ａ）、（ｂ）、
（ｃ）は、従来の通り、１セクタ分のデータについてエ
ラーを生じた場合の処理を示す。また、図６（ｄ）は、
具体例１によってデータを例えば４つのバンクＢ０〜Ｂ
３に分割した場合のエラー訂正処理を示す。（ａ）に示
したものは、１セクタに１ビットのエラーがある場合の
例である。このような場合、ＥＣＣデータに基づいてエ
ラー訂正が可能である。しかも、１ビットエラーである
から、ＥＣＣ制御部によるハードウェア訂正が可能とな
る。なお、この場合、１セクタ５１２バイトのデータ全
てについて訂正位置の探索を行うことから、処理を高速
に行おうとすれば複雑なハードウェアを必要とする。１
セクタを構成するデータ量が多くなれば、更にハードウ
ェアの負担が増える。

【００２８】図６（ｂ）は、１セクタ中に２ビットのエ
ラーが存在した場合を示す。この場合にも、従来の装置
により訂正が可能である。なお、この場合は、ファーム
ウェアによってエラー訂正を行うことから、ハードウェ
アによる訂正の場合よりも若干処理に時間がかかる。図
６（ｃ）は、１セクタのデータに対し４ビットのエラー
が生じた例を示す。この場合、上記の例ではファームウ
ェアを用いても訂正が不可能となる。なお、ハードウェ
アもファームウェアも設計により訂正可能なビット数は
増減する。

【００２９】一方、図６（ｄ）に示すように、複数のバ
ンクにデータ部を分割すると、バンクＢ０，Ｂ１，Ｂ
２，Ｂ３を見た場合に、エラー箇所が分散していると、
各バンクには１ビットあるいは２ビットまでのエラーし
か存在しない。従って、バンク毎にＥＣＣデータを生成
しておけば、図に示すように、バンクＢ０，バンクＢ
１，バンクＢ３はエラー訂正が可能で、バンクＢ２はエ
ラーが無いということになる。

【００３０】本発明では、このように複数のバンクにデ
ータを分割することによって、単位量のデータ全体を見
た場合に、訂正不可能なビット数のエラーが存在したと
しても、訂正が可能になるという効果がある。しかも、
複数のバンクそれぞれを見ると、例えば図６（ｄ）のバ
ンクＢ０とＢ１については、それぞれ１ビットエラーの
ためハードウェアによるスピーディな訂正が可能であ
る。しかも、訂正の対象となるバンクのデータビット数
は少ないことから、訂正作業も高速に行うことができ
る。その結果、全体としてファームウェアにかかる負担
が軽くなり、エラー訂正の高速化が実現できる。

【００３１】例えば、１セクタのデータを４０９６ビッ
トとした場合に、５１２ビットのバンクを８個設ける。
４０９６ビットのデータに対しては９０ビット程度のＥ
ＣＣデータが必要となる。これを５１２ビットずつ８バ
ンクに分割した場合、各バンク毎に１０ビットあるいは
十数ビットのＥＣＣデータを付加すればよい。従って、
データ長自体は全体として著しく長くなるわけではな
い。しかも、そのデータをシリアルに転送しながらエラ
ーチェックや訂正を行うことから、ＥＣＣデータの部分
が増加したとしても、システム的に訂正が複雑になった
り訂正等の時間が大幅に増加することはない。従って、
上記のような効果を得ることができる。

【００３２】図７には、具体例１の変形例による格納デ
ータ説明図を示す。図２（ａ）のように、データ部のバ
ンクとそのＥＣＣデータとを交互に配列すると、ハード
ウェアの構成は従来とほぼ同様で、エラー訂正の対象と
なるデータ幅を少なくするだけで対応が可能である。一
方、この図に示すように、データの前半に全てバンクＢ
０〜Ｂｎを集中させ、データの末尾に各バンクに対応す
るＥＣＣデータ部Ｅ０〜Ｅｎを連結するという構成も可
能である。即ち、この例では、バンクＢ０，Ｂ１，Ｂ
２，…Ｂｎをヘッダ部Ｈの末尾に付加し、更にその末尾
にＥＣＣデータ部Ｅ０，Ｅ２，…Ｅｎを付加した構成に
した。こうしても、従来訂正不可能であったエラーにつ
いての対応が可能となる。書き込み回数が一定以上を越
えるといろいろな箇所でエラーが発生しやすくなる半導
体ディスク装置には、こうしたエラー訂正システムが極
めて有効である。

【００３３】〈具体例２〉図８に、具体例２の半導体デ
ィスク装置ブロック図を示す。上記の具体例では、ＥＣ
Ｃ制御部がＥＣＣデータを生成する対象となるデータの
ビット幅がバンク単位になることから、新たなＥＣＣ制
御部の設計が必要となる。この具体例２では、ＥＣＣ制
御部の構成は従来通りにし、ＥＣＣ制御部を複数設ける
ことによって、具体例１と同様の効果を得るようにして
いる。図８はその実現のための装置構成を示す。即ち、
図８のディスクコントローラ部３には、Ｐ／Ｓ変換部１
４の出力側にスイッチ部１８を設け、これによって２個
のＥＣＣ制御部２０，２１にデータを振り分ける構成と
なっている。ＥＣＣ制御部はバンクＢ０用ＥＣＣ制御部
２０と、バンクＢ１用ＥＣＣ制御部２１という２個の回
路により構成する。いずれも従来通りの１セクタ分のデ
ータについてＥＣＣデータを生成し、あるいはデータを
訂正する機能を持つ回路とする。その他の部分の構成
は、具体例１と変わるところはない。

【００３４】図９には、具体例２の装置のデータ転送タ
イミングチャートを示す。この具体例は、バンクＢ０用
ＥＣＣ制御部２０とバンクＢ１用ＥＣＣ制御部２１に受
け入れられるデータの内容に特徴がある。従って、この
図を用いてその特徴を説明する。図９（ａ）は、バンク
Ｂ０用ＥＣＣ制御部２０に送り込まれるデータの内容を
示している。図９（ｂ）は、バンクＢ１用ＥＣＣ制御部
２１に送り込まれるデータの内容を示している。図９
（ｃ）は、メモリインタフェースを通じてメモリに記憶
されるデータの内容を示している。まず、この図に示す
時刻ｔ１からデータの転送が開始される。なお、この前
に、図８に示すバッファメモリ１３に１セクタ分のデー
タが格納されているものとする。

【００３５】時刻ｔ１からデータの転送が開始され、時
刻ｔ２までにバンクＢ０についてのデータが転送され
る。これはスイッチ部１８を介してバンクＢ０用ＥＣＣ
制御部２０とメモリインタフェースに同時に送り込まれ
る。これによって、メモリにはバンクＢ０のデータが格
納される。また、バンクＢ０用ＥＣＣ制御部２０には、
丁度１セクタの２分の１のデータ、即ち１セクタ５１２
バイトならば２５６バイトのデータが格納される。次
に、時刻ｔ２で、スイッチ部１８がスイッチを切り換え
てバンクＢ１用ＥＣＣ制御部２１に対しバンクＢ０のデ
ータを転送する。同時に、メモリインタフェースに対し
ても同じバンクＢ１のデータが転送される。

【００３６】なお、バンクＢ０用ＥＣＣ制御部２０に対
しては、時刻ｔ２から時刻ｔ３の間、全て０のデータが
送り込まれる。一方、バンクＢ１用ＥＣＣ制御部２１に
対しては、時刻ｔ１から時刻ｔ２の間、全て０のデータ
が送り込まれているものとする。従って、時刻ｔ１から
時刻ｔ３の間に、バンクＢ０にもバンクＢ１にも１セク
タ分のデータが格納されることになる。ただし、バンク
Ｂ０用ＥＣＣ制御部２０にはバンクＢ０のデータが前半
に含まれたものが送り込まれ、バンクＢ１用ＥＣＣ制御
部２１にはバンクＢ１のデータが後半に含まれたものが
送り込まれる。バンクＢ０用ＥＣＣ制御部２０は、バン
クＢ０のためのＥＣＣデータを生成する。時刻ｔ３から
このバンクＢ０用ＥＣＣデータが、バンクＢ０用ＥＣＣ
制御部２０から出力される。これは、メモリインタフェ
ースを介してメモリに送り込まれる。時刻ｔ４になる
と、今度はバンクＢ１用ＥＣＣ制御部２１からバンクＢ
１用ＥＣＣデータが出力される。従って、メモリインタ
フェースには時刻ｔ４から時刻ｔ５までの間、バンクＢ
１用ＥＣＣデータが供給され、これがフラッシュメモリ
５に格納される。

【００３７】フラッシュメモリにはこのように、バンク
Ｂ０とバンクＢ１のデータが順に格納され、その後に続
いてバンクＢ０用ＥＣＣデータ部Ｅ０とバンクＢ１用Ｅ
ＣＣデータ部Ｅ１とが格納される。なお、この例では、
バンクＢ０用ＥＣＣ制御部２０もバンクＢ１用ＥＣＣ制
御部２１も、いずれも１セクタ分のデータに対するＥＣ
Ｃデータを出力することが特徴である。

【００３８】〈具体例２の効果〉図１０には、具体例２
の効果説明図を示す。図１０（ａ）には、バンクＢ０用
ＥＣＣ制御部により処理されるデータの内容を示す。図
に示すように、前半にバンクＢ０用のデータが格納さ
れ、後半はオール０のデータとなっている。具体例１と
同様に、前半と後半にバンクを振り分けたため、エラー
が分散している場合には全体として訂正できなかった４
ビット以上のエラーも訂正できる。また、２ビットエラ
ーの場合、従来はファームウェア訂正であったのに対
し、バンク分けにより分散されることでハードウェア訂
正となる。即ち、図の（ｃ）に示すように、バンクＢ０
とバンクＢ１に、それぞれ２ビットずつエラーが生じて
いるような場合でも訂正が可能であり、高速なエラー訂
正も可能である。この場合に、従来と全く同様の構成の
ＥＣＣ制御部を使用することができ、設計も容易であ
る。

【００３９】なお、例えば、図１０の（ｄ）に示すよう
に、１ビットエラーがバンクＢ０とバンクＢ１の境界部
分に集中しているとする。この場合、いずれのバンクも
３ビット程度のエラーならば修正が可能となる。しかし
ながら、エラーの集中する箇所は必ずしもバンクＢ０と
バンクＢ１の境界部分とは限らない。従って、複数箇所
にエラーが集中している場合でも、具体例２と同様の効
果を得るために、次のような変形が可能である。

【００４０】図１０（ｅ）には、ハッチングを付した部
分とハッチングを付していない部分を交互に配置したデ
ータを示す。ここに、図１０に示すように１ビットエラ
ーが複数箇所存在するものとする。ここで、図１０の
（ｆ）、（ｇ）に示すように、ハッチングを付した部分
はバンクＢ０用のデータとし、ハッチングを付していな
い部分はバンクＢ１用のデータとする。そして、それぞ
れをバンクＢ０用ＥＣＣ制御部２０及びバンクＢ１用Ｅ
ＣＣ制御部２１に処理させる。このとき、図１０（ａ）
や図１０（ｂ）に示した場合と同様に、単位量即ち１セ
クタ分のデータ長に満たない部分にはオール０のような
無効データを連結する。このため、図１０（ｆ）、図１
０（ｇ）に示すように、バンクＢ０用ＥＣＣ制御部２０
にもバンクＢ１用ＥＣＣ制御部２１にも１セクタ分の長
さのデータが入力する。

【００４１】しかしながら、その処理対象は図１０に示
すように、破線部分に実質的にオール０の無効データを
含むから、この部分を除外した１セクタの２分の１とな
る。このため、図１０（ａ）や図１０（ｂ）を用いて説
明した場合と同様にして、各ＥＣＣ制御部の処理負担が
軽減され、処理速度が向上する。また、図１０の（ｅ）
に示したように、集中してエラーの生じる部分がデータ
全体に分散しているような場合、この具体例によって訂
正可能になるケースもある。なお、この図１０（ｆ）、
図１０（ｇ）に示した例では、２個のＥＣＣ制御部にデ
ータを格納する構成としたが、４個あるいは８個のＥＣ
Ｃ制御部を設け、データを分散するようにしてもよい。
こうすれば、具体例１と同様にデータが分散され、従来
訂正不可能であったデータの訂正が可能となる。また、
ハードウェア訂正可能なケースが増えるから処理速度が
向上するという効果もある。

【００４２】上記の具体例では、例えばハードウェアに
よるエラー訂正が１ビット、ファームウェアによるエラ
ー訂正が２ビットあるいは３ビット、４ビット以上は訂
正不可能と説明したが、これは装置の設計により変更す
ることもできる。従って、ハードウェアにより数ビット
まで訂正できるようにすれば、エラー訂正の処理が高速
化され、しかも多くのエラーが生じている場合もデータ
の訂正が可能となることから、半導体ディスク装置の信
頼性を向上させ、その品質の維持が可能となる。

【図面の簡単な説明】

【図１】具体例１の半導体ディスク装置を示すブロック
図である。

【図２】（ａ）は具体例１による格納データ、（ｂ）は
比較例の格納データ説明図である。

【図３】比較例のデータ転送タイミングチャートであ
る。

【図４】具体例１のデータ転送タイミングチャートであ
る。

【図５】エラー訂正処理の動作フローチャートである。

【図６】具体例１の効果説明図である。

【図７】具体例１の変形例による格納データの説明図で
ある。

【図８】具体例２の半導体ディスク装置ブロック図であ
る。

【図９】具体例２の装置のデータ転送タイミングチャー
トである。

【図１０】具体例２の効果説明図である。

【符号の説明】

１コントローラ部２マイクロコントローラ部３ディスクコントローラ部４記憶媒体５フラッシュメモリ６ファームウェア７マイクロプロセッサ１３バッファメモリ１５ＥＣＣ制御部１６セパレータ１７メモリインタフェース

Claims

【特許請求の範囲】

【請求項１】記憶媒体に向けて転送するための単位量
のデータを保持するバッファメモリと、このバッファメモリから記憶媒体に転送される単位量の
データを所定数のバンクに分割し、各バンク毎にエラー
訂正コードデータを生成して記憶媒体中のデータに付加
するとともに、前記記憶媒体から読み出されたデータに
含まれるエラー訂正コードデータにより、各バンク毎に
データエラーの有無判断と必要なエラー訂正を行うＥＣ
Ｃ（エラー訂正コード）制御部とを備えたことを特徴と
する半導体ディスク装置。
【請求項２】請求項１において、ＥＣＣ制御部は、バンク毎のエラー訂正コードデータを
データの各バンクの末尾に付加して記憶媒体に記憶させ
ることを特徴とする半導体ディスク装置。
【請求項３】請求項１において、ＥＣＣ制御部は、バンク毎のエラー訂正コードデータを
まとめて単位量のデータの末尾に付加して記憶媒体に記
憶させることを特徴とする半導体ディスク装置。
【請求項４】記憶媒体に向けて転送するための単位量
のデータを保持するバッファメモリと、このバッファメモリから記憶媒体に転送される単位量の
データを複数のデータバンクに分割し、各バンク毎に前
記単位量のデータ長に満たない部分に無効データを連結
して、それぞれ別々の後記ＥＣＣ制御部に転送するスイ
ッチ部と、それぞれこのスイッチ部からデータを受け入れてエラー
訂正コードデータを生成して記憶媒体中のデータに付加
するとともに、前記記憶媒体から読み出されたデータに
含まれるエラー訂正コードデータによりデータエラーの
有無判断と必要なエラー訂正を行う複数のＥＣＣ（エラ
ー訂正コード）制御部とを備えたことを特徴とする半導
体ディスク装置。
【請求項５】請求項４において、スイッチ部は、バッファメモリから記憶媒体に転送され
る単位量のデータを複数のデータバンクに分割し、相互
に隣接しないバンクを組み合わせたバンク群を設定し、
各バンク群毎に前記単位量のデータ長に満たない部分に
無効データを連結して、それぞれ別々のＥＣＣ制御部に
転送することを特徴とする半導体ディスク装置。